CN111987109B - 半导体结构及其制造方法 - Google Patents

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Abstract

本公开提供一种半导体结构及其制造方法。该半导体结构包括一半导体基底、一多层堆叠、一开关元件以及一空隙。该多层堆叠埋入在该半导体基底内。该多层堆叠包括一第一填充层及在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，并且该第一蚀刻率和该第二蚀刻率不同。该开关元件设置在该半导体基底上方。在该多层堆叠内和该开关元件下方形成该空隙。该空隙被一介质电填充材料包围。

Description

半导体结构及其制造方法
技术领域
本公开主张2019/05/22申请的美国正式申请案第16/419,479号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开关于一种半导体结构及其制造方法，特别涉及具有不同蚀刻率的填充层嵌入在半导体基底内的一种半导体结构及其制造方法。
背景技术
半导体元件对于许多现代应用至关重要。随着电子技术的进步，半导体元件变得越来越小，同时提供更大的功能并包括更多的集成电路。由于半导体元件的小型化，半导体结构包括绝缘体上硅(silicononInsulator，SOI)结构以增加隔离效果，因此可以减小寄生电容效应和提高切换速度。
常规的半导体结构包括半导体基底、埋入在基底内的绝缘体层以及设置在绝缘体层和半导体基底上方的开关元件。
但是，随着半导体元件变得越来越小，残留在半导体元件中的电容会导致电容干扰并且降低开关速度。
上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开提供一种半导体结构，包括：一半导体基底、一多层堆叠、一开关元件以及一空隙。该多层堆叠埋入在该半导体基底内。该多层堆叠包括一第一填充层及在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，并且该第一蚀刻率和该第二蚀刻率不同。该开关元件设置在该半导体基底上方。在该多层堆叠内和该开关元件下方形成该空隙。该空隙被一介质电填充材料包围。
在一些实施例中，该第二蚀刻率大于该第一蚀刻率。
在一些实施例中，该多层堆叠还包括一第三填充层设置在该第二填充层下方，其中该第三填充层具有与该第二蚀刻率不同的一第三蚀刻率。
在一些实施例中，该第二蚀刻率大于该第一蚀刻率和该第三蚀刻率。
在一些实施例中，在该第二填充层的位置内形成该空隙。
在一些实施例中，该半导体基底包括：一底层基底以及设置在该底层基底上方的一外延层，其中该多层堆叠埋入在该底层基底内，并且该外延层设置在该多层堆叠和该开关元件之间。
在一些实施例中，该半导体结构还包括嵌入在该外延层内的一阱部，其中该阱部设置在该开关元件的下方和在该空隙的上方。
在一些实施例中，该半导体结构还包括一蚀刻停止层设置在该外延层和该多层堆叠之间。
在一些实施例中，该半导体结构还包括两个浅沟槽隔离部分设置在该半导体基底内，其中该开关元件横向地设置在该浅沟槽隔离部分之间；以及两个深沟槽隔离部分设置在该半导体基底内并且分别在该浅沟槽隔离部分之下，其中该多层堆叠横向地设置在该深沟槽隔离部分之间。
在一些实施例中，该半导体结构还包括一介电层，该介电层设置在该半导体基底上方并围绕该开关元件。
本公开另提供一种半导体结构的制造方法，包括：在一半导体基底内形成一多层堆叠，其中该多层堆叠具有一第一填充层及在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，该第一蚀刻率和该第二蚀刻率不同，该半导体基底具有两个通孔，该多层堆叠的两个顶部分别通过该两个通孔暴露；使该多层堆叠从该两个通孔凹陷，以分别在该第一填充层和该第二填充层内形成两个盲孔；选择性地蚀刻该第二填充层以在该两个盲孔之间形成一整体腔；用一介电填充材料填充该整体腔和该两个盲孔，以在该多层堆叠中形成一空隙；以及在该半导体基底上方形成一开关元件，其中在该开关元件的下方形成该空隙。
在一些实施例中，该制造方法还包括：在该第二填充层下方的该半导体基底内形成该多层堆叠的一第三填充层，其中该第三填充层具有与该第二蚀刻率不同的一第三蚀刻率。
在一些实施例中，该制造方法还包括：在该第二填充层的位置处形成该空隙，并且该空隙被该介电填充材料包围。
在一些实施例中，该制造方法还包括：在该半导体基底的底层基底上方形成一半导体基底的一外延层，其中在该底层基底内形成该多层堆叠，并且在该多层堆叠与该开关元件之间形成该外延层。
在一些实施例中，该制造方法还包括：形成嵌入在该外延层内的一阱部，其中该阱部形成在该开关元件的下方和该空隙的上方。
在一些实施例中，该制造方法还包括：在该外延层和该多层堆叠之间形成一蚀刻停止层。
在一些实施例中，该制造方法还包括：在该半导体基底内形成两个深沟槽隔离部分，其中在该深沟槽隔离部分之间横向地形成该多层堆叠；以及在该半导体基底内并在该深沟槽隔离部分的上方分别形成两个浅沟槽隔离部分，其中该开关元件横向地形成在该浅沟槽隔离部分之间。
在一些实施例中，该制造方法还包括：在该半导体基底上方并围绕该开关元件形成一介电层。
在一些实施例中，该制造方法还包括：在该半导体基底内形成该多层堆叠之前，提供该半导体基底的一底层基底，其中该底层基底具有两个通孔；以及在该两个通孔下方分别形成两个局部沟槽。
在一些实施例中，该制造方法还包括：在该半导体基底的该底层基底内的该两个局部沟槽之间形成一整体沟槽；以及填充该整体沟槽和该两个局部沟槽以在该半导体基底的该底层基底内形成该多层堆叠。
通过半导体结构的设计，半导体结构具有在半导体基底内形成的一空隙。该空隙可以为开关元件提供改善的隔离效果，帮助半导体结构减小电容干扰并且提高开关元件在空隙上方的开关速度。
此外，半导体结构具有具有不同蚀刻率的多个填充层，这可以促进在半导体结构中适当地形成空隙。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
图1是流程图，例示本公开一些实施例的半导体结构的制造方法。
图2至图7是示意图，例示本公开一些实施例在图1的制造方法中，半导体结构的形成阶段。
其中，附图标记说明如下：
100 制造方法
200 半导体结构
210 半导体基底
212 底层基底
214 通孔
216 外延层
218 阱部
220 蚀刻停止层
230 多层堆叠
232 第一填充层
234 第二填充层
236 第三填充层
238 空隙
240 介电质填充材料
242 浅沟槽隔离部分
244 深沟槽隔离部分
252 局部沟槽
254 整体沟槽
256 盲孔
258 整体腔
260 开关元件
261 遮罩层
262 介电层
s101 操作
s103 操作
s105 操作
s107 操作
s109 操作
s111 操作
s113 操作
s115 操作
s117 操作
s119 操作
s121 操作
s123 操作
s125 操作
s127 操作
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制该技艺中的技术人士已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。
图1是例示本公开一些实施例的半导体结构的制造方法流程图。图2至图7是例示本公开一些实施例在图1的制造方法100的半导体结构200的形成阶段。在一些实施例中，图1的制造方法100可以包括多个操作(S101、S103、S105、S107、S109、S111、S113、S115、S117、S119、S121、S123、S125和S127)，但是以下的描述和说明不作为这些操作顺序的限制。
在操作S101中，如图2所示，提供半导体基底210的底层基底212。底层基底212具有两个通孔214。在一些实施例中，在底层基底212的上方形成遮罩层261。穿透遮罩层261并且延伸到底层基底212中以形成通孔214。
在一些实施例中，可以通过常规的沉积制程，例如化学气相沉积(CVD)制程来沉积遮罩层261。在一些实施例中，通孔214是通过非等向蚀刻制程形成，例如，湿蚀刻制程，以去除通孔214下方的部分。
在一些实施例中，遮罩层261可以是包括氮化物材料、氧化物材料或其他遮罩材料的硬遮罩。在一些实施例中，底层基底212可以由例如硅基底、外外延基底、碳化硅基底、绝缘体上硅(SOI)基底的基底形成。在一些实施例中，通孔214可以衬有氮化物、基于氧化物的材料或其他遮罩材料。
在操作S103中，如图2所示，在底层基底212的上方形成蚀刻停止层220。在一些实施例中，可以使用任何常规的沉积方法，例如化学气相沉积(CVD)制程来沉积蚀刻停止层220。在一些实施例中，蚀刻停止层220可以包括碳化硅(SiC)或硅锗(SiGe)。
在操作S105中，如图2所示，在半导体基底210的底层基底212上方形成半导体基底210的外延层216。在一些实施例中，外延层216形成在蚀刻停止层220的上方。
在一些实施例中，可以使用任何常规沉积方法，例如化学气相沉积(CVD)制程来形成蚀刻停止层220。在蚀刻停止层220上生成外延层216。因此，蚀刻停止层220形成在底层基底212和外延层216之间。
在操作S107中，如图2所示，在形成半导体基底210的外延层216之后，形成阱部218并且将其嵌入在外延层216内。在一些实施例中，阱部218可以使用常规的离子注入制程、掺杂制程或其他合适的阱形成制程形成在外延层216内。
在一些实施例中，阱部218可以是p掺杂阱部分或n掺杂阱部分。阱部218是p掺杂阱部分还是n掺杂阱部分取决于半导体的类型，例如，NFET或者PFET。
在操作S109中，如图2所示，在半导体基底210内形成两个深沟槽隔离部分244。更具体地，两个深沟槽隔离部分244形成在底层基底212内。两个深沟槽隔离部分244形成在阱部218的相对侧，以隔离阱电荷产生的谐波失真。
在一些实施例中，两个深沟槽隔离部分244可以使用常规的深沟槽刻蚀制程(例如，常规的微影制程)，随后以氧化物填充材料填充深沟槽的沉积制程，例如化学气相沉积或物理气相沉积来形成。
在操作S111中，如图2中所示，在半导体基底210内并且在深沟槽隔离部分244上方分别形成两个浅沟槽隔离部分242。在一些实施例中，两个浅沟槽隔离部分242与外延层216分开形成，并延伸到底层基底212内。
在一些实施例中，可以使用常规的微影、蚀刻和沉积制程来形成两个浅沟槽隔离部分242。在一些实施例中，浅沟槽隔离部分242包括氧化物材料或其他合适的绝缘材料。
在操作S113中，如图2中所示，分别在两个通孔214下方形成两个局部沟槽252。在一些实施例中，两个局部沟槽252被形成为与蚀刻停止层220分离并且延伸到底层基底212内。在一些实施例中，可以使用例如湿蚀刻制程等的常规蚀刻制程来形成两个局部沟槽252。
在操作S115中，如图3中所示，在半导体基底210的底层基底212中的两个局部沟槽252之间形成整体沟槽254。在一些实施例中，可以使用例如湿蚀刻制程等的常规蚀刻制程来形成整体沟槽254。
在操作S117中，如图4中所示，在半导体基底210内形成多层堆叠230。在一些实施例中，用具有不同蚀刻率的多种填充材料填充整体沟槽254，以形成多层堆叠230。以此方式，多层堆叠230具有第一填充层232和在第一填充层232下方的第二填充层234。在一些实施例中，在第二填充层234下方的半导体基底210内形成多层堆叠230的第三填充层236。
在一些实施例中，如图4所示，在底层基底212内形成多层堆叠230。多层堆叠件230横向地形成在深沟槽隔离部分244之间。蚀刻停止层220形成在外延层216和多层堆叠230之间。多层堆叠230的两个顶部分别通过两个通孔214暴露。
如图4所示，第一填充层232具有第一蚀刻率，第二填充层234具有第二蚀刻率，并且第一蚀刻率和第二蚀刻率不同。在一些实施例中，第三填充层236具有与第二蚀刻率不同的第三蚀刻率。在一些实施例中，第一蚀刻率和第三蚀刻率相同。在一些实施例中，第二蚀刻率大于第一蚀刻率和第三蚀刻率。在一些实施例中，第一填充层232、第二填充层234和第三填充层236具有不同的材料或不同的密度。
在操作S119中，如图5所示，多层堆叠230从两个通孔214凹入，以分别在第一填充层232和第二填充层234中形成两个盲孔256。在一些实施例中，穿透第一填充层232和第二填充层234进入第三填充层236以形成两个盲孔256。在一些实施例中，可以使用例如湿蚀刻制程或其他合适的非等向性蚀刻制程的常规蚀刻制程来形成多层堆叠230。
在操作S121中，如图6所示，在第一填充层232、第二填充层234和第三填充层236内形成盲孔256之后，选择性蚀刻第二填充层234以在两个盲孔256之间形成整体腔258。
在一些实施例中，第二填充层234的第二蚀刻率大于第一填充层232的第一蚀刻率和第三填充层236的第三蚀刻率，因此与其他填充层相比，第二填充层234被更快地蚀刻以形成整体腔258。在一些实施例中，可以使用常规蚀刻制程，例如湿蚀刻制程或其他非等向性蚀刻制程来形成整体腔258。
在操作S123中，如图7所示，整体腔258和两个盲孔256填充有介电质填充材料240，以在多层堆叠230内形成空隙238。在第二填充层234的位置中形成空隙238。在一些实施例中，空隙238被介电质填充材料240包围。
在操作S125中，如图7所示，在半导体基底210上方形成开关元件260，其中在开关元件260下方形成空隙238。在多层堆叠230和开关元件260之间形成外延层216。阱部218形成在开关元件260下方和空隙238上方。开关元件260横向地形成在浅沟槽隔离部分242之间。
在操作S127中，如图7所示，在半导体基底210上方形成介电质层262。开关元件260被介电质层262围绕。
如图7所示，提供半导体结构200。半导体结构包括半导体基底210、多层堆叠230、开关元件260和空隙238。多层堆叠230埋入在半导体衬底210内。多层堆叠230包括在第一填充层232下方的第一填充层232和第二填充层234，第一填充层232具有第一蚀刻率，第二填充层234具有第二蚀刻率，并且第一蚀刻率和第二蚀刻率不同。开关元件260设置在半导体基底210上方。空隙238形成在多层堆叠230内并且在开关元件260下方。空隙238被介电质填充材料240包围。多层堆叠230还包括设置在第二填充层234下方的第三填充层236。第三填充层236具有与第二蚀刻率不同的第三蚀刻率。第二蚀刻率大于第一蚀刻率和第三蚀刻率。在第二填充层234的位置中形成空隙238。
如图7所示，第二蚀刻率大于第一蚀刻率。半导体基底210包括底层基底212和设置在底层基底212上方的外延层216。多层堆叠230掩入在底层基底212内，并且外延层216设置在多层堆叠230和开关元件260之间。
如图7所示，阱部218嵌入在外延层216内。阱部218设置在开关元件260下方并且在空隙238上方。蚀刻停止层220设置在外延层216和多层堆叠230之间。
如图7所示，两个浅沟槽隔离部分242设置在半导体基底210内。开关元件260横向地设置在浅沟槽隔离部分242之间。两个深沟槽隔离部分244分别设置在半导体基底210内并且在浅沟槽隔离部分242下方。多层堆叠230横向地设置在深沟槽隔离部分244之间。介电层262设置在半导体基底210上方并且围绕开关元件260。
总而言之，通过这种半导体结构的设计，半导体结构具有在空隙在半导体基底内。此空隙可以为开关元件提供更好的隔离效果，以帮助半导体结构减小电容的干扰并且提高在空隙上方的开关元件的开关速度。
此外，半导体结构具有具有不同蚀刻率的多个填充层，这可以促进在半导体结构中适当地形成空隙。
本公开提供一种半导体结构，包括：一半导体基底、一多层堆叠、一开关元件以及一空隙。该多层堆叠埋入在该半导体基底内。该多层堆叠包括一第一填充层及在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，并且该第一蚀刻率和该第二蚀刻率不同。该开关元件设置在该半导体基底上方。在该多层堆叠内和该开关元件下方形成该空隙。该空隙被一介质电填充材料包围。
本公开另提供一种半导体结构的制造方法，包括：在一半导体基底内形成一多层堆叠，其中该多层堆叠具有一第一填充层及在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，该第一蚀刻率和该第二蚀刻率不同，该半导体基底具有两个通孔，该多层堆叠的两个顶部分别通过该两个通孔暴露；使该多层堆叠从该两个通孔凹入，以分别在该第一填充层和该第二填充层内形成两个盲孔；选择性地蚀刻该第二填充层以在该两个盲孔之间形成一整体腔；用一介电填充材料填充该整体腔和该两个盲孔，以在该多层堆叠中形成一空隙；以及在该半导体基底上方形成一开关元件，其中在该开关元件的下方形成该空隙。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本公开的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本公开的权利要求内。

Claims (20)

1.一种半导体结构，包括：
一半导体基底，该半导体基底具有两个通孔；
一多层堆叠，埋入在该半导体基底内，其中，该多层堆叠包括一第一填充层和在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，该第一蚀刻率和该第二蚀刻率不同，该多层堆叠的两个顶部分别通过该两个通孔暴露；
一开关元件，设置在该半导体基底的上方；以及
一空隙，形成在该多层堆叠内并且在该开关元件的下方，其中，该空隙被一介电质填充材料包围；
其中，使该多层堆叠从该两个通孔凹陷，以分别在该第一填充层和该第二填充层内形成两个盲孔；选择性地蚀刻该第二填充层以在该两个盲孔之间形成一整体腔；用一介电填充材料填充该整体腔和该两个盲孔，以在该多层堆叠中形成该空隙。
2.如权利要求1所述的半导体结构，其中，该第二蚀刻率大于该第一蚀刻率。
3.如权利要求1所述的半导体结构，其中，该多层堆叠包括：
一第三填充层，设置在该第二填充层下方，其中，该第三填充层具有与该第二蚀刻率不同的一第三蚀刻率。
4.如权利要求3所述的半导体结构，其中，该第二蚀刻率大于该第三蚀刻率。
5.如权利要求1所述的半导体结构，其中，在该第二填充层的位置内形成该空隙。
6.如权利要求1所述的半导体结构，其中，该半导体基底包括：一底层基底以及设置在该底层基底上方的一外延层，其中，该多层堆叠埋入在该底层基底内，并且该外延层设置在该多层堆叠和该开关元件之间。
7.如权利要求6所述的半导体结构，还包括嵌入在该外延层内的一阱部，其中，该阱部设置在该开关元件的下方和在该空隙的上方。
8.如权利要求6所述的半导体结构，还包括：
一蚀刻停止层，设置在该外延层和该多层堆叠之间。
9.如权利要求1所述的半导体结构，还包括：
两个浅沟槽隔离部分，设置在该半导体基底内，其中，该开关元件横向地设置在该浅沟槽隔离部分之间；以及
两个深沟槽隔离部分，设置在该半导体基底内并分别在该浅沟槽隔离部分的下方，其中，该多层堆叠横向地设置在该深沟槽隔离部分之间。
10.如权利要求1所述的半导体结构，还包括：
一介电层，设置在该半导体基底上方并围绕该开关元件。
11.一种半导体结构的制造方法，包括：
在一半导体基底内形成一多层堆叠，其中该多层堆叠具有一第一填充层及在该第一填充层下方的一第二填充层，该第一填充层具有一第一蚀刻率，该第二填充层具有一第二蚀刻率，该第一蚀刻率和该第二蚀刻率不同，该半导体基底具有两个通孔，该多层堆叠的两个顶部分别通过该两个通孔暴露；
使该多层堆叠从该两个通孔凹陷，以分别在该第一填充层和该第二填充层内形成两个盲孔；
选择性地蚀刻该第二填充层以在该两个盲孔之间形成一整体腔；
用一介电填充材料填充该整体腔和该两个盲孔，以在该多层堆叠中形成一空隙；以及
在该半导体基底上方形成一开关元件，其中，在该开关元件的下方形成该空隙。
12.如权利要求11所述的制造方法，还包括：
在该第二填充层下方的该半导体基底内形成该多层堆叠的一第三填充层，其中，该第三填充层具有与该第二蚀刻率不同的一第三蚀刻率。
13.如权利要求11所述的制造方法，包括：在该第二填充层的位置处形成该空隙，并且该空隙被该介电填充材料包围。
14.如权利要求11所述的制造方法，还包括：
在该半导体基底的底层基底上方形成一半导体基底的一外延层，其中，在该底层基底内形成该多层堆叠，并且在该多层堆叠与该开关元件之间形成该外延层。
15.如权利要求14所述的制造方法，还包括：
形成嵌入在该外延层内的一阱部，其中，该阱部形成在该开关元件的下方和该空隙的上方。
16.如权利要求14所述的制造方法，还包括：
在该外延层和该多层堆叠之间形成一蚀刻停止层。
17.如权利要求11所述的制造方法，还包括：
在该半导体基底内形成两个深沟槽隔离部分，其中，在该深沟槽隔离部分之间横向地形成该多层堆叠；以及
在该半导体基底内并在该深沟槽隔离部分的上方分别形成两个浅沟槽隔离部分，其中，该开关元件横向地形成在该浅沟槽隔离部分之间。
18.如权利要求11所述的制造方法，还包括：
在该半导体基底上方并围绕该开关元件形成一介电层。
19.如权利要求11所述的制造方法，还包括：
在该半导体基底内形成该多层堆叠之前，提供该半导体基底的一底层基底，其中该底层基底具有两个通孔；以及
在该两个通孔下方分别形成两个局部沟槽。
20.如权利要求19所述的制造方法，还包括：
在该半导体基底的该底层基底内的该两个局部沟槽之间形成一整体沟槽；以及
填充该整体沟槽和该两个局部沟槽以在该半导体基底的该底层基底内形成该多层堆叠。
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