CN104025282A - 用于释放多个半导体器件层的外延剥离 - Google Patents

用于释放多个半导体器件层的外延剥离 Download PDF

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Abstract

本发明提供了一种从下面的基底衬底去除多个半导体器件层的方法。在基底衬底上形成多层叠层，该多层叠层包括牺牲材料层和半导体材料层的交替层。所形成的每个连续的牺牲材料层比先前形成的牺牲材料层更厚。由于牺牲材料层的厚度差，每个牺牲材料层以不同的速率蚀刻，较厚的牺牲材料层比较薄的牺牲材料层蚀刻得更快。然后进行蚀刻，该蚀刻首先去除所述多层叠层中的最厚的牺牲材料层。因此该多层叠层中的最上部半导体器件层首先被释放。随着蚀刻继续，其它牺牲材料层以厚度减小的顺序被依次去除，并且其它半导体器件层被依次去除。

Description

用于释放多个半导体器件层的外延剥离
技术领域
本公开涉及半导体器件制造，并且尤其涉及从下面的基底衬底去除多个（即，两个或更多）半导体器件层的方法。
背景技术
可以以薄膜形式制造的器件与它们的体对应物相比具有三个明显的优点。首先，由于使用的材料更少，薄膜器件改善了与器件制造相关联的材料成本。第二，小的器件重量是毋容置疑的优点，该优点推动了大范围薄膜应用的工业水平努力。第三，如果尺寸足够小，则器件在其处于薄膜形式时可呈现机械挠性。此外，如果从能够再利用的衬底去除了器件层，则可以实现另外的制造成本降低。
正在进行如下努力：（i）由体材料（即半导体）产生薄膜衬底以及（ii）通过从下面的体衬底除去器件层形成薄膜器件层，该薄膜器件层形成在所述体衬底上。
形成薄膜器件的一种方法是利用外延剥离（ELO）工艺从基底衬底释放半导体器件层。在常规的用于III-V化合半导体材料的ELO工艺中，在III-V化合物半导体材料与上覆的半导体器件层之间插入AlAs层。然后在HF中对所得到的结构进行蚀刻。在蚀刻之后，从III-V化合物半导体材料释放半导体器件层。
前述常规ELO工艺只能在蚀刻之后释放单个III-V化合物半导体材料。因此，常规ELO工艺的吞吐量低。
因此，需要提供一种增加常规ELO工艺的产量的方法，使得可以从单个基底衬底顶上释放多个半导体器件层，例如III-V化合物半导体材料层。
发明内容
本公开提供了一种从下面的基底衬底去除多个半导体器件层的方法。在本公开中，在基底衬底上形成多层叠层。该多层叠层包括牺牲材料层和半导体材料层的交替层。所形成的每个连续的牺牲材料层比先前形成的牺牲材料层更厚。因此，每个牺牲材料层的厚度从最靠近基底衬底形成的牺牲材料层向上增加。由于牺牲材料层的厚度差，每个牺牲材料层以不同的速率蚀刻，较厚的牺牲材料层比较薄的牺牲材料层蚀刻得更快。然后进行蚀刻，该蚀刻首先去除所述多层叠层中的较厚的牺牲材料层。因此该多层叠层中的最上部半导体器件层首先被释放。随着蚀刻继续，其它牺牲材料层以厚度减小的顺序被依次去除，并且其它半导体器件层被自上而下依次去除。
因此，本公开的方法与常规ELO工艺相比增加了吞吐量，这是因为多个半导体器件层从单个基底衬底释放，在常规ELO工艺中从单个基底去除单个半导体器件层。
在本公开的一个方面，该方法包括在基底衬底上形成多层叠层。所述多层叠层自下而上包括：具有第一厚度的第一牺牲材料层、第一半导体器件层、具有第二厚度的第二牺牲材料层、以及第二半导体器件层，其中所述第一厚度小于所述第二厚度。接下来，通过蚀刻选择性地去除所述第一和第二牺牲材料层。根据本公开，以比第一牺牲材料层更快的速率蚀刻第二牺牲材料层，由此顺序地在释放第二半导体器件层之后释放第一半导体器件层。
在一些实施例中，每个释放的半导体器件层可以被转移到热膨胀系数与所释放的半导体器件层基本相同的衬底。
在另一方面，该方法包括在基底衬底上形成多层叠层。该多层叠层包括多个牺牲材料层和半导体器件层，其中所述多层叠层内的每个半导体器件层夹置在具有第一厚度的下部牺牲材料层与具有第二厚度的上部牺牲材料层之间。根据本公开，所述第一厚度小于所述第二厚度。接下来，通过蚀刻选择性地去除每个牺牲材料层，其中该多层叠层中的每个上部牺牲材料层以比每个下部牺牲材料层更快的速率被蚀刻，由此从最上部半导体器件层到最底部半导体器件层顺序释放每个半导体器件层。
在一些实施例中，每个释放的半导体器件层可以被转移到热膨胀系数与所释放的半导体器件层基本相同的衬底。
在本公开的又一方面，提供了一种半导体结构。所述结构包括基底衬底以及位于所述基底衬底上的多层叠层。所述多层叠层自下而上包括：具有第一厚度的第一牺牲材料层、第一半导体器件层、具有第二厚度的第二牺牲材料层、以及第二半导体器件层，其中所述第一厚度小于所述第二厚度。
在本公开的再一方面，提供了一种半导体结构。该半导体器件结构包括位于基底层上的多层叠层。该多层叠层包括多个牺牲材料层和半导体器件层，其中该多层叠层内的每个半导体器件层夹置在具有第一厚度的下部牺牲材料与具有第二厚度的上部牺牲材料层之间，其中，所述第一厚度小于所述第二厚度。
附图说明
图1是示出根据本公开的一个实施例能够使用的包括基底衬底的初始结构的图画表示（通过横截面视图）；
图2是在提供包括牺牲材料层和半导体器件层的交替层的多层结构之后的图1的初始结构的图画表示（通过横截面视图），其中每个牺牲材料层的厚度从所述多层结构的底部向着所述多层结构的顶部增加。
图3是根据本公开描绘了在蚀刻过程的初始阶段的图2的结构的图画表示（通过横截面视图）。
图4是根据本公开描绘了在蚀刻过程的另一阶段的图3的结构的图画表示（通过横截面视图）。
图5的图画表示（通过横截面视图）描绘了将从图4的结构去除的半导体器件层转移到热膨胀系数与所去除的半导体器件层基本相同的衬底。
图6是根据本公开描绘了在蚀刻过程的另一阶段的图4的结构的一部分的图画表示（通过横截面视图）。
图7的图画表示（通过横截面视图）描绘了将从图6的结构去除的另一半导体器件层转移到热膨胀系数与所去除的所述另一半导体器件层基本相同的另一衬底。
图8是根据本公开描绘了在蚀刻过程的另一阶段的图6的结构的一部分的图画表示（通过横截面视图）。
图9的图画表示（通过横截面视图）描绘了将从图8的结构去除的又一半导体器件层转移到热膨胀系数与所去除的所述又一半导体器件层基本相同的又一衬底。
图10是描绘了能够在本公开中采用的另一结构的图画表示（通过横截面视图），所述另一结构包括封闭多层结构内的各种半导体器件层中的每一个的保护层。
具体实施方式
现在将通过参考下面的讨论和本申请的附图，更详细地描述本公开，本公开提供了从下面的基底衬底释放多个（即，至少两个）半导体器件层的方法。注意，本申请的附图仅为了说明的目的提供，因此这些图未按比例绘制。
在下面的描述中，阐述了大量的特定细节，诸如特定结构、部件、材料、尺寸、处理步骤和技术，以便提供对本公开的一些方面的理解。然而，本领域普通技术人员将理解，本公开的各种实施例可以在没有这些特定细节的情况下实践。在其它情况下，未详细描述公知的结构和处理步骤，以免使本申请的各种实施例模糊不清。
应当理解的是，当诸如层、区域或衬底的元件称为在另一元件“上”或“上方”时，它可以直接在该另一元件上，或者也可以存在插入元件。相反，当一个元件称为“直接”在另一元件“上”或者“上方”时，不存在插入元件。应当理解，当称一个元件“在另一元件下方”或“在另一元件下面”时，它可以直接位于该另一元件下方或下面，或者可以存在插入元件。相反，当一个元件称为“直接”在另一元件“下方”或者“下面”时，不存在插入元件。
如上该，本公开提供了一种改善常规剥离工艺的吞吐量的方法。该方法包括在基底层上形成多层叠层。该多层叠层自下而上至少包括：具有第一厚度的第一牺牲材料层，第一半导体器件层，具有第二厚度的第二牺牲材料层、以及第二半导体器件层，其中该第一厚度小于该第二厚度。接下来，通过蚀刻选择性地去除该第一和第二牺牲材料层。根据本公开，以比第一牺牲材料层更快的速率蚀刻第二牺牲材料层，由此顺序地在释放第二半导体器件层之后释放第一半导体器件层。现在将参考下面的讨论以及图1-9更详细地描述本公开的该方面。
参考图1，描绘了根据本公开的一个实施例包括能够使用的基底衬底10的初始结构。在本公开的一个实施例中，能够使用的基底衬底10包括III-V化合物半导体材料。贯穿本公开中使用的术语“III-V化合物半导体”表示由元素周期表的III族中的至少一种元素与元素周期表的V族中的至少一种元素构成的半导体化合物。可以用作基底衬底10的III-V化合物半导体材料包括二元（即两种元素）III-V化合物半导体、三元（即，三种元素）III-V化合物半导体、或四元（即四种元素）III-V化合物半导体。包含超过4种元素的III-V化合物半导体材料也可以用作基底衬底10。
能够用作基底衬底10的III-V化合物半导体材料的例子包括但不限于：GaAs、InP、AlAs、GaSb、GaN、InGaAs、InGaN、InGaP、AlInGaP和AlInGaSb。在一些实施例中，基底衬底10由其中不包含P的III-V化合物半导体构成。在本公开的一个实施例中，基地衬底10由GaAs构成。在另一个实施例中，基底衬底10由含Ge半导体材料构成。贯穿本公开使用的术语“含Ge半导体材料”用于表示包含Ge的半导体。含Ge材料可以包括纯Ge或者与另一种半导体材料（诸如例如Si）形成合金的Ge。因此，可以用于本公开的含Ge半导体中的Ge含量通常在1原子%的Ge到100原子%（包含100原子%）的Ge的范围内。在另一个实施例中，可以用作基底衬底10的含Ge材料是包括1原子%的Ge到99原子%的Ge的SiGe合金。
基底衬底10的初始厚度可以根据所采用的晶片的尺寸变化。在一个实施例中，对于2英寸晶片，基底衬底10通常具有200μm到800μm的初始厚度，对于2英寸晶片，300μm到400μm的初始厚度更典型。当与基地衬底10结合使用时，术语“初始厚度”表示在基底衬底10受到在本申请中下文所描述的蚀刻处理之前的基底衬底10的厚度。
本公开中采用的基底衬底10通常具有0.1nm到1nm的初始RMS表面粗糙度，在0.2nm到0.5nm的初始RMS表面粗糙度内更典型。初始RMS表面粗糙度是在蚀刻之前的基底衬底10的纹理的度量。
在本公开的一些实施例中，可选半导体缓冲层（未示出）可以形成在基底衬底10的上表面上。如所提及的，半导体缓冲层是可选的。因此，在一些实施例中，可以省略该可选半导体缓冲层。在其它实施例中，可以采用该可选半导体缓冲层。例如，在本公开的一个实施例中，能够采用的可选半导体缓冲层形成在含Ge半导体材料顶上。
能够采用的可选半导体缓冲层包括其成分不同于下面的基底衬底10的半导体材料。尽管可选半导体缓冲层由与下面的基底衬底10不同的半导体材料构成，但是可选半导体缓冲层可以具有与下面的基底衬底10相同或不同的晶格常数。当与术语“可选半导体缓冲层”结合使用时，术语“缓冲”表示位于基底衬底10与多层结构12（随后将形成）之间的中间层。
该可选半导体缓冲层可以包括半导体材料，该半导体材料包括但是不限于：Si、Ge、SiGe、SiGeC、SiC、Ge合金、GaSb、GaP、GaAs、InAs、InP、以及所有其它III-V或II-VI化合物半导体。在采用含Ge材料作为基底衬底10的一个实施例中，可选半导体缓冲层可以由III-V化合物半导体（诸如例如GaAs或InGaAs）构成。在一些实施例中，可选半导体缓冲层由其中不包含P的III-V化合物半导体构成。
在一个实施例中，可以用作可选半导体缓冲层的半导体材料可以是单晶的。在另一个实施例中，可以用作可选半导体缓冲层的半导体材料可以是多晶的。在本公开的又一个实施例中，可以用作可选半导体缓冲层的半导体材料可以是非晶的。通常，能够用作可选半导体缓冲层的半导体材料是单晶材料。
该可选半导体缓冲层可以利用本领域技术人员公知的技术形成在基底衬底10的上表面上。在一个实施例中，该可选半导体缓冲层可以通过其中采用半导体前体的物理或生长沉积工艺形成在基底衬底10顶上。在另一个实施例中，可选半导体缓冲层可以通过外延生长工艺形成。当采用外延生长工艺时，该可选半导体缓冲层与下面的基底衬底10的表面外延对准。在又一个实施例中，该可选半导体缓冲层可以利用层转移工艺形成在该基底衬底10顶上。
可以在本公开中采用的可选半导体缓冲层的厚度可以根据其形成技术变化。在一个实施例中，该可选半导体缓冲层具有1nm-100nm的厚度。在一个实施例中，该可选半导体缓冲层具有1nm-2000nm的厚度。也可以将在上述范围以下和/或以上的其它厚度用于该可选半导体缓冲层。
参考图2，示出了在提供多层结构12之后的图1的初始结构，该多层结构12包括牺牲材料层14、14’和14’’与半导体器件层16、16’和16’’的交替层，其中每个牺牲材料层14、14’和14’’的厚度从多层结构12的底部向着多层结构12的顶部增加。尽管图中示出了交替形式的三个牺牲材料层和单个半导体器件层，但是本公开不限于多层结构12的那些数量的层。相反，本公开可以采用包括n个牺牲材料层和m个半导体器件层的多层结构12，其中n等于m，并且n和m至少为2。即，n和m可以是2、3、4、5、6、7、8等。n和m的上限不受限制。
也应当注意，尽管下面的图和描述示出了多层结构12直接形成在基底衬底10上，但是存在一些实施例，其中多层结构12形成在上述可选半导体缓冲层上。在这些实施例中，可选半导体缓冲层将位于图2所示的多层结构12与基底衬底10之间。
在一个实施例中，多层叠层12内的每个牺牲材料层由与每个半导体器件层不同的半导体材料构成。在另一个实施例中，多层叠层12内的每个牺牲材料层由与每个半导体器件层相同的半导体材料构成。当牺牲材料层和半导体器件层由相同半导体层构成时，在每个牺牲材料层和每个半导体器件层之间形成保护层，将在本公开的下文中更详细地描述该保护层。
在本公开的一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）包括III-V化合物半导体材料，其可以与用作基底衬底10、可选缓冲层和多层结构12内的每个半导体器件层（即，层16、16’和16’’）的III-V化合物半导体材料相同或不同。在一个实施例中，当基底衬底10和多层叠层12内的每个半导体器件层（即，层16、16’和16’’）由GaAs构成时，牺牲III-V化合物半导体材料由InAl或AlAs构成。
在另一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）是含磷化物牺牲层，其可以与基底衬底10、可选缓冲层和多层结构12内的每个半导体器件层（即，层16、16’和16’’）内的材料相同或不同。贯穿本公开使用术语“含磷化物牺牲层”来表示磷与一种或多种负电性较低的元素的化合物。在一些实施例中，含磷化物牺牲层与基底衬底10、可选半导体缓冲层和每个半导体器件层（即，层16、16’和16’’）相比具有较高的磷含量。在含磷化物牺牲层、半导体器件层、基底衬底和可选半导体缓冲层由不同半导体材料构成的实施例中，含磷化物牺牲层在不含HF的蚀刻剂中具有与结构内的其它半导体材料和可选保护层相比较高的蚀刻速率。
在一个实施例中，具有比磷负电性低的一种或多种元素包括元素周期表的III族和/或V族元素。可以用作含磷化物牺牲层的说明性材料包括但不限于：InAlP、InGaP、InAsP、GaAsP、InGaAlP和InGaAsP。
在一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）可以是单晶的。在另一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）可以是多晶的。在本公开的又一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）可以是非晶的。典型地，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）是单晶材料。
多层结构12内的每个牺牲材料层（即，层14、14’和14’’）可以利用本领域技术人员公知的技术形成。在一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）可以通过其中采用半导体前体的物理或生长沉积工艺形成。在另一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）可以通过外延生长工艺形成。当采用外延生长工艺时，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）与它形成于其上的下面的表面外延对准。在另一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）可以利用层转移工艺形成。
多层结构12内的每个牺牲材料层（即，层14、14’和14’’）的厚度从多层结构12的底部向着多层结构12的顶部增加。换而言之，多层结构12中的每个后续的牺牲材料层比先前形成的牺牲材料层更厚。因此，最靠近基底衬底10的牺牲材料层（即层14）的厚度比多层结构12中任何其它牺牲材料层（即，层14’和14’’）更小，并且层14'的厚度比层14"的厚度更小。由于该厚度差，多层结构12内的每个牺牲材料层将具有不同的蚀刻速率，最靠近多层结构12顶部的最厚的牺牲材料层在该结构内的任何其它牺牲材料层中具有最大蚀刻速率。
尽管如上所述，但是在一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）具有在1nm到1000nm范围内的厚度，附带条件是每个连续形成的牺牲材料层具有比先前形成的牺牲材料层更大的厚度。在另一个实施例中，多层结构12内的每个牺牲材料层（即，层14、14’和14’’）具有在10nm到100nm范围内的厚度，附带条件是每个连续形成的牺牲材料层具有比先前形成的牺牲材料层更大的厚度。也可以将在上述范围以下和/或以上的其它厚度用于该每个牺牲材料层14，附带条件是形成的每个连续的牺牲材料层具有比先前形成的牺牲材料层更大的厚度。
多层结构12内的每个半导体器件层（即，层16、16’和16’’）可以包括相同或不同的半导体材料，该半导体材料例如但不限于：Si、Ge、SiGe、SiGeC、SiC、Ge合金、GaSb、GaP、GaAs、InAs、InP以及所有其它III-V或II-VI化合物半导体。在一些实施例中，多层结构12内的至少一个半导体器件层由III-V化合物半导体构成。在一些实施例中，多层结构12内的至少一个半导体器件层由其中不包含P的III-V化合物半导体构成。
在一些实施例中，多层结构12内的至少一个半导体器件层是体半导体材料。在其它实施例中，多层结构12内的至少一个半导体器件层可以包括分层半导体材料，诸如例如绝缘体上半导体或聚合物衬底上半导体。能够用作半导体器件层的绝缘体上半导体衬底的说明性实例包括绝缘体上硅和绝缘体上硅锗。
在一些实施例中，每个半导体器件层包括与基底衬底10相同的半导体材料。在另一个实施例中，每个半导体器件层和基底衬底10包括不同的半导体材料。每个半导体器件层的半导体材料可以是掺杂的、未掺杂的或包含掺杂区域和未掺杂区域。
在一个实施例中，可以用作半导体器件层的半导体材料可以是单晶的。在另一个实施例中，可以用作半导体器件层的半导体材料可以是多晶的。在本公开的又一个实施例中，可以用作半导体器件层的半导体材料可以是非晶的。通常，能够用作每一个半导体器件层的半导体材料是单晶材料。
每个半导体器件层（即，层16、16’和16’’）可以利用本领域技术人员公知的技术形成。在一个实施例中，每个半导体器件层（即，层16、16’和16’’）可以通过其中采用半导体前体的物理或生长沉积工艺形成。在另一个实施例中，每个半导体器件层（即，层16、16’和16’’）可以通过外延生长工艺形成。当采用外延生长工艺时，半导体器件层与下面的牺牲材料层（该半导体器件层形成于该牺牲材料层上）的表面外延对准。在另一个实施例中，每个半导体器件层（即，层16、16’和16’’）可以利用层转移工艺形成在牺牲材料层顶上。在一些实施例中，可以采用前述技术的组合来形成多层结构12内的半导体器件层。
多层结构12内的每个半导体器件层可以被加工成包括至少一个半导体器件，该半导体器件包括但不限于：晶体管、电容器、二极管、BiCMOS、电阻器、光伏电池部件、太阳能电池部件等。在一个实施例中，该至少一个半导体器件可以在将该至少一个半导体器件层形成在牺牲材料层上之后形成在该半导体器件层中的至少一个上。在另一个实施例中，该至少一个半导体器件可以在将该至少一个半导体器件层形成在牺牲材料层上之前形成。在又一个实施例中，可以采用前述技术的组合。
可以在本公开中采用的每个半导体器件层的厚度可以根据存在于其上的器件类型而变化。在一个实施例中，每个半导体层具有在3nm-1000nm范围内的厚度。在另一个实施例中，每个半导体层具有在5nm-100nm范围内的厚度。也可以将在上述范围以下和/或以上的其它厚度用于每一个半导体器件层。
现在参考图3、4、6和8，示出了根据本公开在蚀刻过程的初始阶段期间（图3）、以及在蚀刻过程的各种阶段之后（图4、6和8）的图2的结构。在一个实施例中，利用含HF的蚀刻剂进行该蚀刻过程。当牺牲材料层不是如上所述的含磷化物牺牲材料时，可以采用本公开的该实施例。在另一个实施例中，利用不含HF的蚀刻剂进行该蚀刻过程。当牺牲材料层由如上所述的含磷化物牺牲材料构成时，可以采用该实施例。
当采用含HF的蚀刻剂时，含HF的蚀刻剂包括HF和可选的水。即，可以使用纯的含HF的蚀刻剂，或者可以用水稀释HF以提供稀释的包含HF的蚀刻剂。可以在本公开中采用的用于从该结构去除牺牲材料层的HF的浓度可以从1%变化到99%。可以使用其它浓度，只要包含HF的蚀刻剂的浓度不负面影响用于蚀刻牺牲材料层的包含的HF蚀刻的选择性即可。
当采用不包含HF的蚀刻剂时，可以采用任何这样的非HF蚀刻剂：其相对于存在于该结构中的其它半导体层和可选保护层，选择性地蚀刻包含磷化物的牺牲层。在一些实施例中，如上所述，可以在多层叠层12中用作层14、14’和14’’的含磷化物牺牲层，与基底衬底10、可选半导体缓冲层和每个半导体器件层（即，层16、16’和16’’）相比，在非HF蚀刻剂中具有更高的蚀刻速率。此外，在本公开的该实施例中，所采用的蚀刻包括任何这样的非HF蚀刻剂：其能够溶解蚀刻反应产物使得在蚀刻过程中没有蚀刻反应产物形成在下面的材料的表面上。换而言之，在本公开的该实施例中采用的非HF蚀刻剂与含磷化物的牺牲层反应并且形成不在下面的半导体材料层上停留的“高度”可溶的反应产物。例如，InAlP含磷化物牺牲层与HCl反应，形成InCl3、AlCl3和PH3作为反应产物。PH3是气体产物，其可以立即从反应前端扩散，InCl3和AlCl3高度可溶于本公开中采用的蚀刻剂。
可以在本公开中采用的用于从该结构去除含磷化物牺牲材料层的非HF蚀刻剂包括任何这样的不含HF的酸，该酸：（i）相对于存在于该结构中的其它半导体层（即，层10和16、16'和16"）和可选保护层，选择性地蚀刻含磷化物牺牲层，并且（ii）溶解蚀刻反应产物使得没有蚀刻反应产物形成在下面半导体材料的表面上。
能够用作本公开中的不含HF的酸的例子包括但不限于：HCl、HBr、HI及其混合物。（一种或多种）不含HF的酸可以纯地使用，或者它们可以用水稀释以提供稀释的不含HF的酸或者稀释的不含HF的酸混合物。可以在本公开中采用的用于从该结构去除含磷化物牺牲材料层的不含HF的酸的浓度可以从1%变化到99%。可以使用其它浓度，只要不含HF的酸的浓度不负面影响：（i）不含HF的酸用于蚀刻牺牲材料层的选择性；以及（ii）不含HF的酸溶解蚀刻反应产物使得没有蚀刻反应产物形成在下面半导体材料的表面上的能力。由于钝化效应，为了在蚀刻之后保持基底衬底10的表面原子平滑，优选不含HF的蚀刻剂的浓度较高。
在一个实施例中，不管所采用的蚀刻剂的类型，可以在室温（即，20℃-40℃）下进行用于从该结构去除每个牺牲材料层的蚀刻。在另一个实施例中，可以在升高的温度下进行用于从该结构去除每个牺牲材料层的蚀刻，该升高的温度高于室温直到但是不超过所采用的类型的蚀刻剂的沸点。在一个例子中，该升高的温度可以从大于40℃直到100℃。
可以利用本领域技术人员公知的技术进行该蚀刻工艺，该技术包括例如：将该结构的边缘部分浸渍到非HF蚀刻剂的包含含HF的蚀刻剂的浴器中，将整个结构浸没到包含含HF的蚀刻剂或者非HF蚀刻剂的浴器中，将含HF的蚀刻剂或非HF蚀刻剂喷洒到该结构的边缘部分上，或者将含HF的或不含HF的蚀刻剂刷涂到边缘部分上。也可以使用这些技术的任何组合来从该结构蚀刻该牺牲材料层。
在本公开中采用的每个蚀刻步骤的持续时间可以根据所采用的蚀刻剂的类型、进行蚀刻的条件以及所采用的初始基底衬底10的长度而变化。在一个实施例中，每次蚀刻的持续时间通常为1小时到7天，更典型地，每次蚀刻的持续时间为1小时到1天。每次蚀刻可以进行比上述范围更长或更短的持续时间，取决于晶片尺寸和蚀刻过程中应用的技术。
如上所述，较厚的牺牲材料层与存在于该多层结构中的其它牺牲材料层相比，蚀刻得更快。因此，如图所示，牺牲材料层14’’比牺牲材料层14'被蚀刻得更快，牺牲材料层14'比牺牲材料层14蚀刻得更快。在蚀刻的各个阶段，各种半导体器件层将从上而下依次释放。在本公开的图中所示的特定实施例中，半导体器件层16’’将首先释放（见图4），之后是半导体器件层16’（见图6），之后是半导体器件层16（见图8）。
在图4、6、和8所示的实施例中，所释放的半导体器件层16、16’和16’’可以原样使用，或者它们可以被置于热膨胀系数与另一去除的半导体器件层基本相同的衬底顶上。参考图5、7和9，示出了所释放的半导体器件层16、16’和16’’被置于热膨胀系数与另一去除的半导体器件层基本相同的衬底（即，元件18、18’和18’’）顶上。热膨胀系数与另一去除的半导体器件层基本相同的衬底的例子包括但不限于：玻璃衬底、Si晶片、III-V化合物半导体晶片和钢板。所释放的半导体器件层向衬底的转移可以利用常规的层转移工艺进行。
对于图8中所示的“释放的”基底衬底10，可以重复使用“释放的”基底衬底10。在采用含HF蚀刻剂的一些实施例中，在重复使用该基底衬底之前需要进行诸如化学机械抛光的进一步处理。在采用不含HF的蚀刻剂的另一实施例中，“释放的”基底衬底10可以在没有任何处理的情况下被重复使用。在这种实施例中，“释放的”基底衬底10的表面粗糙度与基底衬底10的初始表面粗糙度基本相同，在±0.5nm内。此外，在采用不含HF的蚀刻剂的实施例中，“释放的”基底衬底的厚度与在进行蚀刻之前的基底衬底10的初始厚度基本相同，在±100nm内。
现在参考图10，其示出了可以在本公开中采用的另一结构。该结构包括基底衬底10、可选半导体缓冲层11和多层叠层12，多层叠层12包括具有第一厚度的第一牺牲层、第一半导体器件层16、具有第二厚度的第二牺牲材料层14'和第二半导体器件层16'。如图所示，该第一厚度小于该第二厚度。在该实施例中，牺牲材料层和半导体器件层由相同半导体材料构成。也如图所示，通过光刻和蚀刻来图案化每一个半导体器件层。在一些实施例中，可以省略该图案化步骤，并且在图10所示的每一个半导体器件层的上表面和侧壁边缘上形成第二保护层。例如，半导体器件层16和16'中的每一个以及牺牲材料层14和14'中的每一个可以包括含磷化物的材料并且它们具有相同的蚀刻速率。
在这种实施例中，如图10所示，在多层叠层12中的每个牺牲材料层与每个半导体器件层之间形成第一保护层20以防止半导体器件层被蚀刻。所采用的每个第一保护层20可以是GaAs或不被蚀刻剂蚀刻的其它不含磷化物材料。可以通过诸如例如热生长或沉积的常规技术形成每个第一保护层20。第二保护层22形成在每个半导体器件层的暴露表面（顶部和侧壁）上以防止半导体器件层被蚀刻剂蚀刻。每个第二保护层22可以是SiO2、Si3N4或者不被蚀刻剂蚀刻的其它材料。可以利用本领域技术人员公知的常规技术（热生长或沉积）形成每个第二保护层22。然后可以如上所述处理图10中所示的结构，来从该结构释放每个半导体器件层。在去除了半导体器件层之后，可以使用蚀刻来从该结构至少去除该第二保护层22。可以使用相同的或另一蚀刻来去除下面的第一保护层20。在一些实施例中，第一保护层20可以保留在所释放的半导体器件层下方。
尽管就本公开的优选实施例具体示出和描述了本公开，但是本领域技术人员应当理解在不脱离本公开的精神和范围的情况下可以做出前述和其它形式和细节上的变化。因此旨在本公开不限于所描述和示出的确切形式和细节，而是落入所附权利要求的范围内。

Claims (24)

1.一种从基底衬底顶上释放多个半导体器件层的方法，所述方法包括：
在所述基底衬底上形成多层叠层，所述多层叠层自下而上包括：具有第一厚度的第一牺牲材料层、第一半导体器件层、具有第二厚度的第二牺牲材料层、以及第二半导体器件层，其中所述第一厚度小于所述第二厚度；以及
通过蚀刻选择性地去除所述第一和第二牺牲材料层，其中以比所述第一牺牲材料层更快的速率蚀刻所述第二牺牲材料层，由此顺序地在释放所述第二半导体器件层之后释放所述第一半导体器件层。
2.根据权利要求1所述的方法，其中所述第一和第二牺牲材料层包括III-V化合物半导体材料，并且所述蚀刻包括含HF的蚀刻剂。
3.根据权利要求1所述的方法，其中所述第一和第二牺牲材料层包括含磷化物材料，并且所述蚀刻包括不含HF的蚀刻剂。
4.根据权利要求1所述的方法，其中在从室温达到但是不超过所述蚀刻剂的沸点的温度下进行所述蚀刻。
5.根据权利要求1所述的方法，其中所述基底衬底包括含Ge半导体材料，并且其中在所述含Ge半导体材料与所述多层结构之间形成半导体缓冲层。
6.根据权利要求1所述的方法，其中所述第一和第二牺牲材料层由与所述基底衬底以及所述第一和第二半导体器件层不同的半导体材料构成。
7.根据权利要求1所述的方法，其中所述第一和第二牺牲材料层由与所述第一和第二半导体器件层相同的半导体材料构成，并且其中在每个半导体器件层下方形成第一保护层，并且其中在每个半导体器件层的暴露表面上形成第二保护层。
8.一种从基底衬底顶上释放多个半导体器件层的方法，所述方法包括：
在基底衬底上形成多层叠层，所述多层叠层包括多个牺牲材料层和半导体器件层，其中所述多层叠层内的每个半导体器件层夹置在具有第一厚度的下部牺牲材料层与具有第二厚度的上部牺牲材料层之间，其中，所述第一厚度小于所述第二厚度；以及
通过蚀刻选择性地去除所述多个牺牲材料层中的每个牺牲材料层，其中所述多层叠层中的每个上部牺牲材料层以比每个下部牺牲材料层更快的速率被蚀刻，由此从最上部半导体器件层到最底部半导体器件层顺序释放每个半导体器件层。
9.根据权利要求8所述的方法，其中所述多个牺牲材料层中的每个牺牲材料层包括III-V化合物半导体材料，并且所述蚀刻包括含HF的蚀刻剂。
10.根据权利要求8所述的方法，其中所述多个牺牲材料层中的每个牺牲材料层包括含磷化物材料，并且所述蚀刻包括不含HF的蚀刻剂。
11.根据权利要求8所述的方法，其中在从室温达到但是不超过所述蚀刻剂的沸点的温度下进行所述蚀刻。
12.根据权利要求8所述的方法，其中所述基底衬底包括含Ge半导体材料，并且其中在所述含Ge半导体材料与所述多层结构之间形成半导体缓冲层。
13.根据权利要求8所述的方法，其中所述多个牺牲材料层中的每个牺牲材料层由与所述基底衬底以及所述多个半导体器件层中的每个半导体器件层不同的半导体材料构成。
14.根据权利要求1所述的方法，其中所述多个牺牲材料层中的每个牺牲材料层由与所述多个半导体器件层中的每个半导体器件层相同的半导体材料构成，并且其中在每个半导体器件层下方形成第一保护层，并且其中在每个半导体器件层的暴露表面上形成第二保护层。
15.一种半导体结构，包括：
基底衬底；以及
所述基底衬底上的多层叠层，所述多层叠层自下而上包括：具有第一厚度的第一牺牲材料层、第一半导体器件层、具有第二厚度的第二牺牲材料层、以及第二半导体器件层，其中所述第一厚度小于所述第二厚度。
16.根据权利要求15所述的半导体结构，其中所述基底衬底包括III-V化合物半导体材料。
17.根据权利要求15所述的半导体结构，其中所述基底衬底包括含Ge半导体材料，并且其中半导体缓冲层位于所述含Ge半导体材料与所述多层结构之间。
18.根据权利要求15所述的半导体结构，其中所述第一和第二牺牲材料层由与所述基底衬底以及所述第一和第二半导体器件层不同的半导体材料构成。
19.根据权利要求15所述的半导体结构，其中所述第一和第二牺牲材料层由与所述第一和第二半导体器件层相同的半导体材料构成，并且其中在每个半导体器件层下方形成第一保护层，并且其中在每个半导体器件层的暴露表面上形成第二保护层。
20.一种半导体结构，包括：
位于基底衬底上的多层叠层，所述多层叠层包括多个牺牲材料层和半导体器件层，其中所述多层叠层内的每个半导体器件层夹置在具有第一厚度的下部牺牲材料与具有第二厚度的上部牺牲材料层之间，其中，所述第一厚度小于所述第二厚度。
21.根据权利要求20所述的半导体结构，其中所述基底衬底包括III-V化合物半导体材料。
22.根据权利要求20所述的半导体结构，其中所述基底衬底包括含Ge半导体材料，并且其中半导体缓冲层位于所述含Ge半导体材料与所述多层结构之间。
23.根据权利要求20所述的半导体结构，其中所述多个牺牲材料层中的每个牺牲材料层由与所述基底衬底以及所述多个半导体器件层中的每个半导体器件层不同的半导体材料构成。
24.根据权利要求20所述的半导体结构，其中所述多个牺牲材料层中的每个牺牲材料层由与所述多个半导体器件层中的每个半导体器件层相同的半导体材料构成，并且其中在每个半导体器件层下方形成第一保护层，并且其中在每个半导体器件层的暴露表面上形成第二保护层。
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