JPWO2013187078A1 - 半導体基板、半導体基板の製造方法および複合基板の製造方法 - Google Patents

半導体基板、半導体基板の製造方法および複合基板の製造方法 Download PDF

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Abstract

半導体結晶層形成基板の上方に、犠牲層、第１半導体結晶層および第２半導体結晶層を有し、半導体結晶層形成基板、犠牲層、第１半導体結晶層および第２半導体結晶層が、半導体結晶層形成基板、犠牲層、第１半導体結晶層、第２半導体結晶層の順に位置し、半導体結晶層形成基板または犠牲層を構成する複数種類の原子から選択された一の種類の第１原子が、第１半導体結晶層および第２半導体結晶層に不純物として含まれ、第２半導体結晶層における第１原子の濃度が、第１半導体結晶層における第１原子の濃度より低い半導体基板を提供する。

Description

本発明は、半導体基板、半導体基板の製造方法および複合基板の製造方法に関する。
ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有する。また、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（本明細書においては単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴと、ＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴとが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、結晶成長用基板に形成した半導体結晶層を、単一基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、シリコン基板に転写する技術が開示されている。
[先行技術文献]
[非特許文献]
非特許文献１ S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
非特許文献２ Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（本明細書においては単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体とを単一基板上に形成する技術が必要になる。また、単一基板をＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。
半導体結晶層形成基板として、ＧａＡｓ等のＩＩＩ−Ｖ族化合物単結晶基板を用い、半導体結晶層を半導体結晶層形成基板からエッチングにより剥離する際の犠牲層として、ＡｌＡｓ等ＩＩＩ−Ｖ族化合物半導体結晶層を用い、Ｇｅ等のＩＶ族半導体をエピタキシャル成長させることで、転写用の半導体結晶層を形成する場合がある。Ｇａ等のＩＩＩ族原子およびＡｓ等のＶ族原子は、Ｇｅ等のＩＶ族半導体内部でドナーまたはアクセプタとして機能することがある。従って、半導体結晶層をエピタキシャル成長により形成する際には、半導体結晶層形成基板または犠牲層からの意図しない不純物原子の混入を極力避ける必要がある。
本発明の目的は、転写用の半導体結晶層をエピタキシャル成長法により形成する場合の、半導体結晶層への意図しない不純物原子の混入を抑制することにある。
上記課題を解決するために、本発明の第１の態様においては、半導体結晶層形成基板の上に、犠牲層、第１半導体結晶層および第２半導体結晶層を有し、半導体結晶層形成基板、犠牲層、第１半導体結晶層および第２半導体結晶層が、半導体結晶層形成基板、犠牲層、第１半導体結晶層、第２半導体結晶層の順に位置し、半導体結晶層形成基板または犠牲層を構成する複数種類の原子から選択された一の種類の第１原子が、第１半導体結晶層および第２半導体結晶層に不純物として含まれ、第２半導体結晶層における第１原子の濃度が、第１半導体結晶層における第１原子の濃度より低い半導体基板を提供する。
半導体結晶層形成基板の犠牲層側の界面から第２半導体結晶層の途中までの任意の断面位置に、第１原子の拡散を抑制する拡散抑制層をさらに有してもよい。半導体結晶層形成基板として単結晶ＧａＡｓ基板または単結晶Ｇｅ基板が挙げられ、犠牲層として、ＩＩＩ−Ｖ族半導体層が挙げられ、第１半導体結晶層および第２半導体結晶層として、ＩＶ族半導体層が挙げられる。具体的には、犠牲層として、ＡｌａＧａｂＩｎ（１−ａ−ｂ）Ａｓ（０．９≦ａ≦１、０≦ｂ≦０．１、０．９≦ａ＋ｂ≦１）からなる層が挙げられ、第１半導体結晶層および第２半導体結晶層として、ＣｄＳｉｅＧｅｆＳｎ（１−ｄ−ｅ−ｆ）（０≦ｄ＜１、０≦ｅ＜１、０＜ｆ≦１、０＜ｄ＋ｅ＋ｆ≦１）からなる層が挙げられる。より具体的には、犠牲層として単結晶ＡｌＡｓ層が挙げられ、第１半導体結晶層および第２半導体結晶層として単結晶Ｇｅ層が挙げられ、この場合、第１原子としてＡｌ原子、Ｇａ原子またはＡｓ原子が挙げられる。第２半導体結晶層におけるＧａ原子の濃度は、２×１０１７[atoms/cm3]未満であることが好ましい。単結晶Ｇｅからなる第２半導体結晶層のＸ線回折法による（００４）面の回折スペクトル半値幅として、４０arcsec以下のものが挙げられる。第２半導体結晶層の平坦性として、自乗平均粗さ（Ｒｍｓ）で２ｎｍ以下のものが挙げられる。
本発明の第２の態様においては、半導体結晶層形成基板の上に、犠牲層および第１半導体結晶層を、犠牲層、第１半導体結晶層の順に、エピタキシャル成長法により形成する第1ステップと、第１ステップの後、エピタキシャル成長法における残留不純物原子を低減する措置を施す第２ステップと、第２ステップの後、第１半導体結晶層の上に、第２半導体結晶層を、エピタキシャル成長法により形成する第３ステップと、を有する半導体基板の製造方法を提供する。
残留不純物原子を低減する措置として、第１ステップおよび第３ステップのエピタキシャル成長法において利用するエピタキシャル成長炉の内部クリーニングを例示することができる。エピタキシャル成長炉の内部クリーニングは、半導体結晶層形成基板を予備室に移送した後に実行することができる。この場合、エピタキシャル成長炉の内部クリーニングが終了した後に、半導体結晶層形成基板を予備室からエピタキシャル成長炉に移送できる。残留不純物原子を低減する措置として、第１ステップのエピタキシャル成長法において利用する第１エピタキシャル成長炉から第３ステップのエピタキシャル成長法において利用する第２エピタキシャル成長炉への半導体結晶層形成基板の移送を例示することができる。第２半導体結晶層を形成するエピタキシャル成長法における成長温度として、第１半導体結晶層を形成するエピタキシャル成長法における成長温度より高い温度を挙げることができる。第２半導体結晶層を形成するエピタキシャル成長法における反応圧力として、第１半導体結晶層を形成するエピタキシャル成長法における反応圧力より低い圧力を挙げることができる。第１ステップの前、第１ステップの途中または第１ステップと第２ステップとの間に、半導体結晶層形成基板または犠牲層を構成する複数種類の原子から選択された一の種類の第１原子の拡散を抑制する拡散抑制層を形成するステップをさらに有することができる。
本発明の第３の態様においては、第２の態様に係る製造方法により製造された半導体基板を用いて複合基板を製造する複合基板の製造方法であって、第２半導体結晶層または第２半導体結晶層より上層に形成された層の表面であって転写先基板または転写先基板に形成された層に接することとなる第１表面と、転写先基板または転写先基板に形成された層の表面であって第１表面に接することとなる第２表面と、が向かい合うように、半導体基板と転写先基板とを貼り合わせるステップと、半導体基板および転写先基板の全部または一部をエッチング液に浸漬して犠牲層をエッチングし、第１半導体結晶層および第２半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体基板とを分離するステップと、を有する複合基板の製造方法を提供する。
実施形態１の半導体基板１００を示した断面図である。 半導体基板１００の変更例を示した断面図である。 半導体基板１００の変更例を示した断面図である。 半導体基板１００の変更例を示した断面図である。 半導体基板１００の製造工程の一例を示したフローチャートである。 半導体基板１００の製造工程の他の例を示したフローチャートである。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施例１の半導体結晶層形成基板１０２の二次イオン質量スペクトル分析の結果を示したグラフである。 実施例６の半導体結晶層形成基板１０２における成長温度とピット数の関係を示したグラフである。 実施例７の半導体結晶層形成基板１０２における膜厚と移動度との関係を示したグラフである。
（実施形態１）
図１は、実施形態１の半導体基板１００を示した断面図である。半導体基板１００は、半導体結晶層を有する複合基板をエピタキシャルリフトオフ法により形成する場合に用いることができる半導体基板である。半導体基板１００は、半導体結晶層形成基板１０２と、犠牲層１０４と、第２半導体結晶層１０６と、第１半導体結晶層１０７と、拡散抑制層１０８とを有する。半導体結晶層形成基板１０２、犠牲層１０４、第２半導体結晶層１０６、第１半導体結晶層１０７および拡散抑制層１０８は、半導体結晶層形成基板１０２、犠牲層１０４、拡散抑制層１０８、第１半導体結晶層１０７、第２半導体結晶層１０６の順に位置する。
半導体結晶層形成基板１０２は、高品位な第２半導体結晶層１０６を形成するための基板である。好ましい半導体結晶層形成基板１０２の材料は、第２半導体結晶層１０６の材料、形成方法等に依存する。一般に、半導体結晶層形成基板１０２は、形成しようとする第２半導体結晶層１０６と格子整合または擬格子整合する材料からなることが望ましい。たとえば、第２半導体結晶層１０６としてＧａＡｓ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、または、ＳｉＣの単結晶基板が選択可能である。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板である場合、第２半導体結晶層１０６が形成される面方位として（１００）面または（１１１）面が挙げられる。
犠牲層１０４は、半導体結晶層形成基板１０２と第２半導体結晶層１０６とを分離するための層である。犠牲層１０４がエッチングにより除去されることで、半導体結晶層形成基板１０２と第２半導体結晶層１０６とが分離する。犠牲層１０４のエッチングに際し、半導体結晶層形成基板１０２および第２半導体結晶層１０６の少なくとも一部がエッチングされずに残る必要がある。このため、犠牲層１０４のエッチング速度は、半導体結晶層形成基板１０２および第２半導体結晶層１０６のエッチング速度より大きい必要があり、好ましくは数倍以上大きい。犠牲層１０４の材料として、ＩＩＩ−Ｖ族化合物半導体を例示することができ、具体的には、ＡｌａＧａｂＩｎ（１−ａ−ｂ）Ａｓ（０．９≦ａ≦１、０≦ｂ≦０．１、０．９≦ａ＋ｂ≦１）を挙げることができる。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板であり、且つ、第２半導体結晶層１０６がＧａＡｓ層である場合、犠牲層１０４はＡｌＡｓ層が好ましい。犠牲層１０４として、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層、または、ＡｌＧａＡｓ層を選択することもできる。犠牲層１０４の厚さが大きくなると、第２半導体結晶層１０６の結晶性が低下する傾向にあるから、犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。犠牲層１０４の厚さは、０．１ｎｍ〜１０μｍの範囲で選択できる。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板であり、犠牲層１０４がＡｌＡｓ層である場合、犠牲層１０４の厚さは０．１ｎｍ〜２μｍであることが好ましい。犠牲層１０４の厚さが２μｍより大きいと、ＧａＡｓ単結晶基板の格子定数とＡｌＡｓ層の格子定数の違いによって結晶内に転位が入りやすく好ましくない。
第２半導体結晶層１０６は、後に説明する転写先基板に転写される転写対象層である。第２半導体結晶層１０６は、半導体デバイスの活性層等に利用される。第２半導体結晶層１０６が半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、第２半導体結晶層１０６の結晶性が高品位に実現される。更に、第２半導体結晶層１０６が転写先基板に転写されることで、転写先基板との格子整合等を考慮すること無く、高品位の第２半導体結晶層１０６を任意の転写先基板上に形成することが可能になる。
第１半導体結晶層１０７は、第２半導体結晶層１０６の形成に先立って形成される。第２半導体結晶層１０６は、第２半導体結晶層１０６と同様の材料からなる結晶層である。後に説明するように、半導体基板１００の製造においては、第２半導体結晶層１０６の形成前に、エピタキシャル成長法における残留不純物原子を低減する措置を施す。つまり、第１半導体結晶層１０７を形成するエピタキシャル成長法で生じた残留不純物原子に比べて、第２半導体結晶層１０６を形成するエピタキシャル成長法を開始するときの残留不純物原子を低減する。当該措置は、反応炉のクリーニングであってよく、第１半導体結晶層１０７を形成する反応炉と、第２半導体結晶層１０６を形成する反応炉とを別個に用意する措置等であってもよい。当該措置の間、既に形成した層を保護する必要がある。第１半導体結晶層１０７は、これら既に形成した層を保護するキャップ層として機能する。よって、第１半導体結晶層１０７に高い純度および高い品質を期待するものではない。例えば、第１半導体結晶層１０７は、第２半導体結晶層１０６よりも純度、結晶性および表面平坦性等の品質が低い。ただし、第２半導体結晶層１０６の結晶性を低下させる程の表面荒れ等が、第１半導体結晶層１０７に存在することは好ましくない。第１半導体結晶層１０７は、上層に形成するエピタキシャル層（本例では第２半導体結晶層１０６）の結晶性を高く保つ程度の結晶品質は要求される。例えば、第１半導体結晶層１０７は、犠牲層１０４および拡散抑制層１０８よりも純度、結晶性および表面平坦性等の品質が高い。
第２半導体結晶層１０６および第１半導体結晶層１０７には、半導体結晶層形成基板１０２または犠牲層１０４を構成する複数種類の原子から選択された一の種類の第１原子が不純物として含まれる。第２半導体結晶層１０６における第１原子の濃度は、第１半導体結晶層１０７における第１原子の濃度より低い。第１原子がＧａ原子である場合、第２半導体結晶層１０６におけるＧａ原子の濃度として、２×１０１７[atoms/cm3]未満を挙げることができる。このような第１原子の濃度の値および層構成に応じたプロファイルは、後に説明する製造方法により実現できる。
第２半導体結晶層１０６および第１半導体結晶層１０７として、ＩＩＩ−Ｖ族化合物半導体からなる結晶層、ＩＶ族半導体からなる結晶層もしくはＩＩ−ＶＩ族化合物半導体からなる結晶層、または、これら結晶層を複数積層した積層体が挙げられる。ＩＩＩ−Ｖ族化合物半導体として、ＡｌｕＧａｖＩｎ１−ｕーｖＮｍＰｎＡｓｑＳｂ１−ｍ−ｎ−ｑ（０≦ｕ≦１、０≦ｖ≦１、０≦ｍ≦１、０≦ｎ≦１、０≦ｑ≦１）、例えば、ＧａＡｓ、ＩｎｙＧａ１−ｙＡｓ（０＜ｙ＜１）、ＩｎＰまたはＧａＳｂが挙げられる。ＩＶ族半導体として、ＣｄＳｉｅＧｅｆＳｎ（１−ｄ−ｅ−ｆ）（０≦ｄ＜１、０≦ｅ＜１、０＜ｆ≦１、０＜ｄ＋ｅ＋ｆ≦１）が挙げられる。具体的には、ｄ＝０の場合が挙げられる。すなわちＳｉｅＧｅｆＳｎ（１−ｅ−ｆ）（０≦ｅ＜１、０＜ｆ≦１、０＜ｅ＋ｆ≦１）が挙げられる。より具体的には、ｄ＝（１−ｅ−ｆ）＝０の場合が挙げられる。すなわちＧｅｘＳｉ１−ｘ（０＜ｘ≦１）が挙げられる。さらに具体的にはｘ＝１の場合が挙げられる。すなわちＧｅが挙げられる。ＩＩ−ＶＩ族化合物半導体として、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅまたはＣｄＴｅ等が挙げられる。ＩＶ族半導体がＧｅｘＳｉ１−ｘ（０＜ｘ＜１）である場合、ＧｅｘＳｉ１−ｘのＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅに近い半導体特性を得ることができる。第２半導体結晶層１０６として、上記の結晶層または積層体を用いることにより、第２半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。
第２半導体結晶層１０６および第１半導体結晶層１０７の厚さは、それぞれ０．１ｎｍ〜５００μｍの範囲で適宜選択することができる。第２半導体結晶層１０６の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。第２半導体結晶層１０６の厚さを１μｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板であり、第１半導体結晶層１０７および第２半導体結晶層１０６がＧｅ層である場合、第１半導体結晶層１０７の厚さと第２半導体結晶層１０６の厚さの合計は０．２ｎｍ〜１０μｍであることが好ましい。厚さの合計が１０μｍより大きいと、ＧａＡｓ単結晶基板の格子定数とＧｅ層の格子定数の違いによって、第２半導体結晶層１０６の結晶内に転位が入りやすく好ましくない。第２半導体結晶層１０６のバックグラウンドキャリア濃度を低くしたい場合は、第２半導体結晶層１０６の厚さを２〜６μｍとすることが好ましい。
拡散抑制層１０８は、半導体結晶層形成基板１０２または犠牲層１０４を構成する複数種類の原子から選択された一の種類の第１原子の拡散を抑制する。拡散抑制層１０８は、半導体結晶層形成基板１０２と犠牲層１０４との界面から、第２半導体結晶層１０６の途中までの任意の断面位置に形成することができる。図１では、拡散抑制層１０８が、犠牲層１０４と第２半導体結晶層１０６との間に位置する半導体基板１００を例示している。他に、図２に示すように、拡散抑制層１０８が、第１半導体結晶層１０７と第２半導体結晶層１０６の間に位置する場合、図３に示すように、拡散抑制層１０８が、半導体結晶層形成基板１０２と犠牲層１０４との間に位置する場合を例示することができる。なお、図４に示すように、拡散抑制層１０８が無くても良い。
拡散抑制層１０８を有することで、半導体結晶層形成基板１０２からの第１原子の拡散を抑制できる。第１原子は多くの場合、第２半導体結晶層１０６においてドナーまたはアクセプタとして機能するため、第２半導体結晶層１０６の性能を低下させる要因になる。しかし、拡散抑制層１０８を形成することで第１原子の第２半導体結晶層１０６への侵入を抑制し、高い品質の第２半導体結晶層１０６を提供することができる。拡散抑制層１０８が、図１または図２に示すように、犠牲層１０４と第２半導体結晶層１０６との間に形成された場合には、犠牲層１０４からの第１原子の拡散も抑制され、第２半導体結晶層１０６の品質をより高めることができる。拡散抑制層１０８の材料として、ＩｎＧａＰ、ＩｎＡｌＰまたはＳｉＧｅが挙げられる。
半導体結晶層形成基板１０２または犠牲層１０４が、Ｖ族原子を含む場合、拡散抑制層１０８は、半導体結晶層形成基板１０２または犠牲層１０４に含まれるＶ族原子より原子半径の小さなＶ族原子を有するＩＩＩ−Ｖ族半導体結晶層であることが好ましい。たとえば、半導体結晶層形成基板１０２または犠牲層１０４に含まれるＶ族原子がＡｓ原子である場合、拡散抑制層１０８は、Ａｓ原子より原子半径の小さいＶ族原子であるＰを含むＩＩＩ−Ｖ族半導体、たとえばＩｎＧａＰ、からなることが好ましい。拡散抑制層１０８が、半導体結晶層形成基板１０２または犠牲層１０４に含まれるＶ族原子より原子半径の小さなＶ族原子を有するＩＩＩ−Ｖ族半導体結晶層であることにより、拡散抑制層１０８におけるＩＩＩ−Ｖ族原子間の結合エネルギーを大きくすることができる。拡散抑制層１０８における結合エネルギーを大きくすることで、第１原子の拡散を阻止する能力を高くすることができる。
犠牲層１０４としてＩＩＩ−Ｖ族半導体を例示することができ、第２半導体結晶層１０６としてＩＶ族半導体を例示することができる。たとえば、半導体結晶層形成基板１０２が、単結晶ＧａＡｓまたは単結晶Ｇｅからなり、犠牲層１０４が、単結晶ＡｌＡｓからなり、第１半導体結晶層１０７および第２半導体結晶層１０６が、単結晶Ｇｅからなり、拡散抑制層１０８が、単結晶ＩｎＧａＰからなる場合において、第１原子は、Ａｌ原子、Ｇａ原子またはＡｓ原子を例示することができる。
拡散抑制層１０８が、犠牲層１０４と第２半導体結晶層１０６との間、または、第２半導体結晶層１０６と第１半導体結晶層１０７との間に位置する場合、半導体結晶層形成基板１０２または犠牲層１０４が、Ｇａ原子およびＡｓ原子から選択された１以上の原子を含んでよい。この場合、拡散抑制層１０８が、Ｇａ原子およびＡｓ原子を除くＩＩＩ族原子およびＶ族原子で構成されるＩＩＩ−Ｖ族半導体結晶層であることが好ましい。拡散抑制層１０８がＧａ原子およびＡｓ原子を含まないため、拡散抑制層１０８からのＧａ原子およびＡｓ原子の供給が発生せず、第２半導体結晶層１０６の純度品質をさらに高めることができる。この場合、半導体結晶層形成基板１０２として単結晶ＧａＡｓ基板または単結晶Ｇｅ基板を、犠牲層１０４として単結晶ＡｌＡｓ層を、第１半導体結晶層１０７および第２半導体結晶層１０６として単結晶Ｇｅ層を、拡散抑制層１０８として単結晶ＩｎＡｌＰ層を、第１原子としてＧａ原子またはＡｓ原子を例示することができる。
第１半導体結晶層１０７および第２半導体結晶層１０６が単結晶Ｇｅからなる層である場合、第２半導体結晶層１０６のＸ線回折法による（００４）面の回折スペクトル半値幅を４０arcsec以下とすることができる。また、第２半導体結晶層１０６の平坦性は自乗平均粗さ（Ｒｍｓ）で２ｎｍ以下とすることができる。必要により、第２半導体結晶層１０６の表面を研磨してもよい。なお、半導体結晶層形成基板１０２と犠牲層１０４との間にバッファ層を形成してもよい。半導体結晶層形成基板１０２がＧａＡｓ基板である場合、バッファ層としてＧａＡｓ層が挙げられる。
（実施形態２）
本実施形態１で説明した半導体基板１００の製造方法を図５に示すフローチャートを用いて説明する。まず、半導体結晶層形成基板１０２をエピタキシャル成長装置の反応室にロードする（ステップ２０２）。必要に応じて前処理または基板の昇温等を行い、半導体結晶層形成基板１０２上に、犠牲層１０４、拡散抑制層１０８および第１半導体結晶層１０７を順次形成する（ステップ２０４）。
犠牲層１０４の形成には、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法等を用いることができる。エピタキシャル成長法として、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。犠牲層１０４をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。成長温度（反応温度とも称される）は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで犠牲層１０４の厚さを制御することができる。
拡散抑制層１０８の形成には、エピタキシャル成長法またはＡＬＤ法を用いることができる。エピタキシャル成長法として、ＭＯＣＶＤ法またはＭＢＥ法を利用することができる。拡散抑制層１０８がＩＩＩ−Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。成長温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで拡散抑制層１０８の厚さを制御することができる。
第１半導体結晶層１０７の形成には、エピタキシャル成長法、ＣＶＤ法またはＡＬＤ法を用いることができる。エピタキシャル成長法として、ＭＯＣＶＤ法、ＭＢＥ法を利用することができる。第１半導体結晶層１０７がＩＩＩ−Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。第１半導体結晶層１０７がＩＶ族化合物半導体またはIＶ族半導体からなり、ＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。成長温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで第１半導体結晶層１０７の厚さを制御することができる。
犠牲層１０４、拡散抑制層１０８および第１半導体結晶層１０７をＭＯＣＶＤ法およびＣＶＤ法で形成する場合、これらの層を連続して形成することができる。各層の形成はガス種の切り替えにより実行できる。犠牲層１０４または拡散抑制層１０８がIII−Ｖ族化合物半導体からなり、その後に形成する第１半導体結晶層１０７がIＶ族化合物半導体またはＩＶ族半導体からなる場合、犠牲層１０４または拡散抑制層１０８を形成した後にキャリアガスのみを流すパージ工程を設けることができる。パージ工程を設けることで界面における組成変化の急峻性が向上する。パージ工程は犠牲層１０４または拡散抑制層１０８が分解しない程度の温度であることが好ましい。パージ工程の温度は、好ましくは７５０℃以下、さらに好ましくは６５０℃以下である。
次に、半導体結晶層形成基板１０２を反応室から予備室に退避させる（ステップ２０６）。半導体結晶層形成基板１０２の退避先は予備室に限られず、清浄な環境が維持された大気雰囲気中でもよい。
次に、反応室を洗浄する（ステップ２０８）。反応室の洗浄は、たとえばハロゲン系ガスを用いたエッチング法を用いることができる。反応室の洗浄により、残留不純物原子の濃度を低くすることができる。これにより第２半導体結晶層１０６を形成する際の不純物原子のバックグラウンドレベルを低くすることができ、第２半導体結晶層１０６への不純物原子の混入を少なくすることができる。ハロゲン系ガスとしては、塩化水素（ＨＣｌ）、塩素（Ｃｌ２）、４フッ化メタン（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）、三塩化ホウ素（ＢＣｌ３）等を用いることができる。また、プラズマエッチング法を用いることもできる。
次に、予備室に退避させていた半導体結晶層形成基板１０２を反応室に戻し（ステップ２１０）、第１半導体結晶層１０７上に第２半導体結晶層１０６を形成する（ステップ２１２）。第２半導体結晶層１０６の形成は、第１半導体結晶層１０７の形成とほぼ同様である。ただし、第２半導体結晶層１０６を形成するエピタキシャル成長法における成長温度は、第１半導体結晶層１０７を形成するエピタキシャル成長法における成長温度より高くすることが好ましい。また、第２半導体結晶層１０６を形成するエピタキシャル成長法における反応圧力は、第１半導体結晶層１０７を形成するエピタキシャル成長法における反応圧力より低くすることが好ましい。温度を高くし、圧力を低くすることにより、第２半導体結晶層１０６の表面平坦性を第１半導体結晶層１０７より良好にすることができる。第２半導体結晶層１０６を所定の厚さに形成した後、半導体結晶層形成基板１０２を反応室からアンロードし（ステップ２１４）、処理を終了する。第２半導体結晶層１０６の成長時の成長温度は、６００℃以上であることが好ましく、さらに好ましくは６５０℃以上である。６００℃以上の温度で成長することにより転写、接着に好適な平坦な半導体結晶層表面が得られる。第２半導体結晶層１０６の成長時の反応圧力は、４０Ｔｏｒｒより低いことが好ましく、より好ましくは２０Ｔｏｒｒ以下、さらに好ましくは１０Ｔｏｒｒ以下である。４０Ｔｏｒｒ以下の圧力で成長することにより転写、接着に好適な平坦な半導体結晶層表面が得られる。具体的には、モノゲルマンを原料とし、成長温度を６５０℃、成長圧力を６Ｔｏｒｒとして、第２半導体結晶層１０６（Ｇｅ結晶層）を形成することができる。この場合好適な第２半導体結晶層１０６の厚さとして１．４μｍを例示することができる。第２半導体結晶層１０６を成長する前に半導体結晶層形成基板１０２の表面を熱処理することができる。半導体結晶層形成基板１０２の表面がＩＶ族化合物半導体またはＩＶ族半導体の場合、水素雰囲気中で熱処理することが好ましい。水素雰囲気中の熱処理により表面を清浄な状態とすることができる。
実施形態２の半導体基板１００の製造方法によれば、第２半導体結晶層１０６を形成する前に反応室内を洗浄するので、第２半導体結晶層１０６内への不純物原子の混入を極めて低い水準に抑制することができる。これにより、第２半導体結晶層１０６を活性層として用いる電子デバイスの性能を高くすることができる。また、本実施形態２の製造方法では、半導体結晶層形成基板１０２を予備室に退避させる前に、第１半導体結晶層１０７を形成する。第１半導体結晶層１０７は、予備室に退避する間の表面の損傷または劣化を防止するキャップ層として機能し、第２半導体結晶層１０６と同様の材料（結晶）からなるので、第２半導体結晶層１０６の成長開始（核生成）を容易にすることができる。第１半導体結晶層１０７の厚さは０．１ｎｍ以上１μｍ以下であることが好ましい。厚さが０．１ｎｍより小さいとキャップ層としての機能が十分でなく好ましくない。また厚さが１μｍより大きいと、転写した際不純物原子が多く混入した領域が広くなるため、デバイスとして好ましくない。
なお、上記した半導体基板１００は、図６に示すフローチャートに従った工程によっても製造することができる。すなわち、半導体結晶層形成基板１０２を反応室１にロードし（ステップ３０２）、反応室１において、図５に示すステップ２０４と同様に、犠牲層１０４、拡散抑制層１０８および第１半導体結晶層１０７を形成する（ステップ３０４）。その後、半導体結晶層形成基板１０２を反応室１から反応室２に移送する（ステップ３０６）。反応室２において、図５に示すステップ２１２と同様に第２半導体結晶層１０６を形成し（ステップ３０８）、所定の厚さに形成した後、半導体結晶層形成基板１０２を反応室２からアンロードする（ステップ３１０）。
図６に示す方法の場合、不純物原子のバックグラウンドレベルが高い成長は反応室１で行い、不純物原子のバックグラウンドレベルが低い成長は反応室２で行うというように反応室を使い分けることができる。これにより混入する不純物原子の濃度レベルが低い第２半導体結晶層１０６を効率良く形成することができる。なお、反応室２において第２半導体結晶層１０６の形成を行なっている間、反応室１において次の半導体結晶層形成基板１０２を処理することができ、タクトタイムを短くすることも可能になる。また、図６の製造方法の場合、反応室１あるいは反応室２を成長処理の度に洗浄する必要はなく、洗浄頻度を下げてタクトタイムの短縮化およびコスト低減を図ることができる。
図６の方法における半導体結晶層形成基板１０２を反応室１から反応室２に移送するステップ３０６は、真空破壊することなく行われるのが好ましいが、真空破壊されてもよい。真空破壊とは、半導体結晶層形成基板１０２が真空でない環境に曝露されることを指す。すなわち、反応室１と反応室２との間の半導体結晶層形成基板１０２の移送が、真空破壊することなく基板をハンドリングできるロード・アンロード室のような設備を備えたマルチチャンバ方式の成長装置により実施されてよい。また、反応室１と反応室２が各々備えられた別個独立した２つの成長装置により実施されてもよい。この場合、反応室１を備える成長装置から半導体結晶層形成基板１０２を外部に取り出し、空気中を移送して反応室２を備える別の成長装置に導入してもよい。ＳＩＭＳ（二次イオン質量スペクトル）分析を実施すると、真空破壊して半導体結晶層形成基板１０２を反応室１から反応室２に移送する場合であっても、第２半導体結晶層１０６内のＧａ濃度は、第１半導体結晶層１０７内のＧａ濃度よりも低くなることがわかる。
（実施形態３）
図７〜図１０は、実施形態３の複合基板の製造方法を工程順に示した断面図である。本実施形態３の製造方法は、実施形態１で説明した半導体基板１００を用いる。実施形態１で説明したように半導体基板１００を用意する。
次に、図７に示すように、転写先基板１２０の表面と半導体結晶層形成基板１０２の第２半導体結晶層１０６の表面とを向かい合わせる。ここで、第２半導体結晶層１０６の表面は、半導体結晶層形成基板１０２に形成された層の表面であって転写先基板１２０または転写先基板１２０に形成された層に接することとなる「第１表面１１２」の一例である。また、転写先基板１２０の表面は、転写先基板１２０または転写先基板１２０に形成された層の表面であって第１表面１１２に接することとなる「第２表面１２２」の一例である。
転写先基板１２０は、第２半導体結晶層１０６、第１半導体結晶層１０７および拡散抑制層１０８が転写される先の基板である。転写先基板１２０は、第２半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、第２半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。つまり、第２半導体結晶層１０６は、転写先基板１２０から、他の基板に更に転写されてもよい。転写先基板１２０は、有機物または無機物の何れからなるものでもよい。転写先基板１２０として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、転写先基板１２０は、セラミックス基板、プラスチック基板等の絶縁体基板、金属等の導電体基板であっても良い。転写先基板１２０にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。
転写先基板１２０が、シリコン基板等、容易には曲がらない硬い基板である場合、転写する第２半導体結晶層１０６が機械的振動等から保護され、第２半導体結晶層１０６の結晶品質を高く保つことができる。転写先基板１２０が、プラスチック等、可撓性を有する基板である場合、後に説明する犠牲層１０４のエッチング工程において、可撓性基板を半導体結晶層形成基板１０２から離れる方向に曲げ、エッチング液を速やかに供給し、転写先基板１２０と半導体結晶層形成基板１０２との分離を迅速に行うことができる。
図８に示すように、第１表面１１２である第２半導体結晶層１０６の表面と、第２表面１２２である転写先基板１２０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。
貼り合わせのとき、転写先基板１２０と第２半導体結晶層１０６との接着性を強化する接着性強化処理を、転写先基板１２０の表面（第２表面１２２）および第２半導体結晶層１０６の表面（第１表面１１２）に施してもよい。接着性強化処理は、転写先基板１２０の表面（第２表面１２２）または第２半導体結晶層１０６の表面（第１表面１１２）の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。接着性強化処理により、転写先基板１２０と第２半導体結晶層１０６との接着性を強化することができる。接着性強化処理に代えて、転写先基板１２０上に、接着層を予め形成しておいても良い。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。
また、貼り合わせに続き、転写先基板１２０および半導体結晶層形成基板１０２に荷重を印加し、転写先基板１２０を半導体結晶層形成基板１０２に圧着することができる。圧着により接着強度を向上させることができる。圧着時または圧着後に熱処理を行ってもよい。熱処理温度として５０〜６００℃が好ましく、さらに好ましくは１００℃〜４００℃がよい。荷重は、１ＭＰａ〜１ＧＰａの範囲で適宜選択できる。なお、接着層を用いて転写先基板１２０と半導体結晶層形成基板１０２を接着する場合、圧着は必要ない。
次に、図９に示すように、半導体結晶層形成基板１０２および転写先基板１２０の全部または一部（好ましくは全部）をエッチング液に浸漬して犠牲層１０４をエッチングする。犠牲層１０４のエッチングにより、第２半導体結晶層１０６、第１半導体結晶層１０７および拡散抑制層１０８を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とを分離することができる。
なお、犠牲層１０４は、選択的にエッチングすることができる。ここで「選択的にエッチングする」とは、犠牲層１０４と同様にエッチング液に晒される他の部材、たとえば第２半導体結晶層１０６、第１半導体結晶層１０７および拡散抑制層１０８も犠牲層１０４と同様にエッチングされるものの、犠牲層１０４のエッチング速度が他の部材のエッチング速度より高くなるようエッチング液の材料その他の条件を選択し、実質的に犠牲層１０４だけを「選択的に」エッチングすることをいう。犠牲層１０４がＡｌＡｓ層である場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液または水を例示することができる。エッチング中の温度は、１０〜９０℃の範囲で制御することが好ましい。エッチング時間は、１分〜２００時間の範囲で適宜制御することができる。
エッチング液に超音波を印加しつつ犠牲層１０４をエッチングすることもできる。超音波の印加により、エッチング速度を増すことができる。また、エッチング処理中に紫外線を照射したり、エッチング液を撹拌したりしてもよい。なお、ここではエッチング液による犠牲層１０４のエッチングの例を説明したが、犠牲層１０４は、ドライ方式によりエッチングすることも可能である。
以上のようにして、犠牲層１０４がエッチングにより除去されると、第２半導体結晶層１０６、第１半導体結晶層１０７および拡散抑制層１０８を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とが分離する。これにより、第２半導体結晶層１０６が転写先基板１２０に転写される。拡散抑制層１０８を除去すると、図１０に示すように、転写先基板１２０上に第２半導体結晶層１０６および第１半導体結晶層１０７を有する複合基板が製造される。なお、第１半導体結晶層１０７は、第２半導体結晶層１０６を使用するまでのキャップ層として機能させることができる。第１半導体結晶層１０７には比較的高濃度の不純物原子が混在しているので、デバイス製造の際には除去することが望ましい。エッチングにはドライエッチング法、ウェットエッチング法等を用いることができる。第１半導体結晶層１０７がＧｅ層である場合、リン酸やクエン酸に過酸化水素水を加えたものをエッチャントとして用いることができる。第１半導体結晶層１０７と第２半導体結晶層１０６の間に他の材料からなるエッチングストップ層を設け、選択的にエッチングを行うことにより第２半導体結晶層１０６の表面を露出することを容易にすることもできる。分離した半導体結晶層形成基板１０２は、研磨、洗浄等の処理を施すことで、半導体結晶層形成用の基板として再度用いることができる。この結果、製造コストを低くすることができる。
上記した実施形態３の複合基板の製造方法によれば、不純物原子の濃度が低い、高品質な第２半導体結晶層１０６を転写先基板１２０上に形成することができる。
なお、上記した実施形態３では、第２半導体結晶層１０６を半導体結晶層形成基板１０２から転写先基板１２０に転写する例を説明したが、さらに他の転写先基板に転写してもよい。また、第２半導体結晶層１０６と転写先基板１２０との間には、適宜接着層を形成してもよい。接着層は有機物または無機物の何れでもよい。有機物の接着層として、ポリイミド膜またはレジスト膜を例示することができる。この場合、接着層はスピンコート法等の塗布法により形成することができる。無機物の接着層として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層を例示することができる。この場合、接着層は、ＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法により形成することができる。接着層の厚さは、０．１ｎｍ〜１００μｍの範囲とすることができる。
また、半導体結晶層形成基板１０２上に犠牲層１０４、拡散抑制層１０８、第１半導体結晶層１０７および第２半導体結晶層１０６を形成した後、半導体結晶層形成基板１０２と転写先基板１２０とを貼り合わせる前に、第２半導体結晶層１０６の一部を活性領域とする電子デバイスを、第２半導体結晶層１０６に形成してもよい。この場合、第２半導体結晶層１０６は、そこに電子デバイスを有した状態で転写されることとなる。第２半導体結晶層１０６は、転写の度に表裏が逆転するので、当該方法を用いれば、第２半導体結晶層１０６の表裏両面に電子デバイスを作成することができる。
上記した実施の形態では、第２半導体結晶層１０６が最終的に転写される基板について特に言及していないが、当該基板は、シリコンウェハ等の半導体基板、ＳＯＩ基板、または、絶縁体基板上に半導体層が形成された基板、であってよい。当該半導体基板、ＳＯＩ層または半導体層には、予めトランジスタ等の電子デバイスが形成されていてもよい。つまり、すでに電子デバイスが形成された基板上に、上記した方法を用いて第２半導体結晶層１０６を転写により形成できる。これにより、材料組成等が大きく異なる半導体デバイスをモノリシックに形成することができるようになる。特に、第２半導体結晶層１０６に電子デバイスを予め形成した後に、上記したような予め電子デバイスが形成された基板上に転写により第２半導体結晶層１０６を形成すると、製造プロセスが大きく異なる異種材料からなる電子デバイスを容易にモノリシックに形成することができるようになる。
（実施例１）
本実施例１では、高品位なＧｅ結晶層の具体的な製造方法、および、製造したＧｅ結晶層の特性を測定した測定結果を説明する。半導体結晶層形成基板１０２として、１５０ｍｍ径の、（１００）面から（１１０）面に向けて２度傾斜したＧａＡｓ基板を用いた。当該ＧａＡｓ基板の上に、犠牲層１０４としてＡｌＡｓ結晶層を、低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて形成し、第１半導体結晶層１０７としてＧｅ結晶層を、低圧ＣＶＤ法によるエピタキシャル結晶成長法を用いて形成した。ＡｌＡｓ結晶層はトリメチルアルミニウム（本明細書においてはＴＭＡｌと称することがある）、及びアルシン（本明細書においてはＡｓＨ３と称することがある）を原料とし、成長温度６００℃にて結晶成長を行った。その後モノゲルマン（本明細書においてはＧｅＨ４と称することがある）を原料として成長時の成長温度を５５０℃、反応圧力を４０ＴｏｒｒとしてＧｅ結晶の成長を行い、Ｇｅ結晶層（第１半導体結晶層１０７）を形成した。ＡｌＡｓ結晶層およびＧｅ結晶層を、ＧａＡｓ基板の全面に形成した。ＡｌＡｓ結晶層およびＧｅ結晶層の厚さは、各々１５０ｎｍおよび１００ｎｍとした。
次に、第２半導体結晶層１０６の形成前の残留不純物原子を低減する措置として、半導体結晶層形成基板１０２を反応室から予備室に退避させた（ステップ２０６）。次に、塩化水素ガスを用いたエッチング法により反応室を洗浄した（ステップ２０８）。次に、予備室に退避させていた半導体結晶層形成基板１０２を反応室に戻し（ステップ２１０）、第１半導体結晶層１０７上に、モノゲルマンを原料とし、成長温度を６５０℃、成長圧力を６Ｔｏｒｒとして第２半導体結晶層１０６（Ｇｅ結晶層）を１．４μｍの厚さで形成した（ステップ２１２）。半導体結晶層形成基板１０２を反応室からアンロードし（ステップ２１４）、処理を終了した。
図１１は、上記のようにして得られた半導体結晶層形成基板１０２のＳＩＭＳ（二次イオン質量スペクトル）分析の結果を示したグラフである。第２半導体結晶層１０６であるＧｅ結晶層内のＧａ濃度が１×１０１７ｃｍ−３である一方、第１半導体結晶層１０７であるＧｅ結晶層内のＧａ濃度は２×１０１８ｃｍ−３以上と大きかった。第２半導体結晶層１０６であるＧｅ結晶層内のＧａ濃度が低く抑えられていることがわかる。また、得られた半導体結晶層形成基板１０２上の第２半導体結晶層１０６であるＧｅ結晶層の表面平坦性を原子間力顕微鏡（ＡＦＭ）で測定したところ、１０×１０μｍ領域での２乗平均粗さ（ＲＭＳ）が１．８ｎｍであった。また、得られた半導体結晶層形成基板１０２の（００４）面回折スペクトルの半値幅をＸ線回折法により測定したところ、２７．９ａｒｃｓｅｃであった。
（実施例２）
第２半導体結晶層１０６であるＧｅ結晶層の成長温度を５５０℃とした以外は、実施例１と同様に成長した。得られた半導体結晶層形成基板１０２のＳＩＭＳ（二次イオン質量スペクトル）分析の結果、第２半導体結晶層１０６であるＧｅ結晶層内のＧａ濃度は１×１０１７ｃｍ−３、第１半導体結晶層１０７であるＧｅ結晶層内のＧａ濃度は２×１０１８ｃｍ−３以上であった。
（比較例１）
実施例１と同様にＡｌＡｓ犠牲層、及び第１半導体結晶層１０７であるＧｅ結晶層を成長し、炉内クリーニングを行わず第２半導体結晶層１０６であるＧｅ結晶層の成長を行った。得られた半導体結晶層形成基板１０２のＳＩＭＳ（二次イオン質量スペクトル）分析の結果、第２半導体結晶層１０６であるＧｅ結晶層内のＧａ濃度は６〜８×１０１８ｃｍ−３、第１半導体結晶層１０７であるＧｅ結晶層内のＧａ濃度は５〜６×１０１８ｃｍ−３であった。両者に大きな違いはなかった。
（実施例３）
第２半導体結晶層１０６であるＧｅ結晶層を成長する際の成長温度が５５０℃であること以外は実施例１と同様に成長を行い、実施例１と同じ膜厚の半導体結晶層形成基板１０２を作製した。得られた半導体結晶層形成基板１０２の表面平坦性を原子間力顕微鏡で測定したところ、１０×１０μｍ領域での２乗平均粗さ（ＲＭＳ）が３．２ｎｍであった。
（実施例４）
第２半導体結晶層１０６であるＧｅ結晶層を成長する際の成長温度が７００℃であること以外は実施例１と同様に成長を行い、半導体結晶層形成基板１０２を作製した。得られた半導体結晶層形成基板１０２の表面平坦性を原子間力顕微鏡で測定したところ、１０×１０μｍ領域での２乗平均粗さ（ＲＭＳ）が０．５ｎｍであった。
（実施例５）
第２半導体結晶層１０６であるＧｅ結晶層を成長する際の反応圧力が異なる以外は実施例２と同様に、半導体結晶層形成基板を作製した。反応圧力をそれぞれ１０Ｔｏｒｒ、２０Ｔｏｒｒ、４０Ｔｏｒｒ、８０Ｔｏｒｒとして第２半導体結晶層１０６であるＧｅ結晶層を形成した。半導体結晶層形成基板１０２の表面平坦性を原子間力顕微鏡で測定したところ、１０×１０μｍ領域での２乗平均粗さ（ＲＭＳ）は１０Ｔｏｒｒで成長したもので２．６ｎｍ、２０Ｔｏｒｒで成長したもので２．１ｎｍ、４０Ｔｏｒｒで成長したもので６．３ｎｍであり、８０Ｔｏｒｒで成長したものは表面に曇りが生じた。
（実施例６）
半導体結晶層形成基板１０２上にＡｌＡｓ犠牲層を成長温度６００℃で成長し、その上に第１半導体結晶層１０７であるＧｅ結晶層を５５０℃で成長し、さらにその上に第２半導体結晶層１０６であるＧｅ結晶層を成長した。第２半導体結晶層１０６であるＧｅ結晶層を成長する際の成長温度をそれぞれ５００℃、５５０℃、６５０℃とし、表面を光学顕微鏡で観察し、１．４０×１．０５ｍｍの範囲で表面に存在するピットの個数を評価した。結果を図１２に示す。これより成長温度を６５０℃とすることで５００℃、５５０℃の場合に比べ、表面のピット数が低減できることがわかった。
（実施例７）
実施例１で得たサンプルを実施形態３の工程に従いＳｉ基板に転写した。Ｓｉ基板上に第２半導体結晶層１０６および第１半導体結晶層１０７を有する複合基板が製造された。得られた複合基板を、第１半導体結晶層１０７側から徐々にエッチングしながらホール測定を行い、各膜厚における移動度の値を得た。図１３は、ホール測定により得られた移動度（μ）と膜厚（Ge thickness）の相関を示したグラフである。
第１半導体結晶層１０７の表面近傍（図１３の膜厚が１３００ｎｍ程度）では高濃度のｐ型を示した。図１１に示したように、第１半導体結晶層１０７（Ｇｅ結晶層）にはｐ型ドーパントとなるＧａ原子やＡｌ原子（不純物原子）または欠陥等が混入しており、これら不純物原子や欠陥の混入により、高濃度にｐ型化したものと考えられる。第１半導体結晶層１０７（Ｇｅ結晶層）をエッチングにより完全に除去し、Ｓｉ基板に第２半導体結晶層１０６のみが存在する状態（図１３の膜厚が１２００ｎｍ程度）になると、Ｇｅ結晶層はｎ型を示すようになる。
さらにエッチングを進め、第２半導体結晶層１０６の膜厚（図１３の膜厚）が７００ｎｍ以下になると、移動度（電子移動度）は、８００ｃｍ２／Ｖ・ｓ以上の一定の値を示すようになる。この膜厚での電子密度は、約２×１０１７／ｃｍ３であり、これは図１１に示されるＳＩＭＳ分析から得られたn型ドーパントとなるＡｓ原子のレベルとほぼ一致している。得られた移動度の測定値は、最大で９５０ｃｍ２／Ｖ・ｓであった。この値は単結晶基板の値と比較すると約８０％に相当する。以上のとおり、不純物原子の濃度が低い高品質な第２半導体結晶層１０６が、任意の基板上に形成できることが実証された。
１００…半導体基板、１０２…半導体結晶層形成基板、１０４…犠牲層、１０６…第２半導体結晶層、１０７…第１半導体結晶層、１０８…拡散抑制層、１１２…第１表面、１２０…転写先基板、１２２…第２表面

Claims (17)

  1. 半導体結晶層形成基板の上方に、犠牲層、第１半導体結晶層および第２半導体結晶層を有し、
    前記半導体結晶層形成基板、前記犠牲層、前記第１半導体結晶層および前記第２半導体結晶層が、前記半導体結晶層形成基板、前記犠牲層、前記第１半導体結晶層、前記第２半導体結晶層の順に位置し、
    前記半導体結晶層形成基板または前記犠牲層を構成する複数種類の原子から選択された一の種類の第１原子が、前記第１半導体結晶層および前記第２半導体結晶層に不純物として含まれ、
    前記第２半導体結晶層における前記第１原子の濃度が、前記第１半導体結晶層における前記第１原子の濃度より低い半導体基板。
  2. 前記半導体結晶層形成基板の前記犠牲層側の界面から前記第２半導体結晶層の途中までの任意の断面位置に、前記第１原子の拡散を抑制する拡散抑制層をさらに有する
    請求項１に記載の半導体基板。
  3. 前記半導体結晶層形成基板が、単結晶ＧａＡｓまたは単結晶Ｇｅからなり、
    前記犠牲層が、ＩＩＩ−Ｖ族半導体からなり、
    前記第１半導体結晶層および前記第２半導体結晶層が、ＩＶ族半導体からなる
    請求項１または請求項２に記載の半導体基板。
  4. 前記犠牲層が、ＡｌａＧａｂＩｎ（１−ａ−ｂ）Ａｓ（０．９≦ａ≦１、０≦ｂ≦０．１、０．９≦ａ＋ｂ≦１）からなり、
    前記第１半導体結晶層および前記第２半導体結晶層が、ＣｄＳｉｅＧｅｆＳｎ（１−ｄ−ｅ−ｆ）（０≦ｄ＜１、０≦ｅ＜１、０＜ｆ≦１、０＜ｄ＋ｅ＋ｆ≦１）からなる
    請求項３に記載の半導体基板。
  5. 前記半導体結晶層形成基板が、単結晶ＧａＡｓからなり、
    前記犠牲層が、単結晶ＡｌＡｓからなり、
    前記第１半導体結晶層および前記第２半導体結晶層が、単結晶Ｇｅからなり、
    前記第１原子が、Ａｌ原子、Ｇａ原子またはＡｓ原子である
    請求項４に記載の半導体基板。
  6. 前記第２半導体結晶層におけるＧａ原子の濃度が、２×１０１７[atoms/cm3]未満である
    請求項５に記載の半導体基板。
  7. 前記単結晶Ｇｅからなる前記第２半導体結晶層のＸ線回折法による（００４）面の回折スペクトル半値幅が、４０arcsec以下である
    請求項５または請求項６に記載の半導体基板。
  8. 前記第２半導体結晶層の平坦性が、自乗平均粗さ（Ｒｍｓ）で２ｎｍ以下である
    請求項７に記載の半導体基板。
  9. 半導体結晶層形成基板の上方に、犠牲層および第１半導体結晶層を、前記犠牲層、前記第１半導体結晶層の順に、エピタキシャル成長法により形成する第１ステップと、
    前記第１ステップの後、エピタキシャル成長法における残留不純物原子を低減する措置を施す第２ステップと、 前記第２ステップの後、前記第１半導体結晶層の上方に、第２半導体結晶層を、エピタキシャル成長法により形成する第３ステップと、を有する半導体基板の製造方法。
  10. 前記第２ステップでは、前記第１ステップのエピタキシャル成長法で生じた残留不純物原子に比べて、前記第３ステップのエピタキシャル成長法を開始するときの残留不純物原子を低減する措置を施す
    請求項９に記載の製造方法。
  11. 前記残留不純物原子を低減する措置が、前記第１ステップおよび前記第３ステップのエピタキシャル成長法において利用するエピタキシャル成長炉の内部クリーニングである
    請求項１０に記載の製造方法。
  12. 前記エピタキシャル成長炉の内部クリーニングは、前記半導体結晶層形成基板を予備室に移送した後に実行し、
    前記エピタキシャル成長炉の内部クリーニングが終了した後に、前記半導体結晶層形成基板を前記予備室から前記エピタキシャル成長炉に移送する
    請求項１１に記載の製造方法。
  13. 前記残留不純物原子を低減する措置が、前記第１ステップのエピタキシャル成長法において利用する第１エピタキシャル成長炉から前記第３ステップのエピタキシャル成長法において利用する第２エピタキシャル成長炉への前記半導体結晶層形成基板の移送である
    請求項１０に記載の製造方法。
  14. 前記第２半導体結晶層を形成するエピタキシャル成長法における成長温度が、前記第１半導体結晶層を形成するエピタキシャル成長法における成長温度より高い
    請求項９から請求項１３の何れか一項に記載の製造方法。
  15. 前記第２半導体結晶層を形成するエピタキシャル成長法における反応圧力が、前記第１半導体結晶層を形成するエピタキシャル成長法における反応圧力より低い
    請求項９から請求項１４の何れか一項に記載の製造方法。
  16. 前記第１ステップの前、前記第１ステップの途中または前記第１ステップと前記第２ステップとの間に、前記半導体結晶層形成基板または前記犠牲層を構成する複数種類の原子から選択された一の種類の第１原子の拡散を抑制する拡散抑制層を形成するステップをさらに有する
    請求項９から請求項１５の何れか一項に記載の製造方法。
  17. 請求項９から請求項１６の何れか一項に記載の製造方法により製造された半導体基板を用いて複合基板を製造する複合基板の製造方法であって、
    前記第２半導体結晶層の表面、または、前記第２半導体結晶層より上層に形成された層の表面であって、転写先基板または前記転写先基板に形成された層に接することとなる第１表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記半導体基板と前記転写先基板とを貼り合わせるステップと、
    前記半導体基板および前記転写先基板の全部または一部をエッチング液に浸漬して前記犠牲層をエッチングし、前記第１半導体結晶層および前記第２半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体基板とを分離するステップと、
    を有する複合基板の製造方法。
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