JP2014209527A - 複合基板の製造方法および複合基板 - Google Patents

Abstract

【課題】結晶成長用基板に形成した半導体結晶層を転写先基板に転写する場合の犠牲層のエッチング速度を高める。
【解決手段】半導体結晶層形成基板の上方に犠牲層および半導体結晶層を順に形成し、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割し、半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または転写先基板に形成された層の表面である第２表面と、を向かい合わせ、第１表面と第２表面とが接するように、半導体結晶層形成基板と転写先基板とを貼り合わせ、半導体結晶層形成基板および転写先基板を、０．０１ＭＰａ〜１ＧＰａの圧力範囲で圧着し、犠牲層をエッチングし、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体結晶層形成基板とを分離する、半導体結晶層を備えた複合基板の製造方法を提供する。
【選択図】図７

Description

本発明は、複合基板の製造方法および複合基板に関する。

ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有する。また、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（本明細書においては単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。

転写先である単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、結晶成長用基板に形成した半導体結晶層を単一基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、シリコン基板に転写する技術が開示されている。

特許文献１には、犠牲層のエッチングに長い時間がかかる問題の解決を目的として、第１の基板上に、剥離層を介して設けられた半導体薄膜の上面を第２の基板の第１の面に貼り付け、第１の基板から剥離する工程を含む半導体装置の製造方法が開示されている。当該方法において、第２の基板のダイシング予定領域に、第２の基板を貫通する貫通孔を含むエッチング液通路を設ける。そして、エッチング液通路を通じて供給されるエッチング液によって剥離層を溶解することにより、第１の基板からの半導体薄膜の剥離を行うことが記載されている。

特開２００４−３６３２１３号公報

S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007. Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)

ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（本明細書においては単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を単一基板上に形成する技術が必要になる。また、単一基板をＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。

非特許文献２に記載の技術では、犠牲層であるＡｌＡｓ層をエッチングにより除去し、転写対象の半導体結晶層であるＧｅ層を、結晶成長用基板であるＧａＡｓ基板から分離する。しかし、犠牲層は、結晶成長用基板とＧｅ層との間に挟まれて配置されており、結晶成長用基板とＧｅ層の間隙における横方向エッチングにより除去される。このため、犠牲層の層厚が薄い場合には、エッチング液が十分に供給されず、犠牲層の除去に長時間を要する問題がある。この点、特許文献１に記載のように、貫通孔を含むエッチング液通路を第２の基板に設ければ、エッチング液通路を介してエッチング液が供給されるようになる。しかし、転写先基板である第２の基板に貫通孔を設けるには、加工の工数が増え、製造コストが上昇する。また、貫通孔を設けた領域はデバイスを形成する領域には使えないので、集積化に不利に作用する。

本発明の目的は、結晶成長用基板に形成した半導体結晶層を転写先基板に転写する場合の犠牲層のエッチング速度を高める技術を提供することにある。

本発明者らは、半導体結晶層形成基板上に犠牲層および半導体結晶層を形成し、転写先基板に貼りあわせ、犠牲層をエッチングにより溶解して半導体結晶層を転写先基板に転写する実験を繰り返す中で、転写先基板に転写された半導体結晶層に特定の転写不良が発生することがあることを見出した。当該転写不良は、転写された半導体結晶層のパターン中央付近に発生する穴または凹部であり、半導体結晶層を電子デバイスの活性層として使用する際に障害になる可能性がある。また、上述した転写不良の有無に関わらず、半導体結晶層の全体が転写先基板に良好に転写されることが望ましい。さらに、転写先基板に転写された半導体結晶層を電子デバイスの活性層に適用することを考慮すれば、転写された半導体結晶層の品質、たとえば結晶性を良好に維持することが望ましい。

本発明の他の目的は、半導体結晶層の転写先基板への転写を良好にし、上述した転写不良の発生を抑制できる半導体結晶層の転写技術を提供することにある。また、転写した半導体結晶層の結晶性等品質を高く維持できる半導体結晶層の転写技術を提供することにある。

上記課題を解決するために、本発明の第１の態様においては、半導体結晶層を備えた複合基板の製造方法であって、半導体結晶層形成基板の上方に犠牲層および半導体結晶層を、犠牲層、半導体結晶層の順に形成するステップと、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割するステップと、半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または転写先基板に形成された層の表面である第２表面と、を向かい合わせ、第１表面と第２表面とが接するように半導体結晶層形成基板と転写先基板とを貼り合わせるステップと、犠牲層をエッチングし、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体結晶層形成基板とを分離するステップと、を有する複合基板の製造方法を提供する。

本発明の第２の態様においては、半導体結晶層を備えた複合基板の製造方法であって、半導体結晶層形成基板の上方に、Ａｌ_ｘＧａ_１−ｘＡｓ（０．９≦ｘ≦１）からなる犠牲層を５ｎｍ以上１００ｎｍ以下の厚さで形成し、さらに半導体結晶層を形成するステップと、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割するステップと、半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または転写先基板に形成された層の表面である第２表面と、を向かい合わせ、第１表面と第２表面とが接するように半導体結晶層形成基板と転写先基板とを貼り合わせるステップと、犠牲層を、ＨＣｌ水溶液をエッチャントとするエッチングにより除去し、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体結晶層形成基板とを分離するステップと、を有する複合基板の製造方法を提供する。

本発明の第３の態様においては、半導体結晶層を備えた複合基板の製造方法であって、半導体結晶層形成基板の上方に、Ａｌ_ｘＧａ_１−ｘＡｓ（０．９≦ｘ≦１）からなる犠牲層を形成し、さらに半導体結晶層を形成するステップと、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割するステップと、半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または転写先基板に形成された層の表面である第２表面と、を向かい合わせ、第１表面と第２表面とが接するように半導体結晶層形成基板と転写先基板とを貼り合わせるステップと、犠牲層を、５質量％以上２５質量％以下の濃度のＨＣｌ水溶液をエッチャントとするエッチングにより除去し、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体結晶層形成基板とを分離するステップと、を有する複合基板の製造方法を提供する。

本発明の第４の態様においては、半導体結晶層を備えた複合基板の製造方法であって、半導体結晶層形成基板の上方に犠牲層および半導体結晶層を、犠牲層、半導体結晶層の順に形成するステップと、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割するステップと、半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または転写先基板に形成された層の表面である第２表面と、を向かい合わせ、第１表面と第２表面とが接するように半導体結晶層形成基板と転写先基板とを貼り合わせるステップと、犠牲層をエッチングし、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体結晶層形成基板とを分離するステップと、を有し、複数の分割体のうち１以上の分割体の平面形状が、分割体の平面形状の外形を示す辺縁の各点から当該点における法線方向へ等速度に縮小し消滅すると仮定した場合に、縮小し消滅する直前の図形が単一の点ではなく、単一の線、複数の線または複数の点となる平面形状である複合基板の製造方法を提供する。分割体の平面形状が、平行な２本の線分と、当該２本の線分のそれぞれの端点の間を結ぶ２本の線とで囲まれた平面形状であってもよく、端点の間を結ぶ線として、直線、曲線または折れ線を例示することができる。分割体の平面形状として、長方形状を例示することができる。なお、線ｃ上の１点Ｐにおいてｃに接線ｔが引けるとき、Ｐを通りｔに垂直な直線を、Ｐにおけるｃの法線（normal）という。

第１から第４の態様において、貼り合わせるステップの後に、半導体結晶層形成基板および転写先基板を、０．０１ＭＰａ〜１ＧＰａの圧力範囲で圧着するステップ、をさらに有してもよい。

本発明の第５の態様においては、半導体結晶層を備えた複合基板の製造方法であって、半導体結晶層形成基板の上方に犠牲層および半導体結晶層を、犠牲層、半導体結晶層の順に形成するステップと、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割するステップと、半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または転写先基板に形成された層の表面である第２表面と、を向かい合わせ、第１表面と第２表面とが接するように半導体結晶層形成基板と転写先基板とを０．０１ＭＰａ〜１ＧＰａの圧力範囲で圧着するステップと、犠牲層をエッチングし、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体結晶層形成基板とを分離するステップと、を有する複合基板の製造方法を提供する。

本発明の第１から第５の態様において、犠牲層および半導体結晶層を形成するステップの後、分割するステップの前に、半導体結晶層の上方に、無機物からなる接着層を形成するステップをさらに有してもよく、この場合、分割するステップにおいて、犠牲層の一部が露出するように接着層および半導体結晶層をエッチングし、接着層および半導体結晶層を複数の分割体に分割する。分割するステップの後、半導体結晶層形成基板と転写先基板とを貼り合わせるステップの前に、第１表面および第２表面から選択された１以上の表面に、第１表面と第２表面との接合界面における接着性を強化する接着性強化処理を施すステップ、をさらに有してもよい。

転写先基板と半導体結晶層形成基板とを分離するステップにおける犠牲層のエッチングは、半導体結晶層形成基板および転写先基板の全部または一部をエッチング液に浸漬して行なってもよい。あるいは、転写先基板と半導体結晶層形成基板とを貼り合わせることまたは圧着することで、隣接する分割体の間に形成された溝部の内壁と転写先基板の表面とで空洞が形成され、転写先基板と半導体結晶層形成基板とを分離するステップにおける犠牲層のエッチングは、空洞の一端にエッチング液を滴下して開始してもよい。この場合、空洞の内部がエッチング液で満たされた後、転写先基板および半導体結晶層形成基板の全体を、エッチング液に浸漬してエッチングを進行してもよい。または、空洞の一端にエッチング液を供給し続けてエッチングを進行してもよい。この場合、エッチングの進行途中において、空洞の内部の一部または全部を乾燥するステップを１回以上有してもよい。

本発明の他の態様においては、転写先基板と、転写先基板上に転写法により形成された半導体結晶層とを有する複合基板であって、半導体結晶層が、複数の分割体を有し、複数の分割体のうち１以上の分割体の平面形状が、分割体の辺縁の点から当該点における法線方向へ等速度に縮小し消滅すると仮定した場合に、縮小し消滅する直前の図形が単一の点ではなく、単一の線、複数の線または複数の点となる平面形状である複合基板を提供する。分割体の平面形状として、長方形状を例示することができる。

本発明の他の態様においては、転写先基板と、転写先基板上に転写法により形成された半導体結晶層とを有する複合基板であって、半導体結晶層が、複数の分割体を有し、複数の分割体のうち１以上の分割体が圧縮歪みまたは引張歪みを有する複合基板を提供する。分割体の平面形状として、長方形状を例示することができる。

実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 分割体１０８の平面形状の例を示した平面図である。 分割体１０８の平面形状の例を示した平面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 転写ＧａＡｓ層のＰＬ分光強度を示す。 転写ＧａＡｓ層の複数点におけるＰＬ分光強度のピーク波長と半値幅の分布を示す。 ＡＦＭにより観察した転写ＧａＡｓ層の表面を示す。 転写Ｇｅ層のラマン分光強度を示す。 実施例１１の分割体１０８および溝１１０の平面形状を示す平面図である。 実施例１２の分割体１０８および溝１１０の平面形状を示す平面図である。

（実施形態１）
図１〜図１０は、実施形態１の複合基板の製造方法を工程順に示した断面図または平面図である。本実施形態の製造方法は、まず、図１に示すように、半導体結晶層形成基板１０２の上に犠牲層１０４および半導体結晶層１０６を、犠牲層１０４、半導体結晶層１０６の順に形成する。

半導体結晶層形成基板１０２は、高品位な半導体結晶層１０６を形成するための基板である。好ましい半導体結晶層形成基板１０２の材料は、半導体結晶層１０６の材料、形成方法等に依存する。一般に、半導体結晶層形成基板１０２は、形成しようとする半導体結晶層１０６と格子整合または擬格子整合する材料からなることが望ましい。たとえば、半導体結晶層１０６としてＧａＡｓ層またはＧｅ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、または、ＳｉＣの単結晶基板が選択可能である。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板である場合、半導体結晶層１０６が形成される面方位として（１００）面または（１１１）面が挙げられる。

犠牲層１０４は、半導体結晶層形成基板１０２と半導体結晶層１０６とを分離するための層である。犠牲層１０４がエッチングにより除去されることで、半導体結晶層形成基板１０２と半導体結晶層１０６とが分離する。犠牲層１０４のエッチングに際し、半導体結晶層形成基板１０２および半導体結晶層１０６の少なくとも一部がエッチングされずに残る必要がある。このため、犠牲層１０４のエッチング速度は、半導体結晶層形成基板１０２および半導体結晶層１０６のエッチング速度より大きい必要があり、好ましくは数倍以上大きい。半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板が、半導体結晶層１０６としてＧａＡｓ層が選択される場合、犠牲層１０４はＡｌ_ｘＧａ_１−ｘＡｓ（０．９≦ｘ≦１）からなる層が好ましく、さらにＡｌＡｓ層が好ましい。犠牲層１０４として、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、または、ＡｌＳｂ層を選択することもできる。犠牲層１０４の厚さが大きくなると、半導体結晶層１０６の結晶性が低下する傾向にあるから、犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。犠牲層１０４の厚さは、０．１ｎｍ〜１０μｍの範囲で選択できる。

犠牲層１０４がＡｌ_ｘＧａ_１−ｘＡｓ（０．９≦ｘ≦１）からなる場合、犠牲層１０４は、ＨＣｌ水溶液をエッチャントとするエッチングにより除去することができ、この場合、犠牲層１０４の厚さは、５ｎｍ以上１００ｎｍ以下とすることが好ましい。

犠牲層１０４を厚く形成すれば、後に説明する犠牲層１０４のエッチングによる除去工程において、エッチング液の供給が速やかになり、犠牲層１０４の除去に要する時間も短縮できると予想される。しかし、犠牲層１０４の層厚が大きいと、犠牲層１０４がエッチャントにより溶解される反応によって発生する物質のガスの発生量が多くなり、エッチングの障害になる場合がある。たとえば、犠牲層１０４がＡｌ_ｘＧａ_１−ｘＡｓ（０．９≦ｘ≦１）からなりエッチャントがＨＣｌ水溶液である場合、砒化水素等のガスの発生量が多くなり、エッチングの障害になる場合がある。また層厚の大きい犠牲層１０４は、犠牲層１０４上に形成する半導体結晶層１０６の結晶性を低下させる場合もある。しかしながら、犠牲層１０４がＡｌ_ｘＧａ_１−ｘＡｓ（０．９≦ｘ≦１）からなりエッチャントがＨＣｌ水溶液である場合、犠牲層１０４の厚さを５ｎｍ以上１００ｎｍ以下とすることで、犠牲層１０４の除去に要する時間を短くしつつ、ガスの発生量を実用的に問題のない程度に抑制することができる。

犠牲層１０４は、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法により形成することができる。エピタキシャル成長法として、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。犠牲層１０４をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ_３（アルシン）、ＰＨ_３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで犠牲層１０４の厚さを制御することができる。

半導体結晶層１０６は、後に説明する転写先基板に転写される転写対象層である。半導体結晶層１０６は、半導体デバイスの活性層等に利用される。半導体結晶層１０６が半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、半導体結晶層１０６の結晶性が高品位に実現される。更に、半導体結晶層１０６が転写先基板に転写されることで、転写先基板との格子整合等を考慮すること無く、高品位の半導体結晶層１０６を任意の転写先基板上に形成することが可能になる。

半導体結晶層１０６として、ＩＩＩ−Ｖ族化合物半導体からなる結晶層、ＩＶ族半導体からなる結晶層もしくはＩＩ−ＶＩ族化合物半導体からなる結晶層、または、これら結晶層を複数積層した積層体が挙げられる。ＩＩＩ−Ｖ族化合物半導体として、Ａｌ_ｕＧａ_ｖＩｎ_{１−ｕ―ｖ}Ｎ_ｍＰ_ｎＡｓ_ｑＳｂ_{１−ｍ−ｎ−ｑ}（０≦ｕ≦１、０≦ｖ≦１、０≦ｍ≦１、０≦ｎ≦１、０≦ｑ≦１）が挙げられる。例えば、ＧａＡｓ、Ｉｎ_ｙＧａ_１−ｙＡｓ（０＜ｙ＜１）、ＩｎＰまたはＧａＳｂが挙げられる。ＩＶ族半導体として、ＧｅまたはＧｅ_ｘＳｉ_１−ｘ（０＜ｘ＜１）が挙げられる。ＩＩ−ＶＩ族化合物半導体として、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅまたはＣｄＴｅ等が挙げられる。ＩＶ族半導体がＧｅ_ｘＳｉ_１−ｘである場合、Ｇｅ_ｘＳｉ_１−ｘのＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅに近い半導体特性を得ることができる。半導体結晶層１０６として、上記の結晶層または積層体を用いることにより、半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。

半導体結晶層１０６の厚さは、０．１ｎｍ〜５００μｍの範囲で適宜選択することができる。半導体結晶層１０６の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。半導体結晶層１０６の厚さを１μｍ未満とすることにより、さらに好ましくは２００ｎｍ未満とすることにより、特に好ましくは２０ｎｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。

半導体結晶層１０６は、エピタキシャル成長法、ＡＬＤ法により形成することができる。エピタキシャル成長法として、ＭＯＣＶＤ法、ＭＢＥ法を利用することができる。半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ_３（アルシン）、ＰＨ_３（ホスフィン）等を用いることができる。半導体結晶層１０６がＩＶ族化合物半導体からなり、ＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ_４（ゲルマン）、ＳｉＨ_４（シラン）またはＳｉ_２Ｈ_６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで半導体結晶層１０６の厚さを制御することができる。

次に、図２に示すように、犠牲層１０４の一部を露出するように半導体結晶層１０６をエッチングし、半導体結晶層１０６を複数の分割体１０８に分割する。このエッチングにより分割体１０８と隣接する分割体１０８との間に溝１１０が形成される。ここで、「犠牲層１０４の一部を露出するように」とは、溝１１０が形成されるエッチング領域において、犠牲層１０４が実質的に露出していると言える以下のような場合を含む。すなわち、溝１１０の底部において犠牲層１０４が完全にエッチングされ、溝１１０の底部に半導体結晶層形成基板１０２が露出され、犠牲層１０４の断面が溝１１０の側面の一部として露出されるような場合。半導体結晶層形成基板１０２に溝１１０が掘り込まれ、犠牲層１０４の断面が溝１１０の側面の一部として露出されるような場合。溝１１０が形成される領域において犠牲層１０４の途中までエッチングされ、溝１１０の底面に犠牲層１０４が露出されるような場合。溝１１０の底部の一部に半導体結晶層１０６が残存し、溝１１０の底部において犠牲層１０４が一部露出しているような場合。あるいは、溝１１０の底部全体に極薄い半導体結晶層１０６が残存するものの、残存する半導体結晶層１０６の厚さはエッチング液が浸透する程度に薄く、実質的に犠牲層１０４が露出していると言える場合。

溝１１０を形成するエッチングには、ドライ方式またはウェット方式の何れのエッチング方式も採用できる。ドライエッチングの場合、エッチングガスには、ＳＦ_６、ＣＨ_４−ｘＦ_ｘ（ｘ＝１〜４の整数）等のハロゲンガスが利用できる。ウェットエッチングの場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液が利用できる。エッチングのマスクには、エッチング選択比を有する適当な有機物または無機物が利用でき、マスクをパターニングすることにより、溝１１０のパターンを任意に形成できる。なお、溝１１０を形成するエッチングにおいて、半導体結晶層形成基板１０２をエッチングストッパに利用することが可能であるが、半導体結晶層形成基板１０２を再利用することを考慮すれば、犠牲層１０４の表面または途中でエッチングを停止することが望ましい。半導体結晶層１０６が薄い場合、たとえば半導体結晶層１０６の厚さが２μｍ以下である場合、半導体結晶層形成基板１０２まで溝１１０を掘り込むことが望ましい場合もある。

溝１１０を形成することにより、犠牲層１０４のエッチングにおいて、エッチング液が溝１１０から供給される。溝１１０を多く形成することで、犠牲層１０４のエッチングが必要な距離（すなわち、溝１１０から、最も離れた犠牲層１０４の部分までの距離）を短くし、犠牲層１０４の除去に必要な時間を短縮できる。なお、溝１１０の平面パターンは、任意の形状であってもよい。つまり溝１１０のパターンによって分離される半導体結晶層１０６の平面形状は、短冊状、４角形、方形等の他、任意の形状であってもよい。

溝１１０のパターンによって分離される半導体結晶層１０６の平面形状（分割体１０８の平面形状）は、分割体１０８の辺縁の点から当該点における法線方向へ等速度に当該平面形状が縮小し消滅すると仮定した場合に、縮小し消滅する直前の図形が単一の点ではなく、単一の線、複数の線または複数の点となる平面形状であることが好ましい。また、当該仮定において、平面形状の縮小は、各点において同時に開始する。ここで、辺縁とは、平面形状の外形を示す線を指す。また、平面形状は、各層の積層方向とは垂直な面における形状を指す。また、平面形状の縮小および消滅の仮定とは、半導体結晶層１０６を実際に縮小および消滅させるのではなく、平面形状の形を定義すべく、仮想的に平面形状を縮小および消滅させる操作を指す。本例では、当該操作によって平面形状が消滅する直前の形状を用いて、縮小させる前の平面形状（すなわち、実際の半導体結晶層１０６の平面形状）を定義している。分割体１０８の好ましい平面形状として、平行な２本の線分と、当該２本の線分のそれぞれの端点間を結ぶ２本の線とで囲まれた平面の形状を挙げることができる。但し、半導体結晶層１０６の平面形状は、正円および正ｎ角形（ｎは３以上の整数）以外の形状である。例えば、当該４本の線のうち、少なくとも一つの線の長さは、他の線の長さと異なってよい。また、半導体結晶層１０６の平面形状の辺のうち、最も長い長辺は、最も短い短辺に対して、２倍以上大きくてよく、４倍以上大きくてよく、１０倍以上大きくてもよい。また、端点間を結ぶ線として、直線、曲線または折れ線を挙げることができる。図３（ａ）は、互いに平行な２本の線分の端点を直線で結んだ平面形状の例を示す。図３（ｂ）は、互いに平行な２本の線分の端点を曲線で結んだ平面形状の例を示す。図３（ｃ）は、互いに平行な２本の線分の端点を折れ線で結んだ平面形状の例を示す。端点を結ぶ２本の線が何れも直線であって、平行な２本の線分と端点を結ぶ直線とが垂直な関係にある場合、平面形状は長方形になる。平面形状が長方形である場合、図４(ａ)の矢印に示すように等速度に分割体の平面形状が縮小すると、破線で示す縮小された分割体の平面形状は、消滅直前には直線になる。細長いライン形状の分割体１０８を繰り返して配置するラインアンドスペースパターンの場合や、図４（ｂ）に示すような角が曲線に置き換えられた長方形状（rounded rectangle）も、図４(ａ)の長方形と同様に消滅直前の図形は直線になる。図４（ｃ）に示すようなＩ型の場合、消滅直前の平面形状は２点に集約される。図４（ｄ）に示すようなＴ型あるいは図４（ｅ）に示すようなガルウイング型の場合、消滅直前の平面形状は直線の組み合わせあるいは曲線となる。

犠牲層１０４のエッチング工程においては、ガス状の生成物により、半導体結晶層１０６は半導体結晶層形成基板１０２から離れる方向に力を受けていると考えられる。そして、犠牲層１０４が全て溶解される直前において犠牲層１０４の残りが単一の点に集中されると、当該犠牲層１０４の残存部分の一点に力が集中される。このような状況では比較的大きな力で半導体結晶層１０６と半導体結晶層形成基板１０２が分離されると考えられ、分離時の衝撃によって半導体結晶層１０６がダメージを受ける。これが転写された半導体結晶層１０６のパターン中央付近に発生する穴または凹部の原因であると推察される。しかし、分割体１０８の平面形状を図３または図４に示すような形状とすることで、犠牲層１０４の残存部分を一点ではなく、複数点または直線とすることができ、半導体結晶層１０６が半導体結晶層形成基板１０２から分離される時の衝撃を緩和することができる。これにより転写された半導体結晶層１０６の平面形状のパターン中央付近の穴または凹部の発生を抑制でき、転写不良を少なくすることができる。

次に、図５に示すように、転写先基板１２０と半導体結晶層１０６との接着性を強化する接着性強化処理を転写先基板１２０の表面および半導体結晶層１０６の表面に施す。ここで、半導体結晶層形成基板１０２上の、溝１１０以外の部分の半導体結晶層１０６の表面は、半導体結晶層形成基板１０２に形成された層の表面である「第１表面１１２」の一例である。また、転写先基板１２０の表面は、転写先基板１２０または転写先基板１２０に形成された層の表面である「第２表面１２２」の一例である。第１表面１１２および第２表面１２２は、転写先基板１２０と、半導体結晶層形成基板１０２とを貼り合わせた場合に互いに接する。

接着性強化処理は、転写先基板１２０の表面（第２表面１２２）または半導体結晶層１０６の表面（第１表面１１２）の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器１３０によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。接着性強化処理により、転写先基板１２０と半導体結晶層１０６との接着性を強化することができる。なお、接着性強化処理は、必須ではない。接着性強化処理に代えて、転写先基板１２０上に、接着層を予め形成しておいても良い。

転写先基板１２０は、半導体結晶層１０６が転写される先の基板である。転写先基板１２０は、半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。転写先基板１２０は、無機物からなる。転写先基板１２０として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、転写先基板１２０は、セラミックス基板等の絶縁体基板、金属等の導電体基板であっても良い。転写先基板１２０にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。

転写先基板１２０が、シリコン基板等、容易には曲がらない硬い基板である場合、転写する半導体結晶層１０６が機械的振動等から保護され、半導体結晶層１０６の結晶品質を高く保つことができる。

次に、図６に示すように、転写先基板１２０の表面（第２表面１２２）と半導体結晶層形成基板１０２の半導体結晶層１０６の表面（第１表面１１２）とを向かい合わせ、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。貼り合わせにおいて、第１表面１１２である半導体結晶層１０６の表面と、第２表面１２２である転写先基板１２０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。

次に、図７に示すように、転写先基板１２０および半導体結晶層形成基板１０２に荷重Ｆを印加し、転写先基板１２０を半導体結晶層形成基板１０２に圧着する。圧着により接着強度を向上させることができる。圧着時または圧着後に熱処理を行ってもよい。熱処理温度として５０〜６００℃が好ましく、さらに好ましくは１００℃〜４００℃がよい。荷重Ｆは、０．０１ＭＰａ〜１ＧＰａの範囲で適宜選択できる。当該圧着により、溝１１０の内壁と転写先基板１２０の表面とによって空洞１４０が形成される。なお、接着層を用いて転写先基板１２０と半導体結晶層形成基板１０２を接着する場合、圧着は必要ではない。また、接着層を用いない場合であっても圧着は必須ではない。

図６および図７を用いた上記説明では、貼りあわせの工程と圧着の工程を別々の工程として説明したが、転写先基板１２０の表面（第２表面１２２）と半導体結晶層形成基板１０２の半導体結晶層１０６の表面（第１表面１１２）とを向かい合わせ、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせると同時に０．０１ＭＰａ〜１ＧＰａの圧力範囲で圧着してもよい。貼り合わせたときから所定の圧力に達するときまでの時間は、実際には厳密に０にすることはできないので、ここでいう「同時に」とは、貼り合わせと圧着とを２つのステップとして区別できず、１つのステップとして把握できる程度に、「同時に」という趣旨である。

半導体結晶層１０６が形成された半導体結晶層形成基板１０２と転写先基板１２０とを貼りあわせた後に圧力を加えて圧着すると、あるいは、半導体結晶層形成基板１０２と転写先基板１２０を向かい合わせ、貼り合わせると同時に圧着すると、一般に半導体結晶層１０６が転写先基板１２０に良好に接着され、半導体結晶層１０６の転写先基板１２０への転写が良好になると予測される。一方、圧力を加え過ぎると、半導体結晶層１０６に無用な荷重がかかり、半導体結晶層１０６の結晶性を低下させる等の不都合が生じる場合がある。なお、転写先基板１２０としてシリコン結晶のような硬い基板を用い、貼り合わせまたは圧着時の圧力を調整することで、半導体結晶層１０６（分割体１０８）に圧縮歪みまたは引張歪みを与えることができる。これにより、半導体結晶層１０６を歪みデバイスの活性層に利用することが可能になる。

次に、図８に示すように、空洞１４０にエッチング液１４２を供給する。空洞１４０にエッチング液１４２を供給する方法として、毛細管現象によりエッチング液１４２を空洞１４０内に供給する方法、空洞１４０の一端をエッチング液１４２に浸漬し、他端からエッチング液１４２を吸引することで強制的にエッチング液１４２を空洞１４０内に供給する方法、空洞１４０の一端が開放され他端が閉塞されている場合に、転写先基板１２０および半導体結晶層形成基板１０２を減圧状態に置き、空洞１４０の開放されている一端をエッチング液１４２に浸漬した後、転写先基板１２０および半導体結晶層形成基板１０２を大気圧状態にすることで、強制的にエッチング液１４２を空洞１４０内に供給する方法、を挙げることができる。

毛細管現象によりエッチング液１４２を空洞１４０内に供給する方法の具体例として、空洞１４０の一端にエッチング液１４２を滴下する方法を挙げることができる。毛細管現象を利用してエッチング液１４２を空洞１４０内に供給するには、空洞１４０の他端は開放されている必要がある。空洞１４０の一端にエッチング液１４２を滴下して空洞１４０内のエッチング液１４２を供給する場合、エッチング液１４２を簡便かつ確実に空洞１４０内に供給することができる。当該エッチングは、空洞１４０の一端にエッチング液１４２を滴下することで開始される。なお、空洞１４０の内部がエッチング液１４２で満たされた後、転写先基板１２０および半導体結晶層形成基板１０２の全体を、エッチング液１４２で満たしたエッチング槽に浸漬してエッチングを進行することができる。あるいは、空洞１４０の一端にエッチング液１４２を供給し続けてエッチングを進行することができる。空洞１４０の一端にエッチング液１４２を滴下により供給し続ける場合、使用するエッチング液１４２の量はごく微量で済むため、エッチング液１４２の削減が可能となり、コストの低減およびエッチング液１４２の廃棄に伴う環境負荷の低減を図ることができる。

転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる前に、溝１１０の内部を親水化してもよい。溝１１０の内部を親水化することで、エッチング液の空洞１４０内への供給がスムーズになる。溝１１０の内部を親水化する方法として、溝１１０の内部をＨＣｌガスで暴露する方法、溝１１０の内部に親水化イオン（たとえば水素イオン）をイオン注入する方法等を例示することができる。

次に、図９に示すように、空洞１４０に供給されたエッチング液１４２により、犠牲層１０４をエッチングする。犠牲層１０４は、選択的にエッチングすることができる。ここで「選択的にエッチングする」とは、犠牲層１０４と同様にエッチング液に晒される他の部材、たとえば半導体結晶層１０６も犠牲層１０４と同様にエッチングされるものの、犠牲層１０４のエッチング速度が他の部材のエッチング速度より高くなるようエッチング液の材料その他の条件を選択し、実質的に犠牲層１０４だけを「選択的に」エッチングすることをいう。犠牲層１０４がＡｌＡｓ層である場合、エッチング液１４２として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液または水を例示することができる。エッチング中の温度は、１０〜９０℃の範囲で制御することが好ましい。エッチング時間は、１分〜２００時間の範囲で適宜制御することができる。

犠牲層１０４がＡｌ_ｘＧａ_１−ｘＡｓ（０．９≦ｘ≦１）からなる場合、犠牲層１０４は、ＨＣｌ水溶液をエッチャントとするエッチングにより除去することができ、この場合、ＨＣｌ水溶液の濃度は、５質量％以上２５質量％以下とすることが好ましい。犠牲層をエッチングする際のエッチング液のエッチャント濃度が低いとエッチング時間が長くなり好ましくなく、一方、エッチャント濃度が高いと、エッチングにより生成される物質の生成速度が大きくなり、エッチングの障害を大きくする場合がある。

犠牲層１０４をエッチングする間、エッチング液１４２で満たされた空洞１４０内に超音波を印加しつつ犠牲層１０４をエッチングすることができる。超音波の印加により、エッチング速度を増すことができる。また、エッチング処理中に紫外線を照射したり、エッチング液を撹拌したりしてもよい。なお、ここではエッチング液１４２による犠牲層１０４のエッチングの例を説明したが、犠牲層１０４は、ドライ方式によりエッチングすることも可能である。

以上のようにして、犠牲層１０４がエッチングにより除去されると、図１０に示すように、半導体結晶層１０６を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とが分離する。これにより、半導体結晶層１０６が転写先基板１２０に転写され、転写先基板１２０上に半導体結晶層１０６を有する複合基板が製造される。

実施形態１の複合基板の製造方法によれば、接着性強化処理を施してから、半導体結晶層形成基板１０２と転写先基板１２０とを圧着するので、半導体結晶層１０６が、確実に転写先基板１２０に転写される。また、溝１１０を形成するので、空洞１４０が形成され、犠牲層１０４のエッチングの際に、空洞１４０を経由してエッチング液が供給される。よって、転写先基板１２０が非可撓性の硬い基板の場合であっても、犠牲層１０４が迅速にエッチングされ除去される。このため、転写先基板１２０と半導体結晶層形成基板１０２とを速やかに分離することができ、製造のスループットを向上することができる。

（実施形態２）
図１１〜図１４は、実施形態２の複合基板の製造方法を工程順に示した断面図である。本実施形態２では、半導体結晶層１０６と転写先基板１２０との間に接着層１６０を形成する場合の例を説明する。すなわち、半導体結晶層１０６および転写先基板１２０の少なくとも一方の表面に接着層１６０を形成してから、半導体結晶層１０６および転写先基板１２０を貼り合わせる例を説明する。実施形態２の製造方法は、多くの場合に実施形態１の製造方法と共通するので、主に異なる部分について説明し、共通する部分の説明は省略する。

図１１に示すように、犠牲層１０４および半導体結晶層１０６を形成した後、半導体結晶層１０６の上に接着層１６０を形成する。接着層１６０は、半導体結晶層１０６と転写先基板１２０との接着性を高める層であり、無機物からなる。接着層１６０が無機物であるため、後の工程に数百℃程度の高温工程があっても、安定的に取り扱うことが可能になる利点がある。また、接着層１６０が無機物であるため、後に作成されるデバイスの絶縁層等に流用して、プロセスを簡略化することが可能になる。

接着層１６０として、Ａｌ_２Ｏ_３、ＡｌＮ、Ｔａ_２Ｏ_５、ＺｒＯ_２、ＨｆＯ_２、ＳｉＯ_ｘ（例えばＳｉＯ_２）、ＳｉＮ_ｘ（例えばＳｉ_３Ｎ_４）およびＳｉＯ_ｘＮ_ｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層を例示することができる。この場合、接着層１６０は、ＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法により形成することができる。接着層１６０の厚さは、０．１ｎｍ〜１００μｍの範囲とすることができる。

次に、図１２に示すように、犠牲層１０４の一部を露出するように接着層１６０および半導体結晶層１０６をエッチングする。これにより溝１１０を形成する。溝１１０の形成については、実施形態１と同様である。さらに、図１３に示すように、転写先基板１２０の表面と、溝１１０以外の部分の接着層１６０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。ここで、溝１１０以外の部分の接着層１６０の表面は、半導体結晶層形成基板１０２に形成された層の表面であって転写先基板１２０または転写先基板１２０に形成された層に接することとなる「第１表面１１２」の一例である。転写先基板１２０の表面は、転写先基板１２０または転写先基板１２０に形成された層の表面であって第１表面１１２に接することとなる「第２表面１２２」の一例である。貼り合わせにおいて、第１表面１１２である接着層１６０の表面と、第２表面１２２である転写先基板１２０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。貼り合わせについては、実施形態１と同様である。

なお、溝１１０を形成した後、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる前に、転写先基板１２０と接着層１６０との接着性を強化する接着性強化処理を転写先基板１２０の表面および接着層１６０の表面から選択された１以上の表面に施すことは、実施形態１と同様である。貼り合わせにおいて、転写先基板１２０および半導体結晶層形成基板１０２を、０．０１ＭＰａ〜１ＧＰａの圧力範囲で圧着できる点も、実施形態１と同様である。

その後、犠牲層１０４をエッチングすることで、図１４に示すように、接着層１６０および半導体結晶層１０６を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とを分離する。分離の方法は、実施形態１と同様である。これにより、接着層１６０および半導体結晶層１０６が転写先基板１２０に転写され、転写先基板１２０上に接着層１６０および半導体結晶層１０６を有する複合基板が製造される。なお、犠牲層１０４をドライ方式によりエッチングしても良いことは実施形態１と同様である。

上記した実施形態２の複合基板の製造方法によれば、接着層１６０を有するので、転写先基板１２０と半導体結晶層１０６との接着がより確実になる。接着層１６０が無機物であるので、後の工程に熱的制限を受けない利点がある。

実施形態１または実施形態２の複合基板を用いて、転写先基板１２０上の半導体結晶層１０６を、さらに第２の転写先基板に転写しても良い。この場合、接着層１６０は、半導体結晶層１０６を第２の転写先基板に転写する際の犠牲層に用いることができる。また、第２の転写先基板と半導体結晶層１０６との間には、接着層を形成してもよい。

半導体結晶層形成基板１０２上に犠牲層１０４および半導体結晶層１０６を形成した後、半導体結晶層形成基板１０２と転写先基板１２０とを貼り合わせる前に、半導体結晶層１０６の一部を活性領域とする電子デバイスを、半導体結晶層１０６に形成してもよい。この場合、半導体結晶層１０６は、そこに電子デバイスを有した状態で転写されることとなる。半導体結晶層１０６は、転写の度に表裏が逆転するので、当該方法を用いれば、半導体結晶層１０６の表裏両面に電子デバイスを作成することができる。

なお、半導体結晶層１０６の平面形状に、図３または図４に示すような特徴を有する場合、転写された半導体結晶層１０６を有する複合基板として本件発明を把握することもできる。すなわち、転写先基板１２０と、転写先基板１２０上に転写法により形成された半導体結晶層１０６とを有する複合基板であって、半導体結晶層１０６が、複数の分割体１０８を有し、複数の分割体１０８のうち１以上の分割体１０８の平面形状が、分割体１０８の辺縁の点から当該点における法線方向へ等速度に縮小し消滅すると仮定した場合に、縮小し消滅する直前の図形が単一の点ではなく、単一の線、複数の線または複数の点となる平面形状である複合基板として発明を把握することができる。

（実施例１）
本実施例１では、上述した実施形態２の製造方法により、ダイサイズのＧａＡｓ結晶層をＳｉ基板上に形成する例を説明する。半導体結晶層形成基板１０２として４インチのＧａＡｓ基板を、犠牲層１０４としてＡｌＡｓ結晶層を、半導体結晶層１０６としてＧａＡｓ結晶層を、接着層１６０としてＡｌ_２Ｏ_３層を用いた。転写先基板１２０として４インチのＳｉ基板を用いた。

ＧａＡｓ基板の全面に、ＡｌＡｓ結晶層およびＧａＡｓ結晶層を、低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて、順次形成した。ＡｌＡｓ結晶層およびＧａＡｓ結晶層の厚さは、各々１５０ｎｍおよび１．０μｍとした。さらにＡＬＤ法によりＡｌ_２Ｏ_３層を形成した。

犠牲層１０４であるＡｌＡｓ結晶層の一部が露出するようにＡｌ_２Ｏ_３層およびＧａＡｓ結晶層をエッチングし、Ａｌ_２Ｏ_３層およびＧａＡｓ結晶層を複数の分割体１０８に分割した。分割体１０８の大きさと溝の幅は、表１に示すように４通りとした。分割体１０８の形成は以下の通りである。表１に示す分割体１０８の大きさおよび溝の幅を有する４通りのマスクパターンを用い、ポジ型レジストを用いてＡｌ_２Ｏ_３層上にレジストマスクを形成した。当該レジストマスクをマスクとして、Ａｌ_２Ｏ_３層を１０％フッ酸溶液によりエッチングした後、水洗し、引き続きＧａＡｓ結晶層をクエン酸系エッチャントによりエッチングし、Ａｌ_２Ｏ_３層およびＧａＡｓ結晶層の分割体１０８を形成した。当該エッチングでは、ＡｌＡｓ層に至るまでＧａＡｓ結晶層をエッチングした。

次に、半導体結晶層形成基板１０２である４インチＧａＡｓ基板と転写先基板１２０である４インチＳｉ基板の表面を、イオンビーム活性化することで接着性強化処理を施した。イオンビーム活性化は、真空中でのＡｒイオンビームの照射とした。その後、４インチＧａＡｓ基板と４インチＳｉ基板との表面同士を貼り合わせ、さらに１０００００Ｎの荷重を加えて圧着を行い（圧力：１２．３ＭＰａ）、貼り合わせ基板を得た。圧着は常温で行った。この貼り合わせにより、Ａｌ_２Ｏ_３層およびＧａＡｓ結晶層へのエッチングにより形成された溝１１０の内壁と、転写先基板１２０であるＳｉ基板の表面とによって空洞１４０が形成された。

次に、犠牲層１０４であるＡｌＡｓ結晶層をエッチングすることで、半導体結晶層１０６であるＧａＡｓ結晶層を転写先基板１２０である４インチＳｉ基板に残した状態で、４インチＳｉ基板と４インチＧａＡｓ基板とを分離した。ＡｌＡｓ結晶層のエッチングは、貼り合わせ基板の側面を、２３℃、ＨＣｌ濃度が２５質量％のエッチング液（２５％塩化水素水溶液）に浸漬させ、空洞１４０内に毛細管現象によりエッチング液を供給し、そのまま放置した。これにより犠牲層１０４であるＡｌＡｓ結晶層のエッチングが進行し、４インチＳｉ基板と４インチＧａＡｓ基板とが分離され、転写先基板１２０である４インチＳｉ基板上に半導体結晶層１０６であるＧａＡｓ結晶層を有する複合基板が得られた。

実施例１により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「低」であり、剥離までの時間は「長」であった。ここで、歩留まりが「低」とは「転写後の結晶を顕微鏡観察したときに、単位区画内に欠陥が認められない割合が１０％以上３０％未満」であることをいい、「中」とは「上述した割合が３０％以上９０％未満」であることをいい、「高」とは「上述した割合が９０％以上」であることをいう。また、剥離までの時間が「長」とは「３日を超える」ことをいい、「中」とは「１日を超え３日以下」であることをいい、「短」とは「１日以下」であることをいう。以下の実施例において同様である。

（実施例２）
圧着するときの荷重を５００００Ｎにしたこと以外は、実施例１と同様にして、複合基板を製造した（圧力：６．１７ＭＰａ）。この場合も実施例１の場合と同様に正常に複合基板が製造できた。実施例２により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「低」であり、剥離までの時間は「長」であった。

（実施例３）
転写先基板を８インチのＳｉ基板にしたこと以外は、実施例１と同様にして、複合基板を製造した（荷重 １０００００Ｎ、圧力：１２．３ＭＰａ）。この場合も実施例１の場合と同様に正常に複合基板が製造できた。実施例３により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「低」であり、剥離までの時間は「長」であった。

（実施例４）
本実施例４では、上述した実施形態１の製造方法により、ダイサイズのＧａＡｓ結晶層をＳｉ基板上に形成する例を説明する。半導体結晶層形成基板１０２として６インチのＧａＡｓ基板を、犠牲層１０４としてＡｌＡｓ結晶層を、半導体結晶層１０６としてＧａＡｓ結晶層を用いた。転写先基板１２０として１２インチのＳｉ基板を用いた。

ＧａＡｓ基板の全面に、ＡｌＡｓ結晶層およびＧａＡｓ結晶層を、低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて、順次形成した。ＡｌＡｓ結晶層およびＧａＡｓ結晶層の厚さは、各々１５０ｎｍおよび１．０μｍとした。

犠牲層１０４であるＡｌＡｓ結晶層の一部が露出するようにＧａＡｓ結晶層をエッチングし、ＧａＡｓ結晶層を複数の分割体１０８に分割した。分割体１０８の大きさと溝の幅は、表２に示す通りとした。分割体１０８の形成は以下の通りである。表２に示す分割体１０８の大きさおよび溝の幅を有するマスクパターンを用い、ポジ型レジストを用いてＧａＡｓ結晶層上にレジストマスクを形成した。当該レジストマスクをマスクとして、ＧａＡｓ結晶層をリン酸系エッチャントによりエッチングし、ＧａＡｓ結晶層の分割体１０８を形成した。当該エッチングでは、半導体結晶層形成基板１０２である６インチＧａＡｓ基板に至るまでエッチングした。

次に、半導体結晶層形成基板１０２である６インチＧａＡｓ基板と転写先基板１２０である１２インチＳｉ基板の表面を、イオンビーム活性化することで接着性強化処理を施した。イオンビーム活性化は、真空中でのＡｒイオンビームの照射とした。その後、６インチＧａＡｓ基板と１２インチＳｉ基板との表面同士を貼り合わせ、さらに２０００００Ｎの荷重を加えて圧着を行い（圧力：１１．０ＭＰａ）、貼り合わせ基板を得た。圧着は常温で行った。この貼り合わせにより、ＧａＡｓ結晶層へのエッチングにより形成された溝１１０の内壁と、転写先基板１２０であるＳｉ基板の表面とによって空洞１４０が形成された。

次に、犠牲層１０４であるＡｌＡｓ結晶層をエッチングすることで、半導体結晶層１０６であるＧａＡｓ結晶層を転写先基板１２０である１２インチＳｉ基板に残した状態で、１２インチＳｉ基板と６インチＧａＡｓ基板とを分離した。ＡｌＡｓ結晶層のエッチングは、貼り合わせ基板の側面を、２３℃、ＨＣｌ濃度が２５質量％のエッチング液（２５％塩化水素水溶液）に浸漬させ、空洞１４０内に毛細管現象によりエッチング液を供給し、そのまま放置した。これにより犠牲層１０４であるＡｌＡｓ結晶層のエッチングが進行し、１２インチＳｉ基板と６インチＧａＡｓ基板とが分離され、転写先基板１２０である１２インチＳｉ基板上に半導体結晶層１０６であるＧａＡｓ結晶層を有する複合基板が得られた。実施例４により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「低」であり、剥離までの時間は「長」であった。

（実施例５）
半導体結晶層形成基板１０２として６インチのＧａＡｓ基板を用い、転写先基板１２０として４インチのガラス基板を用い、圧着するときの荷重を１０００００Ｎとした（圧力：１２．３ＭＰａ）こと以外は、実施例４と同様にして、複合基板を製造した。この場合も実施例４の場合と同様に正常に複合基板が製造できた。実施例５により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「低」であり、剥離までの時間は「中」であった。

（実施例６）
転写先基板１２０として４インチの石英基板を用いたこと以外は、実施例５と同様にして、複合基板を製造した（圧力：１２．３ＭＰａ）。この場合も実施例５の場合と同様に正常に複合基板が製造できた。実施例６により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「低」であり、剥離までの時間は「中」であった。

（実施例７）
半導体結晶層形成基板１０２として６インチＧａＡｓ基板を用い、半導体結晶層１０６としてＧｅ結晶層を用いたこと以外は実施例４と同様にして、複合基板を製造した（荷重２０００００Ｎ、圧力：１１．０ＭＰａ）。この場合も実施例４の場合と同様に正常に複合基板が製造できた。実施例７により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「低」であり、剥離までの時間は「長」であった。

（実施例８）
ＨＣｌ濃度を１０質量％とし、犠牲層１０４であるＡｌＡｓ層の厚さを変化させた以外は、実施例１と同様にして複合基板を製造した（荷重１０００００Ｎ、圧力：１２．３ＭＰａ）。ＡｌＡｓ層の厚さを５ｎｍ、７ｎｍ、１０ｎｍおよび２０ｎｍと変化させて複合基板を製造したところ、正常に複合基板が製造できた。

ＡｌＡｓ層の厚さを５ｎｍとした場合のＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「中」であり、剥離までの時間は「中」であった。ＡｌＡｓ層の厚さを７ｎｍとした場合のＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「中」であり、剥離までの時間は「短」であった。ＡｌＡｓ層の厚さを１０ｎｍおよび２０ｎｍとした場合のＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「中」であり、剥離までの時間は「短」であった。この結果、ＡｌＡｓ層の厚さには、７ｎｍ程度に最適値が存在することがわかる。

（実施例９）
ＡｌＡｓ層の厚さを２０ｎｍとし、ＨＣｌ濃度を変化させた以外は、実施例１と同様にして複合基板を製造した（荷重１０００００Ｎ、圧力：１２．３ＭＰａ）。ＨＣｌ濃度を５質量％、１０質量％と変化させて複合基板を製造したところ、正常に複合基板が製造できた。

ＨＣｌ濃度を５質量％および１０質量％とした場合のＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「中」であり、剥離までの時間は「短」であった。実施例１の結果と考え合わせれば、ＨＣｌ濃度は５〜１０質量％が適切であると推定できる。

（実施例１０）
分割体１０８の平面形状を、３００μｍの線幅と２００μｍの溝幅で敷き詰めた、いわゆるラインアンドスペースパターン（以下ライン（線部分）とスペース（溝部分）の幅を加味して「３００／２００μｍＬＳパターン」と称する。）とし、ＡｌＡｓ層の厚さを７ｎｍとした以外は、実施例１と同様にして複合基板を製造した（荷重 １０００００Ｎ、圧力：１２．３ＭＰａ）。正常に複合基板が製造できた。実施例１０により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、剥離までの時間は「短」であった。他の実施例の結果と比較して、実施例１０の結果は良好である。このような良好な結果は、分割体１０８の平面形状によるものと思われる。

図１５は、実施例１０の転写したＧａＡｓ層（ＥＬＯ ＧａＡｓ）をＰＬ（Photoluminescence）分光分析した結果を示すグラフである。比較のため、転写する前のＧａＡｓ層（Ａｓ ｇｒｏｗｎ）を示す。転写の前後でＰＬ分光による結晶評価にほとんど変化がないことがわかる。

図１６は、実施例１０の転写したＧａＡｓ層を複数点（２５点）についてＰＬ分光により評価した結果を示す。発光中心波長（ｗａｖｅｌｅｎｇｔｈ）とそのときの半値幅（ＦＷＨＭ）を分散分布図にプロットしたグラフで結晶性の分布を評価した。図示するとおり、結晶性にほとんど分布は見られない。

図１７は、実施例１０の転写したＧａＡｓ層（ＥＬＯ ＧａＡｓ）表面をＡＦＭ（Atomic Force Microscope）により観察した図である。基板のオフ角に基づくステップが明瞭に観察されている。転写後においても成長直後とほぼ同じ表面状態が保持されており、デバイス作成に十分な表面が得られているといえる。

図１８は、上述したＧａＡｓ層と同様に作成した転写Ｇｅ層（ＥＬＯ Ｇｅ）をラマン分光分析により結晶性を評価した結果である。比較のため、転写前のサンプル（Ａｓ ｇｒｏｗｎ）およびバルクＧｅ（Ｇｅ Ｂｕｌｋ）の結果を同時に示す。図示するように、転写Ｇｅ層の結晶性は、転写前はもとより、バルク結晶と比較してもほとんと相違がないほど良好である。

上記した実施の形態および実施例では、半導体結晶層１０６が最終的に転写される基板について特に言及していないが、当該基板は、シリコンウェハ等の半導体基板、ＳＯＩ基板または絶縁体基板上に半導体層が形成された基板であってよい。当該半導体基板、ＳＯＩ層または半導体層に予めトランジスタ等電子デバイスが形成されていてもよい。つまり、すでに電子デバイスが形成された基板上に、上記した方法を用いて半導体結晶層１０６を転写により形成できる。これにより、材料組成等が大きく異なる半導体デバイスをモノリシックに形成することができるようになる。特に、半導体結晶層１０６に電子デバイスを予め形成した後に、上述したような予め電子デバイスが形成された基板上に転写により半導体結晶層１０６を形成すると、製造プロセスが大きく異なる異種材料からなる電子デバイスを容易にモノリシックに形成することができるようになる。

（実施例１１）
本実施例１１では、上述した実施形態１の製造方法により、半導体結晶層形成基板１０２として４インチＧａＡｓ基板を用い、分割体１０８の形状として、図１９に示すような、３００／２００μｍＬＳパターンを用いた例を説明する。犠牲層１０４としてＡｌＡｓ結晶層を、半導体結晶層１０６としてＧａＡｓ結晶層を用いた。転写先基板１２０として４インチのＳｉ基板を用いた。

４インチＧａＡｓ基板の全面に、ＡｌＡｓ結晶層およびＧａＡｓ結晶層を、低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて、順次形成した。ＡｌＡｓ結晶層およびＧａＡｓ結晶層の厚さは、各々７ｎｍおよび１．０μｍとした。

犠牲層１０４であるＡｌＡｓ結晶層の一部が露出するようにＧａＡｓ結晶層をエッチングし、ＧａＡｓ結晶層を複数の分割体１０８に分割した。隣接する分割体１０８との間には溝１１０が形成された。分割体１０８の平面形状は、３００／２００μｍＬＳパターンとした。分割体１０８の形成は以下の通りである。分割体１０８の大きさおよび溝１１０の幅を有するマスクパターン（３００／２００μｍＬＳパターン）を用い、ポジ型レジストを用いてＧａＡｓ結晶層上にレジストマスクを形成した。当該レジストマスクをマスクとして、ＧａＡｓ結晶層をリン酸系エッチャントによりエッチングし、ＧａＡｓ結晶層の分割体１０８を形成した。当該エッチングでは、半導体結晶層形成基板１０２である４インチＧａＡｓ基板に至るまでエッチングした。

次に、半導体結晶層形成基板１０２である４インチＧａＡｓ基板と転写先基板１２０である４インチＳｉ基板の表面を、イオンビーム活性化することで接着性強化処理を施した。イオンビーム活性化は、真空中でのＡｒイオンビームの照射とした。その後、ＧａＡｓ基板と４インチＳｉ基板との表面同士を貼り合わせ、さらに１０００００Ｎの荷重を加えて圧着を行い（圧力：１２．３ＭＰａ）、貼り合わせ基板を得た。圧着は常温で行った。この貼り合わせにより、ＧａＡｓ結晶層へのエッチングにより形成された溝１１０の内壁と、転写先基板１２０であるＳｉ基板の表面とによって空洞１４０が形成された。

次に、犠牲層１０４であるＡｌＡｓ結晶層をエッチングすることで、半導体結晶層１０６であるＧａＡｓ結晶層を転写先基板１２０である４インチＳｉ基板に残した状態で、４インチＳｉ基板と４インチＧａＡｓ基板とを分離した。

ＡｌＡｓ結晶層のエッチングは、貼り合わせ基板の側面を、２３℃、ＨＣｌ濃度が１０質量％のエッチング液（１０％塩化水素水溶液）に浸漬させ、空洞１４０内に毛細管現象によりエッチング液を供給し、そのまま放置した。これにより犠牲層１０４であるＡｌＡｓ結晶層のエッチングが進行し、４インチＳｉ基板と４インチＧａＡｓ基板とが分離され、転写先基板１２０である４インチＳｉ基板上に半導体結晶層１０６であるＧａＡｓ結晶層を有する複合基板が得られた。

実施例１１により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、剥離までの時間は「短」であった。

（実施例１２）
本実施例１２では、半導体結晶層形成基板１０２として１辺が６０ｍｍの正方形ＧａＡｓ基板を用い、分割体１０８の平面形状として、図２０に示すような、３００／２００μｍＬＳパターンを用いた例を説明する。犠牲層１０４としてＡｌＡｓ結晶層を、半導体結晶層１０６としてＧａＡｓ結晶層を用いた。転写先基板１２０として４インチのＳｉ基板を用いた。

ＧａＡｓ基板の全面に、ＡｌＡｓ結晶層およびＧａＡｓ結晶層を、低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて、順次形成した。ＡｌＡｓ結晶層およびＧａＡｓ結晶層の厚さは、各々７ｎｍおよび１．０μｍとした。

犠牲層１０４であるＡｌＡｓ結晶層の一部が露出するようにＧａＡｓ結晶層をエッチングし、ＧａＡｓ結晶層を複数の分割体１０８に分割した。分割体１０８の平面形状は、３００／２００μｍＬＳパターンとした。分割体１０８の形成は以下の通りである。分割体１０８の大きさおよび溝の幅を有するマスクパターン（３００／２００μｍＬＳパターン）を用い、ポジ型レジストを用いてＧａＡｓ結晶層上にレジストマスクを形成した。当該レジストマスクをマスクとして、ＧａＡｓ結晶層をリン酸系エッチャントによりエッチングし、ＧａＡｓ結晶層の分割体１０８を形成した。当該エッチングでは、半導体結晶層形成基板１０２である正方形ＧａＡｓ基板に至るまでエッチングした。

次に、半導体結晶層形成基板１０２である正方形ＧａＡｓ基板と転写先基板１２０である４インチＳｉ基板の表面を、イオンビーム活性化することで接着性強化処理を施した。イオンビーム活性化は、真空中でのＡｒイオンビームの照射とした。その後、ＧａＡｓ基板と４インチＳｉ基板との表面同士を貼り合わせ、さらに１０００００Ｎの荷重を加えて圧着を行い（圧力：２７．８ＭＰａ）、貼り合わせ基板を得た。圧着は常温で行った。この貼り合わせにより、ＧａＡｓ結晶層へのエッチングにより形成された溝１１０の内壁と、転写先基板１２０であるＳｉ基板の表面とによって空洞１４０が形成された。

次に、犠牲層１０４であるＡｌＡｓ結晶層をエッチングすることで、半導体結晶層１０６であるＧａＡｓ結晶層を転写先基板１２０である４インチＳｉ基板に残した状態で、４インチＳｉ基板と正方形ＧａＡｓ基板とを分離した。ＡｌＡｓ結晶層のエッチングは、貼り合わせ基板の側面を、２３℃、ＨＣｌ濃度が１０質量％のエッチング液（１０％塩化水素水溶液）に浸漬させ、空洞１４０内に毛細管現象によりエッチング液を供給し、そのまま放置した。これにより犠牲層１０４であるＡｌＡｓ結晶層のエッチングが進行し、４インチＳｉ基板と正方形ＧａＡｓ基板とが分離され、転写先基板１２０である４インチＳｉ基板上に半導体結晶層１０６であるＧａＡｓ結晶層を有する複合基板が得られた。実施例１２により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、剥離までの時間は「短」であった。

（実施例１３）
本実施例１３では、半導体結晶層形成基板１０２として１辺が６０ｍｍの正方形ＧａＡｓ基板を５枚用い、転写先基板１２０として１２インチのＳｉ基板を用い、接着時の荷重を１０００００Ｎ（圧力：５．５６ＭＰａ）とした以外は、実施例１２と同様に複合基板を作成した。実施例１３により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、剥離までの時間は「短」であった。

（実施例１４）
本実施例１４では、半導体結晶層形成基板１０２として１辺が６０ｍｍの正方形ＧａＡｓ基板を用い、転写先基板１２０として４インチの石英基板を用いた例を説明する。犠牲層１０４としてＡｌＡｓ結晶層を、半導体結晶層１０６としてＧａＡｓ結晶層を用いた。

４インチＧａＡｓ基板の全面に、ＡｌＡｓ結晶層およびＧａＡｓ結晶層を、低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて、順次形成した。ＡｌＡｓ結晶層およびＧａＡｓ結晶層の厚さは、各々７ｎｍおよび１．０μｍとした。

犠牲層１０４であるＡｌＡｓ結晶層の一部が露出するようにＧａＡｓ結晶層をエッチングし、ＧａＡｓ結晶層を複数の分割体１０８に分割した。分割体１０８の平面形状は、３００／２００μｍＬＳパターンとした。分割体１０８の形成は以下の通りである。分割体１０８の大きさおよび溝の幅を有するマスクパターン（３００／２００μｍＬＳパターン）を用い、ポジ型レジストを用いてＧａＡｓ結晶層上にレジストマスクを形成した。当該レジストマスクをマスクとして、ＧａＡｓ結晶層をリン酸系エッチャントによりエッチングし、ＧａＡｓ結晶層の分割体１０８を形成した。当該エッチングでは、半導体結晶層形成基板１０２である正方形ＧａＡｓ基板に至るまでエッチングした。

次にマスクとしてのレジストをつけたまま、エッチングが終了した上述した４インチ基板を、ヘキカイ（僻開）して、半導体結晶層形成基板１０２である１辺が６０ｍｍの正方形ＧａＡｓ基板にする。

次に、半導体結晶層形成基板１０２である正方形ＧａＡｓ基板と転写先基板１２０である４インチ石英基板の表面を、イオンビーム活性化することで接着性強化処理を施した。イオンビーム活性化は、真空中でのＡｒイオンビームの照射とした。その後、ＧａＡｓ基板と４インチ石英基板との表面同士を貼り合わせ、さらに１００００Ｎの荷重を加えて圧着を行い（圧力：２７．８ＭＰａ）、貼り合わせ基板を得た。圧着は常温で行った。この貼り合わせにより、ＧａＡｓ結晶層へのエッチングにより形成された溝１１０の内壁と、転写先基板１２０である石英基板の表面とによって空洞１４０が形成された。

次に、犠牲層１０４であるＡｌＡｓ結晶層をエッチングすることで、半導体結晶層１０６であるＧａＡｓ結晶層を転写先基板１２０である４インチ石英基板に残した状態で、４インチＳｉ基板と正方形ＧａＡｓ基板とを分離した。

ＡｌＡｓ結晶層のエッチングは、貼り合わせ基板の正方形ＧａＡｓ基板の溝部の開口（空洞１４０の開口）をもつ１側面の１箇所に、２３℃、ＨＣｌ濃度が１０質量％のエッチング液（１０％塩化水素水溶液）を１０μＬ付着させことで、空洞１４０内に毛細管現象によりエッチング液を供給した。エッチング液は当該１側面全体に浸透しつつ、空洞全体に浸透する。空洞１４０の全体にエッチング液を給液した後、貼り合わせた積層体をエッチング液の中に浸漬し、そのまま放置した。これにより犠牲層１０４であるＡｌＡｓ結晶層のエッチングが進行し、４インチＳｉ基板と正方形ＧａＡｓ基板とが分離され、転写先基板１２０である４インチＳｉ基板上に半導体結晶層１０６であるＧａＡｓ結晶層を有する複合基板が得られた。

実施例１４により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、剥離までの時間は「短」であった。

（実施例１５）
エッチング液の給液方法以外は、実施例１４と同様にして、複合基板を製造した。エッチング液の給液方法としては、貼り合わせ基板の正方形ＧａＡｓ基板の溝部の開口（空洞１４０の開口）をもつ１側面の１箇所に、２３℃、ＨＣｌ濃度が１０質量％のエッチング液（１０％塩化水素水溶液）をマイクロピペッターを用いて１０μＬ付着させことで、空洞１４０内に毛細管現象によりエッチング液を供給した。エッチング液は当該１側面全体に浸透しつつ、空洞全体に浸透する。空洞１４０の全体にエッチング液を給液した後、エッチング終了まで、マイクロピペッターを用いてエッチング液の供給を継続させた。これにより犠牲層１０４であるＡｌＡｓ結晶層のエッチングが進行し、４インチＳｉ基板と正方形ＧａＡｓ基板とが分離され、転写先基板１２０である４インチＳｉ基板上に半導体結晶層１０６であるＧａＡｓ結晶層を有する複合基板が得られた。

実施例１５により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、剥離までの時間は「短」であった。

（実施例１６）
エッチング液の給液方法以外は、実施例１４と同様にして、複合基板を製造した。エッチング液の給液方法としては、貼り合わせ基板の正方形ＧａＡｓ基板の溝部の開口（空洞１４０の開口）をもつ１側面の１箇所に、２３℃、ＨＣｌ濃度が１０質量％のエッチング液（１０％塩化水素水溶液）をマイクロピペッターを用いて１０μＬ付着させことで、空洞１４０内に毛細管現象によりエッチング液を供給した。エッチング液は当該１側面全体に浸透しつつ、空洞全体に浸透する。空洞１４０の全体にエッチング液を給液した後、空洞１４０内が乾燥するまで放置する。エッチング終了まで、マイクロピペッターを用いてエッチング液の供給と空洞内の乾燥の工程を繰り返しを継続させた。これにより犠牲層１０４であるＡｌＡｓ結晶層のエッチングが進行し、４インチＳｉ基板と正方形ＧａＡｓ基板とが分離され、転写先基板１２０である４インチＳｉ基板上に半導体結晶層１０６であるＧａＡｓ結晶層を有する複合基板が得られた。

実施例１６により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、剥離までの時間は「短」であった。

（実施例１７）
半導体結晶層形成基板１０２である貼り合わせ基板の側面の一部にグリースを付着させこと以外は、実施例１１と同様にして、複合基板を製造した。側面にグリースを付着することで、エッチング液が側面から空洞１４０の内部に浸透することが抑制される。毛細管現象により空洞１４０の内部にエッチング液を充填しようとする場合、側面からのエッチング液の浸透があると、毛細管現象が阻害され、空洞１４０の内部にエッチング液が十分に充填されない場合がある。しかし、本実施例１７によれば、基板側面にグリースを付着させることで側面からのエッチング液の浸透が抑制され、空洞１４０内部にエッチング液が確実に充填される。なお、ここではグリースを例示しているが、側面からのエッチング液の浸透を抑制できるものであれば、グリースに限らず、他の物質を用いることが可能である。

実施例１７により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは実施例１７より高く、かつ剥離までの時間がより短くなった。

（実施例１８）
半導体結晶層として厚み４００ｎｍのＧｅ結晶層を用いたこと以外は、実施例１１と同様にして、複合基板を製造した。実施例１８により作成されたＧｅ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、かつ剥離までの時間は「短」であった。

（実施例１９）
半導体結晶層として厚み１０ｎｍのＧａＡｓ結晶層を用いたこと以外は、実施例１１と同様にして、複合基板を製造した。実施例１９により作成されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、かつ剥離までの時間は「短」であった。

（実施例２０）
圧着時の荷重を８４４８Ｎ（圧力：１．０４ＭＰａ）とした以外は、実施例１１と同様にして、複合基板を製造した。実施例２０により作製されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、剥離までの時間は「短」であった。

（実施例２１）
圧着時の荷重を２３６Ｎ（圧力：２９．１ｋＰａ）とした以外は、実施例１１と同様にして、複合基板を製造した。実施例２１により作製されたＧａＡｓ結晶層（半導体結晶層１０６）の歩留まりは「高」であり、剥離までの時間は「短」であった。

（実施例２２）
実施例８おけるＡｌＡｓ層の厚さを７ｎｍとした場合の複合基板を、転写先基板１２０をシリコン基板とした場合とパイレックス（登録商標）ガラスとした場合の２通りについて作成した。各々の複合基板について、転写前後のＧａＡｓ結晶層（半導体結晶層１０６）をＸ線回折により評価したところ、転写先基板１２０がパイレックス（登録商標）ガラスの場合、転写前の格子面間隔ｄが５．６５２８６Åであり、転写後のｄが５．６５２８３Åであったのに対し、転写先基板１２０がシリコン基板である場合、転写前の格子面間隔ｄが５．６５２８６Åであり、転写後のｄが５．６５２５９Åであった。転写先基板１２０がパイレックス（登録商標）ガラスである場合、転写の前後で格子面間隔の変化はほとんど見られないが、転写先基板１２０がシリコン基板である場合、ＧａＡｓ結晶層（半導体結晶層１０６）の厚み方向格子定数が転写後に小さくなり、面方向に引張歪が生じていることがわかる。このような格子定数の相違（面方向の歪の有無）は基板の硬さに起因するものと推察され、シリコンのような硬い基板の利用と貼り合わせの際の荷重の大きさの制御によって、ＧａＡｓ結晶層（半導体結晶層１０６）の歪を制御することが可能になると思われる。当該歪制御の手法により、本実施例の複合基板の歪トランジスタ等への応用が期待できると考えられる。

１０２…半導体結晶層形成基板、１０４…犠牲層、１０６…半導体結晶層、１０８…分割体、１１０…溝、１１２…第１表面、１２０…転写先基板、１２２…第２表面、１３０…イオンビーム生成器、１４０…空洞、１４２…エッチング液、１６０…接着層。

Claims (18)

1. 半導体結晶層を備えた複合基板の製造方法であって、
   半導体結晶層形成基板の上方に犠牲層および前記半導体結晶層を、前記犠牲層、前記半導体結晶層の順に形成するステップと、
   前記犠牲層の一部が露出するように前記半導体結晶層をエッチングし、前記半導体結晶層を複数の分割体に分割するステップと、
   前記半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または前記転写先基板に形成された層の表面である第２表面とを向かい合わせ、前記第１表面と前記第２表面とが接するように前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、
   前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体結晶層形成基板とを分離するステップと、
   を有する複合基板の製造方法。
2. 半導体結晶層を備えた複合基板の製造方法であって、
   半導体結晶層形成基板の上方に、Ａｌ_ｘＧａ_１−ｘＡｓ（０．９≦ｘ≦１）からなる犠牲層を５ｎｍ以上１００ｎｍ以下の厚さで形成し、さらに前記半導体結晶層を形成するステップと、
   前記犠牲層の一部が露出するように前記半導体結晶層をエッチングし、前記半導体結晶層を複数の分割体に分割するステップと、
   前記半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または前記転写先基板に形成された層の表面である第２表面と、を向かい合わせ、前記第１表面と前記第２表面とが接するように前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、
   前記犠牲層を、ＨＣｌ水溶液をエッチャントとするエッチングにより除去し、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体結晶層形成基板とを分離するステップと、
   を有する複合基板の製造方法。
3. 半導体結晶層を備えた複合基板の製造方法であって、
   半導体結晶層形成基板の上方に、Ａｌ_ｘＧａ_１−ｘＡｓ（０．９≦ｘ≦１）からなる犠牲層を形成し、さらに前記半導体結晶層を形成するステップと、
   前記犠牲層の一部が露出するように前記半導体結晶層をエッチングし、前記半導体結晶層を複数の分割体に分割するステップと、
   前記半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または前記転写先基板に形成された層の表面である第２表面と、を向かい合わせ、前記第１表面と前記第２表面とが接するように前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、
   前記犠牲層を、５質量％以上２５質量％以下の濃度のＨＣｌ水溶液をエッチャントとするエッチングにより除去し、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体結晶層形成基板とを分離するステップと、
   を有する複合基板の製造方法。
4. 半導体結晶層を備えた複合基板の製造方法であって、
   半導体結晶層形成基板の上方に犠牲層および前記半導体結晶層を、前記犠牲層、前記半導体結晶層の順に形成するステップと、
   前記犠牲層の一部が露出するように前記半導体結晶層をエッチングし、前記半導体結晶層を複数の分割体に分割するステップと、
   前記半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または前記転写先基板に形成された層の表面である第２表面と、を向かい合わせ、前記第１表面と前記第２表面とが接するように前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、
   前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体結晶層形成基板とを分離するステップと、
   を有し、
   前記複数の分割体のうち１以上の分割体の平面形状が、前記分割体の平面形状の外形を示す辺縁の各点から前記点における法線方向へ等速度に縮小し消滅すると仮定した場合に、縮小し消滅する直前の図形が単一の点ではなく、単一の線、複数の線または複数の点となる平面形状である
   複合基板の製造方法。
5. 前記分割体の平面形状が、平行な２本の線分と、当該２本の線分のそれぞれの端点の間を結ぶ２本の線とで囲まれた平面形状であり、前記端点の間を結ぶ前記線が、直線、曲線または折れ線である
   請求項４に記載の複合基板の製造方法。
6. 前記分割体の平面形状が、長方形状である
   請求項５に記載の複合基板の製造方法。
7. 前記貼り合わせるステップの後に、前記半導体結晶層形成基板および前記転写先基板を、０．０１ＭＰａ〜１ＧＰａの圧力範囲で圧着するステップ、
   をさらに有する請求項１から請求項６の何れか一項に記載の複合基板の製造方法。
8. 半導体結晶層を備えた複合基板の製造方法であって、
   半導体結晶層形成基板の上方に犠牲層および前記半導体結晶層を、前記犠牲層、前記半導体結晶層の順に形成するステップと、
   前記犠牲層の一部が露出するように前記半導体結晶層をエッチングし、前記半導体結晶層を複数の分割体に分割するステップと、
   前記半導体結晶層形成基板に形成された層の表面である第１表面と、無機物からなる転写先基板または前記転写先基板に形成された層の表面である第２表面と、を向かい合わせ、前記第１表面と前記第２表面とが接するように前記半導体結晶層形成基板と前記転写先基板とを０．０１ＭＰａ〜１ＧＰａの圧力範囲で圧着するステップと、
   前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体結晶層形成基板とを分離するステップと、
   を有する複合基板の製造方法。
9. 前記犠牲層および前記半導体結晶層を形成するステップの後、前記分割するステップの前に、前記半導体結晶層の上方に、無機物からなる接着層を形成するステップをさらに有し、
   前記分割するステップにおいて、前記犠牲層の一部が露出するように前記接着層および前記半導体結晶層をエッチングし、前記接着層および前記半導体結晶層を複数の分割体に分割する
   請求項１から請求項８の何れか一項に記載の複合基板の製造方法。
10. 前記分割するステップの後、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップの前に、前記第１表面および前記第２表面から選択された１以上の表面に、前記第１表面と前記第２表面との接合界面における接着性を強化する接着性強化処理を施すステップ、をさらに有する
    請求項１から請求項９の何れか一項に記載の複合基板の製造方法。
11. 前記転写先基板と前記半導体結晶層形成基板とを分離するステップにおける前記犠牲層のエッチングは、前記半導体結晶層形成基板および前記転写先基板の全部または一部をエッチング液に浸漬して行う、
    請求項１から請求項１０の何れか一項に記載の複合基板の製造方法。
12. 前記転写先基板と前記半導体結晶層形成基板とを貼り合わせることまたは圧着することで、隣接する前記分割体の間に形成された溝部の内壁と前記転写先基板の表面とで空洞が形成され、
    前記転写先基板と前記半導体結晶層形成基板とを分離するステップにおける前記犠牲層のエッチングは、前記空洞の一端にエッチング液を滴下して開始する
    請求項１から請求項１０の何れか一項に記載の複合基板の製造方法。
13. 前記空洞の内部が前記エッチング液で満たされた後、前記転写先基板および前記半導体結晶層形成基板の全体を、前記エッチング液に浸漬してエッチングを進行する
    請求項１２に記載の複合基板の製造方法。
14. 前記空洞の一端に前記エッチング液を供給し続けてエッチングを進行する
    請求項１２に記載の複合基板の製造方法。
15. 前記エッチングの進行途中において、前記空洞の内部の一部または全部を乾燥するステップを１回以上有する
    請求項１４に記載の複合基板の製造方法。
16. 転写先基板と、前記転写先基板上に転写法により形成された半導体結晶層とを有する複合基板であって、
    前記半導体結晶層が、複数の分割体を有し、
    前記複数の分割体のうち１以上の分割体の平面形状が、前記分割体の平面形状の外形を示す辺縁の各点から前記点における法線方向へ等速度に縮小し消滅すると仮定した場合に、縮小し消滅する直前の図形が単一の点ではなく、単一の線、複数の線または複数の点となる平面形状である
    複合基板。
17. 転写先基板と、前記転写先基板上に転写法により形成された半導体結晶層とを有する複合基板であって、
    前記半導体結晶層が、複数の分割体を有し、
    前記複数の分割体のうち１以上の分割体が、圧縮歪みまたは引張歪みを有する
    複合基板。
18. 前記分割体の平面形状が、長方形状である
    請求項１６または請求項１７に記載の複合基板。