JP2014003105A - 複合基板の製造方法および複合基板 - Google Patents

Abstract

【課題】半導体結晶層を転写により異種基板上に形成する場合に、半導体結晶層の内部応力を任意に制御する。
【解決手段】半導体結晶層を有する第１基板に形成された層の表面であって第２基板または第２基板に形成された層に接することとなる第１表面と、第２基板または第２基板に形成された層の表面であって第１表面に接することとなる第２表面と、が向かい合うように、第１基板と第２基板とを貼り合わせるステップと、半導体結晶層を第１基板から剥離し、半導体結晶層を第２基板側に残した状態で、第１基板と第２基板とを分離するステップと、を有し、貼り合わせるステップにおいて、第１基板および第２基板から選択された１以上の基板を加熱または冷却したうえで第１基板と第２基板とを貼り合わせる半導体結晶層を備えた複合基板の製造方法を提供する。
【選択図】図２

Description

本発明は、複合基板の製造方法および複合基板に関する。

ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（以下単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。

単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、結晶成長用基板に形成した半導体結晶層を転写先基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、Ｓｉ基板に転写する技術が開示されている。

S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007. Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)

ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を単一基板上に形成する技術が必要になる。また、ＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。

半導体結晶層を転写により異種基板上に形成する場合であっても、半導体結晶層の性能を高めることは、当該半導体結晶層を活性層とする電子デバイスの性能を高める前提として重要な技術事項である。本発明者らは、半導体結晶層を転写により異種基板上に形成する場合であっても、内部応力を制御することにより、トランジスタの高性能化に寄与し得ることを見出した。

本発明の目的は、半導体結晶層を転写により異種基板上に形成する場合に、半導体結晶層の内部応力を任意に制御することにある。

上記課題を解決するために、本発明の第１の態様においては、半導体結晶層を有する第１基板に形成された層の表面であって第２基板または前記第２基板に形成された層に接することとなる第１表面と、前記第２基板または前記第２基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記第１基板と前記第２基板とを貼り合わせるステップと、前記半導体結晶層を前記第１基板から剥離し、前記半導体結晶層を前記第２基板側に残した状態で、前記第１基板と前記第２基板とを分離するステップと、を有し、前記貼り合わせるステップにおいて、前記第１基板および前記第２基板から選択された１以上の基板を加熱または冷却したうえで前記第１基板と前記第２基板とを貼り合わせる前記半導体結晶層を備えた複合基板の製造方法を提供する。

前記第１基板の熱膨張係数と前記第２基板の熱膨張係数とが異なる場合、前記貼り合わせるステップにおいて、前記第１基板および前記第２基板を共に加熱または冷却することにより、前記第１基板の温度と前記第２基板の温度が同じ状態とし、前記第１基板と前記第２基板とを貼り合わせることができる。前記貼り合わせるステップにおいて、前記第１基板若しくは前記第２基板の一方のみを加熱若しくは冷却し、前記第１基板若しくは前記第２基板の一方を加熱し他方を冷却し、または、前記第１基板および前記第２基板の両方を加熱若しくは冷却することにより、前記第１基板の温度と第２基板の温度が異なる状態とし、前記第１基板と前記第２基板とを貼り合わせてもよい。前記貼り合わせるステップにおいて、前記第１基板および前記第２基板から選択された１以上の基板を、当該基板の面内において縞状の温度分布が発生するように加熱または冷却してもよい。

本発明の第２の態様においては、半導体結晶層を、前記半導体結晶層に応力を与える応力層とともに第１基板上に形成するステップと、前記第１基板に形成された層の表面であって第２基板または前記第２基板に形成された層に接することとなる第１表面と、前記第２基板または前記第２基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記第１基板と前記第２基板とを貼り合わせるステップと、前記半導体結晶層を前記第１基板から剥離し、前記半導体結晶層を前記第２基板側に残した状態で、前記第１基板と前記第２基板とを分離するステップと、を有する前記半導体結晶層を備えた複合基板の製造方法を提供する。

上記した第１および第２の態様において、前記貼り合わせるステップの前に、前記第１表面および前記第２表面から選択された１以上の表面に、前記第１表面と前記第２表面との接合界面における接着性を強化する接着性強化処理を施すステップ、をさらに有してもよい。前記第１基板と前記第２基板とを貼り合わせるステップの後、前記分離するステップの前に、前記第１基板および前記第２基板を、１ＭＰａ〜１ＧＰａの圧力範囲で圧着するステップ、をさらに有してもよい。前記半導体結晶層が、複数の分割体に分割されてもよい。前記貼り合わせるステップの後、前記分離するステップの前に、前記第１基板と前記半導体結晶層との間に位置する層の物性、前記第１基板と前記半導体結晶層との接着性を支配する界面の物性、前記半導体結晶層と前記第２基板との間に位置する層の物性、および、前記半導体結晶層と前記第２基板との接着性を支配する界面の物性、から選択された１以上の物性を変化させるステップをさらに有してもよい。前記貼り合わせるステップの前に、前記半導体結晶層の一部を活性領域とする電子デバイスを前記半導体結晶層に形成するステップをさらに有してもよい。

本発明の第３の態様においては、第２基板と、前記第２基板上に位置し、圧縮歪みまたは引張歪みを有する半導体結晶層と、を有し、前記第２基板の全体または前記半導体結晶層側に位置する部分が、非晶質体、多結晶体、または、前記半導体結晶層の単結晶構造とは格子整合もしくは擬格子整合しない単結晶構造を有する単結晶体である複合基板を提供する。

前記半導体結晶層として、単結晶Ｇｅからなるものを例示することができ、この場合、前記半導体結晶層のＸ線回折法による回折スペクトル半値幅が、４０arcsec以下であるものを挙げることができる。前記半導体結晶層として、単結晶Ｉｎ_ｘＧａ_１−ｘＡｓ（０．３≦ｘ≦１）からなるものを例示することができ、この場合、前記半導体結晶層のＸ線回折法による回折スペクトル半値幅が、２０arcsec以下であるものを挙げることができる。前記半導体結晶層の厚さは、０．１ｎｍ以上１００ｎｍ以下であることが好ましい。前記半導体結晶層の厚さは、０．５ｎｍ以上２０ｎｍ以下であることがさらに好ましい。

実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 主要材料の熱膨張係数の温度依存性を示すグラフである。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。

（実施形態１）
図１〜図４は、実施形態１の複合基板の製造方法を工程順に示した断面図である。本実施形態１の製造方法は、まず、図１に示すように、半導体結晶層形成基板１０２の上に犠牲層１０４および半導体結晶層１０６を、犠牲層１０４、半導体結晶層１０６の順に形成する。

半導体結晶層形成基板１０２は、高品位な半導体結晶層１０６を形成するための基板である。好ましい半導体結晶層形成基板１０２の材料は、半導体結晶層１０６の材料、形成方法等に依存する。一般に、半導体結晶層形成基板１０２は、形成しようとする半導体結晶層１０６と格子整合または擬格子整合する材料からなることが望ましい。たとえば、半導体結晶層１０６としてＧａＡｓ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、ＳｉＣの単結晶基板が選択可能である。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板である場合、半導体結晶層１０６が形成される面方位として（１００）面または（１１１）面が挙げられる。

犠牲層１０４は、半導体結晶層形成基板１０２と半導体結晶層１０６とを分離するための層である。犠牲層１０４がエッチングにより除去されることで、半導体結晶層形成基板１０２と半導体結晶層１０６とが分離する。犠牲層１０４のエッチングに際し、半導体結晶層形成基板１０２および半導体結晶層１０６が残る必要があるため、犠牲層１０４のエッチング速度は、半導体結晶層形成基板１０２および半導体結晶層１０６のエッチング速度より大きい、好ましくは数倍以上大きい必要がある。半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板が、半導体結晶層１０６としてＧａＡｓ層が選択される場合、犠牲層１０４はＡｌＡｓ層が好ましく、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層が選択できる。犠牲層１０４の厚さが大きくなると、半導体結晶層１０６の結晶性が低下する傾向にあるから、犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。犠牲層１０４の厚さは、０．１ｎｍ〜１０μｍの範囲で選択できる。

犠牲層１０４は、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法により形成することができる。エピタキシャル成長法には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。犠牲層１０４をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ_３（アルシン）、ＰＨ_３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで犠牲層１０４の厚さを制御することができる。

半導体結晶層１０６は、後に説明する転写先基板に転写される転写対象層である。半導体結晶層１０６は、半導体デバイスの活性層等に利用される。半導体結晶層１０６が半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、半導体結晶層１０６の結晶性が高品位に実現される一方、半導体結晶層１０６が転写先基板に転写されることで、基板との格子整合等を考慮すること無く、半導体結晶層１０６を任意の基板上に形成することが可能になる。

半導体結晶層１０６として、ＩＩＩ−Ｖ族化合物半導体からなる結晶層、ＩＶ族半導体からなる結晶層もしくはＩＩ−ＶＩ族化合物半導体からなる結晶層、または、これら結晶層を複数積層した積層体が挙げられる。ＩＩＩ−Ｖ族化合物半導体として、Ａｌ_ｕＧａ_ｖＩｎ_{１−ｕ―ｖ}Ｎ_ｍＰ_ｎＡｓ_ｑＳｂ_{１−ｍ−ｎ−ｑ}（０≦ｕ≦１、０≦ｖ≦１、０≦ｍ≦１、０≦ｎ≦１、０≦ｑ≦１）、例えば、ＧａＡｓ、Ｉｎ_ｙＧａ_１−ｙＡｓ（０＜ｙ＜１）、ＩｎＰまたはＧａＳｂが挙げられる。ＩＶ族半導体として、ＧｅまたはＧｅ_ｘＳｉ_１−ｘ（０＜ｘ＜１）が挙げられる。ＩＩ−ＶＩ族化合物半導体として、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅまたはＣｄＴｅ等が挙げられる。ＩＶ族半導体がＧｅ_ｘＳｉ_１−ｘである場合、Ｇｅ_ｘＳｉ_１−ｘのＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅに近い半導体特性を得ることができる。半導体結晶層１０６として、上記の結晶層または積層体を用いることにより、半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。

半導体結晶層１０６の厚さは、０．１ｎｍ〜５００μｍの範囲で適宜選択することができる。半導体結晶層１０６の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。半導体結晶層１０６を１μｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。

半導体結晶層１０６は、エピタキシャル成長法、ＡＬＤ法により形成することができる。エピタキシャル成長法には、ＭＯＣＶＤ法、ＭＢＥ法を利用することができる。半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ_３（アルシン）、ＰＨ_３（ホスフィン）等を用いることができる。半導体結晶層１０６がＩＶ族化合物半導体からなり、ＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ_４（ゲルマン）、ＳｉＨ_４（シラン）またはＳｉ_２Ｈ_６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで半導体結晶層１０６の厚さを制御することができる。

次に、図２に示すように、転写先基板１２０の表面と半導体結晶層形成基板１０２の半導体結晶層１０６の表面とを向かい合わせる。ここで、半導体結晶層形成基板１０２は、半導体結晶層１０６を有する「第１基板」の一例である。転写先基板１２０は、半導体結晶層１０６が転写される先の基板である「第２基板」の一例である。半導体結晶層１０６の表面は、半導体結晶層形成基板１０２に形成された層の表面であって転写先基板１２０または転写先基板１２０に形成された層に接することとなる「第１表面１１２」の一例である。転写先基板１２０の表面は、転写先基板１２０または転写先基板１２０に形成された層の表面であって第１表面１１２に接することとなる「第２表面１２２」の一例である。

転写先基板１２０は、半導体結晶層１０６が転写される先の基板である。転写先基板１２０は、半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。転写先基板１２０は、有機物または無機物の何れからなるものでもよい。転写先基板１２０として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、転写先基板１２０は、セラミックス基板、プラスティック基板等の絶縁体基板、金属等の導電体基板であっても良い。転写先基板１２０にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。

転写先基板１２０が、シリコン基板等、容易には曲がらない硬い基板である場合、転写する半導体結晶層１０６が機械的振動等から保護され、半導体結晶層１０６の結晶品質を高く保つことができる。転写先基板１２０が、プラスチック等、可撓性を有する基板である場合、後に説明する犠牲層１０４のエッチング工程において、可撓性基板を半導体結晶層形成基板１０２から離れる方向に曲げ、エッチング液を速やかに供給し、転写先基板１２０と半導体結晶層形成基板１０２との分離を迅速に行うことができる。

ここで、図２の矢印で示すように、転写先基板１２０のみを加熱する。転写先基板１２０のみを加熱することで、転写先基板１２０の温度を半導体結晶層形成基板１０２の温度より高くした状態、つまり転写先基板１２０の温度と半導体結晶層形成基板１０２の温度とを異ならせた状態にすることができる。転写先基板１２０の加熱により転写先基板１２０が熱膨張するが、このような転写先基板１２０の熱膨張した様子を図２中の白抜き矢印で示す。

なお、この段階で、貼り合わせのとき、転写先基板１２０と半導体結晶層１０６との接着性を強化する接着性強化処理を、転写先基板１２０の表面（第２表面１２２）および半導体結晶層１０６の表面（第１表面１１２）に施してもよい。接着性強化処理は、転写先基板１２０の表面（第２表面１２２）または半導体結晶層１０６の表面（第１表面１１２）の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。接着性強化処理により、転写先基板１２０と半導体結晶層１０６との接着性を強化することができる。接着性強化処理に代えて、転写先基板１２０上に、接着層を予め形成しておいても良い。

次に、図３に示すように、第１表面１１２である半導体結晶層１０６の表面と、第２表面１２２である転写先基板１２０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。図３は、転写先基板１２０と半導体結晶層形成基板１０２を貼り合わせた後、転写先基板１２０が冷却され、転写先基板１２０の温度と半導体結晶層形成基板１０２の温度が室温付近で平衡に達した後の状態を示している。

図２に示す段階では、転写先基板１２０のみが加熱され、半導体結晶層形成基板１０２は加熱されていないので、転写先基板１２０のみが熱膨張した状態にある。このような状態で転写先基板１２０と半導体結晶層形成基板１０２を貼り合わせ、その後室温付近まで冷却されると、転写先基板１２０が冷却により収縮する一方、半導体結晶層形成基板１０２には大きな温度変化は無いので、膨張も収縮も起こらない。この結果、転写先基板１２０の内部には熱収縮による圧縮応力が発生する。このような圧縮応力を図３中の白抜き矢印で示す。

接着性強化処理を行う場合、貼り合わせは室温で行うことができる。貼り合わせに続き、転写先基板１２０および半導体結晶層形成基板１０２に荷重を印加し、転写先基板１２０を半導体結晶層形成基板１０２に圧着することができる。圧着により接着強度を向上させることができる。圧着時または圧着後に熱処理を行ってもよい。熱処理温度として５０〜６００℃が好ましく、さらに好ましくは１００℃〜４００℃がよい。荷重は、１ＭＰａ〜１ＧＰａの範囲で適宜選択できる。なお、接着層を用いて転写先基板１２０と半導体結晶層形成基板１０２を接着する場合、圧着は必要ない。

次に、半導体結晶層形成基板１０２および転写先基板１２０の全部または一部（好ましくは全部）をエッチング液に浸漬して犠牲層１０４をエッチングする。犠牲層１０４のエッチングにより、図４に示すように、半導体結晶層１０６を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とを分離する。その結果、半導体結晶層１０６が転写先基板１２０に転写され、転写先基板１２０上に半導体結晶層１０６を有する複合基板が製造される。

転写先基板１２０と半導体結晶層形成基板１０２が分離すると、転写先基板１２０は、半導体結晶層形成基板１０２の束縛から開放されるので、内部の圧縮応力に応じて収縮する。その結果、転写先基板１２０に付着された半導体結晶層１０６は、転写先基板１２０の収縮による圧縮応力をうける。つまり、転写先基板１２０に転写された半導体結晶層１０６は、圧縮歪みを有することとなる。

このような半導体結晶層１０６の圧縮歪みは、転写先基板１２０と半導体結晶層形成基板１０２との貼り合わせ前における温度差により制御することが可能である。図５は主要な材料における熱膨張係数の温度依存性を示すグラフである。半導体結晶層形成基板１０２と転写先基板１２０の材料とサイズが決まれば、温度差から熱膨張量が計算でき、温度差により半導体結晶層１０６の歪み量を制御できる。これにより、半導体結晶層１０６を利用した高性能な電子デバイスの開発を可能にすることができる。

なお、転写先基板１２０（全体または半導体結晶層１０６側に位置する部分）は、非晶質体、多結晶体、または、半導体結晶層１０６の単結晶構造とは格子整合もしくは擬格子整合しない単結晶構造を有する単結晶体とすることができる。半導体結晶層１０６は貼り合わせにより転写先基板１２０上に形成されるので、転写先基板１２０は、半導体結晶層１０６と格子整合または擬格子整合する材料である必要はなく、材料選択の幅を広げることができる。

犠牲層１０４は、選択的にエッチングすることができる。ここで「選択的にエッチングする」とは、犠牲層１０４と同様にエッチング液に晒される他の部材、たとえば半導体結晶層１０６も犠牲層１０４と同様にエッチングされるものの、犠牲層１０４のエッチング速度が他の部材のエッチング速度より高くなるようエッチング液の材料その他の条件を選択し、実質的に犠牲層１０４だけを「選択的に」エッチングすることをいう。犠牲層１０４がＡｌＡｓ層である場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液または水を例示することができる。エッチング中の温度は、１０〜９０℃の範囲で制御することが好ましい。エッチング時間は、１分〜２００時間の範囲で適宜制御することができる。エッチング液に超音波を印加しつつ犠牲層１０４をエッチングすることができる。超音波の印加により、エッチング速度を増すことができる。また、エッチング処理中に紫外線を照射したり、エッチング液を撹拌したりしてもよい。

上記した実施形態１では、半導体結晶層形成基板１０２（第１基板）には何の操作も加えず、転写先基板１２０（第２基板）を加熱する例を示したが、転写先基板１２０に何の操作も加えず、半導体結晶層形成基板１０２を冷却してもよい。この場合も同様な温度差を得ることができる。また、加熱と冷却を入れ替えても良い。この場合、半導体結晶層形成基板１０２と転写先基板１２０の温度の高低が逆転し、圧縮応力（圧縮歪み）を引張応力（引張歪み）に変えることができる。また、一方を加熱、他方を冷却してもよい。また、両方を加熱するが、一方を他方より高温になるように調整して加熱してもよく、両方を冷却して、一方を他方より低温になるように調整して冷却してもよい。要するに、半導体結晶層形成基板１０２と転写先基板１２０との間に温度差を生ずる限り、どのような態様の加熱および冷却も許容される。

また、半導体結晶層形成基板１０２と転写先基板１２０は、必ずしも温度差を生じる必要はない。半導体結晶層形成基板１０２と転写先基板１２０の材料が異なる場合、図５にも示すように、同温度であっても熱膨張係数が異なるので、両基板を高温または低温状態にして貼り合わせ、室温に戻した状態では、両基板の熱膨張係数差に応じた圧縮または引張の応力を残留させることができる。このような残留応力を利用することで、実施形態１と同様に半導体結晶層１０６に歪みを発生させ歪み量を制御することができる。

すなわち、半導体結晶層形成基板１０２と転写先基板１２０の何れを加熱するか、冷却するか、一方のみを、または、両方を加熱するか冷却するか、半導体結晶層形成基板１０２と転写先基板１２０を貼り合わせる際の熱膨張量と張り合わせた後室温に戻った状態での熱膨張量に両基板間で差を生じる限り、どのような熱操作の態様を採用するかは任意である。

（実施形態２）
図６から図８は、実施形態２の複合基板の製造方法を工程順に示した断面図である。本実施形態２では、貼り合わせ前の加熱または冷却を基板全面に渡って均一に行うのではなく、意図的に温度分布を発生させる例を説明する。なお、本実施形態２の製造方法は、温度分布が発生するように加熱する以外は実施形態１と同様である。よって実施形態１と相違する点についてのみ説明し、重複する説明は省略する。また、実施形態２では、転写先基板１２０のみを加熱する例を説明するが、上記した他の熱操作態様を採用することもできる。。

図６に示すように、半導体結晶層形成基板１０２と転写先基板１２０を貼り合わせる際に、意図的に温度分布が発生するよう転写先基板１２０を加熱する。図６は断面を示すが、紙面に向かって深さ方向では同じ断面となるような加熱態様を採用する。たとえば、直管のハロゲンランプヒータのような直線熱源を、半導体結晶層形成基板１０２に対向して複数本配置する。複数本の直線熱源は適度に離して配置し、直線熱源の直下では多くの赤外線が照射され、直線熱源の間の中間地点下では赤外線の照射量が少なくなるように配置する。このような配置により、半導体結晶層形成基板１０２の温度分布は、直線熱源の直下で高温、直線熱源の間で低温となる縞状の温度分布となる。半導体結晶層形成基板１０２は、温度分布を反映して熱膨張し、高温部で多く低温部で少ない膨張量となる。なお、熱膨張の様子は白抜き矢印で示す。

図７に示すように、半導体結晶層形成基板１０２と転写先基板１２０を貼り合わせる。分布的に熱膨張していた転写先基板１２０が室温に戻ると、熱収縮による圧縮応力が発生する。圧縮応力は温度分布を反映したものとなり、高温部であった箇所の圧縮応力が大きくなる。なお、圧縮応力の様子は図中白抜き矢印で示す。

図８に示すように、犠牲層１０４を除去し、半導体結晶層形成基板１０２を分離すると、転写先基板１２０の圧縮応力が開放され、当該応力に応じた転写先基板１２０の伸縮が発生する。なお、応力は、縞状の温度分布を反映したものであるため、転写先基板１２０の伸縮も縞状に発生する。そして、転写先基板１２０の伸縮は、半導体結晶層１０６に歪みを与えることとなり、半導体結晶層１０６は、Ａ領域において圧縮応力に基づく圧縮歪みを受け、Ｂ領域においては引張応力に基づく引張歪みを受ける。

実施形態２における半導体結晶層１０６の圧縮歪みおよび引張歪みは、歪みの方向が一方向（一軸性）であり、電界効果トランジスタのキャリア移動が主に一軸性であることを考慮すれば、電界効果トランジスタへの適用に適したものと言える。実施形態２の製造方法によれば、半導体結晶層１０６を貼り合わせで形成するとともに、高性能な電界効果トランジスタに適用可能な半導体結晶層１０６を形成することができる。

（実施形態３）
図９から図１２は、実施形態３の複合基板の製造方法を工程順に示した断面図である。実施形態３では、半導体結晶層１０６に応力を与える応力層１８０を用いる例を説明する。まず、図９に示すように、半導体結晶層形成基板１０２に、犠牲層１０４、半導体結晶層１０６を形成し、半導体結晶層１０６上に、応力層１８０を形成する。応力層１８０は、半導体結晶層１０６に応力を与える層であり、シリコン窒化物、シリコン酸窒化物、シリコン酸化物等が挙げられる。応力層１８０は、たとえばプラズマＣＶＤ法により形成することができる。図９では、応力層１８０はたとえば圧縮応力を発生している。

次に、図１０に示すように、応力層１８０の表面と転写先基板１２０の表面とを向かい合わせ、図１１に示すように、半導体結晶層形成基板１０２と転写先基板１２０とを貼り合わせる。その後、図１２に示すように、犠牲層１０４を除去し、半導体結晶層形成基板１０２を分離する。

半導体結晶層形成基板１０２の分離により、半導体結晶層１０６が可動となり、応力層１８０の影響を受けて、半導体結晶層１０６に圧縮応力が加えられ、半導体結晶層１０６が圧縮歪みを有するようになる。

実施形態３の製造方法によれば、貼り合わせのプロセスにおいて昇温および降温の過程を経ることなく、歪みを有する半導体結晶層１０６を貼り合わせにより形成することができる。貼り合わせにより半導体結晶層１０６が転写された後の複合基板において、応力層１８０は、転写先基板１２０と半導体結晶層１０６との間に配置されており、応力層１８０が良好な絶縁体である場合、応力層１８０は、たとえば半導体結晶層１０６に形成した電界効果トランジスタのバックゲート絶縁層として機能させることができる。

なお、上記した実施形態１〜３では、半導体結晶層形成基板１０２を第１基板、転写先基板１２０を第２基板とし、半導体結晶層１０６を半導体結晶層形成基板１０２から転写先基板１２０に転写する例を説明したが、半導体結晶層１０６が転写された転写先基板１２０を第１基板とし、さらに他の転写先基板を第２基板として、半導体結晶層１０６を転写先基板１２０からさらに他の転写先基板に転写することもできる。この場合、半導体結晶層１０６を有する第１基板と半導体結晶層１０６との間に位置する層の物性、第１基板と半導体結晶層１０６との接着性を支配する界面の物性、半導体結晶層１０６と転写先基板である第２基板との間に位置する層の物性、および、半導体結晶層１０６と第２基板との接着性を支配する界面の物性、から選択された１以上の物性を変化させることができる。界面または層の物性を制御することにより、接着または脱着に応じて半導体結晶層１０６と基板との接着強度を制御することができる。界面の物性変化の具体例として、界面へのイオン注入、水素ガス処理等が挙げられる。層の物性変化の具体例として、層が有機物である場合の膨潤、熱硬化または光硬化、層が無機物である場合の相変化によるエッチング耐性の制御等が挙げられる。

また、半導体結晶層１０６と転写先基板１２０との間には、適宜接着層を形成してもよい。接着層は有機物または無機物の何れでもよい。有機物の接着層として、ポリイミド膜またはレジスト膜を例示することができる。この場合、接着層はスピンコート法等の塗布法により形成することができる。無機物の接着層として、Ａｌ_２Ｏ_３、ＡｌＮ、Ｔａ_２Ｏ_５、ＺｒＯ_２、ＨｆＯ_２、ＳｉＯ_ｘ（例えばＳｉＯ_２）、ＳｉＮ_ｘ（例えばＳｉ_３Ｎ_４）およびＳｉＯ_ｘＮ_ｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層を例示することができる。この場合、接着層は、ＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法により形成することができる。接着層の厚さは、０．１ｎｍ〜１００μｍの範囲とすることができる。

また、半導体結晶層１０６は、複数の分割体に分割することができる。この場合、各分割体は、分割されたことにより応力を発生する場合があり、このような応力を利用することもできる。また、半導体結晶層１０６を分割体に分割する場合、応力層１８０は、各分割体の上層にのみ形成することができる。

また、半導体結晶層形成基板１０２上に犠牲層１０４および半導体結晶層１０６を形成した後、半導体結晶層形成基板１０２と転写先基板１２０とを貼り合わせる前に、半導体結晶層１０６の一部を活性領域とする電子デバイスを、半導体結晶層１０６に形成してもよい。この場合、半導体結晶層１０６は、そこに電子デバイスを有した状態で転写されることとなる。半導体結晶層１０６は、転写の度に表裏が逆転するので、当該方法を用いれば、半導体結晶層１０６の表裏両面に電子デバイスを作成することができる。

上記した実施形態では、主に製造方法について説明したが、本発明は、上記製造方法により製造された複合基板としても把握できる。すなわち、本発明は、転写先基板１２０（第２基板）と、転写先基板１２０上に位置し、圧縮歪みまたは引張歪みを有する半導体結晶層１０６と、を有し、転写先基板１２０の全体または半導体結晶層１０６側に位置する部分が、非晶質体、多結晶体、または、半導体結晶層１０６の単結晶構造とは格子整合もしくは擬格子整合しない単結晶構造を有する単結晶体である複合基板として把握できる。半導体結晶層１０６が単結晶Ｇｅ層である場合、単結晶Ｇｅ層のＸ線回折法による回折スペクトル半値幅は、４０arcsec以下であることを特徴とするものであってもよい。半導体結晶層１０６が単結晶Ｉｎ_ｘＧａ_１−ｘＡｓ（０．３≦ｘ≦１）である場合、半導体結晶層１０６のＸ線回折法による回折スペクトル半値幅が、２０arcsec以下であることを特徴とするものであってもよい。半導体結晶層１０６の厚さは、５ｎｍ以上１００ｎｍ以下であることが好ましい。半導体結晶層１０６の厚さは、５ｎｍ以上２０ｎｍ以下であることがさらに好ましい。そして、半導体結晶層１０６には、半導体結晶層１０６の一部を活性領域とする電子デバイスが形成されていてもよい。電子デバイスとしてホール素子を例示することができる。

上記した実施の形態では、半導体結晶層１０６が最終的に転写される基板について特に言及していないが、当該基板をシリコンウェハ等の半導体基板、ＳＯＩ基板または絶縁体基板上に半導体層が形成されたものとし、当該半導体基板、ＳＯＩ層または半導体層に予めトランジスタ等電子デバイスが形成されていてもよい。つまり、すでに電子デバイスが形成された基板上に、上記した方法を用いて半導体結晶層１０６を転写により形成できる。これにより、材料組成等が大きく異なる半導体デバイスをモノリシックに形成することができるようになる。特に、半導体結晶層１０６に電子デバイスを予め形成した後に、前記したような予め電子デバイスが形成された基板上に転写により半導体結晶層１０６を形成すると、製造プロセスが大きく異なる異種材料からなる電子デバイスを容易にモノリシックに形成することができるようになる。

１０２…半導体結晶層形成基板、１０４…犠牲層、１０６…半導体結晶層、１１２…第１表面、１２０…転写先基板、１２２…第２表面、１８０…応力層。

Claims (12)

1. 半導体結晶層を有する第１基板に形成された層の表面であって第２基板または前記第２基板に形成された層に接することとなる第１表面と、前記第２基板または前記第２基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記第１基板と前記第２基板とを貼り合わせるステップと、
   前記半導体結晶層を前記第１基板から剥離し、前記半導体結晶層を前記第２基板側に残した状態で、前記第１基板と前記第２基板とを分離するステップと、を有し、
   前記貼り合わせるステップにおいて、前記第１基板および前記第２基板から選択された１以上の基板を加熱または冷却したうえで前記第１基板と前記第２基板とを貼り合わせる
   前記半導体結晶層を備えた複合基板の製造方法。
2. 前記第１基板の熱膨張係数と前記第２基板の熱膨張係数とが異なり、
   前記貼り合わせるステップにおいて、前記第１基板および前記第２基板を共に加熱または冷却することにより、前記第１基板の温度と前記第２基板の温度が同じ状態とし、前記第１基板と前記第２基板とを貼り合わせる
   請求項１に記載の製造方法。
3. 前記貼り合わせるステップにおいて、前記第１基板若しくは前記第２基板の一方のみを加熱若しくは冷却し、前記第１基板若しくは前記第２基板の一方を加熱し他方を冷却し、または、前記第１基板および前記第２基板の両方を加熱若しくは冷却することにより、前記第１基板の温度と第２基板の温度が異なる状態とし、前記第１基板と前記第２基板とを貼り合わせる
   請求項１に記載の製造方法。
4. 前記貼り合わせるステップにおいて、前記第１基板および前記第２基板から選択された１以上の基板を、当該基板の面内において縞状の温度分布が発生するように加熱または冷却する
   請求項１から請求項３の何れか一項に記載の製造方法。
5. 半導体結晶層を、前記半導体結晶層に応力を与える応力層とともに第１基板上に形成するステップと、
   前記第１基板に形成された層の表面であって第２基板または前記第２基板に形成された層に接することとなる第１表面と、前記第２基板または前記第２基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記第１基板と前記第２基板とを貼り合わせるステップと、
   前記半導体結晶層を前記第１基板から剥離し、前記半導体結晶層を前記第２基板側に残した状態で、前記第１基板と前記第２基板とを分離するステップと、
   を有する前記半導体結晶層を備えた複合基板の製造方法。
6. 前記貼り合わせるステップの前に、前記第１表面および前記第２表面から選択された１以上の表面に、前記第１表面と前記第２表面との接合界面における接着性を強化する接着性強化処理を施すステップ、をさらに有する
   請求項１から請求項５の何れか一項に記載の製造方法。
7. 前記第１基板と前記第２基板とを貼り合わせるステップの後、前記分離するステップの前に、前記第１基板および前記第２基板を、１ＭＰａ〜１ＧＰａの圧力範囲で圧着するステップ、をさらに有する
   請求項６に記載の製造方法。
8. 前記半導体結晶層が、複数の分割体に分割されている
   請求項１から請求項７の何れか一項に記載の製造方法。
9. 前記貼り合わせるステップの後、前記分離するステップの前に、
   前記第１基板と前記半導体結晶層との間に位置する層の物性、
   前記第１基板と前記半導体結晶層との接着性を支配する界面の物性、
   前記半導体結晶層と前記第２基板との間に位置する層の物性、および、
   前記半導体結晶層と前記第２基板との接着性を支配する界面の物性、から選択された１以上の物性を変化させるステップをさらに有する
   請求項１から請求項８の何れか一項に記載の製造方法。
10. 前記貼り合わせるステップの前に、前記半導体結晶層の一部を活性領域とする電子デバイスを前記半導体結晶層に形成するステップをさらに有する
    請求項１から請求項９の何れか一項に記載の製造方法。
11. 第２基板と、前記第２基板上に位置し、圧縮歪みまたは引張歪みを有する半導体結晶層と、を有し、
    前記第２基板の全体または前記半導体結晶層側に位置する部分が、非晶質体、多結晶体、または、前記半導体結晶層の単結晶構造とは格子整合もしくは擬格子整合しない単結晶構造を有する単結晶体である
    複合基板。
12. 前記半導体結晶層の厚さが、５ｎｍ以上１００ｎｍ以下である
    請求項１１に記載の複合基板。

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