JP7363193B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は半導体素子の製造方法に関するものである。
ＩＩＩ－Ｖ族半導体などの化合物半導体と、導波路を含むシリコンウェハとを接合することで、半導体素子を形成する技術が知られている（例えば特許文献１）。シリコンウェハは例えば１０インチ以上など大口径化が可能であるのに対し、化合物半導体の大口径化は困難である。シリコンウェハを大口径化し、かつ化合物半導体の消費量を低減するため、化合物半導体のウェハを切断して小片を形成し、小片をシリコンウェハに接合する。
特開２０１５－１６４１４８号公報
しかし小片とシリコンウェハとの接合界面に応力がかかり、接合強度が低下することがある。そこで接合強度の向上が可能な半導体素子の製造方法を提供することを目的とする。
本発明に係る半導体素子の製造方法は、ＳＯＩ基板に、ＩＩＩ－Ｖ族化合物半導体で形成され、基板および第１半導体層を含むチップを接合する工程と、前記接合後のチップから前記基板および前記第１半導体層を除去する工程と、を有し、前記第１半導体層は引張歪みを有し、前記接合する工程において前記ＳＯＩ基板および前記チップを第１の温度まで加熱し、前記接合する工程の後、前記ＳＯＩ基板および前記チップを前記第１の温度より低い第２の温度まで冷却するものである。
本発明に係る半導体素子は、ＳＯＩ基板と、前記ＳＯＩ基板に接合されたチップと、を具備し、前記チップはＩＩＩ－Ｖ族半導体で形成され、引張歪みを有する半導体層を含むものである。
上記発明によれば、接合強度の向上が可能である。
図１（ａ）は実施例１に係る半導体素子を例示する斜視図であり、図１（ｂ）は半導体素子を例示する断面図である。 図２（ａ）は半導体素子の製造方法を例示する断面図であり、図２（ｂ）は半導体素子の製造方法を例示する平面図である。 図３は活性層を例示する断面図である。 図４は超格子層を例示する断面図である。 図５（ａ）は半導体素子の製造方法を例示する斜視図であり、図５（ｂ）および図５（ｃ）は半導体素子の製造方法を例示する断面図である。 図６（ａ）は半導体素子の製造方法を例示する斜視図であり、図６（ｂ）は半導体素子の製造方法を例示する断面図である。 図７（ａ）は半導体素子の製造方法を例示する斜視図であり、図７（ｂ）は半導体素子の製造方法を例示する断面図である。
[本願発明の実施形態の説明]
最初に本願発明の実施形態の内容を列記して説明する。
本願発明の一形態は、（１）ＳＯＩ基板に、ＩＩＩ－Ｖ族化合物半導体で形成され、基板および第１半導体層を含むチップを接合する工程と、前記接合後のチップから前記基板および前記第１半導体層を除去する工程と、を有し、前記第１半導体層は引張歪みを有し、前記接合する工程において前記ＳＯＩ基板および前記チップを第１の温度まで加熱し、前記接合する工程の後、前記ＳＯＩ基板および前記チップを前記第１の温度より低い第２の温度まで冷却する半導体素子の製造方法である。温度変化によってチップをＳＯＩ基板から剥がそうとする方向の応力が作用する。第１半導体層の引張歪みに起因する応力は、温度変化により生じる応力を補償する。このためチップのＳＯＩ基板への接合強度が向上する。
（２）前記チップは活性層と第２半導体層とを有し、前記活性層は圧縮歪みを有し、前記第２半導体層は引張歪みを有し、前記基板および前記第１半導体層を除去する工程において、前記活性層および前記第２半導体層は残存するとしてもよい。活性層が圧縮歪みを有することで、半導体素子の光学特性が改善する。第２半導体層の引張歪みが活性層の圧縮歪みを補償する。このためチップに残留する歪が小さくなり、応力が低減される。
（３）前記チップの前記基板はインジウムリンを含んでもよい。インジウムリンの熱膨張係数はシリコンの熱膨張係数より大きいため、温度変化によって応力が発生する。第１半導体層の引張歪みに起因する応力が温度変化により生じる応力を補償することで、チップのＳＯＩ基板への接合強度が向上する。
（４）前記基板の厚さは１００μｍ以上でもよい。基板が厚いと温度変化に起因して大きな応力が発生する。第１半導体層の引張歪みに起因する応力が温度変化による応力を補償することで、チップのＳＯＩ基板への接合強度が向上する。
（５）前記第１の温度は１００℃以上であり、前記第２の温度は５０℃以下でもよい。温度変化によって応力が発生する。第１半導体層の引張歪みに起因する応力が温度変化により生じる応力を補償することで、チップのＳＯＩ基板への接合強度が向上する。
（６）前記基板および前記第１半導体層を除去する工程は前記基板をエッチングする工程を含み、前記第１半導体層はエッチングストップ層でもよい。エッチングストップ層でエッチングが停止するため、チップの他の層へのエッチングが抑制される。
（７）ＳＯＩ基板と、前記ＳＯＩ基板に接合されたチップと、を具備し、前記チップはＩＩＩ－Ｖ族半導体で形成され、引張歪みを有する半導体層を含む半導体素子である。
（８）前記チップは活性層を含み、前記活性層は圧縮歪みを有してもよい。引張歪みが活性層の圧縮歪みを補償するためチップに残留する歪みが小さくなり、応力が低減される。
（９）前記活性層の厚さと歪みとの積と、前記半導体層の厚さと歪みとの積との合計は－０．５％・ｎｍ以上、０．５％・ｎｍ以下でもよい。チップに残留する歪みが小さいため、応力が低減される。
（１０）前記半導体層は、前記チップのうち前記ＳＯＩ基板との接合界面を形成する超格子層、および前記チップの表面を形成するコンタクト層の少なくとも一方でもよい。引張歪みが活性層の圧縮歪みを補償するためチップに残留する歪みが小さくなり、応力が低減される。
［本願発明の実施形態の詳細］
本願発明の実施形態に係る半導体素子およびその製造方法の具体例を、以下に図面を参照しつつ説明する。なお、本発明はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
（半導体素子）
図１（ａ）は実施例１に係る半導体素子１００を例示する斜視図である。図１（ｂ）は半導体素子１００を例示する断面図であり、図１（ａ）の線Ａ－Ａに沿った断面を図示する。図１（ａ）および図１（ｂ）に示すように、半導体素子１００は、基板１０および小片２０（チップ）を有するハイブリッド半導体素子である。
基板１０は、Ｚ軸方向に順に積層されたシリコン（Ｓｉ）基板１２、ＳｉＯ２層１４およびＳｉ層１６を含むシリコン・オン・インシュレータ（ＳＯＩ：Silicon on Insulator）基板である。Ｓｉ基板１２の厚さは例えば５５０μｍであり、ＳｉＯ２層１４の厚さは例えば３μｍ以上４μｍ以下であり、Ｓｉ層１６の厚さは例えば０．２μｍ以上０．５μｍである。Ｘ軸方向の長さは例えば４ｍｍである。
Ｓｉ層１６には壁１７、導波路メサ１１、溝１３およびテラス１５が設けられている。導波路メサ１１はＹ軸方向に延伸する。２つの溝１３は導波路メサ１１のＸ軸方向における両側に設けられ、Ｙ軸方向に延伸する。２つのテラス１５は、導波路メサ１１および２つの溝１３をＸ軸方向から挟む。図１（ａ）に示すように、壁１７は溝１３をＸ軸方向に横断し、壁１７の一端は導波路メサ１１に接続し、他端はテラス１５に接続する。溝１３の幅は例えば３μｍであり、壁１７の厚さは例えば１μｍである。導波路メサ１１の高さは、テラス１５の高さおよび壁１７の高さに等しい。
図１（ａ）および図１（ｂ）に示すように小片２０はＳｉ層１６の表面に接合され、ＩＩＩ－Ｖ族半導体で形成された半導体チップである。小片２０の一辺の長さは例えば２ｍｍである。図１（ｂ）に示すように、小片２０は、Ｓｉ層１６側から＋Ｚ側にかけて順に積層された、超格子層３６、コンタクト層３４、活性層３２、クラッド層３０、コンタクト層２８を含む。超格子層３６とＳｉ層１６とが、小片２０と基板１０との接合界面を形成する。超格子層３６が接合界面を形成することで、活性層３２に格子欠陥が生じにくくなる。
超格子層３６、コンタクト層３４、活性層３２、クラッド層３０、コンタクト層２８は例えばＩＩＩ－Ｖ族半導体などの化合物半導体で形成されている。活性層３２は例えば多重量子井戸構造（ＭＱＷ）を有し、光学利得および圧縮歪みを有する。活性層３２の井戸層に圧縮歪みを印加することで、圧縮歪みを印加しない場合に比べて、光学特性が改善する。クラッド層３０、コンタクト層３４および２８は歪みを有さない。超格子層３６は引張歪みを有する。
歪みは、歪みのない場合の格子定数を基準とする格子定数の変化の割合で表される。引張歪みは、図１（ｂ）において小片２０の端部を基板１０に押し付ける方向（－Ｚ方向）の応力を発生させる歪みである。圧縮歪みは、小片２０の端部を基板１０から離す方向（＋Ｚ方向）の応力を発生させる歪みである。本実施例における歪量は層の厚さと歪みとの積である。図１（ｂ）に示す小片２０の各層における歪量の合計は例えば－０．５％・ｎｍ以上、０．５％・ｎｍ以下である。小片２０に含まれる半導体層について詳しくは後述する。
図１（ｂ）に示すように、活性層３２、クラッド層３０およびコンタクト層２８はメサ３１を形成する。超格子層３６およびコンタクト層３４は＋Ｘ方向においてメサ３１よりも外側に延伸する。図１（ａ）に示すように、メサ３１は＋Ｙ方向および－Ｙ方向に沿って先細りのテーパ形状を有する。メサ３１は導波路メサ１１、溝１３およびテラス１５の上に位置し、メサ３１の先端は導波路メサ１１の上に位置する。メサ３１は、＋Ｙ側および－Ｙ側それぞれにおいて２つの壁１７に対向する。
絶縁膜４４は基板１０およびコンタクト層３４の上面、メサ３１の側面および上面を覆う。絶縁膜４４は例えば厚さ１μｍの酸化シリコン（ＳｉＯ２）で形成されている。絶縁膜４４はメサ３１の上に開口部４４ａを有し、メサ３１の外側であってコンタクト層３４の上に開口部４４ｂを有する。
開口部４４ａの内側であってコンタクト層２８の上面に電極４０が設けられ、電極４０の上面から絶縁膜４４の上面にかけて配線層４６が設けられている。開口部４４ｂの内側であってコンタクト層３４の上面に電極４２が設けられ、電極４２の上面から絶縁膜４４の上面にかけて配線層４８が設けられている。電極４０は例えばチタン（Ｔｉ）、白金（Ｐｔ）および金（Ａｕ）などの金属を含むｐ型電極である。電極４２は例えばＡｕ、ゲルマニウム（Ｇｅ）、ニッケル（Ｎｉ）などの金属を含むｎ型電極である。配線層４６および４８は例えば厚さ２μｍのＡｕなどの金属で形成され、パッドとして機能する。
配線層４６および４８に電圧を印加し、活性層３２にキャリアを注入することで、活性層３２は光を出射する。小片２０のメサ３１と基板１０の導波路メサ１１とはエバネッセント光結合しており、光はメサ３１の先端から導波路メサ１１に入力し、導波路メサ１１を伝搬する。基板１０には例えばリング共振器やＤＢＲ（Distributed Bragg Reflector）で構成された波長選択性のある光反射機構を設けてもよい。
（製造方法）
図２（ａ）、図５（ｂ）、図５（ｃ）、図６（ｂ）および図７（ｂ）は半導体素子１００の製造方法を例示する断面図である。図２（ｂ）は半導体素子１００の製造方法を例示する平面図である。図５（ａ）、図６（ａ）および図７（ａ）は半導体素子１００の製造方法を例示する斜視図である。図３は活性層３２を例示する断面図であり、図４は超格子層３６を例示する断面図である。
図２（ａ）および図２（ｂ）は小片２０の製造方法を示す。図２（ｂ）に示すように、基板２２は例えば直径５０ｍｍのウェハである。図２（ａ）は図１（ｂ）とは上下が逆であり、図２（ａ）の上方向は－Ｚ方向であり、下方向は＋Ｚ方向である。図２（ａ）に示すように、例えば有機金属気相成長法（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）または分子線エピタキシー法（ＭＢＥ：Molecular Beam Epitaxy）などにより、基板２２の上にエッチングストップ層２４および２６、コンタクト層２８、クラッド層３０、活性層３２、コンタクト層３４および超格子層３６を＋Ｚ側から－Ｚ側にかけて順にエピタキシャル成長する。これらの層をまとめて化合物半導体層と記載することがある。例えばＭＯＣＶＤ法の原料ガスの流量を調整することで歪みを印加する。
図２（ｂ）に点線で示すスクライブライン２１に沿って、化合物半導体層の成長後の基板２２を切断することで、複数の小片２０を形成する。小片２０は矩形であり、基板２２および化合物半導体層を含む。例えば小片２０の厚さは３５０μｍであり、一辺の長さは２ｍｍである。
表１は小片２０の層構造を示す表である。厚さとはＺ軸方向の厚さである。歪みのうち、正の値は圧縮歪みを表し、負の値は引張歪みを表す。圧縮歪みは基板２２から縮められる方向の歪みであり、図２（ａ）のように基板２２を下側とすると、小片２０の端部に＋Ｚ方向の応力を作用させ、小片２０を凸形状にしようとする。引張歪みは基板２２から引き延ばされる方向の歪みであり、図２（ａ）において小片２０の端部に－Ｚ方向の応力を作用させ、小片２０を凹状にしようとする。歪量は厚さと歪みとの積であり、層全体の歪みの量を表す。
Figure 0007363193000001
表１に示すように、基板２２は例えば厚さ３５０μｍのインジウムリン（ＩｎＰ）で形成された半導体基板であり、歪みを有さない。エッチングストップ層２４（第１半導体層）は例えば厚さ３００ｎｍのノンドープガリウムインジウム砒素（ｉ－ＧａＩｎＡｓ）で形成され、－０．３％の引張歪みを有する。歪量は－９０％・ｎｍである。エッチングストップ層２６は例えば厚さ１００ｎｍのｉ－ＩｎＰで形成され、歪みを有さない。コンタクト層２８は例えば厚さ１００ｎｍのｐ型ＧａＩｎＡｓ（ｐ－ＧａＩｎＡｓ）で形成され、歪みを有さない。クラッド層３０は例えば厚さ１８００ｎｍのｐ－ＩｎＰで形成され、歪みを有さない。
表１および図３に示すように、活性層３２は例えば５つの井戸層３２ａと６つの障壁層３２ｂとを含み、多重井戸量子構造を有する。井戸層３２ａと障壁層３２ｂとは一層ずつ交互に積層されている。１つの井戸層３２ａは例えば厚さ５ｎｍのＧａＩｎＡｓＰで形成され、１．０％の圧縮歪みを有する。１つの障壁層３２ｂは例えば厚さ１０ｎｍのＧａＩｎＡｓＰで形成され、－０．２％の引張歪みを有する。活性層３２全体の厚さは８５ｎｍであり、歪量は１３％・ｎｍである。
コンタクト層３４は例えば厚さ２００ｎｍのｎ－ＩｎＰで形成され、歪みを有さない。表１および図４に示すように、超格子層３６（第２半導体層）は例えば１４層のＩｎＰ層３６ａと１４層のＧａＩｎＡｓＰ層３６ｂとを含む。ＩｎＰ層３６ａとＧａＩｎＡｓＰ層３６ｂとは一層ずつ交互に積層されている。１つのＩｎＰ層３６ａの厚さは６ｎｍであり、歪みを有さない。１つのＧａＩｎＡｓＰ層３６ｂの厚さは７ｎｍであり、－０．１３％の引張歪みを有する。超格子層３６全体の厚さは１８２ｎｍであり、歪量は－１２．７４％・ｎｍである。
図２（ａ）に示す小片２０全体の歪みは引張歪みであり、歪量は約－９０％・ｎｍである。この歪みにより小片２０の端部は－Ｚ側に変位し、中央部は＋Ｚ側に変位する。反り量、すなわちＺ軸方向における小片２０の中央部と端部との距離は例えば１０μｍである。
図５（ａ）から図５（ｃ）は基板１０に行われる工程を示す。図５（ｂ）は図５（ａ）の線Ｂ－Ｂに沿った断面を図示し、図５（ｃ）は図５（ａ）の線Ｃ－Ｃに沿った断面を図示する。基板１０は例えば８インチのウェハであり、半導体素子１００になる部分ごとに導波路メサ１１、溝１３、テラス１５および壁１７が形成される。図５（ａ）および図５（ｃ）に示すように、例えばドライエッチングにより、基板１０のＳｉ層１６に溝１３を形成する。Ｓｉ層１６のうちドライエッチングされない部分は導波路メサ１１、テラス１５および壁１７のいずれかとなる。Ｓｉ層１６のうち、Ｘ軸方向において２つの溝１３に挟まれる部分は導波路メサ１１になり、溝１３の外側の部分はテラス１５になる。また、１つの溝１３には少なくとも２つの壁１７が形成される。
図６（ａ）および図６（ｂ）は小片２０と基板１０との接合を示す。基板１０の表面、および図２（ａ）に示す小片２０の超格子層３６の表面にＮ２プラズマを照射し、活性化する。小片２０の超格子層３６と基板１０のＳｉ層１６とを接触させる。例えば２時間にわたって、基板１０と小片２０とを１×１０－４Ｐａの荷重で押圧し、例えば室温から１５０℃（第１の温度）に加熱することで、小片２０を基板１０に接合する。接合後、基板１０および小片２０を例えば２５℃程度の室温（第２の温度）に冷却する。小片２０と基板１０とを接触させず、これらの間に絶縁膜を介在させてもよい。
基板１０の熱膨張係数は小片２０の熱膨張係数と異なる。小片２０の厚さの９割以上を占める基板２２はＩｎＰで形成されており、ＩｎＰの熱膨張係数は基板１０を形成するＳｉの熱膨張係数より大きい。接合工程における１００℃以上の温度変化によって、小片２０に引張応力（応力Ｆ１）が発生する。応力Ｆ１は、小片２０の端部に対して＋Ｚ方向に作用する。
小片２０の活性層３２は圧縮歪みを有し、超格子層３６およびエッチングストップ層２４は引張歪みを有する。超格子層３６の引張歪みは活性層３２の圧縮歪みを補償し、エッチングストップ層２４の歪量は－９０％・ｎｍであり他の層より大きい。このため小片２０全体としては引張歪みを有する。小片２０には引張歪み起因する応力Ｆ２が発生する。応力Ｆ２は、小片２０の端部に対して－Ｚ方向に作用し、小片２０を基板１０に押し付ける。
応力Ｆ２が応力Ｆ１を補償する。すなわち応力Ｆ１と応力Ｆ２とが打ち消しあい、小片２０に作用する応力が低減される。このため小片２０が剥がれにくくなり、小片２０の基板１０への接合強度が向上する。
接合後、基板１０の小片２０が接合されていない面を研磨し、薄くする。研磨の後、例えば塩酸（ＨＣｌ）などをエッチャントとしてウェットエッチングを行い、基板１０を除去する。このウェットエッチングはエッチングストップ層２４で停止する。その後、エッチングストップ層２４および２６をウェットエッチングによって除去する。図７（ａ）および図７（ｂ）に示すようにコンタクト層２８が露出する。活性層３２は圧縮歪みを有し、超格子層３６は引張歪みを有する。超格子層３６の引張歪みが活性層３２の圧縮歪みを補償するため、基板１０、エッチングストップ層２４および２６除去後の小片２０の歪量は小さくなる。
エッチングによりメサ３１を形成し、プラズマＣＶＤ法などで絶縁膜４４を形成し、蒸着などにより電極４０および４２、配線層４６および４８を形成する。基板１０をスクライブラインで切断する。以上の工程で図１（ａ）および図（ｂ）に示す半導体素子１００を形成する。
実施例１によれば、小片２０を基板１０に接合する際、小片２０および基板１０を高温に加熱した後、室温まで冷却する。ＳＯＩ基板である基板１０と、ＩＩＩ－Ｖ族半導体の小片２０との熱膨張係数の差に起因する応力Ｆ１が小片２０に作用する。小片２０のエッチングストップ層２４は引張歪みを有し、引張歪みに起因する応力Ｆ２が小片２０に作用する。応力Ｆ２の方向は応力Ｆ１とは反対であり、応力Ｆ２が応力Ｆ１を補償する。このため小片２０に加わる応力は低減され、小片２０の基板１０への接合強度が向上し、小片２０の剥離が抑制される。
図７（ａ）および図７（ｂ）に示すように小片２０のうち基板２２、エッチングストップ層２４および２６は除去され、コンタクト層２８から超格子層３６までの層が残存する。基板２２、エッチングストップ層２４および２６の除去後の小片２０に歪みが残留していると、基板２２などの除去により歪みが解放され水平方向（ＸＹ平面内方向）の応力が発生する。応力によって活性層３２などがダメージを受け、半導体素子１００の信頼性が低下してしまう。
実施例１によれば、図１（ｂ）に示す半導体素子１００の小片２０のうち、活性層３２は圧縮歪みを有し、超格子層３６は引張歪みを有する。超格子層３６の引張歪みが活性層３２の圧縮歪みを補償する。図１（ｂ）に示す小片２０の歪量は例えば約－０．３％・ｎｍであり、基板２２などを除去する前の歪量より小さい。したがって歪みによる応力が抑制され、半導体素子１００の信頼性が向上する。応力の抑制のため、小片２０に残留する歪量は－５％・ｎｍ以上、５％・ｎｍ以下であることが好ましい。また、活性層３２の井戸層３２ａが圧縮歪みを有するため、半導体素子１００の光学特性が改善する。
小片２０の基板２２はＩｎＰを含み、例えば全体がＩｎＰで形成された半導体基板である。ＩｎＰの熱膨張係数は基板１０を形成するＳｉの熱膨張係数よりも大きい。したがって接合時の温度は例えば１５０℃など１００℃以上であり、接合後の温度は例えば２５℃など５０℃以下である。５０℃以上の温度変化によって応力Ｆ１が発生する。基板１０が厚いほど応力は大きくなる。基板１０の厚さは例えば３５０μｍなど１００μｍ以上であり、応力Ｆ１は例えば１００ＭＰａ以上である。実施例１によれば、小片２０のエッチングストップ層２４の引張歪みに起因する応力Ｆ２が小片２０に作用する。このため小片２０の基板１０への接合強度が向上する。
基板２２を研磨およびウェットエッチングすることで除去する。エッチングストップ層２４においてウェットエッチングは停止し、小片２０の他の層にダメージが発生しにくい。エッチングストップ層２４は基板２２との間で高いエッチング選択比を有することが好ましく、例えばＧａＩｎＡｓなどで形成される。また、エッチングストップ層２４が引張歪みを有することで、温度変化による応力Ｆ１を補償する応力Ｆ２が発生する。
実施例２に係る半導体素子は図１（ａ）および図１（ｂ）に示したものと同様に基板１０と小片２０とを接合したものである。製造方法は図２（ａ）から図７（ｂ）に示したものと同じである。実施例１と同じ構成については説明を省略する。実施例２の小片２０の歪みは実施例１と異なる。表２は小片２０の層構造を示す表である。
Figure 0007363193000002
表２に示すように、活性層３２の歪量は１３％・ｎｍである。コンタクト層２８（第２半導体層）は－０．１３％の引張歪みを有し、厚さは１００ｎｍであり、歪量は－１３％・ｎｍである。クラッド層３０、コンタクト層３４および超格子層３６は歪みを有さない。エッチングストップ層２４は引張歪みを有し、歪量は－９０％・ｎｍである。
実施例２によれば、実施例１と同様にエッチングストップ層２４の引張歪みに起因する応力Ｆ２が、温度変化によって生じる応力Ｆ１を補償する。このため小片２０に加わる応力は低減され、小片２０の基板１０への接合強度が向上する。また、基板１０、エッチングストップ層２４および２６の除去後の小片２０において、活性層３２は圧縮歪みを有し、コンタクト層２８は引張歪みを有する。コンタクト層２８の引張歪みが活性層３２の圧縮歪みを補償し、小片２０の歪量は０％・ｎｍである。このため歪みによる応力が抑制され、半導体素子の信頼性が向上する。
実施例３に係る半導体素子は図１（ａ）および図１（ｂ）に示したものと同様に基板１０と小片２０とを接合したものである。製造方法は図２（ａ）から図７（ｂ）に示したものと同じである。実施例１と同じ構成については説明を省略する。実施例３の小片２０の歪みは実施例１および２と異なる。表３は小片２０の層構造を示す表である。
Figure 0007363193000003
表３に示すように、活性層３２の歪量は１３％・ｎｍである。コンタクト層２８は－０．０７％の引張歪みを有し、厚さは１００ｎｍであり、歪量は－７％・ｎｍである。超格子層３６のうちＩｎＰ層の厚さは６ｎｍであり、歪みを有さない。ＧａＩｎＡｓＰ層の厚さは７ｎｍであり、－０．０６％の引張歪みを有する。超格子層３６全体の厚さは１８２ｎｍであり、歪量は－５．８８％・ｎｍである。クラッド層３０およびコンタクト層３４は歪みを有さない。エッチングストップ層２４は引張歪みを有し、歪量は－９０％・ｎｍである。
実施例３によれば、実施例１と同様にエッチングストップ層２４の引張歪みに起因する応力Ｆ２が、温度変化によって生じる応力Ｆ１を補償する。このため小片２０に加わる応力は低減され、小片２０の基板１０への接合強度が向上する。また、基板１０、エッチングストップ層２４および２６の除去後の小片２０において、活性層３２は圧縮歪みを有し、コンタクト層２８および超格子層３６（第２半導体層）は引張歪みを有する。コンタクト層２８および超格子層３６の引張歪みが活性層３２の圧縮歪みを補償し、小片２０の歪量は０．１２％・ｎｍである。このため歪みによる応力が抑制され、半導体素子の信頼性が向上する。
実施例１～３において小片２０は表１～表３に示したもの以外のＩＩＩ－Ｖ族化合物半導体を含んでもよい。小片２０のうち、基板２２、エッチングストップ層２４および２６の除去後に残存する層の少なくとも１つが引張歪みを有する。例えば実施例１～３に示したように、超格子層３６およびコンタクト層２８のうち少なくとも一方が引張歪みを有する。歪を印加することで超格子層３６およびコンタクト層２８の内部には一定量の結晶欠陥が発生する。この結晶欠陥は不純物のドーピングを促進する効果がある。したがって、歪を印加することで、特にコンタクト層２８においては不純物のドーピング濃度を高めることが可能となり、電気抵抗を低減することができる。光学特性の改善のため活性層３２には圧縮歪みを印加する。引張歪みが活性層３２の圧縮歪みを補償するため、小片２０全体の歪量が小さくなる。したがって小片２０に加わる応力が低減する。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０、２２ 基板
１１ 導波路メサ
１２ Ｓｉ基板
１３ 溝
１４ ＳｉＯ２層
１５ テラス
１６ Ｓｉ層
１７ 壁
２０ 小片
２１ スクライブライン
２４、２６ エッチングストップ層
２８、３４ コンタクト層
３０ クラッド層
３２ 活性層
３２ａ 井戸層
３２ｂ 障壁層
３６ 超格子層
３６ａ ＩｎＰ層
３６ｂ ＧａＩｎＡｓＰ層
４０、４２ 電極
４４ 絶縁膜
４６、４８ 配線層
１００ 半導体素子

Claims (6)

  1. ＳＯＩ基板に、ＩＩＩ－Ｖ族化合物半導体で形成され、基板および第１半導体層を含むチップを接合する工程と、
    前記接合後のチップから前記基板および前記第１半導体層を除去する工程と、を有し、
    前記第１半導体層は引張歪みを有し、
    前記接合する工程において前記ＳＯＩ基板および前記チップを第１の温度まで加熱し、前記接合する工程の後、前記ＳＯＩ基板および前記チップを前記第１の温度より低い第２の温度まで冷却し、
    前記チップの基板の熱膨張係数は、前記ＳＯＩ基板の熱膨張係数とは異なり、
    前記第１の温度まで加熱し、前記第２の温度まで冷却することで、前記チップに第１応力が発生し、
    前記第１半導体層の引張歪みに起因して前記チップに第２応力が発生し、
    前記第１応力の方向は前記チップの端部を前記ＳＯＩ基板から離す方向であり、
    前記第２応力の方向は前記チップの端部を前記ＳＯＩ基板に押し付ける方向である半導体素子の製造方法。
  2. 前記チップは活性層と第２半導体層とを有し、
    前記活性層は圧縮歪みを有し、前記第２半導体層は引張歪みを有し、
    前記基板および前記第１半導体層を除去する工程において、前記活性層および前記第２半導体層は残存する請求項１に記載の半導体素子の製造方法。
  3. 前記チップの前記基板はインジウムリンを含む請求項１または請求項２に記載の半導体素子の製造方法。
  4. 前記基板の厚さは１００μｍ以上である請求項１から請求項３のいずれか一項に記載の半導体素子の製造方法。
  5. 前記第１の温度は１００℃以上であり、
    前記第２の温度は５０℃以下である請求項１から請求項４のいずれか一項に記載の半導体素子の製造方法。
  6. 前記基板および前記第１半導体層を除去する工程は前記基板をエッチングする工程を含み、
    前記第１半導体層はエッチングストップ層である請求項１から請求項５のいずれか一項に記載の半導体素子の製造方法。
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