WO2024029182A1 - 半導体積層体、光半導体素子および半導体積層体の製造方法 - Google Patents

半導体積層体、光半導体素子および半導体積層体の製造方法 Download PDF

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WO2024029182A1
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semiconductor layer
semiconductor
layer
carbon
impurity
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賢志 高田
晋 吉本
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住友電気工業株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/34—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers
    • H01S5/343—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser

Definitions

  • the present disclosure relates to a semiconductor laminate, an optical semiconductor element, and a method for manufacturing a semiconductor laminate.
  • This application claims priority based on Japanese Application No. 2022-125043 filed on August 4, 2022, and incorporates all the contents described in the said Japanese application.
  • an InGaAs (indium gallium arsenide) layer is used as a contact layer placed between an InP (indium phosphide) layer whose conductivity type is p-type and an electrode.
  • InP indium phosphide
  • a semiconductor stack according to the present disclosure includes a base layer, an active layer, an InP layer, a first semiconductor layer, a second semiconductor layer, and a third semiconductor layer.
  • the base layer is composed of a III-V compound semiconductor.
  • the active layer is composed of a III-V compound semiconductor.
  • the InP layer has p-type conductivity.
  • the first semiconductor layer is made of InGaAsP (indium gallium arsenide phosphide) containing a first impurity, which is a p-type impurity other than carbon, at a higher concentration than carbon.
  • the second semiconductor layer is made of InGaAs containing a second impurity which is a p-type impurity other than carbon, and has a thickness of 20 nm or more.
  • the third semiconductor layer is made of InGaAs containing carbon at a concentration of 3 ⁇ 10 19 cm ⁇ 3 or more.
  • the base layer, active layer, InP layer, first semiconductor layer, second semiconductor layer, and third semiconductor layer are stacked in this order.
  • the second semiconductor layer is in contact with the first semiconductor layer and the third semiconductor layer.
  • the concentration of the second impurity in the second semiconductor layer is lower than the concentration of carbon at the interface with the third semiconductor layer, and higher than the concentration of carbon at the interface with the first semiconductor layer.
  • a method for manufacturing a semiconductor stack according to the present disclosure includes a first step, a second step, a third step, a fourth step, a fifth step, a sixth step, and a seventh step. .
  • a base layer made of a III-V compound semiconductor is prepared.
  • an active layer made of a III-V compound semiconductor is formed.
  • an InP layer having a p-type conductivity is formed.
  • a first semiconductor layer made of InGaAsP containing a first impurity, which is a p-type impurity other than carbon, at a higher concentration than carbon is formed.
  • a second semiconductor layer made of InGaAs containing a second impurity which is a p-type impurity other than carbon and having a thickness of 20 nm or more is formed at the first temperature.
  • the base layer, active layer, InP layer, first semiconductor layer, and second semiconductor layer are cooled from the first temperature to a second temperature lower than the first temperature.
  • a third semiconductor layer made of InGaAs containing carbon at a concentration of 3 ⁇ 10 19 cm ⁇ 3 or higher is formed at the second temperature.
  • the first step, second step, third step, fourth step, fifth step, sixth step, and seventh step are performed in this order.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a semiconductor stack according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view showing the structure of the semiconductor laser in the first embodiment.
  • FIG. 3 is a flowchart outlining a method for manufacturing a semiconductor stack and a semiconductor laser according to the first embodiment.
  • FIG. 4 is a schematic cross-sectional view showing the structure of a semiconductor stack according to the second embodiment.
  • FIG. 5 is a schematic cross-sectional view showing the structure of a semiconductor stack according to the third embodiment.
  • FIG. 6 is a diagram showing the distribution of carbon and zinc concentrations in the depth direction of the contact layer.
  • FIG. 7 is a diagram showing changes in the flow rate of TBAs in steps S60 to S80.
  • FIG. 8 is a diagram showing the relationship between the flow rate of TBAs and the surface roughness RMS of the third semiconductor layer in step S70.
  • the contact resistance between the electrode and the contact layer is If carbon (C), which is a p-type impurity, is doped into the InGaAs layer at a high concentration from the viewpoint of reducing the resistance, a problem may arise in that the resistance of the optical semiconductor device increases.
  • C carbon
  • One of the objects of the present disclosure is to provide a semiconductor laminate, an optical semiconductor element, and a method for manufacturing a semiconductor laminate that can also reduce the overall resistance.
  • the semiconductor stack of the present disclosure includes a base layer, an active layer, an InP layer, a first semiconductor layer, a second semiconductor layer, and a third semiconductor layer.
  • the base layer is composed of a III-V compound semiconductor.
  • the active layer is composed of a III-V compound semiconductor.
  • the InP layer has p-type conductivity.
  • the first semiconductor layer is made of InGaAsP containing a first impurity, which is a p-type impurity other than carbon, at a higher concentration than carbon.
  • the second semiconductor layer is made of InGaAs containing a second impurity which is a p-type impurity other than carbon, and has a thickness of 20 nm or more.
  • the third semiconductor layer is made of InGaAs containing carbon at a concentration of 3 ⁇ 10 19 cm ⁇ 3 or more.
  • the base layer, active layer, InP layer, first semiconductor layer, second semiconductor layer, and third semiconductor layer are stacked in this order.
  • the second semiconductor layer is in contact with the first semiconductor layer and the third semiconductor layer.
  • the concentration of the second impurity in the second semiconductor layer is lower than the concentration of carbon at the interface with the third semiconductor layer, and higher than the concentration of carbon at the interface with the first semiconductor layer.
  • the semiconductor laminate of the present disclosure is made of InGaAs in accordance with the structure of an optical semiconductor element in which an InGaAs layer is used as a contact layer disposed between an InP layer having a p-type conductivity and an electrode. It includes a third semiconductor layer. Since this third semiconductor layer contains a high concentration of carbon (3 ⁇ 10 19 cm ⁇ 3 or more), low contact resistance with the electrode is achieved. Here, if the third semiconductor layer is placed in contact with the InP layer, the resistance of the optical semiconductor element (resistance in the thickness direction of the semiconductor stack) will increase due to the discontinuity of the energy band between both layers. growing.
  • a first semiconductor layer made of InGaAsP containing a first impurity at a higher concentration than carbon is disposed between the InP layer and the third semiconductor layer. This prevents the energy band from becoming discontinuous.
  • the second semiconductor layer is formed of InGaAs containing a second impurity that is a p-type impurity other than carbon and has a thickness of 20 nm or more between the first semiconductor layer and the third semiconductor layer. is placed. Within the second semiconductor layer, the concentration of carbon diffused from the third semiconductor layer changes in the film thickness direction.
  • the concentration of the second impurity in the second semiconductor layer is lower than the concentration of carbon at the interface with the third semiconductor layer, and higher than the concentration of carbon at the interface with the first semiconductor layer. Since the concentration of carbon diffused from the third semiconductor layer is significantly reduced within the second semiconductor layer, diffusion of carbon from the third semiconductor layer to the first semiconductor layer is suppressed. As a result, an increase in resistance of the optical semiconductor element can be suppressed.
  • the semiconductor stack of the present disclosure includes the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer.
  • the semiconductor laminate of the present disclosure in a structure in which an InGaAs layer is employed as a contact layer disposed between an InP layer having a p-type conductivity and an electrode, there is a gap between the electrode and the contact layer. contact resistance can be reduced. Furthermore, the resistance of the optical semiconductor element as a whole can be reduced.
  • the surface roughness of the main surface of the third semiconductor layer opposite to the second semiconductor layer may be 0.3 nm or less in root mean square roughness.
  • the first impurity may be Zn (zinc).
  • Zn is suitable as a p-type impurity contained in the first semiconductor layer.
  • the second impurity may be Zn.
  • Zn is suitable as a p-type impurity contained in the second semiconductor layer.
  • the composition of InGaAsP constituting the first semiconductor layer is such that in the thickness direction of the first semiconductor layer, the composition is closer to the second semiconductor layer than to the InP layer side.
  • the bandgap may be small. With this configuration, it is possible to suppress a sudden change in the band gap in the thickness direction of the semiconductor stack.
  • the composition of InGaAsP constituting the first semiconductor layer is such that the atomic ratio of Ga and As in InGaAsP increases as it approaches the second semiconductor layer.
  • the direction may change stepwise. With this configuration, the configuration (5) above can be easily achieved.
  • the composition of InGaAsP constituting the first semiconductor layer is such that the atomic ratio of Ga and As in InGaAsP increases as it approaches the second semiconductor layer. It may change continuously in the direction. With this configuration, the configuration (5) above can be easily achieved.
  • An optical semiconductor device of the present disclosure includes the semiconductor laminate according to any one of (1) to (7) above, and an electrode disposed on a third semiconductor layer.
  • the optical semiconductor device of the present disclosure includes the semiconductor laminate of the present disclosure, and thus has a structure in which an InGaAs layer is used as a contact layer disposed between an InP layer having a p-type conductivity and an electrode. In this case, the contact resistance between the electrode and the contact layer can be reduced. Furthermore, the resistance of the optical semiconductor element as a whole can be reduced.
  • the method for manufacturing a semiconductor stack of the present disclosure includes a first step, a second step, a third step, a fourth step, a fifth step, a sixth step, and a seventh step.
  • a base layer made of a III-V compound semiconductor is prepared.
  • an active layer made of a III-V compound semiconductor is formed.
  • an InP layer having a p-type conductivity is formed.
  • a first semiconductor layer made of InGaAsP containing a first impurity, which is a p-type impurity other than carbon, at a higher concentration than carbon is formed.
  • a second semiconductor layer made of InGaAs containing a second impurity which is a p-type impurity other than carbon and having a thickness of 20 nm or more is formed at the first temperature.
  • the base layer, active layer, InP layer, first semiconductor layer, and second semiconductor layer are cooled from the first temperature to a second temperature lower than the first temperature.
  • a third semiconductor layer made of InGaAs containing carbon at a concentration of 3 ⁇ 10 19 cm ⁇ 3 or higher is formed at the second temperature.
  • the first step, second step, third step, fourth step, fifth step, sixth step, and seventh step are performed in this order.
  • the semiconductor laminate of the present disclosure can be easily manufactured.
  • the As source gas may be supplied at a flow rate equal to or higher than that in the fifth step. Thereby, the surface roughness of the main surface of the third semiconductor layer opposite to the second semiconductor layer can be reduced.
  • the surface roughness of the main surface of the third semiconductor layer opposite to the second semiconductor layer may be 0.3 nm or less in root mean square roughness. . Thereby, it is possible to suppress a decrease in the luminous efficiency of the light emitting element and the light receiving sensitivity of the light receiving element due to defects in the crystal.
  • a semiconductor stack 1 includes a substrate 11, an n-type cladding layer 12, an active layer 20, an InP layer 30, a first semiconductor layer 41, and a second semiconductor layer. 42 and a third semiconductor layer 43.
  • Active layer 20 includes a quantum well structure.
  • InP layer 30 is a p-type cladding layer.
  • the first semiconductor layer 41 is a first contact layer.
  • the second semiconductor layer 42 is a second contact layer.
  • the third semiconductor layer 43 is a third contact layer.
  • the substrate 11 and the n-type cladding layer 12 constitute the base layer 10 .
  • the first semiconductor layer 41, the second semiconductor layer 42, and the third semiconductor layer 43 constitute the p-type contact layer 40.
  • the substrate 11 is made of a III-V compound semiconductor.
  • the diameter of the substrate 11 is 50 mm or more, for example 3 inches.
  • the diameter of the substrate 11 can be set to 100 mm or more (for example, 4 inches), furthermore, 120 mm or more (for example, 5 inches), and further, for the purpose of improving the production efficiency and yield of optical semiconductor devices using the semiconductor laminate 1. It can be 150 mm or more (for example, 6 inches).
  • the substrate 11 has a first main surface 11A and a second main surface 11B.
  • InP (n-InP) which has an n-type conductivity, is used as the compound semiconductor forming the substrate 11.
  • S sulfur
  • the n-type cladding layer 12 is arranged so as to be in contact with the second main surface 11B of the substrate 11.
  • the n-type cladding layer 12 is made of a III-V group compound semiconductor.
  • the n-type cladding layer 12 has a first main surface 12A and a second main surface 12B.
  • InP (n-InP) which has an n-type conductivity, is used as the compound semiconductor forming the n-type cladding layer 12.
  • S can be used as the n-type impurity contained in the n-type cladding layer 12.
  • the first main surface 12A of the n-type cladding layer 12 is in contact with the second main surface 11B of the substrate 11.
  • the active layer 20 is arranged so as to be in contact with the second main surface 12B of the n-type cladding layer 12.
  • the active layer 20 has a structure in which a plurality of element layers made of III-V compound semiconductors are laminated. More specifically, the active layer 20 may be an SCH-MQW (Separate Configuration Heterostructure Multiple Quantum Well) including, for example, an InGaAs layer and an InGaAsP layer.
  • Active layer 20 has a first main surface 20A and a second main surface 20B. The first main surface 20A of the active layer 20 is in contact with the second main surface 12B of the n-type cladding layer 12.
  • the InP layer 30 is arranged so as to be in contact with the second main surface 20B of the active layer 20.
  • the InP layer 30 is made of InP whose conductivity type is p-type.
  • InP layer 30 can function as a p-type cladding layer.
  • InP layer 30 has a first main surface 30A and a second main surface 30B.
  • the InP layer 30 is in contact with the second main surface 20B of the active layer 20 at the first main surface 30A.
  • the first semiconductor layer 41 is arranged so as to be in contact with the second main surface 30B of the InP layer 30.
  • the first semiconductor layer 41 is made of InGaAsP containing a first impurity, which is a p-type impurity other than carbon, at a higher concentration than carbon.
  • a first impurity for example, Zn, Be (beryllium), or Mg (magnesium) can be used.
  • the first semiconductor layer 41 has a first main surface 41A and a second main surface 41B. The first main surface 41A of the first semiconductor layer 41 is in contact with the second main surface 30B of the InP layer 30.
  • the second semiconductor layer 42 is arranged so as to be in contact with the second main surface 41B of the first semiconductor layer 41.
  • the second semiconductor layer 42 is made of InGaAs containing a second impurity which is a p-type impurity other than carbon.
  • a second impurity for example, Zn, Be, or Mg can be used.
  • the second semiconductor layer 42 has a thickness of 20 nm or more.
  • the second semiconductor layer 42 has a first main surface 42A and a second main surface 42B.
  • the first main surface 42A of the second semiconductor layer 42 and the second main surface 41B of the first semiconductor layer 41 are in contact with each other.
  • the first impurity and the second impurity may be the same element or may be different elements.
  • the third semiconductor layer 43 is arranged so as to be in contact with the second main surface 42B of the second semiconductor layer 42.
  • the third semiconductor layer 43 is made of InGaAs containing carbon at a concentration of 3 ⁇ 10 19 cm ⁇ 3 or more.
  • the third semiconductor layer 43 has a first main surface 43A and a second main surface 43B. The first main surface 43A of the third semiconductor layer 43 and the second main surface 42B of the second semiconductor layer 42 are in contact with each other.
  • the concentration of the second impurity in the second semiconductor layer 42 is lower than the concentration of carbon at the interface with the third semiconductor layer 43 and higher than the concentration of carbon at the interface with the first semiconductor layer 41.
  • the third semiconductor layer 43 contains carbon at a high concentration of 3 ⁇ 10 19 cm ⁇ 3 or more, so that the electrode formed on the third semiconductor layer 43 (p-side electrode 61) contact resistance is reduced. Furthermore, in the semiconductor stack 1 of the present embodiment, the first semiconductor layer 41 made of InGaAsP containing the first impurity at a higher concentration than carbon is provided between the InP layer 30 and the third semiconductor layer 43. It is located. This prevents the energy band from becoming discontinuous between the InP layer 30 and the third semiconductor layer 43.
  • the first semiconductor layer 41 and the third semiconductor layer 43 are made of InGaAs containing a second impurity which is a p-type impurity other than carbon, and have a thickness of 20 nm or more.
  • the concentration of the second impurity in the second semiconductor layer 42 is lower than the concentration of carbon at the interface with the third semiconductor layer 43 and higher than the concentration of carbon at the interface with the first semiconductor layer 41. Thereby, diffusion of carbon from the third semiconductor layer 43 to the first semiconductor layer 41 is suppressed, and an increase in resistance in the thickness direction of the semiconductor stack 1 is suppressed.
  • the semiconductor stack 1 of this embodiment includes the first semiconductor layer 41, the second semiconductor layer 42, and the third semiconductor layer 43, so that the InP layer 30, which has a p-type conductivity, and the electrode can be connected to each other.
  • the third semiconductor layer 43 made of InGaAs is used as a contact layer disposed between the electrodes, the contact resistance between the electrode and the third semiconductor layer 43 is reduced, and the overall optical semiconductor element is improved.
  • This is a semiconductor laminate that can also reduce resistance.
  • the thickness of the second semiconductor layer 42 may be 20 nm or more.
  • the thickness of the second semiconductor layer 42 may be 40 nm or less, and further may be 30 nm or less.
  • the concentration of carbon contained in the third semiconductor layer 43 may be 5 ⁇ 10 19 cm ⁇ 3 or more.
  • the concentration of carbon contained in the third semiconductor layer 43 may be 2 ⁇ 10 20 cm ⁇ 3 or less, and more preferably 1 ⁇ 10 20 cm ⁇ It may be 3 or less.
  • the second main surface 43B of the third semiconductor layer 43 which is the main surface opposite to the second semiconductor layer 42, has a surface roughness of 0.3 nm or less in root mean square roughness (RMS). It may be. Thereby, it is possible to suppress a decrease in the luminous efficiency of the light emitting element and the light receiving sensitivity of the light receiving element due to defects in the crystal.
  • RMS root mean square roughness
  • a semiconductor laser which is a semiconductor light emitting device, will be described as an example of an optical semiconductor device that can be manufactured using the semiconductor stack 1.
  • a semiconductor laser 100 according to the present embodiment is manufactured using the semiconductor stack 1 according to the present embodiment, and includes a substrate 11, an n-type cladding layer 12, an active It includes a layer 20 , an InP layer 30 , a first semiconductor layer 41 , a second semiconductor layer 42 , and a third semiconductor layer 43 .
  • the semiconductor laser 100 includes an insulating film 50, a p-side electrode 61, and an n-side electrode 62.
  • the insulating film 50 is arranged so as to be in contact with the second main surface 43B of the third semiconductor layer 43.
  • the insulating film 50 is made of an insulator such as silicon nitride or silicon oxide.
  • the insulating film 50 has a first main surface 50A and a second main surface 50B.
  • the first main surface 50A of the insulating film 50 is in contact with the second main surface 43B of the third semiconductor layer 43.
  • the insulating film 50 has an opening 50C that penetrates the insulating film 50 in the thickness direction.
  • the p-side electrode 61 is arranged so as to be in contact with the second main surface 50B of the insulating film 50.
  • the p-side electrode 61 is made of a conductor such as metal. More specifically, the p-side electrode 61 may be composed of a metal layer in which, for example, a Ti (titanium) layer, a Pt (platinum) layer, and an Au (gold) layer are laminated in this order.
  • the p-side electrode 61 fills the opening 50C formed in the insulating film 50. As a result, the p-side electrode 61 is in contact with the second main surface 43B of the third semiconductor layer 43 exposed in the opening 50C.
  • the p-side electrode 61 is in ohmic contact with the third semiconductor layer 43.
  • the n-side electrode 62 is arranged so as to be in contact with the first main surface 11A of the substrate 11.
  • the n-side electrode 62 is made of a conductor such as metal. More specifically, the n-side electrode 62 may be composed of a metal layer in which a Ti layer, a Pt layer, and an Au layer are laminated in this order, for example.
  • the n-side electrode 62 is in contact with the first main surface 11A of the substrate 11.
  • the n-side electrode 62 is in ohmic contact with the substrate 11.
  • the semiconductor laser 100 is an edge-emitting laser diode having a Fabry-Perot structure.
  • the semiconductor laser 100 of this embodiment includes the semiconductor stacked body 1 of this embodiment described above. Therefore, the semiconductor laser 100 has a structure in which the third semiconductor layer 43 made of InGaAs is used as a contact layer disposed between the InP layer 30 whose conductivity type is p type and the p-side electrode 61. The contact resistance between the side electrode 61 and the third semiconductor layer 43 is reduced, and the resistance of the semiconductor laser 100 as a whole is also reduced.
  • a substrate preparation step is first performed as step S10.
  • step S10 referring to FIG. 1, a substrate 11 made of, for example, InP whose conductivity type is n-type is prepared. More specifically, the substrate 11 made of InP is obtained by slicing an ingot made of InP. After the surface of the substrate 11 is polished, the substrate 11 whose second main surface 11B has flatness and cleanliness is prepared through a process such as cleaning.
  • an n-type cladding layer forming step is performed as step S20.
  • an n-type cladding layer 12 made of, for example, n-InP, which is a III-V compound semiconductor, is formed by vapor phase growth so as to be in contact with the second main surface 11B of the substrate 11.
  • TMIn trimethylindium
  • P for example, TBP (tertiary butylphosphine) can be used as a raw material for P.
  • Steps S10 and S20 are the first steps of forming the base layer 10.
  • a quantum well structure forming step is performed as step S30.
  • the active layer 20, which is, for example, an SCH-MQW including an InGaAs layer and an InGaAsP layer, is formed by vapor phase growth so as to be in contact with the second main surface 12B of the n-type cladding layer 12.
  • TMIn for example, can be used as an In source.
  • a raw material for Ga for example, TEGa (triethyl gallium) can be used.
  • TBAs tertiary butylarsine
  • P for example, TBP (tertiary butylphosphine) can be used.
  • Step S30 is a second step of forming an active layer.
  • an InP layer forming step is performed as step S40.
  • an InP layer 30 functioning as a p-type cladding layer is formed by vapor phase growth so as to be in contact with the second main surface 20B of the active layer 20.
  • TMIn for example, can be used as an In source.
  • TBP can be used as a raw material for P.
  • Step S40 is a third step of forming the InP layer 30 whose conductivity type is p type.
  • a first semiconductor layer forming step is performed as step S50.
  • the first semiconductor layer 41 which is a first contact layer, is formed so as to be in contact with the second main surface 30B of the InP layer 30.
  • TMIn for example, can be used as an In source.
  • TEGa can be used as a Ga source.
  • TBAs or the like can be used as a raw material for As.
  • As a raw material for P for example, TBP can be used.
  • Step S50 is a fourth step of forming the first semiconductor layer 41 made of InGaAsP containing a first impurity, which is a p-type impurity other than carbon, at a higher concentration than carbon.
  • the first impurity is, for example, Zn.
  • a raw material for Zn for example, DEZn (diethylzinc) or DMZn (dimethylzinc) can be used.
  • a second semiconductor layer forming step is performed as step S60.
  • the second semiconductor layer 42 which is a second contact layer, is formed to have a thickness of 20 nm or more so as to be in contact with the second main surface 41B of the first semiconductor layer 41. Formation of the second semiconductor layer 42 is performed at the first temperature.
  • TMIn can be used as the In source material.
  • TEGa can be used as a Ga source.
  • TBAs or the like can be used as a raw material for As.
  • Step S60 is a fifth step of forming a second semiconductor layer made of InGaAs containing a second impurity, which is a p-type impurity other than carbon, and having a thickness of 20 nm or more at a first temperature.
  • the second impurity is, for example, Zn.
  • As a raw material for Zn for example, DEZn (diethylzinc) or DMZn (dimethylzinc) can be used.
  • step S70 a cooling step is performed as step S70.
  • a structure including the substrate 11, the n-type cladding layer 12, the active layer 20, the InP layer 30, the first semiconductor layer 41, and the second semiconductor layer 42 obtained by performing the steps S10 to S60 described above is used.
  • the body is cooled from a first temperature to a second temperature that is lower than the first temperature.
  • Step S70 corresponds to the sixth step, which is a cooling step.
  • a third semiconductor layer forming step is performed as step S80.
  • the third semiconductor layer 43 functioning as a third contact layer is formed so as to be in contact with the second main surface 42B of the second semiconductor layer 42. Formation of the third semiconductor layer 43 is performed at a second temperature lower than the first temperature.
  • TMIn can be used as the In source material.
  • TEGa can be used as a Ga source.
  • TBAs or the like can be used as a raw material for As.
  • Step S80 is a seventh step in which a third semiconductor layer made of InGaAs containing carbon at a concentration of 3 ⁇ 10 19 cm ⁇ 3 or higher is formed at a second temperature.
  • CBr 4 carbon tetrabromide
  • the concentration of the second impurity in the second semiconductor layer 42 is lower than the concentration of carbon at the interface with the third semiconductor layer 43, and the concentration of the second impurity in the second semiconductor layer 42 is lower than the concentration of carbon at the interface with the first semiconductor layer 41.
  • the second semiconductor layer 42 is formed so as to have a concentration higher than that of .
  • Step S80 is performed at a second temperature lower than step S60, which is performed at the first temperature.
  • the first temperature is, for example, 480°C or more and 520°C or less.
  • the second temperature is, for example, 380°C or more and 420°C or less.
  • the difference between the first temperature and the second temperature is, for example, about 100°C. Therefore, a cooling (temperature lowering) step is performed in step S70.
  • an insulating film forming step is performed as step S90 on semiconductor stacked body 1 obtained by performing steps S10 to S80.
  • an insulating film 50 is formed on the second main surface 43B of the third semiconductor layer 43.
  • an insulating film 50 made of an insulator such as silicon oxide or silicon nitride is formed by, for example, CVD (Chemical Vapor Deposition).
  • step S100 referring to FIG. 2, a p-side electrode 61 and an n-side electrode 62 are formed on the semiconductor stack 1 on which the insulating film 50 is formed. Specifically, referring to FIG. 2, first, a mask having an opening over the region where the opening 50C of the insulating film 50 is to be formed is formed on the insulating film 50. Then, an opening 50C is formed in the insulating film 50 using the mask. Thereafter, a p-side electrode 61 and an n-side electrode 62 made of a suitable conductor are formed by, for example, a vapor deposition method. Through the above steps, semiconductor laser 100 in this embodiment is completed. After that, it is separated into each element by, for example, dicing.
  • FIG. 4 is an enlarged cross-sectional view showing the vicinity of the contact layer of the semiconductor stack and the optical semiconductor element in the second embodiment.
  • FIG. 1, and FIG. 2 the semiconductor stack and optical semiconductor element of Embodiment 2 basically have the same configuration as Embodiment 1, exhibit the same effects, and It can be manufactured similarly.
  • the second embodiment differs from the first embodiment in the structure of the first semiconductor layer 41.
  • the composition of InGaAsP constituting the first semiconductor layer 41 of the second embodiment is such that the band gap is smaller on the second semiconductor layer 42 side than on the InP layer 30 side. It changes in the thickness direction of the first semiconductor layer 41.
  • the first semiconductor layer 41 includes a first layer 411 and a second layer 412 disposed in contact with the first layer 411. Compared to the atomic proportions of Ga and As in InGaAsP that constitutes the first layer 411, the atomic proportions of Ga and As in InGaAsP that constitutes the second layer 412 are larger. That is, the composition of InGaAsP constituting the first semiconductor layer 41 changes stepwise in the thickness direction of the first semiconductor layer 41.
  • the composition of InGaAsP constituting the first semiconductor layer 41 is constant.
  • the semiconductor stacked body 1 and the semiconductor laser 100 of the second embodiment can be manufactured by changing the flow rate of the raw material gas stepwise in step S50 of forming the first semiconductor layer 41.
  • FIG. 5 is an enlarged cross-sectional view showing the vicinity of the contact layer of the semiconductor stack and the optical semiconductor element in the third embodiment.
  • the semiconductor laminate and optical semiconductor element of Embodiment 3 basically have the same configuration as Embodiment 1, exhibit the same effects, and It can be manufactured similarly.
  • the third embodiment differs from the first embodiment in the structure of the first semiconductor layer 41.
  • the composition of InGaAsP constituting the first semiconductor layer 41 of the third embodiment is such that the band gap is smaller on the second semiconductor layer 42 side than on the InP layer 30 side. It changes in the thickness direction of the first semiconductor layer 41.
  • the composition of InGaAsP constituting the first semiconductor layer 41 changes continuously in the thickness direction of the first semiconductor layer 41.
  • the atomic proportions of Ga and As in InGaAsP constituting the first semiconductor layer 41 increase as they approach the second semiconductor layer 42.
  • the semiconductor stacked body 1 and the semiconductor laser 100 of the third embodiment can be manufactured by continuously changing the flow rate of the source gas in step S50 of forming the first semiconductor layer 41.
  • the semiconductor laminate 1 of the second embodiment is manufactured in accordance with the semiconductor laminate manufacturing method described in the above embodiment, and the concentration of Zn and carbon, which are the second impurities, in the second semiconductor layer 42 is confirmed.
  • the horizontal axis corresponds to the depth from the second main surface 43B.
  • the vertical axis corresponds to the concentration of Zn and carbon.
  • the solid line indicates the carbon concentration and the broken line indicates the Zn concentration.
  • the same reference numerals as in FIG. 4 are used to indicate which layer of the semiconductor stack 1 each depth region corresponds to.
  • the semiconductor laminate of the present disclosure can be manufactured by the method of manufacturing a semiconductor laminate of the present disclosure.
  • the semiconductor laminate 1 of Embodiment 2 was manufactured in accordance with the method for manufacturing a semiconductor laminate described in the above embodiment.
  • the thicknesses of the first layer 411, the second layer 412, the second semiconductor layer 42, and the third semiconductor layer 43 were 20 nm, 20 nm, 20 nm, and 50 nm, respectively.
  • the growth temperatures of the second semiconductor layer 42 in step S60 and the third semiconductor layer 43 in step S80 were 500° C. and 400° C., respectively.
  • step S70 the temperature was lowered from 500°C to 400°C.
  • the flow rates of TBAs in steps S60 to S80 were as shown in FIG. Referring to FIG.
  • the flow rate of TBAs in step S60 was 912.7 ⁇ mol/min
  • the flow rate of TBAs in step S80 was 77.4 ⁇ mol/min.
  • the flow rate of TBAs in step S70 was set to 4, 77.4 ⁇ mol/min (condition A), 912.7 ⁇ mol/min (condition B), 1191.1 ⁇ mol/min (condition C), and 1786.6 ⁇ mol/min (condition D). changed in stages.
  • step S80 and before step S90 the surface roughness RMS of the surface of the obtained semiconductor laminate 1 (second main surface 43B of the third semiconductor layer 43) was measured.
  • the surface roughness was measured with a light interference microscope system (BW-S505) manufactured by Nikon Corporation using a two-beam interference objective lens (50x). The results of the experiment are shown in FIG.
  • the horizontal axis corresponds to the flow rate of TBAs in step S70.
  • the vertical axis corresponds to the surface roughness of the second main surface 43B of the third semiconductor layer 43.
  • the flow rate of TBAs in step S70 is lower than the flow rate of TBAs in step S60. It can be seen that the surface roughness is clearly improved when the flow rate is higher than that of TBAs (conditions B, C, and D). From this, it is confirmed that in step S70 (sixth step), the surface roughness can be improved by setting the flow rate of the As source gas to be equal to or higher than step S60 (fifth step).
  • the semiconductor laser 100 which is an edge emitting laser
  • the optical semiconductor element of the present disclosure may be another semiconductor laser such as a surface emitting laser, or may be a light receiving element (photodiode).

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Abstract

半導体積層体は、ベース層と、活性層と、ＩｎＰ層と、第１半導体層と、第２半導体層と、第３半導体層と、を備える。ＩｎＰ層は、導電型がｐ型である。第１半導体層は、炭素以外のｐ型不純物である第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成される。第２半導体層は、炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する。第３半導体層は、３×１０１９ｃｍ－３以上の濃度の炭素を含むＩｎＧａＡｓから構成される。第２半導体層における第２不純物の濃度は、第３半導体層との界面において炭素の濃度よりも小さく、第１半導体層との界面において炭素の濃度よりも大きい。

Description

半導体積層体、光半導体素子および半導体積層体の製造方法
　本開示は、半導体積層体、光半導体素子および半導体積層体の製造方法に関するものである。本出願は、２０２２年８月４日出願の日本出願第２０２２－１２５０４３号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　半導体発光素子、半導体受光素子などの光半導体素子において、導電型がｐ型であるＩｎＰ（インジウムリン）層と電極との間に配置されるコンタクト層として、ＩｎＧａＡｓ（インジウムガリウム砒素）層が採用される場合がある（たとえば、特許文献１参照）。
特開２００３－３７３３７号公報
　本開示に従った半導体積層体は、ベース層と、活性層と、ＩｎＰ層と、第１半導体層と、第２半導体層と、第３半導体層と、を備える。ベース層は、ＩＩＩ－Ｖ族化合物半導体から構成される。活性層は、ＩＩＩ－Ｖ族化合物半導体から構成される。ＩｎＰ層は、導電型がｐ型である。第１半導体層は、炭素以外のｐ型不純物である第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰ（インジウムガリウム砒素リン）から構成される。第２半導体層は、炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する。第３半導体層は、３×１０１９ｃｍ－３以上の濃度の炭素を含むＩｎＧａＡｓから構成される。ベース層、活性層、ＩｎＰ層、第１半導体層、第２半導体層および第３半導体層はこの順に積層される。第２半導体層は、第１半導体層および第３半導体層と接触している。第２半導体層における第２不純物の濃度は、第３半導体層との界面において炭素の濃度よりも小さく、第１半導体層との界面において炭素の濃度よりも大きい。
　本開示に従った半導体積層体の製造方法は、第１工程と、第２工程と、第３工程と、第４工程と、第５工程と、第６工程と、第７工程と、を備える。第１工程では、ＩＩＩ－Ｖ族化合物半導体から構成されるベース層を準備する。第２工程では、ＩＩＩ－Ｖ族化合物半導体から構成される活性層を形成する。第３工程では、導電型がｐ型であるＩｎＰ層を形成する。第４工程では、炭素以外のｐ型不純物である第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成される第１半導体層を形成する。第５工程では、炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する第２半導体層を第１の温度で形成する。第６工程では、ベース層、活性層、ＩｎＰ層、第１半導体層および第２半導体層を第１の温度から第１の温度よりも低い第２の温度まで冷却する。第７工程では、３×１０１９ｃｍ－３以上の濃度の炭素を含むＩｎＧａＡｓから構成される第３半導体層を上記第２の温度で形成する。第１工程、第２工程、第３工程、第４工程、第５工程、第６工程および第７工程はこの順に実施される。
図１は、実施の形態１における半導体積層体の構造を示す概略断面図である。 図２は、実施の形態１における半導体レーザの構造を示す概略断面図である。 図３は、実施の形態１における半導体積層体および半導体レーザの製造方法の概略を示すフローチャートである。 図４は、実施の形態２における半導体積層体の構造を示す概略断面図である。 図５は、実施の形態３における半導体積層体の構造を示す概略断面図である。 図６は、コンタクト層の深さ方向における炭素および亜鉛の濃度の分布を示す図である。 図７は、工程Ｓ６０からＳ８０におけるＴＢＡｓの流量の変化を示す図である。 図８は、工程Ｓ７０におけるＴＢＡｓの流量と第３半導体層の表面粗さＲＭＳとの関係を示す図である。
［本開示が解決しようとする課題］
　本発明者らの検討によれば、導電型がｐ型であるＩｎＰ層と電極との間に配置されるコンタクト層としてＩｎＧａＡｓ層が採用された構造において、電極とコンタクト層との間のコンタクト抵抗を低減する観点からｐ型不純物である炭素（Ｃ）をＩｎＧａＡｓ層に高濃度でドープすると、光半導体素子の抵抗が大きくなるという問題が生じうる。
　そこで、導電型がｐ型であるＩｎＰ層と電極との間に配置されるコンタクト層としてＩｎＧａＡｓ層が採用された構造において、電極とコンタクト層との間のコンタクト抵抗を低減するとともに、光半導体素子全体としての抵抗をも低減することが可能な半導体積層体、光半導体素子および半導体積層体の製造方法を提供することを本開示の目的の１つとする。
［本開示の効果］
　上記半導体積層体およびその製造方法によれば、導電型がｐ型であるＩｎＰ層と電極との間に配置されるコンタクト層としてＩｎＧａＡｓ層が採用された構造において、電極とコンタクト層との間のコンタクト抵抗を低減できる。さらに、光半導体素子全体としての抵抗を低減できる。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。
　（１）本開示の半導体積層体は、ベース層と、活性層と、ＩｎＰ層と、第１半導体層と、第２半導体層と、第３半導体層と、を備える。ベース層は、ＩＩＩ－Ｖ族化合物半導体から構成される。活性層は、ＩＩＩ－Ｖ族化合物半導体から構成される。ＩｎＰ層は、導電型がｐ型である。第１半導体層は、炭素以外のｐ型不純物である第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成される。第２半導体層は、炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する。第３半導体層は、３×１０１９ｃｍ－３以上の濃度の炭素を含むＩｎＧａＡｓから構成される。ベース層、活性層、ＩｎＰ層、第１半導体層、第２半導体層および第３半導体層はこの順に積層される。第２半導体層は、第１半導体層および第３半導体層と接触している。第２半導体層における第２不純物の濃度は、第３半導体層との界面において炭素の濃度よりも小さく、第１半導体層との界面において炭素の濃度よりも大きい。
　本開示の半導体積層体は、導電型がｐ型であるＩｎＰ層と電極との間に配置されるコンタクト層としてＩｎＧａＡｓ層が採用された光半導体素子の構造に対応して、ＩｎＧａＡｓから構成される第３半導体層を含んでいる。この第３半導体層が高濃度の（３×１０１９ｃｍ－３以上の）炭素を含むことにより、電極との間の低いコンタクト抵抗が達成される。ここで、ＩｎＰ層に接触するように第３半導体層を配置すると、両層間のエネルギーバンドが不連続になることに起因して、光半導体素子の抵抗（半導体積層体の厚み方向における抵抗）が大きくなる。本開示の半導体積層体においては、ＩｎＰ層と第３半導体層との間に、第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成される第１半導体層が配置される。これにより、上記エネルギーバンドが不連続になることが回避される。
　しかし、第１半導体層と第３半導体層とが互いに接触するように配置されると、第３半導体層に高濃度で含まれる炭素が第１半導体層へと拡散する恐れがある。ＩｎＧａＡｓＰから構成される第１半導体層に炭素が侵入すると、第１半導体層の導電型がｎ型となり、光半導体素子の抵抗が大きくなる恐れがある。本開示の半導体積層体では、第１半導体層と第３半導体層との間に、炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する第２半導体層が配置される。第２半導体層内では、第３半導体層から拡散した炭素の濃度が膜厚方向において変化する。第２半導体層における第２不純物の濃度は、第３半導体層との界面において炭素の濃度よりも小さく、第１半導体層との界面において炭素の濃度よりも大きい。第３半導体層から拡散した炭素の濃度が第２半導体層内で大幅に減少することで、第３半導体層から第１半導体層への炭素の拡散が抑制される。その結果、光半導体素子の抵抗の増大を抑制することができる。
　このように、本開示の半導体積層体は、上記第１半導体層、第２半導体層および第３半導体層を含んでいる。その結果、本開示の半導体積層体によれば、導電型がｐ型であるＩｎＰ層と電極との間に配置されるコンタクト層としてＩｎＧａＡｓ層が採用された構造において、電極とコンタクト層との間のコンタクト抵抗を低減できる。さらに、光半導体素子全体としての抵抗を低減できる。
　（２）上記（１）において、第３半導体層の、第２半導体層とは反対の主面の表面粗さは、二乗平均平方根粗さで０．３ｎｍ以下であってもよい。この構成により、結晶内の欠陥に起因した発光素子の発光効率や受光素子の受光感度の低下を抑制することができる。
　（３）上記（１）または（２）において、第１不純物はＺｎ（亜鉛）であってもよい。
Ｚｎは、第１半導体層に含まれるｐ型不純物として好適である。
　（４）上記（１）から（３）のいずれかにおいて、第２不純物はＺｎであってもよい。
Ｚｎは、第２半導体層に含まれるｐ型不純物として好適である。
　（５）上記（１）から（４）のいずれかにおいて、第１半導体層を構成するＩｎＧａＡｓＰの組成は、前記第１半導体層の厚み方向において、ＩｎＰ層側より第２半導体層に近い方がバンドギャップが小さくてもよい。この構成により、半導体積層体の厚み方向におけるバンドギャップの急激な変化を抑制することができる。
　（６）上記（５）において、第１半導体層を構成するＩｎＧａＡｓＰの組成は、ＩｎＧａＡｓＰに占めるＧａおよびＡｓの原子割合が第２半導体層に近づくにしたがって高くなるように、第１半導体層の厚み方向において段階的に変化していてもよい。この構成により、上記（５）の構成を容易に達成することができる。
　（７）上記（５）において、第１半導体層を構成するＩｎＧａＡｓＰの組成は、ＩｎＧａＡｓＰに占めるＧａおよびＡｓの原子割合が第２半導体層に近づくにしたがって高くなるように、第１半導体層の厚み方向において連続的に変化していてもよい。この構成により、上記（５）の構成を容易に達成することができる。
　（８）本開示の光半導体素子は、上記（１）から（７）のいずれかに記載の半導体積層体と、第３半導体層上に配置された電極と、を備える。本開示の光半導体素子は、上記本開示の半導体積層体を含んでいることにより、導電型がｐ型であるＩｎＰ層と電極との間に配置されるコンタクト層としてＩｎＧａＡｓ層が採用された構造において、電極とコンタクト層との間のコンタクト抵抗を低減できる。さらに、光半導体素子全体としての抵抗を低減できる。
　（９）本開示の半導体積層体の製造方法は、第１工程と、第２工程と、第３工程と、第４工程と、第５工程と、第６工程と、第７工程と、を備える。第１工程では、ＩＩＩ－Ｖ族化合物半導体から構成されるベース層を準備する。第２工程では、ＩＩＩ－Ｖ族化合物半導体から構成される活性層を形成する。第３工程では、導電型がｐ型であるＩｎＰ層を形成する。第４工程では、炭素以外のｐ型不純物である第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成される第１半導体層を形成する。第５工程では、炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する第２半導体層を第１の温度で形成する。第６工程では、ベース層、活性層、ＩｎＰ層、第１半導体層および第２半導体層を第１の温度から第１の温度よりも低い第２の温度まで冷却する。第７工程では、３×１０１９ｃｍ－３以上の濃度の炭素を含むＩｎＧａＡｓから構成される第３半導体層を上記第２の温度で形成する。第１工程、第２工程、第３工程、第４工程、第５工程、第６工程および第７工程はこの順に実施される。
　本開示の半導体積層体の製造方法によれば、上記本開示の半導体積層体を容易に製造することができる。
　（１０）上記（９）において、第６工程では、Ａｓの原料ガスが、第５工程以上の流量で供給されてもよい。これにより、第３半導体層の、第２半導体層とは反対の主面の表面粗さを小さくすることができる。
　（１１）上記（９）または（１０）において、第３半導体層の、第２半導体層とは反対の主面の表面粗さは、二乗平均平方根粗さで０．３ｎｍ以下であってもよい。これにより、結晶内の欠陥に起因した発光素子の発光効率や受光素子の受光感度の低下を抑制することができる。
　［本開示の実施形態の詳細］
　次に、本開示にかかる半導体積層体および光半導体素子の実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
　（実施の形態１）
　図１を参照して、実施の形態１における半導体積層体１は、基板１１と、ｎ型クラッド層１２と、活性層２０と、ＩｎＰ層３０と、第１半導体層４１と、第２半導体層４２と、第３半導体層４３とを含んでいる。活性層２０は、量子井戸構造を含む。ＩｎＰ層３０は、ｐ型クラッド層である。第１半導体層４１は、第１コンタクト層である。第２半導体層４２は、第２コンタクト層である。第３半導体層４３は、第３コンタクト層である。基板１１とｎ型クラッド層１２とは、ベース層１０を構成する。第１半導体層４１、第２半導体層４２および第３半導体層４３は、ｐ型コンタクト層４０を構成する。
　基板１１は、ＩＩＩ－Ｖ族化合物半導体から構成される。基板１１の直径は５０ｍｍ以上であり、たとえば３インチである。基板１１の直径は、半導体積層体１を用いた光半導体装置の生産効率および歩留りの向上を目的として、１００ｍｍ以上（たとえば４インチ）とすることができ、さらに１２０ｍｍ以上（たとえば５インチ）、さらに１５０ｍｍ以上（たとえば６インチ）とすることができる。基板１１を構成するＩＩＩ－Ｖ族化合物半導体としては、たとえばＩｎＰを採用することができる。基板１１は、第１主面１１Ａおよび第２主面１１Ｂを有する。たとえば導電型がｎ型であるＩｎＰ（ｎ－ＩｎＰ）が、基板１１を構成する化合物半導体として採用される。基板１１に含まれるｎ型不純物としては、たとえばＳ（硫黄）を採用することができる。
　ｎ型クラッド層１２は、基板１１の第２主面１１Ｂと接触するように配置されている。
ｎ型クラッド層１２は、ＩＩＩ－Ｖ族化合物半導体から構成されている。ｎ型クラッド層１２を構成するＩＩＩ－Ｖ族化合物半導体としては、たとえばＩｎＰを採用することができる。ｎ型クラッド層１２は、第１主面１２Ａおよび第２主面１２Ｂを有する。たとえば導電型がｎ型であるＩｎＰ（ｎ－ＩｎＰ）が、ｎ型クラッド層１２を構成する化合物半導体として採用される。ｎ型クラッド層１２に含まれるｎ型不純物としては、たとえばＳを採用することができる。ｎ型クラッド層１２の第１主面１２Ａは、基板１１の第２主面１１Ｂと接触している。
　活性層２０は、ｎ型クラッド層１２の第２主面１２Ｂと接触するように配置されている。活性層２０は、ＩＩＩ－Ｖ族化合物半導体から構成される複数の要素層が積層された構造を有している。より具体的には、活性層２０は、たとえばＩｎＧａＡｓ層とＩｎＧａＡｓＰ層とを含むＳＣＨ－ＭＱＷ（Ｓｅｐａｒａｔｅ　Ｃｏｎｆｉｎｅｍｅｎｔ　Ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ　Ｍｕｌｔｉｐｌｅ　Ｑｕａｎｔｕｍ　Ｗｅｌｌ）であってもよい。活性層２０は、第１主面２０Ａおよび第２主面２０Ｂを有する。活性層２０の第１主面２０Ａは、ｎ型クラッド層１２の第２主面１２Ｂと接触している。
　ＩｎＰ層３０は、活性層２０の第２主面２０Ｂと接触するように配置されている。ＩｎＰ層３０は、導電型がｐ型であるＩｎＰから構成されている。ＩｎＰ層３０は、ｐ型クラッド層として機能することができる。ＩｎＰ層３０は、第１主面３０Ａおよび第２主面３０Ｂを有する。ＩｎＰ層３０に含まれるｐ型不純物としては、たとえばＺｎを採用することができる。ＩｎＰ層３０は、第１主面３０Ａにおいて、活性層２０の第２主面２０Ｂと接触している。
　第１半導体層４１は、ＩｎＰ層３０の第２主面３０Ｂと接触するように配置されている。第１半導体層４１は、炭素以外のｐ型不純物である第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成されている。第１不純物としては、たとえばＺｎ、Ｂｅ（ベリリウム）、Ｍｇ（マグネシウム）を採用することができる。第１半導体層４１は、第１主面４１Ａおよび第２主面４１Ｂを有する。第１半導体層４１の第１主面４１Ａは、ＩｎＰ層３０の第２主面３０Ｂと接触している。
　第２半導体層４２は、第１半導体層４１の第２主面４１Ｂと接触するように配置されている。第２半導体層４２は、炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成されている。第２不純物としては、たとえばＺｎ、Ｂｅ、Ｍｇを採用することができる。第２半導体層４２は、２０ｎｍ以上の厚みを有している。第２半導体層４２は、第１主面４２Ａおよび第２主面４２Ｂを有する。第２半導体層４２の第１主面４２Ａと、第１半導体層４１の第２主面４１Ｂとが接触する。第１不純物と第２不純物とは同じ元素であってもよいし、異なる元素であってもよい。
　第３半導体層４３は、第２半導体層４２の第２主面４２Ｂと接触するように配置されている。第３半導体層４３は、３×１０１９ｃｍ－３以上の濃度の炭素を含むＩｎＧａＡｓから構成されている。第３半導体層４３は、第１主面４３Ａおよび第２主面４３Ｂを有する。第３半導体層４３の第１主面４３Ａと、第２半導体層４２の第２主面４２Ｂとが接触する。
　本実施の形態において、第２半導体層４２における第２不純物の濃度は、第３半導体層４３との界面において炭素の濃度よりも小さく、第１半導体層４１との界面において炭素の濃度よりも大きい。
　本実施の形態の半導体積層体１においては、第３半導体層４３が３×１０１９ｃｍ－３以上の高い濃度で炭素を含むことにより、第３半導体層４３上に形成されることとなる電極（ｐ側電極６１）との間のコンタクト抵抗が低減される。また、本実施の形態の半導体積層体１においては、ＩｎＰ層３０と第３半導体層４３との間に、第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成される第１半導体層４１が配置されている。これにより、ＩｎＰ層３０と第３半導体層４３との間でエネルギーバンドが不連続になることが回避されている。さらに、本実施の形態の半導体積層体１においては、第１半導体層４１と第３半導体層４３との間に、炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する第２半導体層４２が配置されている。そして、第２半導体層４２における第２不純物の濃度は、第３半導体層４３との界面において炭素の濃度よりも小さく、第１半導体層４１との界面において炭素の濃度よりも大きい。これにより、第３半導体層４３から第１半導体層４１への炭素の拡散が抑制され、半導体積層体１の厚み方向における抵抗の増大を抑制されている。
　このように、本実施の形態の半導体積層体１は、第１半導体層４１、第２半導体層４２および第３半導体層４３を含むことにより、導電型がｐ型であるＩｎＰ層３０と電極との間に配置されるコンタクト層としてＩｎＧａＡｓから構成される第３半導体層４３が採用された構造において、電極と第３半導体層４３との間のコンタクト抵抗を低減するとともに、光半導体素子全体としての抵抗をも低減することが可能な半導体積層体となっている。
　より確実に第３半導体層４３から第１半導体層４１への炭素の拡散を抑制する観点から、第２半導体層４２の厚みは、２０ｎｍ以上であってよい。一方、第２コンタクト層における光の吸収の観点から、第２半導体層４２の厚みは、４０ｎｍ以下であってよく、さらに３０ｎｍ以下であってよい。
　より確実に電極と第３半導体層４３とのコンタクト抵抗を低減する観点から、第３半導体層４３に含まれる炭素の濃度は５×１０１９ｃｍ－３以上であってよい。一方、第３半導体層４３の結晶性の劣化を抑制する観点から、第３半導体層４３に含まれる炭素の濃度は２×１０２０ｃｍ－３以下であってよく、さらに１×１０２０ｃｍ－３以下であってよい。
　半導体積層体１において、第３半導体層４３の、第２半導体層４２とは反対の主面である第２主面４３Ｂの表面粗さは、二乗平均平方根粗さ（ＲＭＳ）で０．３ｎｍ以下であってよい。これにより、結晶内の欠陥に起因した発光素子の発光効率や受光素子の受光感度の低下を抑制することができる。
　次に、上記半導体積層体１を用いて作製可能な光半導体素子の一例として、半導体発光素子である半導体レーザについて説明する。図２を参照して、本実施の形態における半導体レーザ１００は、上記本実施の形態の半導体積層体１を用いて作製されたものであって、基板１１と、ｎ型クラッド層１２と、活性層２０と、ＩｎＰ層３０と、第１半導体層４１と、第２半導体層４２と、第３半導体層４３とを含んでいる。
　さらに、半導体レーザ１００は、絶縁膜５０と、ｐ側電極６１と、ｎ側電極６２とを備えている。絶縁膜５０は、第３半導体層４３の第２主面４３Ｂと接触するように配置されている。絶縁膜５０は、窒化珪素、酸化珪素などの絶縁体から構成されている。絶縁膜５０は、第１主面５０Ａおよび第２主面５０Ｂを有する。絶縁膜５０の第１主面５０Ａは、第３半導体層４３の第２主面４３Ｂと接触している。絶縁膜５０には、絶縁膜５０を厚み方向に貫通する開口部５０Ｃが形成されている。
　ｐ側電極６１は、絶縁膜５０の第２主面５０Ｂと接触するように配置されている。ｐ側電極６１は、金属などの導電体から構成されている。より具体的には、ｐ側電極６１は、たとえばＴｉ（チタン）層、Ｐｔ（白金）層およびＡｕ（金）層がこの順に積層された金属層から構成されるものとすることができる。ｐ側電極６１は、絶縁膜５０に形成された開口部５０Ｃを充填している。その結果、ｐ側電極６１は、開口部５０Ｃにおいて露出する第３半導体層４３の第２主面４３Ｂに接触している。ｐ側電極６１は、第３半導体層４３に対してオーミック接触している。
　ｎ側電極６２は、基板１１の第１主面１１Ａと接触するように配置されている。ｎ側電極６２は、金属などの導電体から構成されている。より具体的には、ｎ側電極６２は、たとえばＴｉ層、Ｐｔ層およびＡｕ層がこの順に積層された金属層から構成されるものとすることができる。ｎ側電極６２は、基板１１の第１主面１１Ａに接触している。ｎ側電極６２は、基板１１に対してオーミック接触している。半導体レーザ１００は、ファブリ・ペロー構造を有する端面発光型のレーザダイオードである。
　ｐ側電極６１とｎ側電極６２との間に電圧が印加されると、ｐ側電極６１とｎ側電極６２との間に電流が流れる。このとき、活性層２０には、ｐ側電極６１側から正孔が、ｎ側電極６２側から電子が注入される。そして、活性層２０内において、正孔と電子とが再結合し、光が発生する。発生した光は、ｎ型クラッド層１２とｐ型クラッド層として機能するＩｎＰ層３０とに挟まれた活性層２０内に、活性層２０の厚み方向において閉じ込められる。この光は、活性層２０の端面間で反射を繰り返す。その結果、位相の揃った光が増幅され、レーザ発振が達成される。そして、矢印αに沿って、レーザ光が放出される。
　本実施の形態の半導体レーザ１００は、上記本実施の形態の半導体積層体１を含んでいる。そのため、半導体レーザ１００は、導電型がｐ型であるＩｎＰ層３０とｐ側電極６１との間に配置されるコンタクト層としてＩｎＧａＡｓから構成される第３半導体層４３が採用された構造において、ｐ側電極６１と第３半導体層４３との間のコンタクト抵抗を低減するとともに、半導体レーザ１００全体としての抵抗をも低減された半導体レーザとなっている。
　次に、図１から図３を参照して、本実施の形態における半導体積層体１および半導体レーザ１００の製造方法の概要について説明する。
　図３を参照して、本実施の形態における半導体積層体１および半導体レーザ１００の製造方法では、まず工程Ｓ１０として基板準備工程が実施される。この工程Ｓ１０では、図１を参照して、たとえば導電型がｎ型であるＩｎＰから構成される基板１１が準備される。より具体的には、ＩｎＰから構成されるインゴットをスライスすることにより、ＩｎＰから構成される基板１１が得られる。この基板１１の表面が研磨された後、洗浄等のプロセスを経て第２主面１１Ｂの平坦性および清浄性が確保された基板１１が準備される。
　次に、工程Ｓ２０としてｎ型クラッド層形成工程が実施される。この工程Ｓ２０では、基板１１の第２主面１１Ｂと接触するように、たとえばＩＩＩ－Ｖ族化合物半導体であるｎ－ＩｎＰから構成されるｎ型クラッド層１２が気相成長法により形成される。ｎ型クラッド層１２の形成では、Ｉｎの原料として、たとえばＴＭＩｎ（トリメチルインジウム）を用いることができる。Ｐの原料として、たとえばＴＢＰ（ターシャリーブチルホスフィン）を用いることができる。工程Ｓ１０およびＳ２０は、ベース層１０を形成する第１工程である。
　次に、工程Ｓ３０として量子井戸構造形成工程が実施される。この工程Ｓ３０では、ｎ型クラッド層１２の第２主面１２Ｂと接触するように、たとえばＩｎＧａＡｓ層とＩｎＧａＡｓＰ層とを含むＳＣＨ－ＭＱＷである活性層２０が気相成長法により形成される。活性層２０の形成では、Ｉｎの原料として、たとえばＴＭＩｎを用いることができる。Ｇａの原料として、たとえばＴＥＧａ（トリエチルガリウム）を用いることができる。Ａｓの原料として、ＴＢＡｓ（ターシャリーブチルアルシン）などを用いることができる。Ｐの原料として、たとえばＴＢＰ（ターシャリーブチルホスフィン）を用いることができる。
工程Ｓ３０は、活性層を形成する第２工程である。
　次に、工程Ｓ４０としてＩｎＰ層形成工程が実施される。この工程Ｓ４０では、活性層２０の第２主面２０Ｂと接触するように、ｐ型クラッド層として機能するＩｎＰ層３０が気相成長法により形成される。ＩｎＰ層３０の形成では、Ｉｎの原料として、たとえばＴＭＩｎを用いることができる。Ｐの原料として、たとえばＴＢＰを用いることができる。
工程Ｓ４０は、導電型がｐ型であるＩｎＰ層３０を形成する第３工程である。
　次に、工程Ｓ５０として第１半導体層形成工程が実施される。この工程Ｓ５０では、ＩｎＰ層３０の第２主面３０Ｂと接触するように、第１コンタクト層である第１半導体層４１が形成される。第１半導体層４１の形成では、Ｉｎの原料として、たとえばＴＭＩｎを用いることができる。Ｇａの原料として、たとえばＴＥＧａを用いることができる。Ａｓの原料として、ＴＢＡｓなどを用いることができる。Ｐの原料として、たとえばＴＢＰを用いることができる。工程Ｓ５０は、炭素以外のｐ型不純物である第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成される第１半導体層４１を形成する第４工程である。第１不純物は、例えばＺｎである。Ｚｎの原料として、たとえばＤＥＺｎ（Ｄｉｅｔｈｙｌｚｉｎｃ）やＤＭＺｎ（Ｄｉｍｅｔｈｙｌｚｉｎｃ）を用いることができる。
　次に、工程Ｓ６０として第２半導体層形成工程が実施される。この工程Ｓ６０では、第１半導体層４１の第２主面４１Ｂと接触するように、第２コンタクト層である第２半導体層４２が２０ｎｍ以上の厚みとなるように形成される。第２半導体層４２の形成は、第１の温度にて実施される。第２半導体層４２の形成では、Ｉｎの原料として、たとえばＴＭＩｎを用いることができる。Ｇａの原料として、たとえばＴＥＧａを用いることができる。Ａｓの原料として、ＴＢＡｓなどを用いることができる。工程Ｓ６０は、炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する第２半導体層を第１の温度で形成する第５工程である。第２不純物は、例えばＺｎである。Ｚｎの原料として、たとえばＤＥＺｎ（Ｄｉｅｔｈｙｌｚｉｎｃ）やＤＭＺｎ（Ｄｉｍｅｔｈｙｌｚｉｎｃ）を用いることができる。
　次に、工程Ｓ７０として冷却工程が実施される。この工程Ｓ７０では、上記工程Ｓ１０からＳ６０が実施されることにより得られた基板１１、ｎ型クラッド層１２、活性層２０、ＩｎＰ層３０、第１半導体層４１および第２半導体層４２を含む構造体が、第１の温度から第１の温度よりも低い第２の温度まで冷却される。工程Ｓ７０は、冷却工程である第６工程に対応する。
　次に、工程Ｓ８０として第３半導体層形成工程が実施される。この工程Ｓ８０では、第２半導体層４２の第２主面４２Ｂと接触するように、第３コンタクト層として機能する第３半導体層４３が形成される。第３半導体層４３の形成は、第１の温度よりも低い第２の温度にて実施される。第３半導体層４３の形成では、Ｉｎの原料として、たとえばＴＭＩｎを用いることができる。Ｇａの原料として、たとえばＴＥＧａを用いることができる。Ａｓの原料として、ＴＢＡｓなどを用いることができる。工程Ｓ８０は、３×１０１９ｃｍ－３以上の濃度の炭素を含むＩｎＧａＡｓから構成される第３半導体層を第２の温度で形成する第７工程である。炭素の原料として、たとえばＣＢｒ４（四臭化炭素）を用いることができる。
　本実施の形態の工程Ｓ６０からＳ８０により、第２半導体層４２における第２不純物の濃度が、第３半導体層４３との界面において炭素の濃度よりも小さく、第１半導体層４１との界面において炭素の濃度よりも大きくなるように、第２半導体層４２が形成される。上記工程Ｓ１０からＳ８０が実施されることにより、本実施の形態の半導体積層体１が完成する。
　上記工程Ｓ７０では、Ａｓの原料ガスが、工程Ｓ６０以上の流量で供給されてよい。これにより、第３半導体層４３の第２主面４３Ｂの表面粗さを小さくすることができる。ここで、表面粗さを低減できる理由は、以下のようなものであると考えることができる。工程Ｓ８０は、第１温度にて実施される工程Ｓ６０に比べて低い第２温度にて実施される。第１温度は、たとえば４８０℃以上５２０℃以下である。第２温度は、たとえば３８０℃以上４２０℃以下である。第１温度と第２温度との差は、たとえば１００℃程度である。そのため、工程Ｓ７０において冷却（降温）工程が実施される。このとき、本発明者らの検討によれば、工程Ｓ６０未満の流量でＡｓの原料ガスが供給されると、工程Ｓ６０にて形成された第２半導体層４２において面荒れが発生する。その結果、第２半導体層４２上に形成される第３半導体層４３内における欠陥が増大し、半導体積層体１の表面である第３半導体層４３の第２主面４３Ｂにおいても面荒れが発生する。第２半導体層４２と第３半導体層４３との間の界面欠陥が非発光再結合中心として働き、デバイスの発光効率の低下を引き起こす恐れがある。断定的なものではないが、上記面荒れ発生の原因は、第２半導体層４２からのＡｓの離脱であると考えられる。そして、本発明者らの検討によれば、工程Ｓ７０において工程Ｓ６０以上の流量でＡｓの原料ガスを供給することにより、Ａｓの離脱が低減され、上記面荒れが抑制される。
　さらに、以下の工程を実施することにより、半導体積層体１を用いて半導体レーザ１００を作製することができる。図３を参照して、工程Ｓ１０からＳ８０を実施することにより得られた半導体積層体１に対して、工程Ｓ９０として絶縁膜形成工程が実施される。この工程Ｓ９０では、図２を参照して、第３半導体層４３の第２主面４３Ｂ上に、絶縁膜５０が形成される。具体的には、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により酸化珪素、窒化珪素などの絶縁体から構成される絶縁膜５０が形成される。
　次に、工程Ｓ１００として電極形成工程が実施される。この工程Ｓ１００では、図２を参照して、絶縁膜５０が形成された半導体積層体１に、ｐ側電極６１およびｎ側電極６２が形成される。具体的には、図２を参照して、まず絶縁膜５０の開口部５０Ｃが形成されるべき領域上に開口を有するマスクが絶縁膜５０上に形成される。そして、当該マスクを用いて絶縁膜５０に開口部５０Ｃが形成される。その後、たとえば蒸着法により適切な導電体から構成されるｐ側電極６１およびｎ側電極６２が形成される。以上の工程により、本実施の形態における半導体レーザ１００が完成する。その後、たとえばダイシングにより各素子に分離される。
　（実施の形態２）
　次に、本開示の半導体積層体および光半導体素子の他の実施の形態である実施の形態２について説明する。図４は、実施の形態２における半導体積層体および光半導体素子のコンタクト層付近を拡大して示す断面図である。図４、図１および図２を参照して、実施の形態２の半導体積層体および光半導体素子は、基本的には実施の形態１の場合と同じ構成を有し、同じ効果を奏するとともに、同様に製造することができる。しかし、第１半導体層４１の構造において、実施の形態２は実施の形態１とは異なっている。
　具体的には、図４を参照して、実施の形態２の第１半導体層４１を構成するＩｎＧａＡｓＰの組成は、ＩｎＰ層３０側に比べて第２半導体層４２側においてバンドギャップが小さくなるように第１半導体層４１の厚み方向において変化している。本実施の形態では、第１半導体層４１は、第１の層４１１と、第１の層４１１に接触して配置された第２の層４１２とを含んでいる。第１の層４１１を構成するＩｎＧａＡｓＰに占めるＧａおよびＡｓの原子割合に比べて、第２の層４１２を構成するＩｎＧａＡｓＰに占めるＧａおよびＡｓの原子割合が大きくなっている。すなわち、第１半導体層４１を構成するＩｎＧａＡｓＰの組成は、第１半導体層４１の厚み方向において段階的に変化している。第１の層４１１の内部、第２の層４１２の内部では、それぞれ第１半導体層４１を構成するＩｎＧａＡｓＰの組成は一定である。この構成により、実施の形態２においては、半導体積層体１の厚み方向におけるバンドギャップの急激な変化を抑制することが可能となっている。なお、実施の形態２の半導体積層体１および半導体レーザ１００は、第１半導体層４１を形成する工程Ｓ５０において、原料ガスの流量を段階的に変化させることにより製造することができる。
　（実施の形態３）
　次に、本開示の半導体積層体および光半導体素子のさらに他の実施の形態である実施の形態３について説明する。図５は、実施の形態３における半導体積層体および光半導体素子のコンタクト層付近を拡大して示す断面図である。図５、図１および図２を参照して、実施の形態３の半導体積層体および光半導体素子は、基本的には実施の形態１の場合と同じ構成を有し、同じ効果を奏するとともに、同様に製造することができる。しかし、第１半導体層４１の構造において、実施の形態３は実施の形態１とは異なっている。
　具体的には、図５を参照して、実施の形態３の第１半導体層４１を構成するＩｎＧａＡｓＰの組成は、ＩｎＰ層３０側に比べて第２半導体層４２側においてバンドギャップが小さくなるように第１半導体層４１の厚み方向において変化している。本実施の形態では、第１半導体層４１を構成するＩｎＧａＡｓＰの組成は、第１半導体層４１の厚み方向において連続的に変化している。より詳細に説明すると、本実施の形態では、第１半導体層４１を構成するＩｎＧａＡｓＰに占めるＧａおよびＡｓの原子割合が第２半導体層４２に近づくにしたがって高くなっている。この構成により、実施の形態３においては、半導体積層体１の厚み方向におけるバンドギャップの急激な変化を抑制することが可能となっている。なお、実施の形態３の半導体積層体１および半導体レーザ１００は、第１半導体層４１を形成する工程Ｓ５０において、原料ガスの流量を連続的に変化させることにより製造することができる。
　（第２半導体層における不純物濃度の確認）
　上記実施の形態において説明した半導体積層体の製造方法に沿って実施の形態２の半導体積層体１を作製し、第２半導体層４２における第２不純物であるＺｎの濃度および炭素の濃度を確認する実験を行った。具体的には、Ｎａｎｏｍｅｔｒｉｃｓ社製ＥＣＶ（Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ　Ｃａｐａｃｉｔａｎｃｅ－Ｖｏｌｔａｇｅ）測定装置ＥＣＶ－ｐｒｏを用いて第３半導体層４３の第２主面４３Ｂから半導体積層体１の深さ方向におけるＺｎおよび炭素の濃度を測定する実験を行った。実験の結果を図６に示す。
　図６において、横軸は第２主面４３Ｂからの深さに対応する。縦軸は、Ｚｎおよび炭素の濃度に対応する。図６において、実線は炭素、破線はＺｎの濃度を示している。また、図６には、図４と同じ参照符号により、各深さの領域が半導体積層体１のどの層に対応するのかについても表示されている。
　図６を参照して、第２半導体層４２内において、Ｚｎの濃度に対応する曲線と炭素の濃度に対応する曲線とが交差している。そして、第２半導体層４２におけるＺｎの濃度は、第３半導体層４３との界面において炭素の濃度よりも小さく、第１半導体層４１との界面において炭素の濃度よりも大きい。このことから、本開示の半導体積層体の製造方法により、本開示の半導体積層体が製造可能であることが確認される。
　（表面粗さに及ぼす冷却工程におけるＡｓの原料ガスの流量の影響の確認）
　第３半導体層４３の表面粗さに及ぼす冷却工程（第６工程；工程Ｓ７０）におけるＡｓの原料ガス（ＴＢＡｓ）の流量の影響を確認する実験を行った。実験の手順は以下のとおりである。
　上記実施の形態において説明した半導体積層体の製造方法に沿って実施の形態２の半導体積層体１を作製した。第１の層４１１、第２の層４１２、第２半導体層４２および第３半導体層４３の厚みは、それぞれ２０ｎｍ、２０ｎｍ、２０ｎｍ、５０ｎｍとした。工程Ｓ６０における第２半導体層４２および工程Ｓ８０における第３半導体層４３の成長温度は、それぞれ５００℃および４００℃とした。工程Ｓ７０において、５００℃から４００℃への降温を行った。工程Ｓ６０からＳ８０におけるＴＢＡｓの流量は、図７に示す通りとした。図７を参照して、工程Ｓ６０におけるＴＢＡｓの流量は９１２．７μｍｏｌ／ｍｉｎ、工程Ｓ８０におけるＴＢＡｓの流量は７７．４μｍｏｌ／ｍｉｎとした。そして、工程Ｓ７０におけるＴＢＡｓの流量を７７．４μｍｏｌ／ｍｉｎ（条件Ａ）、９１２．７μｍｏｌ／ｍｉｎ（条件Ｂ）、１１９１．１μｍｏｌ／ｍｉｎ（条件Ｃ）および１７８６．６μｍｏｌ／ｍｉｎ（条件Ｄ）の４段階で変化させた。
　工程Ｓ８０の後であって、工程Ｓ９０の前に、得られた半導体積層体１の表面（第３半導体層４３の第２主面４３Ｂ）における表面粗さＲＭＳを測定した。表面粗さは、株式会社ニコン製光干渉顕微鏡システム（ＢＷ－Ｓ５０５）にて、二光束干渉対物レンズ（５０倍）を用いて測定した。実験の結果を図８に示す。
　図８において、横軸は工程Ｓ７０におけるＴＢＡｓの流量に対応する。縦軸は、第３半導体層４３の第２主面４３Ｂの表面粗さに対応する。図８を参照して、工程Ｓ７０におけるＴＢＡｓの流量が工程Ｓ６０におけるＴＢＡｓの流量よりも小さい場合（流量が７７．４μｍｏｌ／ｍｉｎ；条件Ａ）に比べて、工程Ｓ７０におけるＴＢＡｓの流量を工程Ｓ６０におけるＴＢＡｓの流量以上とすることにより（条件Ｂ、ＣおよびＤ）、表面粗さが明確に改善していることがわかる。このことから、工程Ｓ７０（第６工程）では、Ａｓの原料ガスの流量を工程Ｓ６０（第５工程）以上とすることで、表面粗さを改善できることが確認される。
　なお、上記実施の形態および実施例では、本開示の光半導体素子の一例として端面発光レーザである半導体レーザ１００について説明したが、本開示の光半導体素子はこれに限られない。本開示の光半導体素子は、面発光レーザなどの他の半導体レーザであってもよいし、受光素子（フォトダイオード）であってもよい。
　今回開示された実施の形態および実施例はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、請求の範囲によって規定され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１　半導体積層体
１０　ベース層
１１　基板
１１Ａ　第１主面
１１Ｂ　第２主面
１２　ｎ型クラッド層
１２Ａ　第１主面
１２Ｂ　第２主面
２０　活性層
２０Ａ　第１主面
２０Ｂ　第２主面
３０　ＩｎＰ層
３０Ａ　第１主面
３０Ｂ　第２主面
４０　ｐ型コンタクト層
４１　第１半導体層
４１Ａ　第１主面
４１Ｂ　第２主面
４２　第２半導体層
４２Ａ　第１主面
４２Ｂ　第２主面
４３　第３半導体層
４３Ａ　第１主面
４３Ｂ　第２主面
５０　絶縁膜
５０Ａ　第１主面
５０Ｂ　第２主面
５０Ｃ　開口部
６１　ｐ側電極
６２　ｎ側電極
１００　半導体レーザ
４１１　第１の層
４１２　第２の層
α　矢印

Claims (11)

  1. 　ＩＩＩ－Ｖ族化合物半導体から構成されるベース層と、
    　ＩＩＩ－Ｖ族化合物半導体から構成される活性層と、
    　導電型がｐ型であるＩｎＰ層と、
    　炭素以外のｐ型不純物である第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成される第１半導体層と、
    　炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する第２半導体層と、
    　３×１０１９ｃｍ－３以上の濃度の炭素を含むＩｎＧａＡｓから構成される第３半導体層と、を備え、
    　前記ベース層、前記活性層、前記ＩｎＰ層、前記第１半導体層、前記第２半導体層および前記第３半導体層はこの順に積層され、
    　前記第２半導体層は、前記第１半導体層および前記第３半導体層と接触しており、
    　前記第２半導体層における前記第２不純物の濃度は、前記第３半導体層との界面において炭素の濃度よりも小さく、前記第１半導体層との界面において炭素の濃度よりも大きい、半導体積層体。
  2. 　前記第３半導体層の、前記第２半導体層とは反対の主面の表面粗さは、二乗平均平方根粗さで０．３ｎｍ以下である、請求項１に記載の半導体積層体。
  3. 　前記第１不純物はＺｎである、請求項１に記載の半導体積層体。
  4. 　前記第２不純物はＺｎである、請求項１に記載の半導体積層体。
  5. 　前記第１半導体層を構成するＩｎＧａＡｓＰの組成は、前記第１半導体層の厚み方向において、前記ＩｎＰ層より前記第２半導体層に近い方がバンドギャップが小さい、請求項１に記載の半導体積層体。
  6. 　前記第１半導体層を構成するＩｎＧａＡｓＰの組成は、ＩｎＧａＡｓＰに占めるＧａおよびＡｓの原子割合が前記第２半導体層に近づくにしたがって高くなるように、前記第１半導体層の厚み方向において段階的に変化している、請求項５に記載の半導体積層体。
  7. 　前記第１半導体層を構成するＩｎＧａＡｓＰの組成は、ＩｎＧａＡｓＰに占めるＧａおよびＡｓの原子割合が前記第２半導体層に近づくにしたがって高くなるように、前記第１半導体層の厚み方向において連続的に変化している、請求項５に記載の半導体積層体。
  8. 　請求項１から請求項７のいずれか１項に記載の半導体積層体と、
    　前記第３半導体層上に配置された電極と、を備える、光半導体素子。
  9. 　ＩＩＩ－Ｖ族化合物半導体から構成されるベース層を準備する第１工程と、
    　ＩＩＩ－Ｖ族化合物半導体から構成される活性層を形成する第２工程と、
    　導電型がｐ型であるＩｎＰ層を形成する第３工程と、
    　炭素以外のｐ型不純物である第１不純物を炭素よりも高い濃度で含むＩｎＧａＡｓＰから構成される第１半導体層を形成する第４工程と、
    　炭素以外のｐ型不純物である第２不純物を含むＩｎＧａＡｓから構成され、２０ｎｍ以上の厚みを有する第２半導体層を第１の温度で形成する第５工程と、
    　前記ベース層、前記活性層、前記ＩｎＰ層、前記第１半導体層および前記第２半導体層を前記第１の温度から前記第１の温度よりも低い第２の温度まで冷却する第６工程と、
    　３×１０１９ｃｍ－３以上の濃度炭素を含むＩｎＧａＡｓから構成される第３半導体層を前記第２の温度で形成する第７工程と、を備え、
    　前記第１工程、前記第２工程、前記第３工程、前記第４工程、前記第５工程、前記第６工程および前記第７工程はこの順に実施される、半導体積層体の製造方法。
  10. 　前記第６工程では、Ａｓの原料ガスが、前記第５工程以上の流量で供給される、請求項９に記載の半導体積層体の製造方法。
  11. 　前記第７工程の後において、前記第３半導体層の、前記第２半導体層とは反対の主面の表面粗さは、二乗平均平方根粗さで０．３ｎｍ以下である、請求項９または請求項１０に記載の半導体積層体の製造方法。
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