TW202004854A - 半導體光元件的製造方法以及半導體光元件的中間體 - Google Patents

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Abstract

本發明的目的在於提供一種能夠抑制交叉影線的半導體光元件的製造方法以及半導體光元件的中間體。本發明的半導體光元件的製造方法包括：於InP成長用基板上形成蝕刻停止層的步驟；以及於所述蝕刻停止層上形成積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體的步驟，且所述蝕刻停止層的厚度為100 nm以下。另外，本發明的半導體光元件的中間體包括：InP成長用基板；形成於所述InP成長用基板上的蝕刻停止層；以及形成於所述蝕刻停止層上的，積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體，且所述蝕刻停止層的厚度為100 nm以下。

Description

半導體光元件的製造方法以及半導體光元件的中間體
本發明是有關於一種半導體光元件的製造方法以及半導體光元件的中間體。
近年來伴隨著可攜式（wearable）機器的需要，對於將紅外區域作為光接收波長、發光波長的半導體光元件要求小型化，尤其是逐漸要求減小半導體光元件的厚度（總厚度）。而且，以波長1000 nm～2200 nm的近紅外區域為光接收波長、發光波長的半導體光元件作為血液分析等衛生保健（health care）用感測器而受到關注。
針對所述要求，例如本申請人首次提出具有如下步驟的貼合半導體光元件的製造方法：於InP成長用基板上形成半導體積層體的步驟；將半導體積層體至少經由金屬接合層而與包含Si基板的支持基板接合的步驟；以及將InP成長用基板去除的步驟（參照專利文獻1）。
於此種將InP成長用基板去除來接合支持基板的半導體光元件的製造方法中，於InP成長用基板上預先形成有蝕刻停止層。蝕刻停止層例如可藉由使三元系或四元系的混晶成長（例如，磊晶成長（epitaxial growth））而形成於InP成長用基板上。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2018-006495號公報
[發明所欲解決之課題] 但是，於所述提案之前未進行過去除InP成長用基板的嘗試，故關於去除InP成長用基板的步驟中的合適的蝕刻停止層並未進行充分研究。在去除InP成長用基板的步驟中，用溶解液長時間溶化InP成長用基板，故於InP成長用基板的溶解的過程中，藉由基板厚度在面內的不均或溶解進行速度的不均，會產生基板被去除而蝕刻停止層露出至溶解液中的部分和基板還在溶解的部分混在一起的狀態。自所述狀態起至基板完全被去除的期間，要求蝕刻停止層不完全溶解而殘留。因此，考慮蝕刻停止層必須足夠厚。但是，即便於將蝕刻停止層的晶格常數設為接近InP者的情況下，亦可判明於蝕刻停止層上的半導體積層體上，於半導體光元件上產生交叉影線（cross hatch）的情況。此處，所謂「交叉影線」稱為沿著結晶格子產生，而在半導體光元件的表面以線的形式呈格子狀顯現的缺陷。當產生交叉影線時，不僅外觀不美觀，而且當流動高電流時有可能引起輸出的下降。
因此，本發明的目的在於提供一種能夠抑制交叉影線的半導體光元件的製造方法以及半導體光元件的中間體。 [解決課題之手段]
本發明者等人對產生所述交叉影線的原因進行了努力研究。其結果，查明於設置了蝕刻停止層的情況下，於該蝕刻停止層與InP成長用基板之間蓄積應變能，這成為在半導體光元件上產生交叉影線的原因。
本發明的要旨構成為如下所述。 本發明的半導體光元件的製造方法包括：於InP成長用基板上形成蝕刻停止層的步驟；以及 於所述蝕刻停止層上形成積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體的步驟，且 所述蝕刻停止層的厚度為100 nm以下。
於本發明的半導體光元件的製造方法中，較佳為所述蝕刻停止層的厚度為50 nm以下。
於本發明的半導體光元件的製造方法中，較佳為所述蝕刻停止層的厚度為20 nm以下。
於本發明的半導體光元件的製造方法中，較佳為更包括： 於所述半導體積層體上至少經由金屬接合層而接合支持基板的步驟；以及 去除所述InP成長用基板的步驟。
於本發明的半導體光元件的製造方法中，較佳為將所述蝕刻停止層的一部分設為n型InGaAs接觸層。
於本發明的半導體光元件的製造方法中，較佳為所述n型InGaAs接觸層的厚度為1 nm～100 nm。
於本發明的半導體光元件的製造方法中，較佳為所述半導體積層體依序包括n型包層、活性層、及p型包層，且 所述p型包層的厚度為1200 nm～9000 nm。
於本發明的半導體光元件的製造方法中，較佳為於所述中，所述p型包層的厚度為2400 nm～9000 nm。
本發明的半導體光元件的中間體包括： InP成長用基板； 蝕刻停止層，形成於所述InP成長用基板上； 半導體積層體，形成於所述蝕刻停止層上，積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層，且 所述蝕刻停止層的厚度為100 nm以下。
於本發明的半導體光元件的中間體中，較佳為所述蝕刻停止層的厚度為50 nm以下。
於本發明的半導體光元件的中間體中，較佳為所述蝕刻停止層的厚度為20 nm以下。
於本發明的半導體光元件的中間體中，較佳為所述半導體積層體依序包括n型包層、活性層、及p型包層，且 所述p型包層的厚度為1200 nm～9000 nm。
於本發明的半導體光元件的中間體中，較佳為於所述中，所述p型包層的厚度為2400 nm～9000 nm。
於本發明的半導體光元件的中間體中，較佳為於所述半導體積層體上至少經由金屬接合層而接合支持基板。 [發明的效果]
根據本發明，可提供一種能夠抑制交叉影線的半導體光元件的製造方法以及半導體光元件的中間體。
於對本發明的實施方式進行說明前，預先對以下方面進行說明。首先，本說明書中，於不明確組成比而僅表述為「InGaAsP」的情況是指如下任意的化合物：III族元素（In、Ga的合計）與V族元素（As、P）的化學組成比為1：1，且作為III族元素的In及Ga的比率、以及作為V族元素的As及P的比率分別不固定。該情況設為包含在III族元素中不含In及Ga的任一者的情況，且包含在V族元素中不含As及P的任一者的情況者。其中，於明確記載為「至少包含In及P」的InGaAsP的情況下，設為在III族元素中包含超過0%且為100%以下的In，且在V族元素中包含超過0%且為100%以下的P者。另外，於表述為「InGaP」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入之外不含As，於表述為「InGaAs」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入之外不含P。同樣地，於表述為「InAsP」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入之外不含Ga，於表述為「GaAsP」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入之外不含In。而且，於表述為「InP」的情況下，是指所述「InGaAsP」中除製造上不可避免的混入之外不含Ga及As。再者，InGaAsP或InGaAs等的各成分組成比可藉由光致發光測定及X射線繞射測定等來測定。另外，此處所說的「製造上的不可避免的混入」是指除使用原料氣體的製造裝置上的不可避免的混入外，還指結晶成長時或其後的伴隨著熱處理的各層界面上的原子的擴散現象等。
另外，本說明書中，將作為p型電性地發揮功能的層稱為p型層，將作為n型電性地發揮功能的層稱為n型層。另一方面，於未有意地添加Zn或S、Sn等特定雜質而不會作為p型或n型電性地發揮功能的情況下，稱為「i型」或「未摻雜」。亦可於未摻雜的InGaAsP層中混入製造過程中的不可避免的雜質，具體而言，本說明書中視為：於載體密度小（例如未滿4×1016/cm3）的情況下為「未摻雜」。另外，Zn或Sn等雜質濃度的值設為藉由二次離子質譜（Secondary Ion Mass Spectroscopy，SIMS）分析而得者。
另外，所形成的各層的厚度整體可使用光干涉式膜厚測定器來測定。進而，各層的厚度分別可根據利用光干涉式膜厚測定器及穿透式電子顯微鏡觀察成長層的剖面來算出。另外，於如超晶格結構般各層的厚度小的情況下，可使用穿透式電子顯微鏡-能量散射光譜（Transmission Electron Microscope-Energy Dispersion Spectrum，TEM-EDS）來測定厚度。再者，剖面圖中，於規定層具有傾斜面的情況下，該層的厚度設為使用距離所述層的正下層的平坦面的最大高度者。
以下，參照圖式來詳細地對本發明的實施方式進行說明。再者，原則上對相同構成要素標註相同的參照編號，並省略重覆的說明。各圖中，為了便於說明，將基板及各層的縱橫比率自實際比率誇張地表示。
＜半導體發光部件的製造方法＞ 對半導體光元件為半導體發光部件時的該半導體發光部件的製造方法的一實施方式進行說明。
（第一步驟） 於本發明的一實施方式的半導體發光部件的製造方法中，首先，如圖1A所示，首先準備InP成長用基板10。InP成長用基板10亦可使用通常可獲取的n型InP基板、未摻雜的InP基板、及p型InP基板的任一者。於本實施方式中，InP成長用基板10為n型InP基板。
接著，如圖1B所示，於第一步驟中，於InP成長用基板10上形成蝕刻停止層20。蝕刻停止層20防止於之後的步驟中藉由蝕刻將InP成長用基板10去除時，連半導體積層體30也被去除。而且，所謂蝕刻停止層20是指於InP成長用基板10的溶解液（濃度0.1%～36%的鹽酸）中具有不易被蝕刻的蝕刻選擇性的層。進而，較佳為於對蝕刻停止層進行蝕刻時的溶解液中，半導體積層體30的與蝕刻停止層相接的層（本實施方式中為n型包層31）亦具有不易被蝕刻的蝕刻選擇性。進而，蝕刻停止層20是與InP成長用基板10及形成於蝕刻停止層20的正上方的半導體積層體30（本實施方式中為n型包層31）之間以可結晶成長的程度進行晶格匹配的層。能夠晶格匹配的材料除InGaAs之外，還可列舉AlInAs或AlInGaAs、InGaAsP。可使用n型InGaAs層作為滿足所述條件的蝕刻停止層，該情況下，與InP晶格匹配，故較佳為將III族元素中的In組成比設為0.3～0.7，更佳為設為0.47～0.6。當將In組成比設為z而將蝕刻停止層20的組成式表示為Inz Ga（ 1-z ） As時，藉由將In組成比z設為0.47以上0.60以下可確實地進行結晶成長，進而佳為將In組成比z設為0.50以上0.57以下。再者，InGaAs與InP完全地進行晶格匹配是在In組成比z為0.532時。由於對半導體積層體30施加壓縮應變，故更佳為z＞0.532，進而佳為z≧0.54。此處，於本實施方式中，蝕刻停止層20的厚度為100 nm以下。於本發明中，蝕刻停止層20的厚度較佳為50 nm以下，更佳為20 nm以下。另一方面，蝕刻停止層20的厚度較佳為設為1 nm以上，更佳為設為5 nm以上。蝕刻停止層20可為單層，或者亦可為與其他層的複合層（例如，SLS層）（該情況下，將複合層的總厚度設為100 nm以下，較佳為設為50 nm以下，更佳為設為20 nm以下）。蝕刻停止層20例如可由磊晶成長形成，例如，可利用有機金屬氣相成長（Metal Organic Chemical Vapor Deposition，MOCVD）法或分子束磊晶（Molecular Beam Epitaxy，MBE）法、濺鍍法等公知的薄膜成長方法形成。例如，以規定的混合比使用作為In源的三甲基銦（TMIn）、作為Ga源的三甲基鎵（TMGa）、作為As源的砷化氫（AsH3 ），使用載氣且使該些原料氣體氣相成長，藉此可根據成長時間以所需厚度（100 nm以下，較佳為50 nm以下，更佳為20 nm以下）形成InGaAsP層。
於本實施方式中，較佳為於去除InP成長用基板後，將蝕刻停止層20的一部分設為n型InGaAs接觸層20。n型InGaAs接觸層20是與n型電極直接接觸的層。另外，設為n型InGaAs接觸層的區域（形成n型電極的區域或形成n型電極的區域與其外周）以外的蝕刻停止層較佳為藉由蝕刻而去除。 再者，n型InGaAs接觸層20不限定於組成固定的單層，亦可由In組成比z不同的多層形成。進而，可使n型InGaAs接觸層20的In組成比z於厚度方向上逐漸增加或逐漸減少等而使組成傾斜。另外，可使n型InGaAs接觸層20內的摻雜劑量在層內變化。
接著，如圖1B所示，於第一步驟中，於蝕刻停止層20上形成積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體30。
此處，半導體積層體30（本實施方式中自蝕刻停止層20側起）依序包含n型包層31、活性層35及p型包層37，n型包層31、活性層35及p型包層37分別較佳為包含至少含有In及P的InGaAsP系III-V族化合物半導體的層。
半導體積層體30可設為利用n型包層31及p型包層37夾持活性層35而成的雙異質（Double Hetero，DH）結構或多重量子阱（Multiple Quantum Well，MQW）結構。為了藉由抑制結晶缺陷而提高光輸出，更佳為半導體積層體30具有多重量子阱結構。多重量子阱結構可由交替地重覆阱層35W及障壁層35B的結構來形成，該情況下，較佳為可將阱層35W設為InGaAsP，將障壁層35B設為較阱層35W而言能隙大的InGaAsP。藉由所述半導體積層體30，可將半導體發光部件100的發光波長設為所需的近紅外區域的波長。例如，可藉由InGaAsP系III-V族化合物的組成變更而將發光峰值波長設為1000 nm～1650 nm，若為MQW結構的情況，則除了InGaAsP系III-V族化合物的組成變更以外，亦可藉由調整阱層與障壁層的組成差並對阱層施加應變，而將發光峰值波長設為1000 nm～1900 nm。再者，較佳為使用n型InP包層作為n型包層31，較佳為使用p型InP包層作為p型包層37。另外，於將阱層35W的成分組成表示為Inxw Ga1-xw Asyw P1-yw 的情況下，可設為0.5≦xw≦1且0.5≦yw≦1，較佳為設為0.6≦xw≦0.8且0.3≦yw≦1。另外，於將障壁層35B的成分組成表示為Inxb Ga1-xb Asyb P1-yb 的情況下，可設為0.5≦xb≦1且0≦yb≦0.5，較佳為設為0.8≦xb≦1且0≦yb≦0.2。
半導體積層體30的整體的厚度並無限制，例如可設為2 μm～15 μm。另外，n型包層31的厚度亦無限制，例如可設為1 μm～5 μm。進而，活性層35的厚度亦無限制，例如可設為100 nm～1000 nm。另外，本發明中，p型包層37的厚度並無特別限定，較佳為設為1200 nm～9000 nm，更佳為設為2400 nm～9000 nm。於活性層35具有量子阱結構的情況下，可將阱層35W的厚度設為3 nm～15 nm，可將障壁層35B的厚度設為5 nm～15 nm，可將兩者的組數設為3～50。
另外，如圖1B所示，半導體積層體30亦較佳為於p型包層37上具有包含至少含有In及P的InGaAsP的p型覆蓋（cap）層39。藉由設置p型覆蓋層39，可緩和晶格不匹配。p型覆蓋層39的厚度並無限制，例如可設為50 nm～200 nm。於本實施方式中，半導體積層體30的最表層為p型覆蓋層39，但是於本發明中，由於p型覆蓋層39為任意的構成，因此例如可將半導體積層體30的最表層設為p型包層37。
再者，雖未圖示，但半導體積層體30亦較佳為於n型包層31與活性層35之間、以及活性層35與p型包層之間分別具有i型InP間隔層。藉由設置i型InP間隔層，可防止摻雜劑的擴散。再者，i型InP間隔層的厚度並無限制，例如可設為50 nm～400 nm。
此處，半導體積層體30的各層可藉由磊晶成長而形成，例如可藉由有機金屬氣相成長（MOCVD：Metal Organic Chemical Vapor Deposition）法或分子束磊晶（MBE：Molecular Beam Epitaxy）法、濺鍍法等公知的薄膜成長方法而形成。例如，以規定的混合比使用作為In源的三甲基銦（TMIn）、作為Ga源的三甲基鎵（TMGa）、作為As源的砷化氫（AsH3 ）、作為P源的膦（PH3 ），使用載氣且使該些原料氣體氣相成長，藉此可根據成長時間以所需厚度形成InGaAsP層。再者，關於進行了磊晶成長的其他InGaAsP層，亦可藉由同樣的方法而形成。於將各層摻雜為p型或n型的情況下，只要視需要進而使用作為摻雜源的氣體即可。
（第二步驟） 接著，如圖1C所示，於第二步驟中，於半導體積層體30上形成包含III-V族化合物半導體的接觸層41。例如，如圖1C所示，可於p型覆蓋層39上形成p型接觸層41。p型接觸層41為與後述的歐姆金屬部43相接且介於歐姆金屬部43與半導體積層體30之間的層，與半導體積層體30相比，只要為與歐姆金屬部43之間的接觸電阻小的組成即可，例如可使用p型InGaAs層。接觸層41的厚度並無限制，例如可設為50 nm～200 nm。
（第三步驟） 接著，如圖2A所示，於第三步驟中，於接觸層41上的一部分形成歐姆金屬部43，並且於接觸層41的表面殘留露出區域E1。歐姆金屬部43可以規定圖案分散成島狀而形成。於使用p型InGaAs層作為p型接觸層41的情況下，例如可使用Au、AuZn、AuBe、AuTi等作為歐姆金屬部43，亦較佳為使用該些的積層結構。例如，可將Au/AuZn/Au設為歐姆金屬部43。歐姆金屬部43的厚度（或合計厚度）並無限制，可設為例如300 nm～1300 nm、更佳為350 nm～800 nm。
此處，若例如於接觸層41的表面形成抗蝕劑圖案，並使歐姆金屬部43蒸鍍，將抗蝕劑圖案剝離而形成，則可進行第三步驟。另外，即便於接觸層41的整個表面形成規定的金屬層，並於所述金屬層上形成遮罩，進行蝕刻等而形成歐姆金屬部43，亦可進行第三步驟。任一情況下，如圖2A所示，亦於接觸層41上的一部分形成有歐姆金屬部43，且於接觸層41的表面形成有與歐姆金屬部43不接觸的表面、即露出區域E1。
再者，歐姆金屬部43的形狀如圖2A所示於剖視圖中為梯形狀，但其僅為示意性的例示。歐姆金屬部43的形狀於剖視圖中可形成為矩形狀，亦可於角部具有圓弧。
（第四步驟） 接著，如圖2B所示，於第四步驟中，將露出區域E1中的接觸層41去除直至半導體積層體30的表面露出為止，形成包含歐姆金屬部43及接觸層41a的接觸部40，並且形成半導體積層體30的露出面E2。即，對之前的第三步驟中形成的歐姆金屬部43以外的部位中的接觸層41進行蝕刻，直至作為半導體積層體30的最表層的p型覆蓋層39的表面露出為止，而成為接觸層41a。例如只要於歐姆金屬部43及其附近（2 μm～5 μm左右）形成抗蝕劑遮罩，並藉由酒石酸-過氧化氫系等對接觸層41的露出區域E1進行濕式蝕刻即可。除此以外，亦可藉由無機酸-過氧化氫系及有機酸-過氧化氫系等進行濕式蝕刻。另外，於在第三步驟中於金屬層上形成遮罩，並藉由蝕刻而形成歐姆金屬部43的情況下，亦可連續進行第四步驟的蝕刻。
再者，接觸部40的厚度相當於接觸層41（41a）及歐姆金屬部43的合計厚度，可設為350 nm～1500 nm、更佳為400 nm～1000 nm。
（第五步驟） 接著，如圖2C所示，於第五步驟中，於半導體積層體30的露出面E2上的至少一部分形成電介質層50。所述電介質層50例如可以如下方式形成。
首先，以包覆半導體積層體30及接觸部40的方式，於半導體積層體30上的整個面將電介質層成膜。作為成膜法，可應用電漿化學氣相沈積（Chemical Vapor Deposition，CVD）法或濺鍍法等公知的手法。而且，於在經成膜的電介質層表面的接觸部40的上方，於電介質層50形成有接觸部上的電介質的情況下，只要視需要形成遮罩，並藉由蝕刻等將所述接觸部上的電介質去除即可。例如，可使用緩衝氫氟酸（buffered hydrofluoric acid，BHF）等來對接觸部上的電介質進行濕式蝕刻。
另外，作為變形例，如圖5所示，亦較佳為於半導體積層體30的露出面E2上的一部分形成電介質層50，並且將接觸部40的周圍設為露出部E3。所述電介質層50及露出部E3例如可以如下方式形成。首先，於半導體積層體30上的整個面將電介質層成膜，於經成膜的電介質層表面的接觸部40的上方，利用抗蝕劑形成完全包圍接觸部的窗口圖案。該情況下，窗口圖案較佳為相對於接觸部的寬度方向及長邊方向的長度分別具有1 μm～5 μm左右的擴展。使用以所述方式形成的抗蝕劑圖案，藉由蝕刻將接觸部周邊的電介質去除，藉此形成有電介質層50，並且接觸部40的周圍成為露出部E3。
藉由設置所述露出部E3，而形成有半導體發光部件100的散熱路徑。為了確實地獲得所述效果，較佳為將露出部E3的寬度W（參照圖5）設為0.5 μm以上且5 μm以下，更佳為設為1 μm以上且3.5 μm以下。
再者，亦較佳為將電介質層50與半導體積層體30接觸的接觸面積率設為80%以上且95%以下。原因在於：藉由減少接觸部40的面積，增加電介質層50的面積，可抑制接觸部的光吸收。再者，接觸面積率可於晶圓的狀態下進行測定，且於根據單片化後的半導體發光部件的狀態倒算接觸面積率的情況下，亦可假定單片化時經去除的半導體層（存在電介質層的區域）的寬度為單寬度20 μm～30 μm（兩寬度40 μm～60 μm）而算出。
再者，於第五步驟中，電介質層50的厚度H1 與接觸部40的厚度H2 的關係並無特別限制，如圖5所示，於將電介質層50的厚度表示為H1 ，將接觸部的厚度表示為H2 的情況下，可設為H1 ≧H2 ，亦較佳為設為H1 ＞H2 。該條件下，可將電介質層50的厚度設為例如360 nm～1600 nm、更佳為410 nm～1100 nm。另外，亦較佳為將電介質層的厚度H1 與接觸部40的厚度H2 之差H1 -H2 設為10 nm以上且100 nm以下。
另外，可使用SiO2 、SiN、ITO及AlN等作為電介質層50，尤佳為電介質層50包含SiO2 。原因在於：SiO2 容易利用BHF等進行蝕刻加工。
（第六步驟） 接著，如圖3A所示，於第六步驟中，於電介質層50及接觸部40上形成反射自活性層35放射的光的反射層60。於反射層60上，可利用由分佈布拉格反射器（Distributed Bragg Reflector，DBR）、金屬反射層、光子晶體、部分空隙等所引起的折射率差等，但由於製造容易且對於輻射光具有適當的反射率，因此較佳使用金屬反射層。於第五步驟中，於形成露出部E3的情況下，金屬反射層60亦形成於露出部E3上。所謂以Au為主成分的金屬反射層60是指金屬反射層60的組成中Au佔超過50質量%，更佳為是指Au為80質量%以上。金屬反射層60可包含多層金屬層，於包含含有Au的金屬層（以下，「Au金屬層」）的情況下，較佳為金屬反射層60的合計厚度中，將Au金屬層的厚度設為超過50%。構成金屬反射層60的金屬除了Au以外，可使用Al、Pt、Ti、Ag等。例如，金屬反射層60可為僅包含Au的單一層，金屬反射層60中亦可包含兩層以上的Au金屬層。為了確實地進行後續的第七步驟中的接合，較佳為將金屬反射層60的最表層（與半導體積層體30為相反側的面）設為Au金屬層。例如，可於電介質層50、露出部E3及接觸部40上以Al、Au、Pt、Au的順序將金屬層成膜，而製成金屬反射層60。可將金屬反射層60中的Au金屬層的一層的厚度設為例如400 nm～2000 nm，可將包含Au以外的金屬的金屬層的厚度設為例如5 nm～200 nm。金屬反射層60可藉由蒸鍍法等通常的手法，於電介質層50、露出部E3及接觸部40上成膜而形成。
（第七步驟） 接著，如圖3B所示，於第七步驟中，將表面設置有金屬接合層70的導電性支持基板80經由金屬接合層70而與金屬反射層60接合。只要藉由濺鍍法或蒸鍍法等於導電性支持基板80的表面預先形成金屬接合層70即可。將所述金屬接合層70與金屬反射層60相向配置並貼合，並於250℃～500℃左右的溫度下進行加熱壓縮接合，藉此可進行兩者的接合。
與金屬反射層60接合的金屬接合層70可使用Ti、Pt、Au等金屬、或者與金形成共晶合金的金屬（Sn等），較佳為設為將該些積層而成者。例如，可將自導電性支持基板80的表面依次積層厚度400 nm～800 nm的Ti、厚度5 nm～20 nm的Pt、厚度700 nm～1200 nm的Au者設為金屬接合層70。再者，為了容易使金屬反射層60與金屬接合層70接合，較佳為將金屬接合層70側的最表層設為Au金屬層，亦將金屬反射層60的金屬接合層70側的金屬層設為Au，而利用Au-Au擴散進行Au彼此的接合。
對於支持基板80，例如可使用導電性的Si基板，除此之外，亦可使用導電性的GaAs基板、或Ge基板。另外，除所述半導體基板以外，亦可使用金屬基板，亦可為使用AlN等放熱型絕緣基板的子安裝基板。支持基板80的厚度亦可視所使用的材料而不同，可設為100 um以上500 um以下，若為Si基板或GaAs基板，則即便設為未滿180 um的厚度，亦可處理。若考慮到放熱性、脆性、成本，則特佳為Si基板。
（第八步驟） 接著，如圖4A所示，於第八步驟中，將InP成長用基板10去除。InP成長用基板10例如可使用鹽酸並藉由濕式蝕刻而加以去除，於本實施方式中，由於形成蝕刻停止層20，故可利用該蝕刻停止層使蝕刻結束。鹽酸較佳為濃度0.1%～36%的鹽酸。進而，於不影響蝕刻選擇性的範圍內，亦可將其他藥品混合於鹽酸。再者，於蝕刻停止層為n型InGaAs層的情況下，例如只要藉由使用硫酸-過氧化氫系的蝕刻液的濕式蝕刻來去除蝕刻停止層即可。
（第九步驟） 接著，如圖4B所示，包括如下步驟：於導電性支持基板80的背面形成背面電極91，於半導體積層體30的表面形成上表面電極93。上表面電極93可包含配線部93a及墊片部93b。背面電極91及上表面電極93的形成可使用公知的手法，例如可使用濺鍍法、電子束蒸鍍法或電阻加熱法等。
或者，於本發明中，如圖9A、圖9B所示，可於n型InGaAs接觸層20的n側電極形成區域20A上形成n側電極93，同時將n型InGaAs接觸層20去除一部分而於半導體積層體30上設置露出面。可於n側電極形成區域20A上設置n側電極93後，將n型接觸層20去除一部分（參照圖9A），亦可預先將n側電極形成區域20A以外的n型接觸層20去除，其後於殘留的n型接觸層的n側電極形成區域20A上形成n側電極93（圖9B）。如上所述，n型InGaAs接觸層20例如可利用硫酸-過氧化氫系並藉由濕式蝕刻而去除。
當在n型InGaAs接觸層20的n側電極形成區域20A上形成n側電極93時，n側電極93可包括配線部93a及墊片部93b。另外，n側電極93中，尤其是配線部93a較佳為包含Au及Ge，或較佳為包含Ti、Pt及Au。若n側電極93包括所述金屬元素，則能夠確實地取得與n型InGaAs接觸層20的歐姆連接。另外，較佳為於形成配線部93a後，進行用於接觸層與電極之間的歐姆形成的熱處理。墊片部93b的形成較佳為設為所述熱處理之後。
可以所述方式製作半導體發光部件100。根據本實施方式的半導體發光部件的製造方法，與將InP基板作為支持基板的製造方法相比，所製造的半導體發光部件100中可以充分減小支持基板的厚度。因此，亦可減小半導體發光部件100的總厚度，因此可使半導體發光部件100小型化。進而，根據本實施方式的半導體發光部件的製造方法，於Si基板側設置金屬反射層60，因此與支持基板為相反側的面成為主要的光輸出口。另一方面，將先前的InP基板作為成長用基板兼支持基板的半導體發光部件的製造方法中，半導體積層體的上下兩面側及側面側成為光輸出口。因此，於依照本實施方式的半導體發光部件的情況下，與先前型半導體發光部件的製造方法相比，於半導體發光部件的放射光為窄指向性的方面而言亦有利。
而且，根據本實施方式的半導體發光部件的製造方法，將蝕刻停止層20的厚度設為100 nm以下，故可抑制由該蝕刻停止層20與InP成長用基板10的晶格不匹配引起的交叉影線的產生。另外，亦已知蝕刻停止層20中，產生至的n型包層31的As過渡層，但亦可抑制此種As過渡層的產生。根據所述觀點，如上所述，蝕刻停止層20的厚度較佳為50 nm以下，更佳為20 nm以下。再者，為了發揮蝕刻停止層20的本來的功能，蝕刻停止層20的厚度較佳為1 nm以上。另外，於蝕刻停止層20的厚度為100 nm以下（較佳為50 nm以下，更佳為20 nm以下）的情況下，亦提高100 mA下的發光輸出。
進而，根據本實施方式的半導體發光部件的製造方法，將p型包層37的厚度設為1200 nm～9000 nm，故可增大半導體發光部件中的電流的擴散長，並提高半導體發光部件的發光輸出相對於電流輸入的線性度。根據所述觀點，如上所述，p型包層37的厚度較佳為設為2400 nm～9000 nm。
此處，雖未圖示，但依照本實施方式的製造方法亦較佳為其進而包括：研磨步驟，將導電性支持基板80的厚度研磨至80 μm以上且未滿200 μm的範圍內。本實施方式中，使用Si基板作為導電性支持基板80，因此即便將導電性支持基板80研磨至厚度未滿200 μm，亦不會產生破損。進而，可將導電性支持基板80的厚度研磨至150 μm以下，且亦可研磨至100 μm以下。其中，若將導電性支持基板80的厚度研磨至未滿80 μm，則即便為Si基板亦產生破損，因此較佳為將厚度的下限設為80 μm。另外，若導電性支持基板80的厚度為80 μm以上，則可充分處理半導體發光部件100。
所述研磨步驟可於所述第七步驟前進行，亦可於第七步驟與第八步驟之間、或者第八步驟後的任一階段進行，更佳為第八步驟後。原因在於：藉由減少使用經薄型化的晶圓而進行加工的步驟，可更確實地防止晶圓的破裂。再者，於在第八步驟後進行研磨步驟的情況下，設為於形成後述背面電極前進行研磨步驟。再者，包含Si基板的導電性支持基板80的研磨可藉由通常的機械研磨而進行，亦可併用蝕刻。
＜半導體發光部件的中間體＞ 接著，對半導體光元件為半導體發光部件時的該半導體發光部件的中間體的一實施方式進行說明。
本發明的半導體發光部件的中間體如圖1B、圖1C、圖2A、圖2B、圖2C、圖3A及圖3B所示，包括：InP成長用基板10；形成於InP成長用基板10上的蝕刻停止層20；以及形成於蝕刻停止層20上的，積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體30。而且，本實施方式的半導體發光部件的中間體中，蝕刻停止層20的厚度為100 nm以下。
關於InP成長用基板10、蝕刻停止層20、半導體積層體30，與半導體發光部件的製造方法的實施方式中所說明者相同，故省略說明。
根據本實施方式的半導體發光部件的中間體，將蝕刻停止層20的厚度設為100 nm以下，故可抑制由該蝕刻停止層20與InP成長用基板10的晶格不匹配引起的交叉影線的產生。另外，於半導體積層體30中，與蝕刻停止層20鄰接的層和所述製造方法的實施方式同樣，為n型包層31的情況下，亦已知蝕刻停止層20中，產生至鄰接的n型包層31的As過渡層，根據本實施方式的半導體發光部件的中間體，亦可抑制此種As過渡層的產生。根據所述觀點，於本實施方式的半導體發光部件的中間體中，蝕刻停止層20的厚度較佳為50 nm以下，更佳為20 nm以下。再者，為了發揮蝕刻停止層20的本來的功能，蝕刻停止層20的厚度較佳為1 nm以上。蝕刻停止層20可為單層，或者亦可為與其他層的複合層（例如，SLS層）（該情況下，將複合層的總厚度設為100 nm以下，較佳為設為50 nm以下，更佳為設為20 nm以下）。
此處，本實施方式的半導體發光部件的中間體中，如圖1B所示，半導體積層體30可為最表層（InP成長用基板10的相反側的表層）。另外，本實施方式的半導體發光部件的中間體中，如圖1C所示，可於半導體積層體30上形成接觸層41，且該接觸層41為最表層。另外，本實施方式的半導體發光部件的中間體中，如圖2A、圖2B所示，可於接觸層41上形成歐姆金屬部43，且該歐姆金屬部43為最表層。另外，本實施方式的半導體發光部件的中間體中，如圖2C所示，可於半導體積層體30上形成電介質層50，且該電介質層50及歐姆金屬部43為最表層。另外，本實施方式的半導體發光部件的中間體中，如圖3A所示，可於電介質層50及歐姆金屬部43上形成金屬反射層60，且該金屬反射層60為最表層。另外，本實施方式的半導體發光部件的中間體中，如圖3B所示，可於金屬反射層60上形成金屬接合層70及導電性支持基板80，且該導電性支持基板80為最表層。關於各層，與半導體發光部件的製造方法的實施方式中所說明者相同，故省略說明。
於本發明的半導體發光部件的中間體中，半導體積層體30（本實施方式中自蝕刻停止層20側起）依序包含n型包層31、活性層35及p型包層37，p型包層37的厚度較佳為1200 nm～9000 nm。這是由於可增大使用此種半導體發光部件的中間體的半導體發光部件中的電流的擴散長，並提高半導體發光部件的發光輸出相對於電流輸入的線性度。根據所述觀點，於本發明的半導體發光部件的中間體中，p型包層37的厚度較佳為設為2400 nm～9000 nm。
＜半導體發光部件＞ 本發明的一實施方式的半導體發光部件100為藉由在縱方向流通電流而發揮功能的縱型半導體發光部件100。即，如圖4B所示，所述半導體發光部件100具有：導電性支持基板80；設置於導電性支持基板80的表面的金屬接合層70；設置於金屬接合層70上的金屬反射層60；設置於金屬反射層60上且積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體30；以及並列設置於金屬反射層60及半導體積層體30之間的電介質層50及接觸部40。而且，金屬反射層60的主成分為Au，導電性支持基板80包含導電性Si基板。如圖4B所示，本實施方式的半導體發光部件100具有背面電極91及上表面電極93。
如上所述，關於半導體發光部件100，由於使用導電性Si基板作為導電性支持基板80，因此可充分減小支持基板的厚度。另外，半導體發光部件100中，於Si基板側設置有金屬反射層60，因此與先前型半導體發光部件相比，於放射光為窄指向性的方面而言亦有利。
另外，本實施方式中，可將導電性支持基板80的厚度設為80 μm以上且未滿200 μm，亦可將厚度設為150 μm以下，亦可設為100 μm以下。
另外，半導體積層體30依序包含n型包層31、活性層35及p型包層37，n型包層31、活性層35及p型包層37較佳為包含至少含有In及P的InGaAsP系III-V族化合物半導體的層。另外，半導體積層體30可設為利用n型包層31及p型包層37夾持活性層35的雙異質結構或多重量子阱結構，如上所述亦較佳為活性層35具有多重量子阱結構。而且，電介質層較佳為包含SiO2 。
＜半導體光接收部件的製造方法＞ 接著，對半導體光元件為半導體光接收部件時的該半導體光接收部件的製造方法進行說明。 例如，若於所述的半導體發光部件的製造方法中的形成半導體積層體的步驟中，設置包含InGaAs光吸收層及InP窗口層的半導體積層體來代替所述的半導體積層體，則可利用半導體光元件作為半導體光接收部件。而且，本實施方式的半導體光接收部件使用Si基板作為導電性支持基板，因此可與半導體發光部件100同樣地減小導電性支持基板的厚度，進而可減小半導體光接收部件的總厚度，因此可使半導體光接收部件小型化。進而，由於將蝕刻停止層20的厚度設為100 nm以下，故可抑制由該蝕刻停止層20與InP成長用基板10的晶格不匹配引起的交叉影線的產生。根據所述觀點，如上所述蝕刻停止層20的厚度較佳為50 nm以下，更佳為20 nm以下。再者，為了發揮蝕刻停止層20的本來的功能，蝕刻停止層20的厚度較佳為1 nm以上。蝕刻停止層20可為單層，或者亦可為與其他層的複合層（例如，SLS層）（該情況下，將複合層的總厚度設為100 nm以下，較佳為設為50 nm以下，更佳為設為20 nm以下）。
＜半導體光接收部件的中間體＞ 接著，對半導體光元件為半導體光接收部件時的該半導體光接收部件的中間體進行說明。 例如，若使用包含InGaAs光吸收層及InP窗口層的半導體積層體來作為所述的半導體發光部件的中間體中的半導體積層體，則可利用半導體光元件作為半導體光接收部件。而且，本實施方式的半導體光接收部件使用Si基板作為導電性支持基板，因此可與半導體發光部件100同樣地減小導電性支持基板的厚度，進而可減小半導體光接收部件的總厚度，因此可使半導體光接收部件小型化。進而，由於將蝕刻停止層20的厚度設為100 nm以下，故可抑制由該蝕刻停止層20與InP成長用基板10的晶格不匹配引起的交叉影線的產生。根據所述觀點，如上所述蝕刻停止層20的厚度較佳為50 nm以下，更佳為20 nm以下。再者，為了發揮蝕刻停止層20的本來的功能，蝕刻停止層20的厚度較佳為1 nm以上。蝕刻停止層20可為單層，或者亦可為與其他層的複合層（例如，SLS層）（該情況下，將複合層的總厚度設為100 nm以下，較佳為設為50 nm以下，更佳為設為20 nm以下）。
＜半導體光接收部件＞ 本發明的一實施方式的半導體光接收部件為例如使用包含InGaAs光吸收層及InP窗口層的半導體積層體來作為所述的半導體發光部件的中間體中的半導體積層體的部件。
以上，已說明本發明的實施方式，但本發明並不限定於所述實施方式。例如，於所述實施方式中，設為使用n型InP基板作為InP成長用基板10的實施方式，因此關於形成於InP成長用基板10上的各層的n型及p型為如上所述，但是於本發明中，亦可使用p型InP基板，所述情況下，當然理解為各層的導電型的n型/p型與所述實施方式反轉。另外，於使用未摻雜的InP基板作為InP成長用基板10的情況下，只要對應於形成於InP成長用基板10上的半導體層的導電性（p型或n型）來確定各層的導電性即可。 以下，使用實施例對本發明進行更詳細地說明，但本發明並不受以下實施例的任何限定。 [實施例]
（發明例1） 按照圖1A～圖4B所示的流程圖，製作發明例1的半導體發光部件。具體而言為如下所述。
首先，藉由MOCVD法於2吋的n型InP基板（100）的面上依次形成n型In0.57 Ga0.43 As蝕刻停止層（20 nm）、n型InP包層（厚度：2 μm）、i型InP間隔層（厚度：100 nm）、發光波長1450 nm的量子阱結構的活性層（合計180 nm）、i型InP間隔層（厚度：320 nm）、p型InP包層（厚度：2.4 μm）、p型In0.8 Ga0.20 As0.5 P0.5 覆蓋層（厚度：50 nm）、p型In0.57 Ga0.43 As接觸層（厚度：100 nm）。再者，於形成量子阱結構的活性層時，交替積層In0.73 Ga0.27 As0.5 P0.5 阱層（厚度：10 nm）及InP障壁層（厚度：8 nm）各10層。
如圖6A所示，於p型In0.57 Ga0.43 As接觸層上形成分散成島狀的p型歐姆電極部（Au/AuZn/Au，合計厚度：530 nm）。圖6A的I-I剖面圖相當於圖2A的示意剖面圖。於所述圖案形成時，形成抗蝕劑圖案，繼而蒸鍍歐姆電極，藉由抗蝕劑圖案的剝離而形成。於該狀態下使用光學顯微鏡俯視觀察晶圓的半導體層，結果p型歐姆電極部的朝半導體層的接觸面積率為4.5%。再者，圖6A的外形尺寸為380 μm見方。
其次，於p型歐姆電極部及其周邊形成抗蝕劑圖案，藉由酒石酸-過氧化氫系濕式蝕刻將形成有歐姆電極部的部位以外的p型In0.57 Ga0.43 As接觸層去除。其後，藉由電漿CVD法而於p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層上的整個面形成包含SiO2 的電介質層（厚度：700 nm）。而且，於p型歐姆電極部的上方區域利用抗蝕劑形成在寬度方向及長邊方向加成寬度3 μm的形狀的窗口圖案，藉由利用BHF的濕式蝕刻將p型歐姆電極部及其周邊的電介質層去除，而使p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層露出。此時，p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層上的電介質層的高度H1 （700 nm）比包含p型接觸層（厚度：130 nm）與p型歐姆電極部（厚度：530 nm）的接觸部的高度H2 （660 nm）高40 nm。再者，於該狀態下使用光學顯微鏡俯視觀察晶圓的半導體層，結果電介質層（SiO2 ）的接觸面積率為90%。
其次，藉由蒸鍍而於p型In0.80 Ga0.20 As0.50 P0.50 覆蓋層上的整個面形成金屬反射層（Al/Au/Pt/Au）。金屬反射層的各金屬層的厚度依次為10 nm、650 nm、100 nm、900 nm。
另一方面，於成為支持基板的導電性Si基板（厚度：300 μm）上形成金屬接合層（Ti/Pt/Au）。金屬接合層的各金屬層的厚度依次為650 nm、10 nm、900 nm。
將該些金屬反射層及金屬接合層相向配置，於300℃下進行加熱壓縮接合。而且，藉由鹽酸（濃度：12%）對InP基板進行濕式蝕刻而去除，使n型In0.57 Ga0.43 As蝕刻停止層露出。
其次，如圖6B所示，將n型In0.57 Ga0.43 As蝕刻停止層的一部分用作n型接觸層，藉由抗蝕劑圖案形成、n型電極的蒸鍍、抗蝕劑圖案的剝離而於n型In0.57 Ga0.43 As接觸層上形成n型電極（Au（厚度：10 nm）/Ge（厚度：33 nm）/Au（厚度：57 nm）/Ni（厚度：34 nm）/Au（厚度：800 nm）/Ti（厚度：100 nm）/Au（厚度：1000 nm））作為上表面電極的配線部。將形成所述n型電極的部分稱為n型電極形成區域。其後，藉由熱處理而形成n型InGaAs接觸層與n側電極的配線部的歐姆連接（亦同時形成p型InGaAs接觸層與p型歐姆電極部的歐姆連接）。進而，於n型電極上形成墊片部（Ti（厚度：150 nm）/Pt（厚度：100 nm）/Au（厚度：2500 nm）），將上表面電極的圖案設為如圖6B所示般。圖6B中的II-II剖面圖相當於圖4B。再者，與圖6A同樣地，圖6B的外形尺寸為380 μm見方。其後，使用硫酸-過氧化氫系對n型電極形成區域以外（n型In0.57 Ga0.43 As接觸層以外）的n型In0.57 Ga0.43 As蝕刻停止層進行濕式蝕刻而去除。
最後，藉由平台蝕刻（mesa etching）將各部件間（寬度60 μm）的半導體層去除而形成切割線。而且，將Si基板研削而薄化至厚度87 μm後，朝Si基板的背面側形成背面電極（Ti（厚度：10 nm）/Pt（厚度：50 nm）/Au（厚度200 nm）），藉由切割而進行晶片單片化，從而製作發明例1中的半導體發光部件。再者，晶片尺寸為350 μm×350 μm。
（發明例2） 除將p型包層的厚度設為7.2 μm以外，其他與發明例1同樣。
（發明例3） 除將蝕刻停止層的厚度設為50 nm，將p型包層的厚度設為1.2 μm以外，其他與發明例1同樣。
（發明例4） 除將p型包層的厚度設為1.2 μm以外，其他與發明例1同樣。
（比較例1） 除將蝕刻停止層的厚度設為200 nm，將p型包層的厚度設為1.2 μm以外，其他與發明例1同樣。
（比較例2） 除將蝕刻停止層的厚度設為200 nm，將p型包層的厚度設為1.8 μm以外，其他與發明例1同樣。
（比較例3） 除將蝕刻停止層的厚度設為200 nm以外，其他與發明例1同樣。
＜評估1：發光輸出評估＞ 於發明例1～4及先前例1～3的半導體發光部件中使用恒電流電壓電源測定流通100 mA的電流時的利用積分球的發光輸出Po、流通20 mA的電流時的正向電壓Vf及發光峰值波長λp，分別求出10個（自晶圓的中心朝向外周等間隔的10個點的位置）試樣的測定結果的平均值。 將結果示於表1中。
＜評估2：交叉影線評估＞ 使用金屬顯微鏡及晶圓表面分析與可視化系統（Wafer Surface Analyzing and VIsualizing System，WASAVI）系列的「TRIOS33」來確認發明例1～4及比較例1～3的半導體發光部件的最外層（表面側）的表面外觀。於發明例1～4中未觀察到交叉影線，於比較例1～3中觀察到交叉影線。比較例1～3的交叉影線於晶圓中央部未觀察到，故針對產生交叉影線的範圍距晶圓的外周的距離，測量了距OF（（0-1-1）面方位的定向平面）與IF（（0-1-1）面方位的子板）的長度。 作為一例，將比較例2的定向平面附件的金屬顯微鏡照片與利用TRIOS33所得的晶圓檢查像示於圖7A、圖7B，將發明例1的定向平面附近的金屬顯微鏡照片與利用TRIOS33所得的晶圓檢查像示於圖8A、圖8B。另外，將發明例1～4及比較例1～3的結果示於表1。再者，於表1中，將未觀察到交叉影線的情況的外觀評估設為「良」，將觀察到交叉影線的情況的外觀評估設為「不良」。
[表1]
Figure 108111198-A0304-0001
如表1、圖7A、圖7B、圖8A、圖8B所示般，於發明例1～4中均未產生交叉影線，於比較例1～3中，於半導體發光部件的最外層（表面側）產生有交叉影線。另外，如表1所示，可知將p型包層的厚度設為2400 nm以上的發明例1、發明例2均比發明例3、發明例4及比較例1、比較例2於流動100 mA的高電流時的輸出優異。 另外，當對發明例1與比較例3進行比較時，可知即便於p型包層的厚度相同的情況下，蝕刻停止層的厚度薄的發明例1於流動100 mA的高電流時的輸出提高。進而，可知發明例1、發明例2與比較例1～3相比，正向電壓降低。另外，當對p包層的厚度相同的發明例3、發明例4與比較例1進行比較時，亦可知使蝕刻停止層的厚度薄的發明例3、發明例4的正向電壓降低。
10‧‧‧InP成長用基板 20‧‧‧蝕刻停止層 20A‧‧‧n側電極形成區域 30‧‧‧半導體積層體 31‧‧‧n型包層 35‧‧‧活性層 35W‧‧‧阱層 35B‧‧‧障壁層 37‧‧‧p型包層 39‧‧‧p型覆蓋層 40‧‧‧接觸部 41、41a‧‧‧接觸層 43‧‧‧歐姆金屬部 50‧‧‧電介質層 60‧‧‧金屬反射層 70‧‧‧金屬接合層 80‧‧‧支持基板（導電性支持基板） 91‧‧‧背面電極 93‧‧‧上表面電極（n側電極） 93a‧‧‧配線部 93b‧‧‧墊片部 100‧‧‧半導體發光部件 E1‧‧‧露出區域 E2‧‧‧露出面 E3‧‧‧露出部 H1、H2‧‧‧厚度 W‧‧‧寬度 I-I、II-II‧‧‧剖線
圖1A是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖1B是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖1C是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖2A是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖2B是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖2C是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖3A是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖3B是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖4A是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖4B是用以說明本發明的一實施方式的半導體光元件的製造方法的流程的示意剖面圖。 圖5是對本發明的一實施方式的半導體光元件的一個中間體的電介質層及接觸部周邊進行說明的示意圖。 圖6A是表示實施例的歐姆電極部的圖案的示意俯視圖。 圖6B是表示實施例的上表面電極的圖案的示意俯視圖。 圖7A是表示比較例3的外觀評估（金屬顯微鏡照片）的結果的圖。 圖7B是表示比較例3的外觀評估（WASAVI）的結果的圖。 圖8A是表示發明例1的外觀評估（金屬顯微鏡照片）的結果的圖。 圖8B是表示發明例1的外觀評估（WASAVI）的結果的圖。 圖9A是表示於n型接觸層上配置n型電極後，將n型接觸層的一部分去除的情況的示意圖。 圖9B是表示將n型接觸層的一部分去除後，於殘留的n型接觸層上配置n型電極的情況的示意圖。
無。

Claims (14)

  1. 一種半導體光元件的製造方法，其特徵在於，包括： 於InP成長用基板上形成蝕刻停止層的步驟；以及 於所述蝕刻停止層上形成積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層的半導體積層體的步驟，其中， 所述蝕刻停止層的厚度為100 nm以下。
  2. 如申請專利範圍第1項所述的半導體光元件的製造方法，其中所述蝕刻停止層的厚度為50 nm以下。
  3. 如申請專利範圍第2項所述的半導體光元件的製造方法，其中所述蝕刻停止層的厚度為20 nm以下。
  4. 如申請專利範圍第1項至第3項中任一項所述的半導體光元件的製造方法，其更包括： 於所述半導體積層體上至少經由金屬接合層而接合支持基板的步驟；以及 去除所述InP成長用基板的步驟。
  5. 如申請專利範圍第1項至第3項中任一項所述的半導體光元件的製造方法，其中將所述蝕刻停止層的一部分設為n型InGaAs接觸層。
  6. 如申請專利範圍第5項所述的半導體光元件的製造方法，其中所述n型InGaAs接觸層的厚度為1 nm～100 nm。
  7. 如申請專利範圍第1項至第3項中任一項所述的半導體光元件的製造方法，其中所述半導體積層體依序包括n型包層、活性層、及P型包層， 所述p型包層的厚度為1200 nm～9000 nm。
  8. 如申請專利範圍第7項所述的半導體光元件的製造方法，其中所述p型包層的厚度為2400 nm～9000 nm。
  9. 一種半導體光元件的中間體，其特徵在於，包括： InP成長用基板； 蝕刻停止層，形成於所述InP成長用基板上；以及 半導體積層體，形成於所述蝕刻停止層上，積層有多層至少包含In及P的InGaAsP系III-V族化合物半導體層，其中， 所述蝕刻停止層的厚度為100 nm以下。
  10. 如申請專利範圍第9項所述的半導體光元件的中間體，其中所述蝕刻停止層的厚度為50 nm以下。
  11. 如申請專利範圍第10項所述的半導體光元件的中間體，其中所述蝕刻停止層的厚度為20 nm以下。
  12. 如申請專利範圍第9項至第11項中任一項所述的半導體光元件的中間體，其中所述半導體積層體依序包括n型包層、活性層、及P型包層，且 所述p型包層的厚度為1200 nm～9000 nm。
  13. 如申請專利範圍第12項所述的半導體光元件的中間體，其中所述p型包層的厚度為2400 nm～9000 nm。
  14. 如申請專利範圍第9項至第11項中任一項所述的半導體光元件的中間體，其中於所述半導體積層體上至少經由金屬接合層而接合支持基板。
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