JP2005340504A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＩｎＰ基板上に半導体層をエピタキシャル成長させる際のウェハの割れや欠けを低減し、ＰＤを歩留まりよく製造できる方法を提供することを目的とする。
【解決手段】ｎ−ＩｎＰ基板１００上にｎ−ＩｎＧａＡｓＰ光吸収層１０１やｎ−ＩｎＧａＡｓ受光層１０３等からなる半導体多層膜を順次エピタキシャル成長した後、ＳｉＮ膜を堆積し、パターニングを行う。次に、ＳｉＮ膜のパターンをマスクとして半導体多層膜をＩｎＰ基板１００までエッチングして複数の島状の半導体多層膜１１０を形成するとともに、基板の外周部の多層膜も同時にエッチングする。
【選択図】図２

Description

本発明は、多層の半導体膜をエピタキシャル成長した半導体ウェハを用いた場合のウェハ割れを低減し、安定に製造可能な半導体装置の製造方法に関する。

長距離用光通信に用いられる受光素子（Ｐｈｏｔｏ Ｄｉｏｄｅ：以下ＰＤ）としては、一般にＩｎＰ系化合物半導体が用いられる。ＰＤの作製にあたってはＩｎＰ基板を使用し、受光層には、受信波長を十分吸収できるような半導体材料、例えば波長１．３μｍ帯や１．５μｍ帯を受信するための受光層にはＩｎＧａＡｓＰやＩｎＧａＡｓを用いる。これら受光層は、高い受光感度を得るために一定以上の厚さであることが望ましく、受光層は３〜５μｍ程度の厚膜を必要とする。

一芯の光ファイバで１．３μｍ帯と１．５μｍ帯の光をそれぞれ上り、下り信号に用いる一芯双方向通信する場合について具体例を以下に示す。

１本の光ファイバで行う一芯双方向通信では、送受信器としてレーザダイオード（Ｌａｓｅｒ Ｄｉｏｄｅ：以下ＬＤ）とＰＤを同一の小さなパッケージ内に設置する。送信波長が１．３μｍ帯のＬＤと、１．５μｍ帯の受信光を受信するＰＤを使用するモジュールの場合、１．５μｍ帯を受信するＰＤは、バンドギャップの関係から、受信光だけでなく、送信光に対する感度もあるため、送信光を感受してしまう。前述したようにＬＤとＰＤは小さなパッケージ内に設置されているので、高出力のＬＤの散乱光はパッケージ内に充満しており、ＰＤには上下左右のあらゆる方向から送信光が入射してしまう。ＰＤが送信光を感受することを、光学的クロストークといい、送信光を感受すると受信光の検知を困難にする。したがって、光学的クロストークはできる限り抑制する必要がある。

光学的クロストークを抑制する上で、信号光を１．４μｍ程度の吸収端波長を持つＩｎＧａＡｓＰ光吸収層を介してＩｎＧａＡｓ受光層に入射させることが有効である。光学的クロストークを大きく低減させようとするとＩｎＧａＡｓＰ光吸収層を３〜１０μｍと非常に厚く堆積させる必要がある。以下にその例を示す。

図３は一芯双方向通信に用いる１．５μｍ帯信号光を受光するＰＤの断面構造図を示している。ｎ−ＩｎＰ半導体基板３００の上面にｎ−ＩｎＧａＡｓＰ光吸収層３０１、ｎ−ＩｎＰバッファ層３０２、ｎ−ＩｎＧａＡｓ受光層３０３、ｎ−ＩｎＰウィンドウ層３０４、ｎ−ＩｎＧａＡｓコンタクト層３０５がこの順に堆積されている。ここで、ｎ−ＩｎＧａＡｓコンタクト層３０５は、Ｐ電極３０８との接触抵抗を下げる目的で所望の形状に加工されている。ｎ−ＩｎＰウィンドウ層３０４からｎ−ＩｎＧａＡｓ受光層３０３の一部まではＰ型領域３０６となっており、ｎ−ＩｎＧａＡｓ受光層３０３中にはＰＮ接合が形成されている。半導体多層膜の一部を除いた領域に絶縁膜３０７を堆積し、Ｐ電極３０８およびその外周部に遮光メタル３０９が堆積されている。ｎ−ＩｎＰ半導体基板３００の下面には、反射防止膜３１０が設けられ、反射防止膜３１０の周囲にはＮ電極３１１が設けられている。

図３に示すＰＤは裏面入射タイプのものであり、反射防止膜３１０が設けられている側から受信光が入射し、ｎ−ＩｎＰ基板３００中を通過した光が受光される。このＰＤでは、受信光だけでなく送信光も反射防止膜３１０等から入射されるが、１．４μｍ程度の吸収端波長を持つＩｎＧａＡｓＰ光吸収層を介して、光学的クロストークを抑制しようとするものである（例えば特許文献１参照）。

本構造において、ｎ−ＩｎＧａＡs受光層３０３は高い受光感度を得るために厚さ３〜５μｍ、ｎ−ＩｎＧａＡｓＰ光吸収層３０１は光クロストークを抑制するために厚さ３〜１０μｍを堆積させる。
特開２００１−２８４５４号公報

しかしながら、Ｓｉ等とは違って、ＩｎＧａＡｓ受光層やＩｎＧａＡｓＰ光吸収層をエピタキシャル成長によって、厚くしかも多数積層させると、成長時から常温への温度変化でｎ−ＩｎＰ基板と熱膨張係数が異なることから、ウェハに応力がかかり、反りが発生する。また、応力が大きいとウェハ外周部には格子不整合によるクロスハッチが発生する。ウェハの反りやクロスハッチは、ウェハ加工段階における熱処理等でますます増幅される。また、クロスハッチはエッチング処理等により深く抉れて、ウェハのクラックや割れの起点となる。このように、ウェハの反りやクロスハッチはウェハ割れを引き起こし、加工歩留低下の原因となっている。

本発明は上記問題点を解決し、ウェハの割れや欠けを低減し、ＰＤを歩留まりよく製造できる手法を提供することを目的としている。

上記課題を解決するために、本発明の半導体装置の製造方法は、半導体基板上に前記基板と熱膨張係数の異なる少なくとも一層以上の半導体膜をエピタキシャル成長する工程と、前記半導体膜の一部の領域を前記半導体基板まで除去して複数の島状領域を分割形成する工程とを備えている。

前記島状領域を分割形成する工程において、同時に前記基板外周部の前記半導体膜の一部を前記半導体基板まで除去することが好ましい。

前記複数の島状領域を含む前記半導体基板の上に前記半導体基板および前記半導体層と異なる熱膨張係数を有する膜を堆積してもよい。

前記複数の島状領域の間の前記半導体膜が除去された領域をスクライブラインとして用いることが好ましい。

前記複数の島状領域が受光素子の受光領域であることが好ましい。

前記半導体基板はＩｎＰ基板であり、前記半導体膜がＩｎＧａＡｓ層ないしＩｎＧａＡｓＰ層であることが好ましい。

以上のように本発明によれば、半導体膜が多数積層された半導体基板を用いて半導体素子を作製する場合、半導体膜の一部をエッチング除去して複数の領域に分割することによって、ウェハにかかる応力を分散でき、反りを低減できる。また、同様に、ウェハ外周部の半導体膜の一部をエッチング除去することによって、外周部に発生していたクロスハッチを除去できる。これにより、以降の加工工程でのウェハ割れが低減し、加工歩留り向上に極めて有効である。

以下、本発明の実施の形態について、図１および図２を参照しながら説明する。

図１に本発明の実施の形態における半導体受光素子の製造工程説明図を示す。

まず、図１（ａ）に示すように、ｎ−ＩｎＰ基板１００上に、ｎ−ＩｎＧａＡｓＰ光吸収層１０１、ｎ−ＩｎＰバッファ層１０２、ｎ−ＩｎＧａＡｓ受光層１０３、ｎ−ＩｎＰウィンドウ層１０４、ｎ−ＩｎＧａＡｓコンタクト層１０５がこの順にエピタキシャル成長によって堆積される。成長温度は５００〜６００℃である。ｎ−ＩｎＰ基板１００、ｎ−ＩｎＧａＡｓＰ光吸収層１０１、ｎ−ＩｎＰバッファ層１０２、ｎ−ＩｎＧａＡｓ受光層１０３、ｎ−ＩｎＰウィンドウ層１０４、ｎ−ＩｎＧａＡｓコンタクト層１０５の膜厚は、例えば、それぞれ、３５０μｍ、５μｍ、３μｍ、５μｍ、２μｍ、０．３μｍである。ｎ−ＩｎＧａＡｓＰ光吸収層１０１およびｎ−ＩｎＧａＡｓ受光層１０３は厚膜の混晶である。

ここで、ｎ−ＩｎＧａＡｓＰ光吸収層１０１およびｎ−ＩｎＧａＡｓ受光層１０３は、ｎ−ＩｎＰ基板１００に対して格子定数や熱膨張係数が異なることから、成長前後の温度変化によっては、ウェハは全体的に反ってしまい、また、ウェハ外周部では格子不整合に起因するクロスハッチが発生するおそれがある。

次に、図１（ｂ）に示すように、まず、ＳｉＮ膜１０６を堆積させ、レジスト１０７を塗布する。次に、フォトリソグラフィーにより、ウェハ中央部に、複数の領域に分割するパターン領域Ａ１０８とウェハ外周部パターン領域Ｂ１０９を形成させる。ここで、複数の領域に分割するパターン領域Ａ１０８は、例えば、（０−１−１）および（０−１１）方向に対して、格子状にストライプ窓が形成されている。つまり、レジストで被覆された部分は矩形であり、この矩形が複数配列されたパターン形状となっている。ここで、ストライプ窓幅は４０μｍであり、矩形はチップの大きさ４００μｍ×４００μｍとする。また、外周部パターン領域Ｂ１０９はウェハ外周３ｍｍをリング状にレジストの被覆がないパターン形状としている。

次に、図１（ｃ）に示すように、パターニングされたウェハに対し、露出している部分のＳｉＮ膜をエッチング後、レジスト除去を行う。

さらに、図１（ｄ）に示すように、領域Ａ１０８および領域Ｂ１０９のパターニングされたＳｉＮ膜をマスクとしてｎ−ＩｎＧａＡｓコンタクト層１０５〜ｎ−ＩｎＧａＡｓＰ光吸収層１０１までをエッチングにより除去し、その後、ＳｉＮ膜を除去する。エッチング方法はウェットエッチングでもドライエッチングでも構わない。ウェットエッチングの場合、ｎ−ＩｎＧａＡｓコンタクト層１０５〜ｎ−ＩｎＧａＡｓＰ光吸収層１０１までをエッチング選択性のない酢酸系エッチャントで除去しても、エッチング選択性のある塩酸系エッチャントや硫酸系エッチャントを併用して、層毎に除去していってもよい。ただし、ｎ−ＩｎＰ基板１００はエッチングしない方がよい。ｎ−ＩｎＰ基板１００までエッチングを行ってしまうと、基板が薄くなり、これ以降の工程でウェハ割れを引き起こすからである。

このようにして得られたウェハは、中央部では島状の半導体多層膜となり、外周部は半導体多層膜がない、つまりｎ−ＩｎＰ基板１００が露出する状態となる。

以上のように本実施の形態によれば、半導体多層膜をエッチングにより複数の領域に分割したことにより、ウェハにかかる応力を分散できるので、ウェハの反りを低減できる。また、ウェハ外周部においては、ウェハ割れの起点となるクロスハッチを除去できる。これにより、ウェハ全体にかかる応力を緩和できるので、以降の加工工程におけるウェハ割れが低減できる。

さらに、分離された島状の半導体多層膜１１０を１チップのＰＤとすると都合がよい。エッチングされた部分をスクライブライン１１１としてダイシングできるからである。

図２は本実施の形態における半導体多層膜をエッチングして分割した状態のウェハを上から見た図を示している。ウェハ中央部には、島状の半導体多層膜が複数存在し、１つ１つは互いに孤島のようになっており、この島状の半導体多層膜２１０の領域１つをＰＤ１チップとする。また、外周部はｎ−ＩｎＰ基板２００が露出しており、クロスハッチは除去されている。

以上の工程に引き続き、以下に示す工程を経て図３に示すＰＤチップの製造を行った。

まず、ｎ−ＩｎＧａＡｓコンタクト層３０５を所望の形状に加工後、Ｚｎの熱拡散によって、ｎ−ＩｎＰウィンドウ層３０４からｎ−ＩｎＧａＡｓ受光層３０３の一部までの領域をＰ型領域３０６に形成する。これにより、ｎ−ＩｎＧａＡｓ受光層３０３中にはＰＮ接合が形成される。次に、ＳｉＯ₂やＳｉＮ等の絶縁膜３０７を堆積し、一部を開口する。絶縁膜３０７の開口部分から絶縁膜上にかけてＰ電極３０８が、また、Ｐ電極３０８の外周部にある程度の隙間を隔てて遮光メタル３０９がリフトオフにより同時形成される。Ｐ電極３０８や遮光メタル３０９に用いる金属はＴｉ／Ｐｔ／Ａｕ等である。

さらに、ｎ−ＩｎＰ半導体基板３００の下面には、ＳｉＮなどの反射防止膜３１０が堆積、加工され、反射防止膜３１０の周囲には、ＡｕＧｅＮｉ／Ａｕ等の金属を用い、リフトオフによってＮ電極３１１が形成される。

最後に、図１（ｄ）に示した工程で形成されたスクライブライン１１１を用いてダイシングを行い、チップを分離し、ＰＤチップが完成する。

上述したように、半導体基板に半導体膜を堆積させた段階で、すでに、ウェハは全体的に反っており、また、外周部はクロスハッチが発生している可能性が高い。従来の製造方法では、このようなウェハ状態で、さらに、表面にＩｎＰ基板やＩｎＧａＡｓ層、ＩｎＧａＡｓＰ層と熱膨張係数の異なる絶縁膜や金属等を堆積させていくため、ウェハには応力がさらに加わり、最終的にウェハが割れるといったことが頻発していた。

それに対し、本実施の形態によれば、表面に絶縁膜や金属等を堆積させていく前に、ウェハにかかっている応力を緩和させているので、ウェハ割れの発生を低減できた。ウェハ割れ率は、本発明を実施しない場合と比較して、５０％低減された。また、ウェハ反りに伴うマスク合わせ精度の低下もなく、作業効率の向上も確認された。

なお、本実施の形態では、半導体基板に半導体膜を堆積させた直後に、半導体膜のエッチングを行ったが、必ずしも直後である必要はなく、ウェハ割れの起こりやすい工程の以前に実施すればよく、例えば、研磨工程や複雑な裏面加工工程の前に実施してもよい。また、化合物半導体材料、厚さや開口部等の寸法は、上記で挙げた例に限定されない。さらに、本発明は化合物半導体の受光素子に限定されるものではなく、Ｓｉ系の半導体素子やその他ＬＥＤやレーザ等の半導体素子にも適用され得る。

本発明に係る半導体装置の製造方法は、ウェハ上へのエピタキシャル膜成長時に生じる応力やそりを低減する方法として、特に化合物半導体装置の製造方法として有用である。

本発明の実施の形態における半導体受光素子の製造工程説明図 本発明の実施の形態における半導体多層膜をエッチングして分割した状態のウェハを上から見た図 従来の技術におけるＰＤの断面構造図

符号の説明

１００ ｎ−ＩｎＰ基板
１０１ ｎ−ＩｎＧａＡｓＰ光吸収層
１０２ ｎ−ＩｎＰバッファ層
１０３ ｎ−ＩｎＧａＡｓ受光層
１０４ ｎ−ＩｎＰウィンドウ層
１０５ ｎ−ＩｎＧａＡｓコンタクト層
１０６ ＳｉＮ膜
１０７ レジスト
１０８ パターン領域Ａ
１０９ パターン領域Ｂ
１１０ 島状の半導体多層膜
１１１ スクライブライン
２００ ｎ−ＩｎＰ基板
２０５ ｎ−ＩｎＧａＡｓコンタクト層
２１０ 島状の半導体多層膜
２１１ スクライブライン
３００ ｎ−ＩｎＰ基板
３０１ ｎ−ＩｎＧａＡｓＰ光吸収層
３０２ ｎ−ＩｎＰバッファ層
３０３ ｎ−ＩｎＧａＡｓ受光層
３０４ ｎ−ＩｎＰウィンドウ層
３０５ ｎ−ＩｎＧａＡｓコンタクト層
３０６ Ｐ型領域
３０７ 絶縁膜
３０８ Ｐ電極
３０９ 遮光メタル
３１０ 反射防止膜
３１１ Ｎ電極

Claims (6)

1. 半導体基板上に前記基板と熱膨張係数の異なる少なくとも一層以上の半導体膜をエピタキシャル成長する工程と、
   前記半導体膜の一部の領域を前記半導体基板まで除去して複数の島状領域を分割形成する工程とを備えた半導体装置の製造方法。
2. 前記島状領域を分割形成する工程において、同時に前記基板外周部の前記半導体膜の一部を前記半導体基板まで除去することを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記複数の島状領域を含む前記半導体基板の上に前記半導体基板および前記半導体層と異なる熱膨張係数を有する膜を堆積することを特徴とする請求項１または２記載の半導体装置の製造方法。
4. 前記複数の島状領域の間の前記半導体膜が除去された領域をスクライブラインとして用いることを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
5. 前記複数の島状領域が受光素子の受光領域であることを特徴とする請求項１ないし４のいずれかに記載の半導体素子の製造方法。
6. 前記半導体基板はＩｎＰ基板であり、前記半導体膜がＩｎＧａＡｓ層ないしＩｎＧａＡｓＰ層であることを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法。

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