JP6790004B2 - 半導体受光素子およびその製造方法 - Google Patents
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Description
(第1の実施形態)
図1は、第1の実施形態を示す概略構成図であり、(a)は概略断面図、(b)は概略上面図である。図1(a)は、図1(b)の矢視I−I’断面に相当している。図1において、1はn−Si基板(例えばn=5×1018cm−3)、2はn−Siエピ層(例えばn=5×1016cm−3、厚さ5μm)、3はp−Siガードリング(例えばBイオン注入、p=2×1017cm−3、深さ3μm)、4はp−Si(例えばBイオン注入、p=1×1019cm−3、深さ0.2μm)、5は低濃度p型またはノンドープのInP(例えば残留キャリア濃度2×1014cm−3、厚さ0.05μm)、6はノンドープGa0.47In0.53As(例えば残留キャリア濃度3×1014cm−3、厚さ1μm、以下単にGaInAsと記す)、7はp−InP(例えばp=1×1019cm−3、厚さ0.5μm)、8はSiO2パッシベーション膜(例えば厚さ0.3μm)、9はAR(Anti-Reflection)コート(例えば屈折率2.0の窒化シリコン(SiN)、厚さ0.2μm)、10はp電極(例えばTi/Pt/Au)、11はn電極(例えばAl)である。p−Si4の周縁部は、図1(b)に示すようにp−Si3のガードリングに一部重なっており、p−Si4の領域端での局所ブレークダウンを抑制するよう構成されている。また、p−Si4とp−Si3のガードリングは初めから接している必要はなく、p−Si4の領域端での局所ブレークダウンが起こる前にp−Si4から伸びる空乏層がp−Si3に達する距離に隔離されていてもよい。これについては後述の実施例で例示する。
(第2の実施形態)
図4は、第2の実施形態を示す半導体受光素子の断面構成とバンド構造を示す概略図であり、図1と同一の部分は同一の番号を付している。
(第3の実施形態)
図5は、第3の実施形態を示す概略構成図であり、図1と同一の部分は同一番号を付与している。ここではn−Si2とp−Si3のpn接合にパッシベーション膜15を追加しており、例えば、15として1100℃で熱酸化したSiO2を0.3μm形成する。SiO2はSiの最も良好なパッシベーションとなるが、一般に1000℃以上で熱処理しないと界面準位などによるリーク電流が発生する。しかしながら、InP、GaAsといった化合物半導体は結晶成長温度自体が800℃以下であり、1000℃以上の熱処理には耐えられない。従って、Siと化合物半導体の同時パッシベーション形成は700℃程度までが限度であり、Siにとっては熱処理温度がやや低い。
このように、実施形態の半導体受光素子は、Si−pn接合のパッシベーション膜に熱酸化または高温処理したSiO2膜を用いることができ、素子の信頼性を向上できる。
(第4の実施形態)
図7は、第4の実施形態を示す概略構成図であり、図6と同一の部分は同一番号を付与している。ここではAR膜9をn−Si基板1に設けており、電極10をp−InP7の大部分を覆うように形成している。第4の実施形態では、光入射を化合物半導体層の上側ではなく、裏面のSi基板側からとしている。
(第5の実施形態)
図8は、第5の実施形態を示す概略構成図であり、図6と同一の部分には同一番号を付与している。ここではp−Siの領域に第3の電極17(例えばAl)を設けている。第4の実施形態までが、電極10と電極11に一括で電圧印加していたのに対し、第5の実施形態では、化合物半導体受光層とSiアバランシェ増倍部を独立に電圧バイアスすることが可能になる。これにより、受光層とアバランシェ増倍部をそれぞれ独立に最適バイアスに設定することや、アバランシェ増倍部をパルス駆動すること、電極17からアバランシェ増倍による正孔電流を引出して高速応答させるといった駆動が可能になる。
図9は、第6の実施形態を示す概略構成図であり、図5と同一部分は同一番号を付与している。
図10及び図11は、第7の実施形態の概略構造を説明するためのもので、図10は概略断面図、図11は概略平面図であり、図9と同一部分には同一符号を付している。また、図10は図11の矢視II−II’断面に相当しているが、説明の便宜上、図の縮尺は適宜変更している。また、図12は、第7の実施形態に係る半導体受光素子の製造工程を示す概略断面図である。
Claims (13)
- Si基板と、
該Si基板に設けられたSiアバランシェ増倍部と、
該Siアバランシェ増倍部を取り囲み、且つ前記Siアバランシェ増倍部と異なる高さに接合端部を有するSi−pn接合と、
該Si−pn接合の前記接合端部に設けられたパッシベーション膜と、
前記Siアバランシェ増倍部上の領域の内側に選択的に設けられた化合物半導体受光層と、
を有することを特徴とする半導体受光素子。 - Si基板と、
該Si基板に設けられたSiアバランシェ増倍部と、
該Siアバランシェ増倍部上の領域の内側に選択的に設けられた化合物半導体受光層と、
前記Siアバランシェ増倍部を取り囲み、且つ前記Si基板と前記化合物半導体受光層との境界を含む第1の平面からの前記Si基板の厚さ方向における距離が、前記第1の平面からの前記Si基板の前記厚さ方向における前記Siアバランシェ増倍部の距離とは異なる接合端部を有するSi−pn接合と、
該Si−pn接合の前記接合端部を覆うパッシベーション膜と、
を有することを特徴とする半導体受光素子。 - 前記Siアバランシェ増倍部の周縁部と、前記化合物半導体受光層の周縁部との間の距離が、キャリア拡散長以上であることを特徴とする請求項1または2に記載の半導体受光素子。
- 前記化合物半導体受光層は、前記Siアバランシェ増倍部上のみに設けられてなることを特徴とする請求項1から3の何れかに記載の半導体受光素子。
- 前記Siアバランシェ増倍部はn型Si領域およびp型Si領域を含み、前記化合物半導体受光層が、前記p型Si領域上に設けられてなることを特徴とする請求項1から4の何れかに記載の半導体受光素子。
- 前記Si−pn接合の前記接合端部が、前記化合物半導体受光層を含む化合物半導体層の最下面より、前記Si基板側の面に設けられ、前記パッシベーション膜が前記Si−pn接合の前記接合端部に接して設けられたシリコン酸化膜を含むことを特徴とする請求項1から5の何れかに記載の半導体受光素子。
- 前記p型Si領域に設けられた電極を更に有してなることを特徴とする請求項1から6の何れかに記載の半導体受光素子。
- 前記Si基板に設けられた受光窓を有してなることを特徴とする請求項1から7の何れかに記載の半導体受光素子。
- Si基板にpn接合を含むアバランシェ増倍部を形成する工程と、
前記pn接合の端部を覆うパッシベーション膜を設ける工程と、
前記アバランシェ増倍部上に化合物半導体受光層を貼合する工程と、
該化合物半導体受光層を所定形状に加工する工程と、
前記Si基板にpn接合を含むアバランシェ増倍部を形成する工程と、前記pn接合の端部を覆うパッシベーション膜を設ける工程との間に、前記Si基板の前記pn接合の露出面を前記パッシベーション膜の膜厚の1/2以上の深さにエッチングする工程と、
を含んでなることを特徴とする半導体受光素子の製造方法。 - 前記Si基板の前記pn接合の端部に接するSiO2膜を設ける工程を含んでなることを特徴とする請求項9に記載の半導体受光素子の製造方法。
- 前記Si基板の前記pn接合の端部に接する前記SiO2膜は、800℃以上で熱酸化または熱処理されてなることを特徴とする請求項9または10に記載の半導体受光素子の製造方法。
- 前記化合物半導体受光層の表面に窒化シリコンを含む絶縁膜を形成する工程を含むことを特徴とする請求項9から11の何れかに記載の半導体受光素子の製造方法。
- 前記アバランシェ増倍部上に化合物半導体受光層を貼合する工程は、化合物半導体受光層を素子単位、又はアレイ素子単位に分割して貼合することを特徴とする請求項9から12の何れかに記載の半導体受光素子の製造方法。
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