KR102285120B1 - 광 수신 소자 - Google Patents
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Abstract
본 발명은 광수신 소자에 관한 것이다. 본 발명의 실시예에 따르면, 기판, 상기 기판의 상부의 제1 도핑 영역, 상기 기판 내에 제공되고, 상기 제1 도핑 영역을 둘러싸고 상기 제1 도핑 영역의 측면과 옆으로 이격된 링 구조의 제2 도핑 영역, 상기 제1 도핑 영역 상의 광 흡수층, 상기 광 흡수층 상의 컨택층, 상기 컨택층 상의 제1 전극, 및 상기 제2 도핑 영역 상의 제2 전극을 포함하는 광 수신 소자가 제공될 수 있다.
Description
본 발명은 광수신 소자에 대한 것으로, 상세하게는 아발란치 효과를 이용하는 광수신 소자에 관한 것이다.
게르마늄-온-실리콘(Germanium-On-Silicon) 광수신 소자는 작은 광신호를 높은 효율로 증폭하기 위하여 개발된 광소자로써, 일반적으로 실리콘 기판 위에 증폭층, 전하층, 게르마늄 광흡수층, 및 컨택층을 에피탁시 성장시켜 제작한다. 이와 같이 여러 층을 에피탁시 성장하는 과정에서 시간이 매우 오래 걸리며, 에피탁시 성장 층의 품질이 소자의 성능에 영향을 미치기 때문에 제조 과정에서 수율이 떨어지게 된다.
본 발명이 해결하고자 하는 과제는 성능이 향상된 광수신 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 광수신 소자에 관한 것이다. 본 발명의 실시예에 따르면, 기판, 상기 기판의 상부의 제1 도핑 영역, 상기 기판 내에 제공되고, 상기 제1 도핑 영역을 둘러싸고 상기 제1 도핑 영역의 측면과 옆으로 이격된 링 구조의 제2 도핑 영역, 상기 제1 도핑 영역 상의 광 흡수층, 상기 광 흡수층 상의 컨택층, 상기 컨택층 상의 제1 전극, 및 상기 제2 도핑 영역 상의 제2 전극을 포함하는 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 기판 내에 제공되고, 상기 제1 도핑 영역을 둘러싸고, 상기 제1 도핑 영역과 상기 제2 도핑 영역의 사이에 형성된 링 구조의 제3 도핑 영역을 더 포함하고, 상기 기판은 진성 실리콘 기판이며, 상기 제1 도핑 영역 및 상기 제3 도핑 영역은 제1 도전형이며, 상기 제2 도핑 영역은 제2 도전형인 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 기판 내에 제공되는 상기 제1 도핑 영역 아래의 제4 도핑 영역, 및 상기 기판 내에 제공되고, 상기 제1 도핑 영역 및 상기 제2 도핑 영역을 둘러싸는 링 구조의 제3 도핑 영역을 더 포함하고, 상기 제1 도핑 영역 및 상기 제3 도핑 영역은 제1 도전형이며, 상기 기판은 제2 도전형 실리콘 기판이며, 상기 제2 도핑 영역 및 상기 제4 도핑 영역은 제2 도전형이며, 상기 제4 도핑 영역은 상기 기판보다 도핑 농도가 더 높은 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 제1 도핑 영역은 평면적으로 보아, 복수의 링들을 갖는 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 복수의 링들의 하부면들의 깊이가 서로 다른 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 복수의 링들은 서로 다른 도핑 농도를 갖는 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 광 흡수층은 게르마늄, 갈륨비소, 인화인듐, 및 인듐갈륨비소 중에서 선택되는 어느 하나를 포함하는 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 기판 상에 돌출되고, 상기 제1 도핑 영역을 둘러싸는 링 구조의 에치드 가드링을 더 포함하고, 상기 기판 및 상기 에치드 가드링은 진성 실리콘이며, 상기 제1 도핑 영역은 제1 도전형이며, 상기 제2 도핑 영역은 제2 도전형인 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 기판, 상기 기판 상에 돌출되고, 제1 방향으로 연장하는 광 도파로, 상기 광 도파로의 상부의 제1 도핑 영역, 상기 광 도파로와 상기 제1 방향에 교차하는 제2 방향으로 이격된 제2 도핑 영역들, 상기 제1 도핑 영역 상의 광 흡수층, 및 상기 광 흡수층 상의 컨택층을 포함하며, 상기 기판은 매몰 산화층을 포함하는 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 기판 및 상기 도파로들은 진성 실리콘이며, 상기 제1 도핑 영역은 제1 도전형이며, 상기 제2 도핑 영역들은 제2 도전형인 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 기판 내에 제공되고, 상기 제1 도핑 영역 아래의 제3 도핑 영역을 더 포함하며, 상기 제1 도핑 영역은 제1 도전형이며, 상기 제2 도핑 영역 및 제3 도핑 영역은 제2 도전형이며, 상기 기판 및 상기 도파로들은 제2 도전형 실리콘인 광 수신 소자가 제공될 수 있다.
일 실시예에 따르면, 상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 광 수신 소자가 제공될 수 있다.
본 발명의 실시예에 따르면, CMOS 공정과 호환성이 유지되는 광수신 소자가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 광수신 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 광수신 소자의 일 예에 대한 도 1의 Ⅰ-Ⅱ선을 따른 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 광수신 소자 제조 방법의 일 예을 나타내는 것으로 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 광수신 소자의 다른 예들에 대한 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 광수신 소자의 또 다른 예에 대한 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 광수신 소자의 일 예를 나타내는 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도이다.
도 15 및 16은 본 발명의 다른 실시예에 따른 광수신 소자 제조 방법의 일 예를 나타내는 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 17 내지 도 19는 본 발명의 다른 실시예에 따른 광수신 소자의 다른 예들을 나타내는 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 20은 본 발명의 또 다른 실시예에 따른 광수신 소자의 일 예를 나타내는 평면도이다.
도 21은 본 발명의 또 다른 실시예에 따른 광수신 소자 제조 방법을 나타내는 도 20의 Ⅰ-Ⅱ선에 따른 단면도이다.
도 2는 본 발명의 일 실시예에 따른 광수신 소자의 일 예에 대한 도 1의 Ⅰ-Ⅱ선을 따른 단면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 광수신 소자 제조 방법의 일 예을 나타내는 것으로 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 광수신 소자의 다른 예들에 대한 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 광수신 소자의 또 다른 예에 대한 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 광수신 소자의 일 예를 나타내는 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도이다.
도 15 및 16은 본 발명의 다른 실시예에 따른 광수신 소자 제조 방법의 일 예를 나타내는 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 17 내지 도 19는 본 발명의 다른 실시예에 따른 광수신 소자의 다른 예들을 나타내는 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 20은 본 발명의 또 다른 실시예에 따른 광수신 소자의 일 예를 나타내는 평면도이다.
도 21은 본 발명의 또 다른 실시예에 따른 광수신 소자 제조 방법을 나타내는 도 20의 Ⅰ-Ⅱ선에 따른 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 장치에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 장치가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 막(또는 제 1 층)으로 언급된 것이 다른 실시예에서는 제 2 막(또는 제 2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 또한 원형으로 도시된 흡수층 및 컨택 영역은 소자의 성능 향상이나 제조과정의 수율을 높이기 위하여 다른 모양을 가질 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 광수신 소자의 평면도이다. 도 1에서 보호층(160)은 도시되지 않았다. 도 2는 본 발명의 일 실시예에 따른 광수신 소자의 일 예에 대한 도 1의 Ⅰ-Ⅱ선을 따른 단면도이다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 광수신 소자는 기판(100) 내에 제1 도핑 영역(110), 제2 도핑 영역(120), 선택적인 제3 도핑 영역(130), 광흡수 패턴(140), 컨택 패턴 (150), 및 제2 도핑 영역(120)과 컨택 패턴(150) 상의 전극들(170)이 포함될 수 있다. 일 예에서, 기판(100), 컨택 패턴(150), 및 광흡수 패턴(140)을 모두 덮는 보호층(160)이 제공될 수 있다.
기판(100)은 진성(intrinsic) 실리콘 기판일 수 있다. 진성 실리콘 기판(100)은 신호 증폭 효과의 개선에 도움이 될 수 있다. 그러나 기판(100)은 진성으로 한정되지 않으며, n형 또는 p형 실리콘 기판일 수 있다.
기판(100)의 상부에 제1 도핑 영역(110)이 형성될 수 있다. 제1 도핑 영역(110)은 제1 도전형으로 도핑된 영역일 수 있다. 제1 도전형은 p형 또는 n형일 수 있다. 도핑되는 물질은 p형 도핑의 경우, B, Al, Ga, In 등의 3족 원소일 수 있다. n형 도핑의 경우, N, P, As, Sb 등 5족 원소일 수 있다. 일 예에서, 도핑 농도는 1014 ~ 1021 cm-3 일 수 있다. 일 예에서, 제1 도핑 영역(110)은 전하 영역(charge region)일 수 있다. 전하 영역(110)은 전계(electric field)를 제공할 수 있다. 전계는 광자에 의해 생성된 전자 및 홀을 가속 시킬 수 있다. 전계의 크기가 충분한 경우, 아발란치 효과가 일어날 수 있다. 전하 영역(110)은 하부면이 평평한 구조를 가질 수 있다. 전하 영역(110)의 깊이는 10 나노미터 ~ 500 나노미터일 수 있다.
전하 영역(110) 아래에 증폭 영역(미도시)이 형성될 수 있다. 증폭 영역(미도시)에서 광수신에 의한 신호가 증폭될 수 있다.
제1 도핑 영역(110)을 둘러싸는 링 구조의 제2 도핑 영역(120)이 형성될 수 있다. 제2 도핑 영역(120)은 기판(100) 내에 제공되고, 제1 도핑 영역(110)의 측면과 옆으로 이격될 수 있다. 제2 도핑 영역(120)은 제1 도전형일 수 있다. 제2 도핑 영역(120)은 컨택 영역으로 지칭될 수 있다. 상기 컨택 영역(120)은 전극(170)과 연결되는 영역일 수 있다.
제1 도핑 영역(110)을 둘러싸는 링 구조의 제3 도핑 영역(130)이 형성될 수 있다. 제3 도핑 영역(130)은 제1 도핑 영역(110)과 제2 도핑 영역(120) 사이에 형성될 수 있다. 일 예에서, 제2 도핑 영역(120)과 제3 도핑 영역(130)의 이격 거리는 약 10 나노미터 ~ 1 마이크로미터일 수 있다. 제3 도핑 영역(130)은 제1 도전형과 반대되는 제2 도전형일 수 있다. 제3 도핑 영역(130)은 가드링(Guard ring)일 수 있다. 이격한 링구조의 가드링에 의해 쉽게 접합 항복(breakdown)이 일어나는 것이 방지될 수 있다.
제1 도핑 영역(110) 상에 광흡수 패턴(140)이 형성될 수 있다. 광흡수 패턴(140)은 광자를 효과적으로 흡수할 수 있다. 일 예에서, 광 흡수 패턴(140)의 두께는 약 100 나노미터 ~ 5 마이크로미터일 수 있다. 광흡수 패턴(140)의 지름 또는 폭은 약 1 마이크로미터 내지 300 마이크로미터일 수 있다. 광흡수 패턴(140)은 게르마늄, 갈륨비소, 인화인듐, 또는 인듐갈륨비소 등을 포함할 수 있다. 광흡수 패턴(140)은 에피탁시(Epitaxy)층일 수 있다.
광흡수 패턴(140) 상에 컨택 패턴(150)이 형성될 수 있다. 컨택 패턴(150)은 제1 도전형의 실리콘을 포함할 수 있다. 컨택 패턴(150)은 전극(170)과 연결될 수 있다.
기판(100), 광흡수 패턴(140), 및 컨택 패턴(150)을 모두 덮는 보호층(160)이 형성될 수 있다. 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx)이 보호층(160)에 포함될 수 있다. 보호층(160)은 보호층(160) 아래의 구성 요소들을 물리적 손상 및 전기적 손상으로부터 보호하며, 각 영역들을 전기적으로 분리하는 역할을 할 수 있다.
전극들(170)이 보호층(160)을 관통하여 컨택 영역(120) 및 컨택 패턴(150)에 각각 접하도록 형성될 수 있다. 전극들(170)은 도전물들일 수 있다. 도전물들은 금속 또는 금속 화합물일 수 있다. 예를 들어, Al, Cu, Ti, TiN, Pt, Ta 또는 이들의 화합물일 수 있다.
종래의 광수신 소자는 각 구성층들을 에피탁시 성장시켜 제조될 수 있다. 에피탁시 성장하는 과정은 시간이 매우 오래 걸릴 수 있다. 그리고 에피탁시 성장 층의 품질이 소자의 성능에 영향을 미친다. 따라서, 제조 과정에서 수율이 떨어질 수 있다. 본 발명의 실시예들에 따른 광수신 소자에 따르면, 에피탁시 성장 과정을 최소화할 수 있다. 이에 따라, CMOS 공정과 호환성이 유지되는 광수신 소자가 얻어질 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 광수신 소자 제조 방법의 일 예을 나타내는 것으로 도 1의 Ⅰ-Ⅱ 선에 대응하는 단면도들이다.
도 3을 참조하여, 기판(100) 상부에 제1 도핑 영역(110), 제2 도핑 영역(120), 및 제3 도핑 영역(130)이 위에서 설명한 바와 같은 구조로 형성될 수 있다. 일 예에서, 도핑 영역들(110, 120, 및 130)은 포토레지스터(미도시)를 마스크로 이용한 이온 주입 공정으로 형성될 수 있다. 이온 주입 공정 후 포토 레지스터(미도시)는 제거될 수 있다.
도 4를 참조하여, 기판(100) 상에 광흡수 패턴(140) 및 컨택 패턴(150)이 형성될 수 있다. 광흡수 패턴(140)과 컨택 패턴(150)은 화학 기상 증착(CVD) 공정으로 형성될 수 있다. CVD 공정은 감압 화학 기상 증착 공정(RPCVD) 및 초진공 화학 기상 증착 공정(UHCVD) 등을 포함할 수 있다.
광흡수층(미도시)이 에피탁시 성장될 수 있다. 일 예로, 광흡수층(미도시)은 게르마늄 에피탁시 성장으로 형성될 수 있다. 예를 들어, GeH4 가스가 기판(100)에 제공될 수 있다. 기판(100)에 약 1~300 Torr의 압력 및 약 300~500 ℃의 온도가 제공될 수 있다. GeH4 가스는 게르마늄과 H2 가스로 분해되고, 분해된 게르마늄은 기판(100) 상에 비정질 상태로 성장할 수 있다. 기판(100)의 온도는 약 600~700 ℃로 높아질 수 있다. 비정질 게르마늄층이 결정화될 수 있다. 이에 따라, 결정화된 게르마늄층 상에 게르마늄 에피층(미도시)이 형성될 수 있다.
일 예에서, 컨택층(미도시)이 광흡수층(미도시)상부에 형성될 수 있다. 컨택층(미도시)은 도핑된 실리콘 에피탁시 또는 폴리 실리콘 성장으로 형성 될 수 있다. 일 예에서, 실리콘 에피탁시 또는 폴리 실리콘 층은 SiH4 가스와 도핑 물질을 포함하는 가스(예를 들어, p형일 경우 BH3, n형일 경우 PH3 가스)를 동시에 열분해하여 광흡수층(미도시) 상부에 형성할 수 있다. 컨택층(미도시)의 도핑 농도는 1014 ~ 1021 cm-3 일 수 있으나, 이에 한정되지 않는다.
일 예에서, 광흡수 패턴(140)은 광흡수층(미도시)의 패터닝으로 형성될 수 있다. 패터닝 공정은 건식 식각(dry etching) 또는 습식 식각(wet etching)을 포함할 수 있다. 광흡수층(미도시)만이 선택적으로 식각될 수 있다. 예를 들어, 건식 식각에서 게르마늄과 실리콘의 식각 속도가 다른 것이 이용될 수 있다. 습식 식각에서 게르마늄만을 식각하는 식각 물질이 이용될 수 있다. 다른 예에서, 광흡수 패턴(140)은 선택적 에피탁시 성장(Selective Epitaxial Growth : SEG)으로 형성될 수 있다. 광흡수 패턴(140)은 원하는 위치에 패터닝없이 형성될 수 있다.
컨택 패턴(150)은 컨택층(미도시)의 패터닝으로 형성될 수 있다. 다른 예에서, 컨택 패턴(150)은 선택적 에피탁시 성장으로 형성될 수 있다. 컨택 패턴(150)은 원하는 위치에 패터닝없이 형성될 수 있다.
도 2를 다시 참조하여, 보호층(160)이 기판(100), 컨택 패턴(150), 및 광흡수 패턴(140)을 모두 덮도록 형성될 수 있다. 보호층(160)은 화학 기상 증착 공정으로 형성될 수 있다. 보호층(160)이 식각되어 컨택 영역(120) 및 컨택 패턴(150)의 상부가 노출될 수 있다.
전극들(170)이 노출된 컨택 영역(120) 및 컨택 패턴(150) 상에 형성될 수 있다. 전극들(170)은 실리사이드막(미도시)을 포함할 수 있다. 전극들(170)과 컨택 영역(120) 및 컨택 패턴(150) 사이 각각의 접촉 저항들이 감소될 수 있다.
도 5 내지 도 12는 본 발명의 일 실시예에 따른 광수신 소자의 다른 예들에 대한 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 1 및 도 5를 참조하여, 전하 영역(110)의 하부면은 아래로 볼록한 구조일 수 있다. 도 1 및 도 6을 참조하여, 전하 영역(110)의 하부면은 위로 오목한 구조일 수 있다. 도 1 및 도 7을 참조하여, 전하 영역(110)의 하부면은 기둥 구조일 수 있다. 도 1 및 도 8을 참조하여, 전하 영역(110)의 하부면은 링 구조일 수 있다. 도 1 및 도 9를 참조하여, 전하 영역(110)의 하부면은 복수의 링 구조일 수 있다. 도 1, 도 10, 및 도 11을 참조하여, 복수의 링 구조를 갖는 전하 영역(112)은 각각의 링들이 서로 다른 깊이를 가질 수 있다. 예를 들어, 바깥쪽의 링들이 안쪽의 링들보다 더 깊을 수 있다. 다른 예에서, 안쪽의 링이 바깥쪽의 링보다 더 깊을 수 있다. 도 1 및 도 12를 참조하여, 복수의 링 구조를 갖는 전하 영역(114)은 각 링이 다른 도핑 농도를 가질 수 있다. 예를 들어, 바깥쪽의 링들이 안쪽의 링들보다 도핑 농도가 높을 수 있다. 다른 예에서, 안쪽의 링들이 바깥쪽의 링들보다 도핑 농도가 높을 수 있다. 전하 영역(110)의 구조 또는 농도의 변화는 전하 영역(110)의 전계의 크기에 영향을 줄 수 있다. 따라서, 요구되는 전계가 얻어질 수 있다.
도 13은 본 발명의 일 실시예에 따른 광수신 소자의 또 다른 예에 대한 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도이다.
도 1 및 도 13을 참조하여, 에치드 가드링(132)은 기판(100) 상에 형성될 수 있다. 에치드 가드링(132)은 제1 도핑 영역(110)의 측면에 접하고, 링 구조를 가질 수 있다. 에치드 가드링(132)은 기판(100)의 상부면보다 높은 상부면을 가질 수 있다. 에치드 가드링(132)의 상부면은 전하 영역(110)의 상부면과 동일한 높이를 가질 수 있다. 에치드 가드링(132)은 진성 실리콘일 수 있다. 다만, 에치드 가드링(132)은 진성 실리콘으로 한정되지 않으며, n형 또는 p형 실리콘일 수 있다. 에치드 가드링(132)은 광수신 소자 내의 전기장이 원하는 방향으로 형성되도록 할 수 있다. 이에 따라, 수신 성능이 개선된 광수신 소자가 얻어질 수 있다.
도 14는 본 발명의 다른 실시예에 따른 광수신 소자의 일 예를 나타내는 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도이다.
도 1 및 도 14를 참조하여, 광 수신 소자는 기판(102) 내에 제1 도핑 영역(182), 제2 도핑 영역(120), 선택적인 제3 도핑 영역(130), 제4 도핑 영역(184), 광흡수 패턴(140), 컨택 패턴(150), 및 제2 도핑 영역(120)과 컨택 패턴(150) 상의 전극들(170)이 포함될 수 있다. 일 예에서, 기판(102), 컨택 패턴(150), 및 광흡수 패턴(140)을 모두 덮는 보호층(160)이 제공될 수 있다.
기판(102)은 제2 도전형의 실리콘 기판일 수 있다. 제2 도전형은 n형 또는 p형일 수 있다. 다만, 기판(102)은 제2 도전형으로 한정되지 않고, 진성 실리콘 기판일 수 있다.
기판(102) 상부에 제1 도핑 영역(182)이 형성될 수 있다. 제1 도핑 영역(182)은 제2 도전형과 반대되는 제1 도전형일 수 있다. 일 예에서, 제1 도핑 영역(182)의 도핑 농도는 1014 ~ 1021 cm-3 일 수 있으나, 이에 한정되지 않는다. 제1 도핑 영역(182)은 하부면이 평평한 구조일 수 있다. 제1 도핑 영역(182)의 깊이는 10 나노미터 ~ 500 나노미터일 수 있으나, 이에 한정되는 것은 아니다.
기판(102) 내에 제공되고, 제1 도핑 영역(182)의 아래에 배치된 제4 도핑 영역(184)이 형성될 수 있다. 제4 도핑 영역(184)은 링 구조의 제3 도핑 영역(130)의 내측에 형성될 수 있다. 제4 도핑 영역(184)의 상부면은 제1 도핑 영역의 하부면과 접할 수 있다. 제4 도핑 영역(184)의 측면은 제3 도핑 영역(130)의 안쪽 측면과 접할 수 있다. 제4 도핑 영역(184)은 하부면이 평평한 구조일 수 있다. 제4 도핑 영역(184)은 제2 도전형으로 도핑된 영역일 수 있다. 제4 도핑 영역(184)은 기판(102)보다 제2 도전형으로 더 도핑될 수 있다. 이에 따라, 아발란치 효과가 제 4 도핑 영역(184)과 제1 도핑 영역(182)의 계면에서 효과적으로 일어날 수 있다. 일 예에서, 제4 도핑 영역(184)의 도핑 농도는 1014 ~ 1021 cm-3 일 수 있으나, 이에 한정되지 않는다.
제1 도핑 영역(182) 및 제4 도핑 영역(184)을 둘러싸고, 링 구조의 제2 도핑 영역(120)이 형성될 수 있다. 제2 도핑 영역(120)은 기판(102) 내에 제공되고, 제1 도핑 영역(182)의 측면과 옆으로 이격될 수 있다. 제2 도핑 영역(120)은 제1 도전형으로 도핑된 영역일 수 있다. 제2 도핑 영역(120)은 컨택 영역일 수 있다. 컨택 영역(120)은 전극(170)과 연결될 수 있다.
제1 도핑 영역(182) 및 제4 도핑 영역(184)을 둘러싸고, 링 구조의 제3 도핑 영역(130)이 형성될 수 있다. 제3 도핑 영역(130)은 제1 및 제4 도핑 영역(182 및 184)과 제2 도핑 영역(120) 사이에 형성될 수 있다. 일 예에서, 제2 도핑 영역(120)과 제3 도핑 영역(130) 간의 이격 거리는 10 나노미터 ~ 1 마이크로미터일 수 있다. 제3 도핑 영역(130)은 제1 도전형의 가드링일 수 있다. 가드링은 쉽게 접합 항복이 일어나는 것이 방지할 수 있다.
광흡수 패턴(140)이 제1 도핑 영역 상에 형성될 수 있다. 일 예에서, 광흡수 패턴(140)의 두께는 100 나노미터 ~ 5 마이크로미터일 수 있으나, 이에 한정되지 않는다. 광흡수 패턴(140)은 게르마늄, 갈륨비소, 인화인듐, 또는 인듐갈륨비소 등을 포함할 수 있다. 광흡수 패턴(140)은 에피탁시층일 수 있다. 광흡수층(미도시) 상부에 컨택층(미도시)이 형성될 수 있다. 컨택층(미도시)은 도핑된 실리콘 에피탁시 또는 폴리 실리콘 성장으로 형성 될 수 있다. 실리콘 에피탁시 또는 폴리 실리콘 층은 SiH4 가스와 도핑 물질을 포함하는 가스(예를 들어 p형일 경우 BH3, n형일 경우 PH3 가스)를 동시에 열분해하여 광흡수층(미도시) 상부에 형성할 수 있다. 컨택층(미도시)의 도핑 농도는 1014 ~ 1021 cm-3 일 수 있으나, 이에 한정되지 않는다.
광흡수 패턴(140) 상에 컨택 패턴(150)이 형성될 수 있다. 컨택 패턴(150)은 전극(170)과 연결될 수 있다. 컨택 패턴(150)은 에피탁시층일 수 있다. 컨택 패턴(150)은 제1 도전형의 실리콘을 포함할 수 있다.
기판(102), 광흡수 패턴(140), 및 컨택 패턴(150)을 모두 덮는 보호층(160)이 형성될 수 있다. 실리콘 질화막(SiNx)이 보호층(160)에 포함될 수 있다.
보호층(160)을 관통하여 전극들(170)이 컨택 영역(120) 및 컨택 패턴(150)에 접하도록 형성될 수 있다. 전극들(170)은 도전물들일 수 있다. 도전물들은 금속 또는 금속 화합물일 수 있다. 예를 들어, Al, Cu, Ti, TiN, Pt, Ta 또는 이들의 화합물중에서 선택되는 어느 하나를 포함할 수 있다.
이에 따라, 광수신 성능이 향상되고, CMOS 공정과 호환성이 유지되는 광수신 소자가 얻어질 수 있다.
도 15 및 16은 본 발명의 다른 실시예에 따른 광수신 소자 제조 방법의 일 예를 나타내는 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다. 광수신 소자의 구성요소 중 제2 도핑 영역(120), 제3 도핑 영역(130), 광흡수 패턴(140), 컨택 패턴(150), 보호층(160), 및 전극들(170)의 형성 방법은 위에서 설명한 바와 동일할 수 있다. 이하에서 그 외의 요소들에 대해 설명한다.
도 1, 도 15, 및 도 16을 참조하여, 제2 도전형의 기판이 제공될 수 있다. 제3 도핑 영역(130)이 형성된 기판(102)의 상부에 제1 도핑 영역(182)과 제4 도핑 영역(184)이 형성될 수 있다. 제4 도핑 영역(184)은 제1 깊이를 가질 수 있다. 제1 도핑 영역(182)은 제1 깊이보다 얕은 제2 깊이를 가질 수 있다. 제1 및 제4 도핑 영역들(182 및 184)은 이온 주입법으로 형성될 수 있다.
도 1 및 도 14를 다시 참조하여, 보호층(160) 및 전극들(170)이 형성될 수 있다.
도 17 내지 도 19는 본 발명의 다른 실시예에 따른 광수신 소자의 다른 예들을 나타내는 것으로, 도 1의 Ⅰ-Ⅱ선에 대응하는 단면도들이다.
도 1 및 도 17을 참조하여, 제1 도핑 영역(182)의 하부면은 아래로 볼록한 구조일 수 있다. 제4 도핑 영역(184)의 상부면은 제1 도핑 영역(182)의 하부면에 접하는 구조일 수 있다. 도 1 및 도 18을 참조하여, 제1 도핑 영역(182)의 하부면은 위로 오목한 구조일 수 있다. 제4 도핑 영역(184)의 상부면은 제1 도핑 영역(182)의 하부면에 접하는 구조일 수 있다. 도 1 및 도 19를 참조하여, 제1 도핑 영역(182)의 하부면은 링 구조일 수 있다. 제1 도핑 영역(182)은 제3 도핑 영역(130)의 안쪽 측면과 옆으로 이격될 수 있다. 제 4 도핑 영역(184)은 제1 도핑 영역을 둘러싸는 속 빈 기둥 모양일 수 있다. 제4 도핑 영역(184)의 안쪽 면은 제1 도핑 영역(182)의 하부면에 접하는 구조일 수 있다. 제4 도핑 영역(184)의 상부면은 기판의 상부면과 동일한 높이를 가질 수 있다. 제4 도핑 영역(184)은 제3 도핑 영역(130)의 안쪽 측면과 옆으로 이격될 수 있다. 추가적으로, 제1 및 제4 도핑 영역(182 및 184)의 농도(미도시)가 제1 및 제4 도핑 영역(182 및 184) 내에서 위치에 따라 다를 수 있다. 제1 및 제4 도핑 영역(182 및 184)의 구조 또는 농도의 변화는 광수신 소자 내의 전계에 영향을 줄 수 있다. 따라서, 제1 및 제4 도핑 영역(182 및 184)의 구조 또는 농도를 조절하여 원하는 전계를 얻을 수 있다.
도 20은 본 발명의 또 다른 실시예에 따른 광수신 소자의 일 예를 나타내는 평면도이다. 설명을 위해 보호층(160)은 도시하지 않았다. 도 21은 본 발명의 또 다른 실시예에 따른 광수신 소자 제조 방법을 나타내는 도 20의 Ⅰ-Ⅱ선에 따른 단면도이다.
도 20 및 도 21을 참조하여, 기판(104)이 제공된다. 매몰 산화층(Burried Oxide Layer)(200)이 기판(104) 하부에 형성될 수 있다. 기판(104) 내에 제1 도핑 영역(116), 제2 도핑 영역(122), 및 선택적인 제3 도핑 영역(미도시)이 형성될 수 있다. 제1 도핑 영역(116) 상에 광흡수층(140), 컨택층(150), 보호층(160), 및 전극들(172)이 형성될 수 있다.
기판(104)은 제1 방향(예를 들어, y 방향)으로 연장할 수 있다. 기판(104)는 진성 실리콘층일 수 있다. 그러나 진성 실리콘으로 한정되지 않고, n형 또는 p형 실리콘일 수 있다.
기판 하부에 매몰 산화층(200)이 형성될 수 있다. 매몰 산화층(200)은 제1 방향으로 연장할 수 있다.
기판 상에 광도파로(190)가 돌출될 수 있다. 광도파로(190)는 제1 방향으로 연장할 수 있다. 광도파로(190)의 상부면은 기판(104)의 상부면보다 높을 수 있다. 광 도파로(190)는 진성 실리콘일 수 있다. 그러나, 광도파로(190)는 진성 실리콘으로 한정되지 않고, n형 또는 p형 실리콘일 수 있다. 광 도파로(190)는 광수신 소자와 이격된 영역의 광자를 광수신 소자로 이동시킬 수 있다.
광도파로(190)의 상부에 제1 도핑 영역(116)이 형성될 수 있다. 제1 도핑 영역(116)은 광도파로(190) 내에 형성될 수 있다. 제1 도핑 영역(116)의 상부면은 광도파로(190)의 상부면과 동일한 레벨일 수 있다. 제1 도핑 영역(116)의 측면들은 광도파로(190)의 측면들과 이격될 수 있다. 제1 도핑 영역(116)은 육면체 구조일 수 있으나, 이에 한정되지 않는다. 제1 도핑 영역(116)의 제1 방향의 길이는 제2 방향(예를 들어, x 방향)의 길이보다 길 수 있다. 제1 방향은 제2 방향과 직교할 수 있다. 제1 도핑 영역(116)은 약 10 나노미터 ~ 500 나노미터의 깊이를 가질 수 있다. 제1 도핑 영역(116)은 제1 도전형으로 도핑된 영역일 수 있다. 예를 들어, 도핑 농도는 1014 ~ 1021 cm-3 일 수 있다. 제1 도전형은 p형 또는 n형일 수 있다. 일 예에서, 제1 도핑 영역(116)은 전하 영역일 수 있다. 전하 영역(116)의 하부면과 인접한 광도파로(190) 및/또는 기판(104) 부분은 수신된 광자에 의한 신호가 증폭되는 영역될 수 있다.
기판(104) 상부에 제2 도핑 영역들(122)이 형성될 수 있다. 제2 도핑 영역들(122)은 광도파로(190)와 제2 방향(예를 들어, x 방향)으로 이격될 수 있다. 제2 도핑 영역들(122)의 상부면은 기판(104)의 상부면과 동일 레벨일 수 있다. 제2 도핑 영역들(122)은 육면체 구조를 가질 수 있지만, 이에 한정되지 않는다. 제2 도핑 영역들(122)의 제1 방향의 길이는 제2 방향의 길이보다 길 수 있다. 제2 도핑 영역들(122)은 제1 도전형으로 도핑된 영역들일 수 있다. 제2 도핑 영역들(122)은 컨택들일 수 있다. 컨택들(122)은 전극들(172)과 각각 연결될 수 있다.
제1 도핑 영역(116) 상에 광흡수 패턴(140)이 형성될 수 있다. 광흡수 패턴(140)은 육면체 구조일 수 있으나, 이에 한정되지 않는다. 광흡수 패턴(140)의 제1 방향의 길이는 제2 방향의 길이보다 길 수 있다. 일 예에서, 광흡수 패턴(140)은 약 100 나노미터 ~ 5 마이크로미터의 두께를 가질 수 있다. 광흡수 패턴(140)은 게르마늄, 갈륨비소, 인화인듐, 또는 인듐갈륨비소 등을 포함할 수 있다. 광흡수 패턴(140)은 에피탁시층일 수 있다.
광흡수 패턴(140) 상에 컨택 패턴(150)이 형성될 수 있다. 컨택 패턴(150)은 제1 도전형 실리콘을 포함할 수 있다. 컨택 패턴(150)은 전극(172)과 연결될 수 있다.
기판(104), 광흡수 패턴(140), 및 컨택 패턴(150)을 모두 덮는 보호층(160)이 형성될 수 있다. 보호층(160)은 제1 방향으로 연장할 수 있다. 보호층(160)은 실리콘 질화막(SiNx)을 포함할 수 있다.
전극들(172)이 보호층(160)을 관통하여 컨택 영역들(122) 및 컨택 패턴(150)에 접하도록 형성될 수 있다. 컨택 패턴(150) 상의 전극들(172)는 두 개로 도시되어 있지만, 이에 한정되지 않는다. 예를 들어, 하나의 전극(172)이 컨택 패턴(150) 상에 형성될 수 있다. 전극들(172)은 도전물들일 수 있다. 도전물들은 금속들 또는 금속 화합물들일 수 있다. 예를 들어, Al, Cu, Ti, TiN, Pt, Ta 또는 이들의 화합물들일 수 있다.
일 예에서, 제1 도핑 영역(116) 아래에 제3 도핑 영역(미도시)이 제공될 수 있다. 제3 도핑 영역(미도시)은 육면체일 수 있으나, 이에 한정되지 않는다. 제3 도핑 영역(미도시)의 측면들은 제1 도핑 영역(116)의 측면들과 공면일 수 있다. 제3 도핑 영역(미도시)은 제1 도전형과 반대되는 제2 도전형일 수 있다. 제3 도핑 영역(미도시)은 실리콘층보다 더 도핑될 수 있다. 일 예로, 제3 도핑 영역(미도시)의 도핑 농도는 1014 ~ 1021 cm-3 일 수 있다. 제1 도핑 영역(116)과 제3 도핑 영역(미도시)의 접합면에 인접한 부분에서 아발란치 효과가 발생할 수 있다.
이에 따라, 광수신 성능이 향상되고, CMOS 공정과 호환성이 유지되는 광수신 소자가 얻어질 수 있다.
도 21을 다시 참조하여, 매몰 산화층(200)을 포함하는 기판(104) 상에 광도파로(190)가 형성될 수 있다. 광도파로(190)는 화학 기상 증착(CVD) 공정으로 형성될 수 있다. 화학 기상 증착 공정은 감압 화학 기상 증착 공정, 초진공 화학 기상 증착 공정 등을 포함할 수 있다. 일 예에서, 광도파로(190)는 에피탁시 성장으로 형성될 수 있다.
광도파로(190) 상부에 제1 도핑 영역(116)이 형성될 수 있다. 제1 도핑 영역(116)은 이온 주입법으로 형성될 수 있다.
기판(104) 상부에 제2 도핑 영역들(122)이 형성될 수 있다. 제2 도핑 영역들(122)은 이온 주입법으로 형성될 수 있다.
기판(104) 상에 광흡수 패턴(140) 및 컨택 패턴(150)이 형성될 수 있다. 광흡수 패턴(140) 및 컨택 패턴(150)은 화학 기상 증착 공정(CVD)으로 형성될 수 있다. 일 예에서, 광흡수 패턴(140) 및 컨택 패턴(150)은 광흡수층(미도시) 및 컨택층(미도시)의 패터닝으로 형성될 수 있다. 광흡수층(미도시)은 게르마늄 에피탁시 성장으로 형성될 수 있다. 컨택층(미도시)은 도핑된 실리콘 에피탁시 또는 폴리 실리콘 성장으로 형성될 수 있다. 다른 예에서, 광흡수 패턴(140) 및 컨택 패턴(150)은 선택적 에피탁시 성장(SEG)으로 형성될 수 있다.
보호층(160)이 기판(104), 컨택 패턴(150), 및 광흡수 패턴(140)을 모두 덮도록 형성될 수 있다. 보호층은 화학 기상 증착(CVD) 공정으로 형성될 수 있다. 보호층(160)이 식각되어 컨택 영역(122) 및 컨택 패턴(150)의 상부가 노출될 수 있다.
전극들(172)이 노출된 컨택 영역(122) 및 컨택 패턴(150) 상에 형성될 수 있다. 전극들(172)은 실리사이드막(미도시)을 포함할 수 있다. 전극들(172)과 컨택 영역(120) 및 컨택 패턴(150) 사이 각각의 접촉 저항들이 감소될 수 있다.
한편, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예 및 실험예들은 모든 면에서 예시적인 것이며, 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (13)
- 기판;
상기 기판의 상부의 제1 도핑 영역;
상기 기판 내에 제공되고, 상기 제1 도핑 영역을 둘러싸고 상기 제1 도핑 영역의 측면과 옆으로 이격된 링 구조의 제2 도핑 영역;
상기 제1 도핑 영역 상의 광 흡수층;
상기 광 흡수층 상의 컨택층;
상기 컨택층 상의 제1 전극; 및
상기 제2 도핑 영역 상의 제2 전극을 포함하되,
상기 제1 도핑 영역은 상기 광 흡수층과 직접 접촉하고,
상기 광 흡수층은 광자를 흡수하여 전기적 신호를 발생시키고, 상기 전기적 신호의 크기는 상기 제1 도핑 영역의 아래에서 증폭되도록 구성되는 광 수신 소자. - 제 1 항에 있어서,
상기 기판 내에 제공되고, 상기 제1 도핑 영역을 둘러싸고, 상기 제1 도핑 영역과 상기 제2 도핑 영역의 사이에 형성된 링 구조의 제3 도핑 영역을 더 포함하고,
상기 기판은 진성 실리콘 기판이며, 상기 제1 도핑 영역 및 상기 제3 도핑 영역은 제1 도전형이며, 상기 제2 도핑 영역은 제2 도전형인 광 수신 소자. - 제 1 항에 있어서,
상기 기판 내에 제공되는 상기 제1 도핑 영역 아래의 제4 도핑 영역; 및
상기 기판 내에 제공되고, 상기 제1 도핑 영역 및 상기 제2 도핑 영역을 둘러싸는 링 구조의 제3 도핑 영역을 더 포함하고,
상기 제1 도핑 영역 및 상기 제3 도핑 영역은 제1 도전형이며, 상기 기판은 제2 도전형 실리콘 기판이며, 상기 제2 도핑 영역 및 상기 제4 도핑 영역은 제2 도전형이며, 상기 제4 도핑 영역은 상기 기판보다 도핑 농도가 더 높은 광 수신 소자. - 제 3 항에 있어서,
상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 광 수신 소자. - 제 1 항에 있어서,
상기 제1 도핑 영역은 평면적으로 보아, 중심이 같은(concentric) 복수의 링들을 포함하는 구조를 갖는 광 수신 소자. - 제 5 항에 있어서,
상기 복수의 링들의 하부면들의 깊이가 서로 다른 광 수신 소자. - 제 5 항에 있어서,
상기 복수의 링들은 서로 다른 도핑 농도를 갖는 광 수신 소자. - 제 1 항에 있어서,
상기 광 흡수층은 게르마늄, 갈륨비소, 인화인듐, 및 인듐갈륨비소 중에서 선택되는 어느 하나를 포함하는 광 수신 소자. - 제 1 항에 있어서,
상기 기판 상에 돌출되고, 상기 제1 도핑 영역을 둘러싸는 링 구조의 에치드 가드링을 더 포함하고,
상기 기판 및 상기 에치드 가드링은 진성 실리콘이며, 상기 제1 도핑 영역은 제1 도전형이며, 상기 제2 도핑 영역은 제2 도전형인 광 수신 소자. - 기판;
상기 기판 상에 돌출되고, 제1 방향으로 연장하는 광 도파로;
상기 광 도파로의 상부의 제1 도핑 영역;
상기 광 도파로 양측의 상기 기판의 상부에 제공되며, 각각 상기 제1 방향에 교차하는 제2 방향으로 상기 광 도파로와 이격되는 제2 도핑 영역들;
상기 제1 도핑 영역 상의 광 흡수층; 및
상기 광 흡수층 상의 컨택층을 포함하며,
상기 기판은 하부의 매몰 산화층을 포함하고,
상기 제1 도핑 영역은 상기 광 흡수층과 직접 접촉하고,
상기 광 흡수층은 광자를 흡수하여 전기적 신호를 발생시키고, 상기 전기적 신호의 크기는 상기 제1 도핑 영역의 아래에서 증폭되도록 구성되는 광 수신 소자. - 제 10 항에 있어서,
상기 기판 및 상기 도파로들은 진성 실리콘이며, 상기 제1 도핑 영역은 제1 도전형이며, 상기 제2 도핑 영역들은 제2 도전형인 광 수신 소자. - 제 10 항에 있어서,
상기 기판 내에 제공되고, 상기 제1 도핑 영역 아래의 제3 도핑 영역을 더 포함하며,
상기 제1 도핑 영역은 제1 도전형이며, 상기 제2 도핑 영역 및 제3 도핑 영역은 제2 도전형이며, 상기 기판 및 상기 도파로들은 제2 도전형 실리콘인 광 수신 소자. - 제 12 항에 있어서,
상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 광 수신 소자.
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