JP2019145647A - 半導体受光素子およびその製造方法 - Google Patents

半導体受光素子およびその製造方法 Download PDF

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Abstract

【課題】暗電流が低く受光特性に優れた化合物半導体受光層とＳｉアバランシェ増倍層からなる半導体受光素子の提供。【解決手段】Ｓｉ基板１に設けられたＳｉアバランシェ増倍部と、Ｓｉアバランシェ増倍部を取り囲み且つＳｉアバランシェ増倍部と異なる高さに接合端部を有するＳｉ−ｐｎ接合と、Ｓｉ−ｐｎ接合端部に設けられたパッシベーション膜８と、Ｓｉアバランシェ増倍部上のＳｉ−ｐｎ接合領域内に選択的に設けられた化合物半導体受光層６を備える。【選択図】図１

Description

本発明の実施形態は、半導体受光素子およびその製造方法に関する。
光ファイバ通信、光リモートセンシングなどの技術分野において半導体受光素子が用いられ、半導体受光素子材料として、Ｓｉ、Ｇｅ、ＧａＡｓ、ＧａＩｎＡｓ／ＩｎＰなど、適宜、受光波長に応じて用いられている。
特開２００６−３４４８３１号公報 特開２０１６−９２０７８号公報
Applied PhysicsLetters Vol. 70, p. 303 (1997)
半導体受光素子の低コスト化、高性能化のため、化合物半導体の受光部とＳｉアバランシェ増倍を組み合わせるデバイスが提案されているが、暗電流の抑制や受光特性の再現が難しいという問題があった。本発明は、化合物半導体で受光して発生したキャリアをＳｉでアバランシェ増倍させながら、低暗電流で安定な受光特性を有する半導体受光素子およびその製造方法の提供を目的とする。
実施形態によれば、Ｓｉ基板、該Ｓｉ基板に設けられたＳｉアバランシェ増倍部、該Ｓｉアバランシェ増倍部を取り囲み、且つ前記Ｓｉアバランシェ増倍部と異なる高さに接合端部を有するＳｉ−ｐｎ接合、該Ｓｉ−ｐｎ接合端部に設けられたパッシベーション膜、前記Ｓｉアバランシェ増倍部上の前記Ｓｉ−ｐｎ接合領域の内側に選択的に設けられた化合物半導体受光層、を有する半導体受光素子が提供される。
第１の実施形態に係る半導体受光素子の概略断面図および概略上面図。 第１の実施形態に係る半導体受光素子の製造工程を示す概略断面図。 第１の実施形態に係る半導体受光素子の層構成とバンド構造の概略説明図。 第２の実施形態に係る半導体受光素子の層構成とバンド構造の概略説明図。 第３の実施形態に係る半導体受光素子の概略断面図。 第３の実施形態に係る半導体受光素子の製造工程を示す概略断面図。 第４の実施形態に係る半導体受光素子の概略断面図。 第５の実施形態に係る半導体受光素子の概略断面図。 第６の実施形態に係る半導体受光素子の概略断面図。 第７の実施形態に係る半導体受光素子の概略断面図。 第７の実施形態に係る半導体受光素子の概略平面図。 第７の実施形態に係る半導体受光素子の製造工程を示す概略断面図。
以下、適宜図面を参照しながら実施形態の説明を行っていく。説明の便宜のため、各図面の縮尺は必ずしも正確ではなく、相対的な位置関係などで示す場合がある。また、同一または同様の要素には、同じ符号を付している。
自動車の自動運転、ロボットの自律走行などを目的とした各種測距センサが開発されており、中でも光測距センサは距離分解能、２次元または３次元画像化などの点で優位性が高い。１００ｍ前後の比較的長距離の光測距センサでは、レーザーを光源とし、ガイガーモード動作する受光素子で反射遅延時間を計測する方法でセンシングしている。これまで一般的に、これらの光測距センサは可視光から近赤外光が用いられており、特に、太陽の背景光が弱くなる窓波長で、比較的低コストなＳｉ受光素子が適用可能な９００〜９５０ｎｍ前後の光が多く用いられている。また、９００ｎｍ帯は可視光に比べて眼の網膜への到達率が低くなり、人間のセンシングに用いても比較的安全な所謂アイセーフ光となる。
しかしながら、９００ｎｍ帯の背景光が弱くなる理由が大気中の水蒸気吸収に拠るため光透過率も低いという問題があり、大気吸収損失による測距距離制限や天候などの影響があった。
一方、水吸収の少ない比較的長い波長では、背景太陽光自体が弱く、９００ｎｍ帯と同程度の背景光強度となり、それでいて大気による光吸収が少なく、眼への光暴露も桁違いに低下するため光センシングには有利となる。例えば波長１５９０ｎｍの光では、幅の狭い水蒸気吸収ピークを除いて背景光強度が９００ｎｍ帯とほぼ同等であり、９００ｎｍ帯の光透過率が５０％前後なのに対し１５９０ｎｍはほぼ１００％の光透過率となる。また、眼の網膜への光暴露は９００ｎｍ帯に比し１桁以上低くなる。即ち、１６００ｎｍ帯で光センシングを行えば光源強度を１桁高く設定することも可能であり、光透過率も高いため、光センシングでのＳ／Ｎ比の大幅向上により、高分解能、長距離の光測距などに有利となる。また、水分による光吸収が殆どないため、水滴や雪による光散乱は受けるものの、光吸収が実質ない分、天候の影響が軽減される利点もある。
ところが、１６００ｎｍ帯は低コストなＳｉ受光素子に殆ど感度がなく、１５５０ｎｍ帯の長距離光ファイバ通信などで用いられるＧａＩｎＡｓ／ＩｎＰ系受光素子やＧｅ受光素子が必要になる。Ｇｅ受光素子は、バンドギャップの狭い単結晶Ｇｅにｐｎ接合を形成するためトンネル電流が生じ易く、また、ｐｎ接合表面の強固なパッシベーション形成が難しいため、Ｓｉ受光素子ほどの低コスト化や低雑音化が難しい。一方、化合物半導体のＧａＩｎＡｓ／ＩｎＰ系受光素子は、Ｓｉ、Ｇｅのような単結晶半導体に比し結晶成長の安定性が低いためウェハの大口径化が難しく、また、稀少材料からなる小径ウェハで製造するため素子あたりの材料費および加工費を低減することが難しい。
一般に、ＬＳＩなどのＳｉデバイスは、大口径Ｓｉウェハによる大量一括加工を行うため１素子あたりの加工費を低減可能である。但し、大口径ウェハでは設備投資も大きくなるため、デバイス需要数に応じたウェハ径最適化が必要となる。一般的に、需要数量の多い半導体デバイスは、大口径ウェハによる製造が低コスト化に有利である。従って、ウェハ大口径化が難しい化合物半導体では、デバイス需要数に関わらずＳｉデバイスよりコスト低減が難しい問題がある。このため、１６００ｎｍ帯で低雑音且つ低コストな半導体受光素子の新規提案が求められており、実施形態はこの課題に対応可能である。
（第１の実施形態）
図１は、第１の実施形態を示す概略構成図であり、（ａ）は概略断面図、（ｂ）は概略上面図である。図１（ａ）は、図１（ｂ）の矢視Ｉ−Ｉ’断面に相当している。図１において、１はｎ−Ｓｉ基板（例えばｎ＝５×１０１８ｃｍ−３）、２はｎ−Ｓｉエピ層（例えばｎ＝５×１０１６ｃｍ−３、厚さ５μｍ）、３はｐ−Ｓｉガードリング（例えばＢイオン注入、ｐ＝２×１０１7ｃｍ−３、深さ３μｍ）、４はｐ−Ｓｉ（例えばＢイオン注入、ｐ＝１×１０１9ｃｍ−３、深さ０．２μｍ）、５は低濃度ｐ型またはノンドープのＩｎＰ（例えば残留キャリア濃度２×１０１４ｃｍ−３、厚さ０．０５μｍ）、６はノンドープＧａ０．４７Ｉｎ０．５３Ａｓ（例えば残留キャリア濃度３×１０１４ｃｍ−３、厚さ１μｍ、以下単にＧａＩｎＡｓと記す）、７はｐ−ＩｎＰ（例えばｐ＝１×１０１９ｃｍ−３、厚さ０．５μｍ）、８はＳｉＯ２パッシベーション膜（例えば厚さ０．３μｍ）、９はＡＲ（Anti-Reflection）コート（例えば屈折率２．０の窒化シリコン（ＳｉＮ）、厚さ０．２μｍ）、１０はｐ電極（例えばＴｉ／Ｐｔ／Ａｕ）、１１はｎ電極（例えばＡｌ）である。ｐ−Ｓｉ４の周縁部は、図１（ｂ）に示すようにｐ−Ｓｉ３のガードリングに一部重なっており、ｐ−Ｓｉ４の領域端での局所ブレークダウンを抑制するよう構成されている。また、ｐ−Ｓｉ４とｐ−Ｓｉ３のガードリングは初めから接している必要はなく、ｐ−Ｓｉ４の領域端での局所ブレークダウンが起こる前にｐ−Ｓｉ４から伸びる空乏層がｐ−Ｓｉ３に達する距離に隔離されていてもよい。これについては後述の実施例で例示する。
ここで、ＩｎＰ５、ＧａＩｎＡｓ６、ｐ−ＩｎＰ７は、ｐ−Ｓｉ（ｐ−Ｓｉ３およびｐ−Ｓｉ４）領域上に形成し、理想的にはｐ−Ｓｉ４の上部のみに形成する。この場合、少なくともＩｎＰ５がｐ−Ｓｉ４の領域に形成されていれば良く、ＧａＩｎＡｓ６、Ｐ−ＩｎＰ７が上部でｐ−Ｓｉ４の領域からはみ出していても構わない。ｐ−Ｓｉ３（ガードリング）の外周は、ＩｎＰ５の周縁から電子（または正孔）の拡散長以上隔離しておくことが望ましい。これは、ガードリング３の外周に化合物半導体層の受光キャリアが到達して局所ブレークダウンすることなどの抑制に有効となる。また、同様に前述したｐ−Ｓｉ３のガードリングとｐ−Ｓｉ４との間が隔離される場合、ｐ−Ｓｉ４の外周は、ＩｎＰ５の周縁から電子（または正孔）の拡散長以上隔離しておくことが望ましい。
また、後述するように、ＩｎＰ５とＧａＩｎＡｓ６の残留キャリア濃度を十分に低くしておくことで、ｐ−Ｓｉ４とＩｎＰ５の電子親和力差（ヘテロバリア、０．４〜０．５ｅＶ）による内部電位が、熱平衡状態でのｐ−Ｓｉ４とｐ−ＩｎＰ７のフェルミレベルを合わせるためにＧａＩｎＡｓ６を空乏化する。
この素子に逆バイアス電圧（電極１０が負極、電極１１が正極）を印加すると、ｐ−Ｓｉ４とｎ−Ｓｉ２のｐｎ接合（片側階段接合）部分で電界強度が上がり、ｐ−Ｓｉ４の不純物濃度が高いためｎ−Ｓｉ２の領域に空乏層が拡大する。逆バイアス電圧を更に上げていくと、ｐ−Ｓｉ４に接するｎ−Ｓｉエピ層２の高電界領域がアバランシェ増倍し始め、アバランシェブレークダウン電圧（ＶＢ）に達すると暗電流を種とした素子電流が急激に増えて素子電圧が増加できなくなる。上述の不純物濃度と厚さの設定であれば、ＶＢはおよそ２０Ｖ前後となる。Ｓｉは電子のイオン化率が正孔の１０〜５０倍あり、上記アバランシェ増倍は電子増倍が主体となる。
一般的に、電子と正孔のイオン化率の比が大きいほどアバランシェ増倍の過剰雑音が小さくなり、Ｓｉは一般的な半導体材料の中で最もイオン化率比が大きい（アバランシェ過剰雑音が小さい）。実施形態の半導体受光素子では、アバランシェ増倍部をＳｉで構成しており、非常に低雑音なアバランシェ増倍が可能である。
上記の素子にＶＢ以下の逆バイアスを加え、アバランシェ増倍可能な状態で素子の上面から例えば波長１６００ｎｍの光を照射すると、６のＧａＩｎＡｓ層で光吸収されて電子正孔対が発生する。上述したように、ＧａＩｎＡｓ６はヘテロ界面の内部電位差により空乏化しており、電子がｐ−Ｓｉ４側、正孔がｐ−ＩｎＰ７側にドリフト移動する。正孔は負極に吸収されて消滅するが、電子はＧａＩｎＡｓ６とＩｎＰ５の界面、ＩｎＰ５とｐ−Ｓｉ４の界面に蓄積し、熱平衡分布の高エネルギー側の電子がｐ−Ｓｉ４に注入される。そしてｐ−Ｓｉ４に注入された電子は濃度差拡散によりｎ−Ｓｉ２に達し、アバランシェ増倍可能な状態にあるｎ−Ｓｉ２で電子増倍されて素子電流の主成分となる。上記素子では、波長９５０〜１７００ｎｍでの受光が可能であり、Ｓｉ受光素子で受光が難しい１０００ｎｍ以上の波長だけでなく、従来主に用いられてきた９００ｎｍ帯の光も受光可能となる。
また、上記素子の電極（例えば電極１０）と電源の間に外部抵抗として例えば２００ｋΩを接続し、上記素子にかかる電圧をＶＢ以上（例えばＶＢ＋５Ｖ）とすれば、素子の暗電流増倍による電流と上記外部抵抗による電圧降下が起こり、素子電流２５μＡ前後、素子電圧がＶＢ近傍になる。この状態で、例えば１６００ｎｍの光を照射すると、比較的弱い光でもアバランシェ増倍による数１００〜数１０００倍の大きな電流が流れ、上記の外部抵抗による電圧降下ですぐにアバランシェ増倍が抑制される。この電流を観測するとパルス状の電流となっており、僅かな光入力によりパルス発生する所謂ガイガーモードの動作となる。この間に発生した電流（キャリア電荷）は、電極１０と電極１１の間の素子容量（ｐｎ接合容量など）に蓄積され、外部抵抗とのＣＲ積に応じた放電により、徐々に元のバイアス状態に回復していく。
アバランシェ増倍のための高電界が発生するｐ−Ｓｉ４とｎ−Ｓｉ２のｐｎ片側階段接合（アバランシェ増倍部）は、周囲をｐ−Ｓｉ３のガードリングに囲われており、ｐｎ片側階段接合のエッジ局所ブレークダウンを防いでいる。ガードリング（ｐ−Ｓｉ３）とｎ−Ｓｉ２のｐｎ接合は、ｐ−Ｓｉ３が比較的低濃度であるためｐ−Ｓｉ３側にも空乏層拡大し、比較的電界ピーク強度が低くなるとともに、ガードリング外側下部の凸部曲率を等価的に緩やかにして局所的電界集中を抑制している。また、ｐ−Ｓｉ３とｎ−Ｓｉ２のｐｎ接合がｎ−Ｓｉ２の表面に接合端を露出しており、高電界のかかるアバランシェ増倍部から隔離された位置でＳｉ同士の低電界ｐｎ接合を構成しているため、ＳｉＯ２などのパッシベーション膜により強固に保護して非常に低い暗電流とすることが可能である。
結果として、化合物半導体により決まる受光波長において、Ｓｉアバランシェによる低ノイズ増倍を利用して等価的な高感度受光を可能とし、後述する疑似的な大口径化合物半導体ウェハによるコスト低減と合せ、高性能で低コストな任意波長受光素子が実現可能となる。
尚、９００ｎｍ帯Ｓｉアバランシェフォトダイオード（以下Ｓｉ−ＡＰＤと記す）は、受光層となるＳｉの光吸収係数が低いため、厚いＳｉ受光層（空乏領域）が必要となる。例えば、量子効率８０％を得るためのＳｉ厚みが８５０ｎｍでは２５μｍ程度であるが、９５０ｎｍでは８０μｍ程度が必要になる。このため、アバランシェ増倍に必要な電圧と合せ、５０Ｖ〜１５０Ｖといった高電圧が必要になる。また、アバランシェ増倍部以外のＳｉ（例えばガードリング３外側のｎ−Ｓｉ２）でも光吸収が可能であるため、バイアス電圧印加した際に空乏化してないＳｉ領域で光吸収して電子正孔対を発生し、拡散により空乏化領域に到達するキャリア（所謂拡散電流）が遅延電流やアレイ受光素子でのクロストークを発生する問題がある。更に、ガードリング部に光照射すると、光吸収キャリアによりガードリングの空乏層を縮小変形して局所ブレークダウンを誘引したり、ｐｎ接合端パッシベーションに電流チャネルを形成してサージ絶縁破壊したりすることがある。
実施形態の半導体受光素子では、ＧａＩｎＡｓの吸収係数が１６００ｎｍ帯で十分高いため、３μｍ程度の厚さで量子効率８０％を得ることができる。上述した１μｍ厚さでも量子効率４０％が可能であり、アバランシェ増倍を利用してフォトンカウンティングする場合などには十分な厚さとなる。また、バイアス電圧も、受光層はヘテロ界面内部電位で自動的にバイアスしており、アバランシェ電圧も２０Ｖ程度であるため動作電圧が低い。更に、アバランシェ増倍部、ガードリング近傍など空乏層領域やその他の非空乏化領域が１６００ｎｍで殆ど光吸収せず、光照射による局所ブレークダウンやパッシベーションの絶縁破壊などの心配がない。実施形態の半導体受光素子を例えば９５０ｎｍで使用しても受光効率は同様であり、アバランシェ増倍部、ガードリング近傍など空乏層領域やその他の非空乏化領域で光吸収されるが、化合物半導体の受光キャリア数が非常に大きく、バイアス電圧の低い状態で動作可能なため、実質的に光照射による局所ブレークダウンやパッシベーション絶縁破壊などの心配がなくなる。
また、特許文献１、非特許文献１などは、実施形態に類似したＧａＩｎＡｓやＧｅの受光層とＳｉアバランシェ増倍層による半導体受光素子が開示されているが、メサ型素子のため、受光層で発生したキャリアがアバランシェ増倍部に注入されると同時に、Ｓｉ−ｐｎ接合端（パッシベーション部分）にも到達してパッシベーションの不安定化やサージ破壊を起こす問題があった。
実施形態の半導体受光素子では、ＧａＩｎＡｓなど化合物半導体による受光部をｐ−Ｓｉ領域上にのみ形成しており、ガードリング３周囲のｐｎ接合部から十分隔離した領域（理想的にはアバランシェ増倍部上のみ）に形成するため、ｐｎ接合端パッシベーション部分にはほとんど受光キャリアが到達しないよう設計可能であり、信頼性と特性安定性を向上可能である。
図２は、第１の実施形態の半導体受光素子の製造過程を示す概略断面図であり、図１と同一の部分は同一の番号を付している。
図２（ａ）は、ｎ−Ｓｉ基板１へのｎ−Ｓｉ２の形成であり、例えば、ＳｉＨＣｌ３を原料としたＣＶＤ（Chemical Vapor Deposition）によりＰ、Ａｓ、Ｓｂなどの不純物を用いてｎ型Ｓｉ結晶を成長させる。
図２（ｂ）は、ガードリングｐ−Ｓｉ３の形成であり、例えば、Ｂのイオン注入と熱アニールで形成し、イオン注入は浅い注入から深い注入までを多段注入して均一化する。
図２（ｃ）は、高濃度ｐ−Ｓｉ４の形成であり、例えば、浅い高濃度Ｂイオン注入とＲＴＡ（Rapid Thermal Annealing）により急峻な濃度勾配となるように形成する。
図２（ｄ）は、化合物半導体エピウェハを分割したエピチップの貼合であり、ＩｎＰ５をｐ−Ｓｉ４に清浄状態で接触させ、加圧しながら加熱処理してＩｎＰとＳｉの接着を行わせる。１２はＩｎＰ基板であり、ｐ−ＩｎＰ７、ＧａＩｎＡｓ６、ＩｎＰ５の順番でＭＯ−ＣＶＤ（Metal Organic Chemical Vapor Deposition）などにより結晶成長する。このとき、ＩｎＰ基板にバッファーＩｎＰ、ＧａＩｎＡｓなどのエッチングストッパ層を最初に結晶成長してもよく、この場合、後工程でＩｎＰ基板除去が選択エッチングにより行えるようになる。また、ｐ−ＩｎＰ７とＧａＩｎＡｓ６、ＧａＩｎＡｓ６とＩｎＰ５の間に、薄いＧａＩｎＡｓＰ（例えばＧａ０．２８Ｉｎ０．７２Ａｓ０．６１Ｐ０．３９、厚さ０．０１μｍ）をそれぞれ成長しておいても構わない。この場合、ＧａＩｎＡｓが光吸収して発生したキャリアがヘテロ界面を超えて移動する際、ヘテロギャップへのキャリア滞留を緩和する効果がある。
図２（ｄ）の段階では、化合物半導体のエピチップは、ｐ−Ｓｉ４の領域より大きめ（例えばｐ−Ｓｉ４領域に位置合わせ余裕を加えた面積）としておくことでも構わない。また、エピチップの貼合は、特許文献２などに開示されている方法を用いることでも構わない。このとき、Ｓｉウェハに大口径ウェハ（例えば８インチΦ、１２インチΦなど）を用いることができ、化合物半導体エピウェハのサイズとは独立に設定することができる。化合物半導体のエピチップは、半導体受光素子の受光領域サイズ、または半導体受光素子アレイなどの場合、アレイ領域をカバーするサイズなどの単位で貼合すればよく、化合物半導体エピウェハ数枚から取得した化合物半導体エピチップをＳｉウェハ１枚に貼合するなど、Ｓｉウェハと化合物半導体エピウェハのサイズを全く独立に設定可能である。これにより、小径の化合物半導体エピウェハを用いて、疑似的な大口径化合物半導体ウェハを構成することができ、以降の工程を大口径Ｓｉウェハの単位で加工して、１素子あたりの製造加工費を低減することができる。
図２（ｅ）は、化合物半導体層のトリミングとパッシベーション膜８の形成であり、ＩｎＰ基板１２を機械研削およびエッチングで除去し、フォトリソグラフィーにより受光領域を残して化合物半導体をエッチング除去する。このとき、前述したＧａＩｎＡｓなどエッチングストッパ層がＩｎＰ基板に結晶成長してあれば、塩酸溶液によるＩｎＰ基板の選択エッチング除去が可能になる。ＧａＩｎＡｓなどのエッチングストッパ層は、硫酸系エッチング液（例えば硫酸、過酸化水素、水）で選択除去することが可能である。フォトリソグラフィーによる受光領域の形成は、同様な選択エッチングの組合せやドライエッチングで行うことができる。尚、図２（ｄ）の段階で化合物半導体のエピチップが多少位置ずれしていても、フォトリソグラフィーのマスクパターンで最終的な受光領域を規定できるため、図２（ｅ）の段階で受光領域とｐ−Ｓｉ４を正確に位置合わせできる。
その後、パッシベーション膜８を形成する。例えば、ＳｉＯ２をプラズマＣＶＤにより形成し、例えば６００℃の熱処理を行う。ＳｉとＩｎＰは熱膨張係数が２倍近く異なり、ウェハレベル接合や数ｍｍサイズチップの接合では、このような高温処理で熱応力によるウェハ反りやクラックを生じてしまうが、図２（ｅ）のように光素子サイズ（例えば直径１００μｍΦ）にトリミングされていれば熱応力の絶対値が小さく、問題なく熱処理可能となる。このため、ＣＶＤのＳｉＯ２膜でも比較的良好なパッシベーション膜とすることができる。また、ＳｉにはＳｉＯ２が良好なパッシベーション膜となるが、ＩｎＰなどの化合物半導体に対しては窒化Ｓｉ（ＳｉＮ）が良好なパッシベーション膜をとなることが多い。このため、図２（ｅ）の段階で、Ｓｉのｐｎ接合（ｎ−Ｓｉ２とｐ−Ｓｉ３）にはＳｉＯ２膜、５〜７の化合物半導体の側面にはＳｉＮ膜を設けて熱処理してもよい。この場合、ＳｉＮパッシベーション膜は後述のＡＲ膜９を兼ねることも可能である。
図２（ｆ）は、フォトリソグラフィーとＣＶＤによるＡＲ膜９の形成と、電極１０、１１の形成である。電極金属は、例えばスパッタ、電子ビーム蒸着などで形成できる。
このように、実施形態の半導体受光素子は、大口径の化合物半導体ウェハを用いなくとも、疑似的な大口径化合物半導体ウェハを構成して多数個の素子を一括加工することによる加工費用の低減が可能である。これにより、ウェハ大口径化の難しい化合物半導体がデバイス需要数に関わらずコスト低減できなかった問題を解消可能である。
図３は、第１の実施形態の半導体受光素子のバンド構造を示す概略図であり、図１と同一の部分は同一の番号を付している。
図３（ａ）は、図１の実施形態の半導体受光素子のアバランシェ増倍部（中心部）を上下に切り抜いた概略断面図であり、図３（ｂ）は、図３（ａ）の各半導体層に対応する熱平衡状態バンド図である。１３、１４は、図２（ｄ）の説明でも示したＧａＩｎＡｓＰ（例えばバンドギャップ波長１３００ｎｍ：Ｇａ０．２８Ｉｎ０．７２Ａｓ０．６１Ｐ０．３９、ノンドープ、厚さ０．０１μｍ）であり、ＧａＩｎＡｓ６の光吸収で発生したキャリアがそれぞれヘテロ界面を超える際、ヘテロ界面でのキャリア滞留を緩和する効果がある。
図３（ｂ）の一点鎖線はフェルミレベルを示しており、ｎ−Ｓｉ１、ｐ−Ｓｉ４、ｐ−ＩｎＰ７といった高濃度ドーピング層により各層のバンド状態が決められている。ｎ−Ｓｉ２は必ずしも熱平衡状態で空乏化しないが、便宜的に空乏化状態で記述した。一方、ＩｎＰ５からＧａＩｎＡｓＰ１４までの低濃度層は、４のｐ−Ｓｉと５のＩｎＰとの電子親和力の差（ヘテロバリア、０．４〜０．５ｅＶ）がｐ−ＩｎＰ７のフェルミレベルへの引き上げにより電位差としてかかるため空乏化する。但し、この電子親和力差でＩｎＰ５からＧａＩｎＡｓＰ１４までを空乏化させるためには、ＧａＩｎＡｓ６の厚さが１μｍの場合で７×１０−１４ｃｍ−１以下、１．５μｍの場合で３×１０−１４ｃｍ−１以下といったレベルまで残留キャリア濃度を低減する必要がある。
図３（ｃ）は、ｎ−Ｓｉ１側を正極、ｐ−ＩｎＰ７側を負極として逆バイアスを印加した状態であり、前述したように４のｐ−Ｓｉと２のｎ−Ｓｉの境界領域に電界ピークを持つバイアスが加わる。この状態で、６のＧａＩｎＡｓが光吸収してキャリア発生すると電子がｐ−Ｓｉ４に向かって移動し、ｎ−Ｓｉ２に注入されてアバランシェ増倍される。
（第２の実施形態）
図４は、第２の実施形態を示す半導体受光素子の断面構成とバンド構造を示す概略図であり、図１と同一の部分は同一の番号を付している。
図４（ａ）は、実施形態の半導体受光素子のアバランシェ増倍部（中心部）を上下に切り抜いた概略断面図であり、図４（ｂ）は、図４（ａ）の各半導体層に対応する熱平衡状態バンド図である。第１の実施形態では、ｐ−Ｓｉ４とＩｎＰ５を貼合したが、第２の実施形態ではＧａＩｎＡｓＰ１３（例えばバンドギャップ波長１３００ｎｍ：Ｇａ０．２８Ｉｎ０．７２Ａｓ０．６１Ｐ０．３９、ノンドープ、厚さ０．０１μｍ）で行う。この場合、ｐ−Ｓｉ４とＧａＩｎＡｓＰ１３との接合のためヘテロバリアが０．３〜０．４ｅＶと小さくなり、ＧａＩｎＡｓ６の低濃度化や薄膜化が必要となって受光効率の低下を伴うが、ｎ−Ｓｉ２のアバランシェ増倍で発生した正孔がｐ−Ｓｉ４からＧａＩｎＡｓ６へ放出される際のキャリア停留を改善できる。即ち、正孔消滅時間を短縮して、受光素子としての応答速度を高めることが可能となる。
（第３の実施形態）
図５は、第３の実施形態を示す概略構成図であり、図１と同一の部分は同一番号を付与している。ここではｎ−Ｓｉ２とｐ−Ｓｉ３のｐｎ接合にパッシベーション膜１５を追加しており、例えば、１５として１１００℃で熱酸化したＳｉＯ２を０．３μｍ形成する。ＳｉＯ２はＳｉの最も良好なパッシベーションとなるが、一般に１０００℃以上で熱処理しないと界面準位などによるリーク電流が発生する。しかしながら、ＩｎＰ、ＧａＡｓといった化合物半導体は結晶成長温度自体が８００℃以下であり、１０００℃以上の熱処理には耐えられない。従って、Ｓｉと化合物半導体の同時パッシベーション形成は７００℃程度までが限度であり、Ｓｉにとっては熱処理温度がやや低い。
そこで、図５の実施形態では、Ｓｉ−ｐｎ接合と化合物半導体のパッシベーションを分離しており、例えば、Ｓｉ−ｐｎ接合には１５の高温酸化ＳｉＯ２、化合物半導体にはプラズマＣＶＤと５００〜６００℃処理による８のＳｉＮを用いる。これにより、半導体材料ごとに最適なパッシベーション材料を用いることが可能となり、非常に低い暗電流と安定なパッシベーション膜を得ることが可能となる。この場合、８のＳｉＮを全面に形成する必要はなく、化合物半導体層およびその周囲（例えば化合物半導体層から幅５μｍの領域）に設けておけば良い。
但し、熱酸化ＳｉＯ２はＳｉの一部を酸化して得られる膜のため、選択形成する場合は一般に表面が平坦にならない。即ち、ｐ−Ｓｉ３およびｐ−Ｓｉ４を形成し、ｎ−Ｓｉ２とのｐｎ接合にＳｉＯ２パッシベーションを例えば０．３μｍ形成する場合、ｐ−Ｓｉ４表面を保護するＳｉＮなどを形成して熱酸化すると、ＳｉをＳｉＯ２に供給するためＳｉ表面が０．１５μｍ程度下になり、逆に形成されたＳｉＯ２膜表面が０．１５μｍ程度上になる。従って、元々平坦なＳｉ表面が、保護膜形成した部分で凹部となり、ＳｉＯ２熱酸化膜を形成した部分で凸部となる。このため、図２（ｄ）で示した化合物半導体エピチップ貼合工程で、ｐ−Ｓｉ４と化合物半導体との接合ができなくなる問題がある。
また、ＳｉＯ２をＣＶＤで形成し、例えば１１００℃のアニール処理を行ってパッシベーション膜１５とする場合も熱酸化膜同様に良好なパッシベーションが可能であるが、最終的にｐ−Ｓｉ４の領域のＳｉＯ２膜をエッチング除去して開口する必要があり、結果的に選択熱酸化と同様に平坦面ではなくなる。
このため、図５の実施形態においては、ｐ−Ｓｉ４以外のＳｉ表面を予めエッチングして低く形成し、１５の熱酸化ＳｉＯ２表面が４のｐ−Ｓｉ表面より低くなるように構成している。また、同様に、ｐ−Ｓｉ４以外のＳｉ表面を予めエッチングして低く形成し、４のｐ−Ｓｉ表面より突出しない厚さでＣＶＤのＳｉＯ２を形成して８００℃以上で熱処理し、４のｐ−Ｓｉ表面部分のＳｉＯ２をエッチング開口することでもよい。
これにより、化合物半導体エピチップを貼合する面の平坦性を確保しながらＳｉＯ２の突出による化合物半導体エピチップの貼合不良を回避できる。また、ｐ−Ｓｉ４の表面と同時にｎ−Ｓｉ２のチップ外周（ｐ−Ｓｉ３より外側の領域）にも保護膜を形成し、ｐ−Ｓｉ４と同じ高さにしてもよい。この場合、化合物半導体エピチップを貼合する際の外周支持面とすることができ、化合物半導体エピチップの貼合工程を安定化できる。
図６は、第３の実施形態の半導体受光素子の製造過程を示す概略断面図であり、図５と同一の部分は同一の番号を付している。
図６（ａ）は、ｎ−Ｓｉ基板１へのｎ−Ｓｉ２の形成であり、例えば、ＳｉＨＣｌ３を原料としたＣＶＤ（Chemical Vapor Deposition）によりＰ、Ａｓ、Ｓｂなどの不純物を用いてｎ型Ｓｉ結晶を成長させる。
図６（ｂ）は、ガードリングｐ−Ｓｉ３および高濃度ｐ−Ｓｉ４の形成である。ガードリングｐ−Ｓｉ３は、例えば、Ｂイオン注入と熱アニールで形成し、イオン注入を浅い注入から深い注入までを多段注入して均一化する。４の高濃度ｐ−Ｓｉは、例えば、浅い高濃度Ｂイオン注入とＲＴＡ（Rapid Thermal Annealing）により急峻な濃度勾配となるように形成する。
図６（ｃ）は、ＳｉＯ２パッシベーション膜１５の形成であり、例えば、ｐ−Ｓｉ４の上部に厚さ０．３μｍのＳｉＮ保護膜１６を形成し、ＲＩＥ（Reactive Ion Etching）でＳｉ露出面を０．２μｍエッチングする。続いて、８００℃以上、例えば、１１００℃の熱酸化を行い、ＳｉＯ２膜１５を０．３μｍ形成する。このとき、上記したＳｉ露出面のエッチングの深さを形成するＳｉＯ２膜１５の膜厚の１／２以上とすれば、ＳｉＯ２膜１５がｐ−Ｓｉ４の表面より突出することがない。ＳｉＮ保護膜１６は、例えば熱リン酸で選択的にエッチング除去する。
図６（ｄ）は、化合物半導体エピウェハを分割したエピチップの貼合であり、ＩｎＰ５をｐ−Ｓｉ４に清浄状態で接触させ、加圧しながら加熱処理してＩｎＰとＳｉの接着を行わせる。図６（ｄ）の段階では、化合物半導体のエピチップは、ｐ−Ｓｉ４の領域より大きめ（例えばｐ−Ｓｉ４領域に位置合わせ余裕を加えた面積）としておくことでも構わない。また、化合物半導体のエピチップ貼合は、特許文献２などに開示されている方法を用いても構わない。Ｓｉウェハは、大口径ウェハ（例えば８インチΦ、１２インチΦ）を用いることができ、化合物半導体エピウェハのサイズとは独立に設定することができる。化合物半導体のエピチップは、半導体受光素子の受光領域サイズ、または半導体受光素子アレイなどの場合、アレイ領域をカバーするサイズなどの単位で貼合すればよく、化合物半導体エピウェハ数枚から取得した化合物半導体エピチップをＳｉウェハ１枚に貼合するなど、Ｓｉウェハと化合物半導体エピウェハのサイズを全く独立に設定可能である。
これにより、小径の化合物半導体エピウェハを用いて、疑似的な大口径化合物半導体ウェハを構成することができ、以降の工程を大口径Ｓｉウェハの単位で加工して、１素子あたりの製造加工費を低減することができる。
図６（ｅ）は、化合物半導体層のトリミングとパッシベーション膜８の形成であり、ＩｎＰ基板１２を機械研削およびエッチングで除去し、フォトリソグラフィーにより受光領域を残して化合物半導体をエッチング除去する。図６（ｄ）の段階で化合物半導体エピチップが多少位置ずれしていても、この段階でフォトリソグラフィーのマスクパターンで最終的な受光領域を規定できる。パッシベーション膜８は、例えば、ＳｉＮ膜をプラズマＣＶＤにより形成し、例えば６００℃で熱処理を行う。パッシベーション膜８は、全面に形成する必要はなく、化合物半導体層とその周囲（例えば化合物半導体層から幅５μｍの領域）にのみ設けることでも良い。パッシベーション膜８のＳｉＮは、後述のＡＲ膜９を兼ねることも可能である。
図６（ｆ）は、フォトリソグラフィーとＣＶＤによるＡＲ膜９の形成と、電極１０、１１の形成である。電極金属は、例えばスパッタ、電子ビーム蒸着などで形成できる。
このように、実施形態の半導体受光素子は、Ｓｉ−ｐｎ接合のパッシベーション膜に熱酸化または高温処理したＳｉＯ２膜を用いることができ、素子の信頼性を向上できる。
（第４の実施形態）
図７は、第４の実施形態を示す概略構成図であり、図６と同一の部分は同一番号を付与している。ここではＡＲ膜９をｎ−Ｓｉ基板１に設けており、電極１０をｐ−ＩｎＰ７の大部分を覆うように形成している。第４の実施形態では、光入射を化合物半導体層の上側ではなく、裏面のＳｉ基板側からとしている。
Ｓｉ受光素子の場合、光入射面をＳｉ基板側に変更すると、主な光吸収がＳｉ基板の裏面表層になり、Ｓｉ基板全体を空乏化させないと受光素子として機能しない。従って、Ｓｉ受光素子では裏面光入射のために全く異なる素子構造とする必要がある。
実施形態の半導体受光素子では、光吸収部を化合物半導体層としているため、Ｓｉの吸収波長より長い波長（例えば１２００〜１７００ｎｍ）に関し、光入射部以外の構造を大幅に変更することなく裏面光入射構造に変更可能である。
実施形態の裏面入射型半導体受光素子では、主に光吸収する部分がＧａＩｎＡｓ６のＳｉ基板側であり、光吸収による電子濃度のピークがｐ−Ｓｉ４近傍となって、Ｓｉアバランシェ増倍部への電子注入効率が高くなる。また、ＧａＩｎＡｓ６で吸収できなかった入射光を電極１０で反射し、再度ＧａＩｎＡｓ６を通過させて吸収させることができる。このため、実施形態の半導体受光素子では、電極１０の最下層を例えばＡｌ、Ａｇ、Ｎｉなどとし、ＧａＩｎＡｓ６の厚さが図５の表面入射型と同じでも受光効率を約１．６倍に向上することができる。また、同じ受光効率であれば、ＧａＩｎＡｓ６の厚さを薄くして残留キャリア濃度マージンを向上することができ、結晶成長歩留りの向上でコスト低減が可能である。また、ＧａＩｎＡｓ６を薄くする分だけ結晶成長コストそのものを低減できることは、述べるまでもないことである。
（第５の実施形態）
図８は、第５の実施形態を示す概略構成図であり、図６と同一の部分には同一番号を付与している。ここではｐ−Ｓｉの領域に第３の電極１７（例えばＡｌ）を設けている。第４の実施形態までが、電極１０と電極１１に一括で電圧印加していたのに対し、第５の実施形態では、化合物半導体受光層とＳｉアバランシェ増倍部を独立に電圧バイアスすることが可能になる。これにより、受光層とアバランシェ増倍部をそれぞれ独立に最適バイアスに設定することや、アバランシェ増倍部をパルス駆動すること、電極１７からアバランシェ増倍による正孔電流を引出して高速応答させるといった駆動が可能になる。
（第６の実施形態）
図９は、第６の実施形態を示す概略構成図であり、図５と同一部分は同一番号を付与している。
本実施形態が第１の実施形態と異なる点は、ｐ−Ｓｉ３（ガードリング）をｐ−Ｓｉ４（アバランシェ増倍領域）と離して設けたことである。ｐ−Ｓｉ３がｐ−Ｓｉ４と接していないため、ｐ−Ｓｉ４の電圧がｐ−Ｓｉ３に直接印加されず、ｐ−Ｓｉ４から延びる空乏層がｐ−Ｓｉ３に達するまでの電圧分だけ耐圧を高め易い。逆を言えば、耐圧向上分に相当するガードリング曲率の縮小が可能となり、ガードリング（ｐ−Ｓｉ３）の領域幅を狭くすることが可能となる。但し、この場合、ｐ−Ｓｉ４から延びる空乏層がｐ−Ｓｉ３に達するまでの電圧でｐ−Ｓｉ４の周囲が局所ブレークダウンを起こさないことが条件となる。これにより、ガードリング占有面積を小さくして受光領域を拡大、即ち、有効開口率の向上に有効である。
（第７の実施形態）
図１０及び図１１は、第７の実施形態の概略構造を説明するためのもので、図１０は概略断面図、図１１は概略平面図であり、図９と同一部分には同一符号を付している。また、図１０は図１１の矢視II−II’断面に相当しているが、説明の便宜上、図の縮尺は適宜変更している。また、図１２は、第７の実施形態に係る半導体受光素子の製造工程を示す概略断面図である。
本実施形態は、複数の半導体受光素子をアレイ配置した例であり、ｎ−Ｓｉ基板１上にｎ−Ｓｉエピ層２を設け、ｐ−Ｓｉ３（ガードリング）と、ｐ−Ｓｉ４（アバランシェ増倍領域）をマトリクス状に配設している。また、各々のアバランシェ増倍領域上には、ＩｎＰ５，ＧａＩｎＡｓ６，ｐ−ＩｎＰ７からなる化合物半導体エピ層をそれぞれ設けている。なお、図１１では４つの部分のみを示しているが、これは更に多数のアレイ素子であっても構わない。
隣接する受光素子間は、トレンチアイソレーション（ＳｉＯ２）１８により素子分離している。このトレンチアイソレーション１８は、ガードリングやアバランシェ増倍部を形成する前に予め形成しておく。具体的には、ｎ−Ｓｉ基板１上にｎ−Ｓｉ２をエピタキシャル成長し（図１２（ａ））、素子分離のための溝部分以外に窒化膜を形成、この窒化膜（不図示）をマスクとしてＲＩＥ等で溝（トレンチ）を形成、この溝を埋め込むようにシリコン酸化膜を堆積、ＣＭＰ（Chemical Mechanical Polishing）等により不要なシリコン酸化膜を除去した後に、マスクに用いた窒化膜を除去すれば得られる（図１２（ｂ））。
次に、ｐ−Ｓｉ３（ガードリング）、ｐ−Ｓｉ４（アバランシェ増倍領域）を形成し、例えば、ｐ−Ｓｉ４の上部に厚さ０．３μｍのＳｉＮ保護膜１６を形成し、ＲＩＥでＳｉ露出面を０．２μｍエッチングする。このとき、トレンチアイソレーション１８が僅かに突出するが、これはそのままでも構わなく、ウェットエッチング等で突出部をエッチングしても構わない。続いて、例えば、１１００℃の熱酸化を行い、ＳｉＯ２膜１５を０．３μｍ形成する（図１２（ｃ））。その後、ＳｉＮ保護膜１６は、例えば熱リン酸で選択的にエッチング除去する。しかる後、化合物半導体エピ層（５，６，７）をＩｎＰ基板１２ごと貼り合わせ（図１２（ｄ））、ＩｎＰ基板１２を選択除去した後、化合物半導体エピ層のパターニングを行う（図１２（ｅ））。その後、ＳｉＮパッシベーション膜８を形成（図１２（ｄ））し、電極とＡＲ膜の形成を経て素子が完成する。
ｐ−Ｓｉ４および化合物半導体エピ層５，６，７は矩形に近い形状となっているが、その角部は局所ブレークダウンを起こさない程度の曲率を持たせている。これにより、受光部開口率を高めることが可能となる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定するものではない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲において、種々の省略、置換え、変更、変形を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明と、その均等の範囲に含まれる。
１…ｎ−Ｓｉ基板、２…ｎ−Ｓｉ、３…ガードリング、４…ｐ−Ｓｉ、５…ＩｎＰ、６…ＧａＩｎＡｓ受光層、７…ｐ−ＩｎＰ、８…パッシベーション膜、９…無反射コート、１０、１１…電極

Claims (14)

  1. Ｓｉ基板と、
    該Ｓｉ基板に設けられたＳｉアバランシェ増倍部と、
    該Ｓｉアバランシェ増倍部を取り囲み、且つ前記Ｓｉアバランシェ増倍部と異なる高さに接合端部を有するＳｉ−ｐｎ接合と、
    該Ｓｉ−ｐｎ接合の前記接合端部に設けられたパッシベーション膜と、
    前記Ｓｉアバランシェ増倍部上の領域の内側に選択的に設けられた化合物半導体受光層と、
    を有することを特徴とする半導体受光素子。
  2. Ｓｉ基板と、
    該Ｓｉ基板に設けられたＳｉアバランシェ増倍部と、
    該Ｓｉアバランシェ増倍部上の領域の内側に選択的に設けられた化合物半導体受光層と、
    前記Ｓｉアバランシェ増倍部を取り囲み、且つ前記Ｓｉ基板と前記化合物半導体受光層との境界を含む第１の平面からの前記Ｓｉ基板の厚さ方向における距離が、前記第１の平面からの前記Ｓｉ基板の前記厚さ方向における前記Ｓｉアバランシェ増倍部の距離とは異なる接合端部を有するＳｉ−ｐｎ接合と、
    該Ｓｉ−ｐｎ接合の前記接合端部を覆うパッシベーション膜と、
    を有することを特徴とする半導体受光素子。
  3. 前記Ｓｉアバランシェ増倍部の周縁部と、前記化合物半導体受光層の周縁部との間の距離が、キャリア拡散長以上であることを特徴とする請求項１または２に記載の半導体受光素子。
  4. 前記化合物半導体受光層は、前記Ｓｉアバランシェ増倍部上に選択的に設けられてなることを特徴とする請求項１から３の何れかに記載の半導体受光素子。
  5. 前記Ｓｉアバランシェ増倍部はｎ型Ｓｉ領域およびｐ型Ｓｉ領域を含み、前記化合物半導体受光層が、前記ｐ型Ｓｉ領域上に選択的に設けられてなることを特徴とする請求項１から４の何れかに記載の半導体受光素子。
  6. 前記Ｓｉ−ｐｎ接合の前記接合端部が、前記化合物半導体受光層を含む化合物半導体層の最下面より、前記Ｓｉ基板側の面に設けられ、前記パッシベーション膜が前記Ｓｉ−ｐｎ接合の前記接合端部に接して設けられたシリコン酸化膜を含むことを特徴とする請求項１から５の何れかに記載の半導体受光素子。
  7. 前記ｐ型Ｓｉ領域に設けられた電極を更に有してなることを特徴とする請求項１から６の何れかに記載の半導体受光素子。
  8. 前記Ｓｉ基板に設けられた受光窓を有してなることを特徴とする請求項１から７の何れかに記載の半導体受光素子。
  9. Ｓｉ基板にｐｎ接合を含むアバランシェ増倍部を形成する工程と、
    前記ｐｎ接合の端部を覆うパッシベーション膜を設ける工程と、
    前記アバランシェ増倍部上に化合物半導体受光層を貼合する工程と、
    該化合物半導体受光層を所定形状に加工する工程と、
    を含んでなることを特徴とする半導体受光素子の製造方法。
  10. 前記Ｓｉ基板にｐｎ接合を含むアバランシェ増倍部を形成する工程と、前記ｐｎ接合の端部を覆うパッシベーション膜を設ける工程との間に、前記Ｓｉ基板の前記ｐｎ接合の露出面を前記パッシベーション膜の膜厚の１／２以上の深さにエッチングする工程、
    を更に含んでなることを特徴とする請求項９記載の半導体受光素子の製造方法。
  11. 前記Ｓｉ基板の前記ｐｎ接合の端部に接するＳｉＯ２膜を設ける工程を含んでなることを特徴とする請求項９から１０の何れかに記載の半導体受光素子の製造方法。
  12. 前記Ｓｉ基板の前記ｐｎ接合の端部に接する前記ＳｉＯ２膜は、８００℃以上で熱酸化または熱処理されてなることを特徴とする請求項９から１１の何れかに記載の半導体受光素子の製造方法。
  13. 前記化合物半導体受光層の表面に窒化シリコンを含む絶縁膜を形成する工程
    を含むことを特徴とする請求項９から１２の何れかに記載の半導体受光素子の製造方法。
  14. 前記アバランシェ増倍部上に化合物半導体受光層を貼合する工程は、化合物半導体受光層を素子単位、又はアレイ素子単位に分割して貼合することを特徴とする請求項９から１３の何れかに記載の半導体受光素子の製造方法。
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