WO2022004294A1 - 接合型半導体ウェーハの製造方法及び接合型半導体素子の製造方法 - Google Patents

接合型半導体ウェーハの製造方法及び接合型半導体素子の製造方法 Download PDF

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WO2022004294A1
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順也 石崎
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    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors

Definitions

  • the present invention relates to a method for manufacturing a bonded semiconductor wafer and a method for manufacturing a bonded semiconductor element.
  • junction-type semiconductor devices have been proposed as new functional substrates obtained by bonding the characteristics of compound semiconductors with other functional substrates.
  • a solar cell PV
  • a photodiode PD
  • a laser diode LD
  • a light emitting diode LED
  • the light emitting diode As for the light emitting diode, an LED in which a light emitting layer is bonded to a silicon substrate by metal bonding or an LED in which a light emitting layer is bonded to a transparent sapphire substrate with a transparent adhesive has been proposed.
  • Each structure has the characteristic of joining materials with different physical properties such as linear expansion coefficient and refractive index.
  • the physical property values are different, so there are many restrictions in terms of thermal design and optical design.
  • the difference in physical properties between the support substrate and the semiconductor layer appears as a difference in refractive index, and appears as a large total reflection angle at the junction interface, which increases the restrictions on optical design. ..
  • the material In order to reduce the total reflection angle, it is possible to change to a material with a small difference in refractive index, but as a result, the material may not be able to be optically designed because it has a large light absorption coefficient and does not transmit light. ..
  • a chip structure has been proposed in which a reflective film is provided between the semiconductor and the support substrate to cause light reflection at the bonding interface regardless of the optical characteristics of the support substrate, thereby increasing the degree of freedom in optical design. ing.
  • the method of providing a metal reflective film at the bonding interface to realize the bonding has the advantage of increasing the degree of freedom in optical design and increasing the mechanical strength by replacing it with a substrate having strong mechanical strength.
  • the starting substrate used for epitaxially growing the semiconductor functional layer is completely dissolved and removed.
  • Etching the starting board is easy with InP and GaAs, but the starting board is lost by etching in one joining.
  • the InP substrate and GaAs substrate used as the starting substrate are more expensive than the transferred support substrate, and account for about 10 to 20% of the material cost. Therefore, the measure for completely melting and removing the starting substrate has a problem that the manufacturing cost of the wafer increases.
  • the present invention has been made to solve the above problems, and a method for manufacturing a bonded semiconductor wafer capable of reducing the manufacturing cost and a method for manufacturing a bonded semiconductor element capable of reducing the manufacturing cost are provided.
  • the purpose is to provide.
  • the present invention is a method for manufacturing a bonded semiconductor wafer.
  • a step of joining a support substrate made of a material different from that of the compound semiconductor functional layer to the compound semiconductor functional layer via a joining material is provided.
  • a method for manufacturing a bonded semiconductor wafer which comprises a step of separating the starting substrate and the compound semiconductor functional layer by supplying an etching solution from the opening and etching the sacrificial layer. ..
  • a trench portion is formed so that the sacrificial layer is exposed on the compound semiconductor functional layer before joining the compound semiconductor functional layer and the support substrate, and the surface of the trench and the exposed portion of the sacrificial layer are formed.
  • a protective film By forming a protective film and further opening a part of the protective film that covers the sacrificial layer, an opening that enables selective etching of the sacrificial layer is formed, and an etching solution is supplied from this opening to supply the sacrificial layer.
  • the support substrate is at least one material selected from the group consisting of AlN, Al 2 O 3 , Cu, GaAs, GaN, GaP, InP, Si, SiC and SiO 2, and is crystalline or amorphous. Materials with a quality structure can be used.
  • the above-mentioned one can be preferably used as the support substrate.
  • the bonding material a material containing at least one kind of metal selected from the group consisting of Au, Ag, Al, Ga, In, Ni, Pt and Ti can be used.
  • the above materials can be preferably used as the joining material.
  • a bonded semiconductor wafer is manufactured by the method for manufacturing a bonded semiconductor wafer of the present invention.
  • a method for manufacturing a bonded semiconductor element which comprises dividing the bonded semiconductor wafer along the trench to obtain a bonded semiconductor element.
  • a bonded semiconductor wafer is manufactured by the method for manufacturing a bonded semiconductor wafer of the present invention, and the bonded semiconductor wafer is divided along a trench to obtain a bonded semiconductor element. Since it can be used, the manufacturing cost of the junction type semiconductor element can be significantly reduced.
  • the method for manufacturing a bonded semiconductor wafer of the present invention can reuse the starting substrate, which is expensive and occupies a large proportion of the manufacturing cost, so that the manufacturing cost can be significantly reduced.
  • a junction type semiconductor wafer can be manufactured.
  • the starting substrate which is expensive and occupies a large proportion of the manufacturing cost, can be reused, so that the manufacturing cost can be significantly reduced and the bonded semiconductor can be manufactured.
  • the element can be manufactured.
  • the present inventors have formed a trench portion so that the sacrificial layer is exposed in the compound semiconductor functional layer of the epitaxial wafer before the bonding between the compound semiconductor functional layer and the support substrate.
  • a protective film is formed on the surface of the trench and the exposed portion of the sacrificial layer, and a part of the protective film covering the sacrificial layer is opened to form an opening that enables selective etching of the sacrificial layer.
  • the present invention is a method for manufacturing a junction type semiconductor wafer.
  • a step of joining a support substrate made of a material different from that of the compound semiconductor functional layer to the compound semiconductor functional layer via a joining material is a method for manufacturing a bonded semiconductor wafer, which comprises a step of separating the starting substrate and the compound semiconductor functional layer by supplying an etching solution from the opening and etching the sacrificial layer.
  • the present invention is a method for manufacturing a bonded semiconductor device.
  • a bonded semiconductor wafer is manufactured by the method for manufacturing a bonded semiconductor wafer of the present invention.
  • a method for manufacturing a junction-type semiconductor element which comprises dividing the junction-type semiconductor wafer along the trench to obtain a junction-type semiconductor element.
  • Patent Document 1 an etching removal layer is formed on a compound semiconductor substrate, a compound semiconductor adhesive layer is formed on the compound semiconductor adhesive layer, the compound semiconductor adhesive layer is adhered on a silicon substrate, and then an etching removal layer is provided.
  • a method for manufacturing a semiconductor substrate, which is removed by etching and then a device forming layer is formed on a compound semiconductor adhesive layer, is disclosed.
  • Patent Document 1 does not disclose forming a trench in the device cambium.
  • a device forming layer is formed after the etching removal layer is removed.
  • a compound semiconductor compound semiconductor adhesive layer
  • a silicon substrate is directly bonded to a silicon substrate.
  • Patent Document 2 after bonding the layers to each other obtained by epitaxial growth, etching the Al y Ga 1-y As layer provided below the one layer, separating the starting substrate and the epitaxial layer The method is disclosed. However, in Patent Document 2, the epitaxial layer and the silicon substrate which is the support substrate are directly bonded.
  • Patent Document 3 discloses an avalanche photodiode in which a substrate having a heat sink function is bonded to an avalanche photodiode (APD) mesa via an adhesive layer.
  • APD avalanche photodiode
  • Patent Document 4 describes a method for separating an epitaxial layer of a semiconductor element for separating a base material portion and an epitaxial layer from a semiconductor element having an etch stop layer between the base material portion and the epitaxial layer.
  • a part of the base material portion, not the epitaxial layer is selectively etched from the back surface side until it reaches the etch stop layer, and at least one etching window is opened. ..
  • the method for manufacturing a bonded semiconductor wafer of the present invention is as follows. The process of epitaxially growing the sacrificial layer on the starting substrate, The process of epitaxially growing a compound semiconductor functional layer on the sacrificial layer, A process of forming a trench so that the sacrificial layer is exposed in a part of the compound semiconductor functional layer by the selective etching method.
  • the process of forming a protective film on the surface of the trench and the exposed part of the sacrificial layer The process of opening a part of the protective film that covers the sacrificial layer to form an opening in the protective film, A process of joining a support substrate made of a material different from that of the compound semiconductor functional layer to the compound semiconductor functional layer via a joining material. It is characterized by having a step of separating the starting substrate and the compound semiconductor functional layer by supplying an etching solution from the opening of the protective film and etching the sacrificial layer.
  • the sacrificial layer is epitaxially grown on the starting substrate.
  • the starting substrate is not particularly limited as long as it can epitaxially grow the sacrificial layer and the compound semiconductor functional layer on the sacrificial layer.
  • the starting substrate can be reused, so that even if a more expensive and high-quality InP substrate is used as a support substrate, the manufacturing cost can be further reduced.
  • a layer that can be etched with an etching solution that does not etch the starting substrate can be used.
  • a layer of i-In x Ga 1-x As z P 1-z (0.4 ⁇ x ⁇ 0.6, 0.8 ⁇ z ⁇ 1) having a thickness of 0.3 ⁇ m is used. be able to.
  • the compound semiconductor functional layer to be epitaxially grown is not particularly limited as long as it can achieve the desired function in the semiconductor device.
  • a compound semiconductor function layer, a layer of thickness 0.1 ⁇ m or more In x (Ga y Al 1- y) 1-x As (0.4 ⁇ x ⁇ 0.6,0 ⁇ y ⁇ 1), Those containing a layer made of InP having a thickness of 0.1 ⁇ m or more can be epitaxially grown.
  • the thickness of the upper limit of In x (Ga y Al 1- y) 1-x As layer a layer having a thickness of the upper and the InP is not particularly limited, for example, can each be 5 ⁇ m or less.
  • a trench is formed in a part of the compound semiconductor functional layer by the selective etching method so that the sacrificial layer is exposed.
  • the trench formed here can be formed according to the size of the planned device area. When the trench is formed in this way, the junction-type semiconductor element can be easily manufactured by dividing the manufactured junction-type semiconductor wafer along the trench in the subsequent process.
  • wet etching For trench formation, either wet etching or dry etching can be used.
  • a trench can be formed by forming a resist pattern by photolithography and then selectively etching each layer constituting the compound semiconductor functional layer along the resist pattern. Specific examples will be described in the subsequent embodiments.
  • etching is possible by gas etching in an atmosphere in which a chlorine-based gas such as Cl 2 and a plasma stabilizing gas such as Ar are mixed.
  • a chlorine-based gas such as Cl 2
  • a plasma stabilizing gas such as Ar
  • a protective film is formed on the surface of the trench and the exposed portion of the sacrificial layer.
  • the protective film can be formed by any method such as sol-gel method, dip method, RF-EB, sputtering, CVD, etc. as long as the protective film can be formed.
  • the SiO 2 film can be formed by using the p-CVD method. Since the TEOS-based SiO 2 has good coverage coverage, it covers well even if there are irregularities on the side wall of the trench, and is therefore suitable as a protective film forming method.
  • the thickness of the SiO 2 protective film can be, for example, 0.3 ⁇ m.
  • Step of forming an opening in the protective film a part of the protective film covering the sacrificial layer is opened to form an opening in the protective film.
  • a resist pattern as a resist mask is formed on the surface of the protective layer by a photolithography method, and a part of the protective film covering the sacrificial layer is opened by using this resist mask to open the opening. (Opening pattern) can be formed.
  • a hydrofluoric acid-based etchant can be used for aperture pattern etching.
  • aperture etching is not limited to wet etching.
  • a fluorine-based gas NF 3 , SF 6, etc.
  • the support substrate to be joined is not particularly limited.
  • the support substrate is at least one material selected from the group consisting of AlN, Al 2 O 3 , Cu, GaAs, GaN, GaP, InP, Si, SiC and SiO 2, and is crystalline or amorphous.
  • a material having a structure can be used.
  • the above-mentioned one can be preferably used as the support substrate.
  • the joining material used is not particularly limited.
  • a material containing at least one kind of metal selected from the group consisting of Au, Ag, Al, Ga, In, Ni, Pt and Ti can be used as the bonding material. That is, the compound semiconductor functional layer and the support substrate can be bonded by the bonding material layer containing one or more kinds of metals.
  • the joining material layer may be composed of a plurality of connecting metal layers.
  • connecting metal layers may be provided on the compound semiconductor functional layer side and the support substrate side, respectively, and these connecting metal layers may be thermocompression bonded to each other.
  • the joining temperature is preferably 350 ° C. or higher. Further, it is preferable to join the joining pressure portion at 50 N / cm 2 or more.
  • the above conditions are suitable for obtaining sufficient bonding strength, and are not limited to these conditions.
  • Step of separating the starting substrate and the compound semiconductor functional layer by etching the sacrificial layer Next, the starting substrate and the compound semiconductor functional layer are separated by supplying an etching solution from the opening of the protective film and etching the sacrificial layer.
  • the etching solution used is not particularly limited as long as it can selectively etch the sacrificial layer. Further, the specific method of supplying the etching solution from the opening of the protective film is not particularly limited.
  • the starting substrate can be separated from the bonded wafer.
  • the separated starting substrate can be reused for making another epitaxial wafer.
  • the method for manufacturing a bonded semiconductor wafer of the present invention may include steps other than the above steps.
  • steps other than the above steps For a specific example, refer to the embodiment shown in the latter part.
  • the method for manufacturing a bonded semiconductor device of the present invention is as follows.
  • a bonded semiconductor wafer is manufactured by the method for manufacturing a bonded semiconductor wafer of the present invention. It is characterized in that a bonded semiconductor wafer is divided along the trench to obtain a bonded semiconductor element.
  • the specific method of division is not particularly limited, but the bonded semiconductor wafer can be divided by, for example, dicing or scribe / braking method.
  • the epitaxial wafer 100 shown in FIG. 1 is prepared.
  • an i-InP buffer layer having a thickness of, for example, 0.5 ⁇ m is formed on the semi-insulating InP substrate to prepare the starting substrate 1.
  • an i-InP etch stop layer 3 is formed on the sacrificial layer 2 with a thickness of, for example, 0.3 ⁇ m, and then an i-In x Ga 1-x As (0.4 ⁇ x ⁇ 0.6) contact layer (
  • the i-InGaAs contact layer) 11 is formed by epitaxial growth at a thickness of, for example, 0.1 ⁇ m, and then the i-InP cap layer 12 is formed by epitaxial growth at a thickness of, for example, 0.1 ⁇ m, and then i-In x Ga 1-.
  • the xAs (0.4 ⁇ x ⁇ 0.6) absorption layer (hereinafter, i-InGaAs absorption layer) 13 is formed by epitaxial growth having a thickness of, for example, 3.0 ⁇ m, and then the n-InP layer 14 is formed, for example, with a thickness of 1. It is formed by epitaxial growth at 0 ⁇ m.
  • the compound semiconductor functional layer 10 including the etch stop layer 3 and the i-InGaAs contact layer 11, the i-InP cap layer 12, the i-InGaAs absorption layer 13 and the n-InP layer 14 is formed on the sacrificial layer 2.
  • the epitaxial wafer 100 is obtained.
  • a trench 4 is formed in the compound semiconductor functional layer 10 along the planned device area size.
  • the means for forming the trench 4 as described above, either wet etching or dry etching can be used.
  • the trench 4 can be formed by the following procedure. First, a resist pattern is formed on the surface of the compound semiconductor functional layer 10, that is, the surface of the n-InP layer 14 by a photolithography method. Next, the n-InP layer 14 is selectively etched with a chlorine-based etchant using the resist pattern as a mask. After the selective etching of the n-InP layer 14, the i-InGaAs absorption layer 13 is selectively etched by switching to the sulfuric acid superwater type etchant. Next, the i-InP cap layer 12 is selectively etched by switching to the chlorine-based etchant.
  • the i-InGaAs contact layer 11 is selectively etched by switching to the sulfuric acid superwater etchant.
  • the i-InP etching stop layer 3 is selectively etched by switching to the chlorine-based etchant.
  • etching is possible by gas etching in an atmosphere in which a chlorine-based gas such as Cl 2 and a plasma stabilizing gas such as Ar are mixed.
  • a chlorine-based gas such as Cl 2
  • a plasma stabilizing gas such as Ar
  • a protective film 5 is formed on the surface of the trench 4 and the exposed portion of the sacrificial layer 2.
  • the protective film 5 can be formed by any method such as sol-gel method, dip method, RF-EB, sputtering, CVD, etc. as long as the protective film 5 can be formed.
  • a SiO 2 film can be formed by using the p-CVD method in a material system in which TEOS and O 2 are combined. Since the TEOS-based SiO 2 has good coverage coverage, it covers well even if the side wall portion of the trench 4 has irregularities, and is therefore suitable as a method for forming the protective film 5.
  • the thickness of the SiO 2 protective film can be, for example, 0.3 ⁇ m.
  • a resist pattern is formed on the surface of a part of the protective film 5 covering the sacrificial layer 2 by a photolithography method, and the formed resist pattern is used as a resist mask to partially cover the sacrificial layer 2.
  • aperture etching is not limited to wet etching.
  • a fluorine-based gas NF 3 , SF 6, etc.
  • a Si substrate is prepared as the support substrate 30, and a bonded metal layer 21 is formed on the surface of the Si substrate 30 as shown in FIG.
  • the support substrate 30 is not limited to a Si substrate, a material excellent in mechanical strength than the InP substrate, for example, Al 2 O 3 or AlN, similar effects by selecting GaAs or the like is obtained.
  • the bonded metal layer 21 Al or Ti can be selected in addition to Pt for the layer in contact with the support substrate 30.
  • Al, Ag, Ga, In and the like can be selected as the bonding interface layer.
  • the thickness of the connecting metal layer 21 can be, for example, 0.1 ⁇ m for the Pt layer and 1 ⁇ m for the Au layer.
  • the bonded metal layer 22 is formed on the n-InP layer 14 included in the non-trench portion 15 of the epitaxial wafer 100.
  • the bonded metal layer 22 Pt can be arranged on the layer in contact with the compound semiconductor functional layer 10, and Au can be arranged on the bonded interface.
  • Pt can be arranged on the layer in contact with the compound semiconductor functional layer 10
  • Au can be arranged on the bonded interface.
  • Al, Ti, Ni, Au, or the like can be selected as the layer in contact with the compound semiconductor functional layer 10.
  • the bonded metal layer 22 can be selected from any combination of materials as long as it has a structure capable of joining in the next step and is a material system resistant to etching of the sacrificial layer in the subsequent step.
  • the thickness of the connecting metal layer 22 can be, for example, 0.1 ⁇ m for the Pt layer and 1 ⁇ m for the Au layer.
  • the support substrate 30 and the epitaxial wafer 100 are bonded by thermocompression bonding the bonded metal layers 21 and 22 to each other to form a bonded wafer 200.
  • the bonded metal layers 21 and 22 are pressure-bonded to each other to form a bonded material layer 20.
  • the joining temperature is preferably 350 ° C. or higher. Further, it is preferable to join the joining pressure portion at 50 N / cm 2 or more.
  • the above conditions are suitable for obtaining sufficient bonding strength, and are not limited to these conditions.
  • the junction wafer 200 is immersed in an etching solution, for example, a sulfuric acid superwater-based etchant.
  • an etching solution for example, a sulfuric acid superwater-based etchant.
  • the etching solution enters the trench 4 from a direction perpendicular to the paper surface of FIG. 6, for example, passes through the trench 4, and is supplied to the sacrificial layer 2 from the opening 5A of the protective layer 5.
  • the i-InGaAs sacrificial layer 2 is sandwiched between the InP layer (i-InP etch stop layer 3 and the i-InP buffer layer of the starting substrate 1), and the sulfated superwater has etching selectivity with respect to InP (InP).
  • the protective layer 5 covers the surface of the trench 4, only the i-InGaAs sacrificial layer 2 is etched, and as shown in FIG. 7, the InP starting substrate 1 and the compound semiconductor functional layer are etched. Separated from 10.
  • the compound semiconductor functional layer 10 is left on the support substrate 30 in an isolated island-like pattern.
  • the separated starting substrate 1 can be reused for manufacturing another bonded wafer.
  • the i-InP etch stop layer 3 is selectively etched with a chlorine-based etchant. Since the i-InP etch stop layer 3 is removed, a part of the protective layer 5 protrudes to the surface of the compound semiconductor functional layer 10, and it is easy to peel off in the next step or later, which causes a decrease in yield. The protruding portion of the protective layer 5 is partially peeled off by such means. As a result, as shown in FIG. 8, one main surface of the i-InGaAs contact layer 11 is exposed, and the end portion of the protective layer 5 is aligned with the exposed main surface of the i-InGaAs contact layer 11. After peeling, Zn is diffused on the surface of the i-InGaAs contact layer 11 to form a p-type layer on the surface of the i-InGaAs contact layer 11.
  • the protective film 5 is formed again on the surface of the i-InGaAs contact layer 11.
  • the same process as the protective film 5 formed on the trench 4 and the sacrificial layer 2 can be applied to the formation of the protective film 5.
  • an opening pattern 5B is formed on a part of the formed protective film 5. Further, Zn is diffused in the opening pattern 5B.
  • an electrode 6 is formed in the opening pattern 5B so as to be in contact with the i-InGaAs contact layer 11A, and an electrode 7 is also formed on the back surface side of the support substrate 30.
  • a part of the i-InGaAs contact layer 11 is removed to form the aperture portion 11A.
  • a protective layer such as SiN x (0 ⁇ x ⁇ 2) is formed, and the portion of the protective layer corresponding to the electrode portion and the dicing portion is removed.
  • the junction type semiconductor wafer 1000 shown in FIG. 10 can be obtained.
  • junction-type semiconductor wafer 1000 is divided along the trench 4 by, for example, dicing or a scribe / braking method to form the junction-type semiconductor element 2000, which is an individual element shown in FIG.
  • the bonded semiconductor element 2000 shown in FIG. 11 is a light receiving element, but the bonded semiconductor element that can be manufactured by the manufacturing method of the bonded semiconductor element 2000 of the present invention is not limited to the light receiving element.
  • the i-InGaAs contact layer 11 and the i-InGaAs absorption layer 13 used in the above embodiment are replaced with Al instead of i-In x Ga 1-x As (0.4 ⁇ x ⁇ 0.6).
  • the containing, i-in x (Ga y Al 1-y) may be 1-x As (0.4 ⁇ x ⁇ 0.6,0 ⁇ y ⁇ 1).
  • the i-InGaAs sacrificial layer 2 used in the above embodiment contains P instead of i-In x Ga 1-x As (0.4 ⁇ x ⁇ 0.6), i-In x Ga 1 It may be a layer of ⁇ x As z P 1-z (0.4 ⁇ x ⁇ 0.6, 0.8 ⁇ z ⁇ 1).
  • the bonded semiconductor wafer 1000 having the same structure as shown in FIG. 10 and the bonded semiconductor element 2000 having the same structure as shown in FIG. 11 were manufactured by the following procedure.
  • the epitaxial wafer 100 shown in FIG. 1 was prepared by the following procedure. First, an i-InP buffer layer having a thickness of 0.5 ⁇ m was formed on the semi-insulating InP substrate, and the starting substrate 1 was prepared. Next, an i-InGaAs sacrificial layer 2 having a thickness of 0.3 ⁇ m was formed on the starting substrate 1 by epitaxial growth.
  • an i-InP etch stop layer 3 having a thickness of 0.3 ⁇ m, an i-InGaAs contact layer 11 having a thickness of 0.1 ⁇ m, an i-InP cap layer 12 having a thickness of 0.1 ⁇ m, and a thickness of 0.1 ⁇ m are placed on the sacrificial layer 2.
  • a 3.0 ⁇ m i-InGaAs absorption layer 13 and a 1.0 ⁇ m thick n-InP layer 14 were sequentially formed by epitaxial growth.
  • the compound semiconductor functional layer 10 including the etch stop layer 3 and the i-InGaAs contact layer 11, the i-InP cap layer 12, the i-InGaAs absorption layer 13 and the n-InP layer 14 is formed on the sacrificial layer 2.
  • a trench was formed in the compound semiconductor functional layer 10 so that a part of the sacrificial layer 2 was exposed along the planned device area size.
  • Trench formation was performed by wet etching according to the following procedure.
  • a resist pattern was formed on the surface of the compound semiconductor functional layer 10 by a photolithography method.
  • the n-InP layer 14 was selectively etched with a chlorine-based etchant.
  • the i-InGaAs absorption layer 13 was selectively etched by switching to the sulfuric acid superwater type etchant.
  • the i-InP cap layer 12 was selectively etched by switching to the chlorine-based etchant.
  • the i-InGaAs contact layer 11 was selectively etched by switching to the sulfuric acid superwater etchant.
  • the i-InP etching stop layer 3 was selectively etched by switching to the chlorine-based etchant.
  • a protective film was formed on the surface of the trench 4 and the exposed portion of the sacrificial layer 2. Specifically, a SiO 2 film having a thickness of 0.3 ⁇ m was formed as the protective film 5 by using the p-CVD method in a material system in which TEOS and O 2 were combined.
  • a resist pattern is formed on the surface of a part of the protective film 5 that covers the sacrificial layer 2 by a photolithography method, and the formed resist pattern is used as a resist mask, and a protective film that covers the sacrificial layer 2 with hydrofluoric acid.
  • a part of No. 5 was opened to form the opening (opening pattern) 5A shown in FIG.
  • a bonded metal layer 22 composed of Pt (0.1 ⁇ m) and Au (1 ⁇ m) was formed on the n-InP layer 14 contained in the non-trench portion 15 of the epitaxial wafer 100.
  • the support substrate 30 and the epitaxial wafer 100 were bonded by thermocompression bonding the bonded metal layers 21 and 22 to each other at a temperature of 400 ° C. and a pressure of 100 N / cm 2 , to obtain a bonded wafer 200 shown in FIG.
  • the bonded metal layers 21 and 22 were crimped to form a bonded layer 20.
  • the bonded wafer 200 was immersed in a sulfuric acid superwater-based etchant as an etching solution.
  • the etching solution was supplied to the sacrificial layer 2 through the opening 5A of the protective layer 5 through the trench 4.
  • the sacrificial layer 2 was selectively etched by the etching solution, and the InP starting substrate 1 and the compound semiconductor functional layer 10 were separated as shown in FIG. 7.
  • the separated InP starting substrate 1 was reused in the production of other epitaxial wafers.
  • the InP etch stop layer 3 was selectively etched with a chlorine-based etchant to expose one main surface of the i-InGaAs contact layer 11 as shown in FIG.
  • Zn was diffused on the exposed surface of the i-InGaAs contact layer 11 to form a p-type layer on this surface.
  • the protective film 5 was formed again on the surface of the i-InGaAs contact layer 11, and the opening pattern 5B was formed on a part of the formed protective film 5 as shown in FIG. Further, Zn was diffused in the opening pattern 5B.
  • an electrode 6 was formed in the opening pattern 5B so as to be in contact with the i-InGaAs contact layer 11A, and an electrode 7 was also formed on the back surface side of the support substrate 30.
  • a part of the i-InGaAs contact layer 11 was removed to form the aperture portion 11A.
  • a protective layer such as SiN x (0 ⁇ x ⁇ 2) was formed, and the portion of the protective layer corresponding to the electrode portion and the dicing portion was removed.
  • the junction type semiconductor wafer 1000 shown in FIG. 10 was obtained.
  • the bonded semiconductor wafer 1000 was divided along the trench 4 by dicing to form a bonded semiconductor element (light receiving element) 2000, which is an individual element shown in FIG.
  • the light receiving element 2000'shown in FIG. 12 was manufactured by the following procedure.
  • a compound semiconductor functional layer (epitaxial functional layer) 10' was formed on a starting substrate 30'including an N-type InP substrate.
  • the compound semiconductor functional layer 10' was laminated in the following order.
  • An i-InP buffer layer with a thickness of 0.5 ⁇ m was formed on an N-type InP substrate to form a starting substrate 30'.
  • the compound semiconductor functional layer 10 including the n-InP clad layer 14', the i-InGaAs absorption layer 13', the i-InP cap layer 12', and the i-InGaAs contact layer 11'on the starting substrate 30'. 'Epitaxially grown epitaxial wafer 100' was manufactured.
  • a protective film 5' was formed on the surface of the i-InGaAs contact layer 11'.
  • a resist pattern was formed on the surface of the protective film 5'by a photolithography method, and this resist pattern was used as a resist mask to form an opening pattern on the protective film 5'.
  • a protective layer of SiN x (0 ⁇ x ⁇ 2) was formed, and the portion corresponding to the electrode portion and the dicing portion was removed.
  • the back surface contact electrode 7' was formed on the surface of the starting substrate 30'on the side opposite to the compound semiconductor functional layer 10'of the N-type InP substrate with the same structure and material as described above.
  • FIG. 13 shows the effect of reducing the material cost in the example using the comparative example as a reference (100%). From FIG. 13, it can be seen that in the examples, the material cost was reduced to about half as compared with the comparative example in which the starting substrate was not separated. This is due to the fact that by reusing the starting substrate, the material cost of the starting substrate can be substantially reduced to a negligible level.
  • a trench is formed in the compound semiconductor functional layer before being bonded to the support substrate, the surface of the trench is covered with a protective film, the support substrate and the compound semiconductor functional layer are bonded, and then the protective film leading to the sacrificial layer is formed.
  • FIG. 14 shows data on the chip cracking defect rate in Examples and Comparative Examples.
  • the crack defect was improved in the examples as compared with the comparative example in which the starting substrate was used as it was as the support substrate. This is because the strength of the chip against heat and stress in the packaging processing process was increased by replacing the brittle InP substrate with the Si substrate, so that the mechanical strength was improved.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an example, and any of the above-described embodiments having substantially the same configuration as the technical idea described in the claims of the present invention and having the same effect and effect is the present invention. Is included in the technical scope of.

Abstract

本発明は、出発基板上に犠牲層をエピタキシャル成長する工程と、犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、選択エッチング法にて化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、トレンチの表面及び犠牲層の露出部に保護膜を形成する工程と、犠牲層を覆う保護膜の一部を開口して、保護膜に開口部を形成する工程と、化合物半導体機能層と異なる材料の支持基板を接合材を介して化合物半導体機能層に接合する工程と、保護膜の開口部からエッチング液を供給し犠牲層をエッチングすることで、出発基板と化合物半導体機能層とを分離する工程とを有することを特徴とする接合型半導体ウェーハの製造方法である。これにより、製造コストを低減することができる接合型半導体ウェーハの製造方法、及び製造コストを低減することができる接合型半導体素子の製造方法が提供される。

Description

接合型半導体ウェーハの製造方法及び接合型半導体素子の製造方法
　本発明は、接合型半導体ウェーハの製造方法及び接合型半導体素子の製造方法に関する。
　化合物半導体の持つ特性と他の機能性基板とを接合することにより得られる新規機能性基板としての接合型半導体素子が各種提案されている。
　ＩｏＴ用センサーでは、駆動基板を有するシリコン基板上に、受電源として太陽電池（ＰＶ）を、信号受信部としてフォトダイオード（ＰＤ）を、信号発信部としてレーザーダイオード（ＬＤ）や発光ダイオード（ＬＥＤ）を実装して機能性チップが実現できる。
　発光ダイオードにおいては、シリコン基板に金属接合で発光層を接合したＬＥＤが、あるいは透明なサファイア基板に透明接着剤で発光層を接合したＬＥＤが提案されている。
　いずれの構造においても、線膨脹係数や屈折率など、異なる物性を有する材料同士を接合し、実現している特徴がある。
　異種材料同士を接合する際、物性値が異なる事から熱設計・光学設計の点において、制約が大きくなる。光学素子を作製する場合、支持基板と半導体層の物性の差異は、屈折率の差異となって現れ、接合界面において、大きな全反射角となって出現し、光学設計の制約を増やすことになる。
　全反射角を減らすため、屈折率差が少ない材料に変更することは可能ではあるが、その結果として、光吸収係数が大きく、光透過が起きないため、光学設計ができない材料となる場合が生じる。
　そのため、半導体と支持基板との間に反射膜を設けて、支持基板がいかなる光学特性であっても、接合界面で光反射を起こさせることにより、光学設計の自由度を増やすチップ構造が提案されている。
　接合界面に金属反射膜を設け、接合を実現する方法は光学設計の自由度を増やし、かつ、機械強度の強い基板と置き換えることにより、機械強度を増やすという利点がある。しかし、その一方で、接合後、半導体機能層をエピタキシャル成長するために使用した出発基板は全溶解し、除去される。
　出発基板をエッチングすることはＩｎＰやＧａＡｓでは容易ではあるが、出発基板は一度の接合でエッチングにより失われる。
　出発基板として用いられるＩｎＰ基板やＧａＡｓ基板は移載した支持基板より、高価であり、材料費として１０～２０％程度を占める。そのため、出発基板を全溶解し除去する方策には、ウェーハの製造コストが増加してしまうという問題があった。
特開平９－６３９５１号公報 特開２００１－１０２６６８号公報 特開２０１７－２２８５６９号公報 特開２００５－７２４２２号公報
　本発明は、上記問題を解決するためになされたものであり、製造コストを低減することができる接合型半導体ウェーハの製造方法、及び製造コストを低減することができる接合型半導体素子の製造方法を提供することを目的とする。
　上記目的を達成するために、本発明では、接合型半導体ウェーハの製造方法であって、
　出発基板上に犠牲層をエピタキシャル成長する工程と、
　前記犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、
　選択エッチング法にて前記化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、
　前記トレンチの表面及び前記犠牲層の露出部に保護膜を形成する工程と、
　前記犠牲層を覆う前記保護膜の一部を開口して、前記保護膜に開口部を形成する工程と、
　前記化合物半導体機能層と異なる材料の支持基板を接合材を介して前記化合物半導体機能層に接合する工程と、
　前記開口部からエッチング液を供給し前記犠牲層をエッチングすることで、前記出発基板と前記化合物半導体機能層とを分離する工程と
を有することを特徴とする接合型半導体ウェーハの製造方法を提供する。
　このような製造方法であれば、化合物半導体機能層と支持基板との接合前に化合物半導体機能層に犠牲層が露出するようにトレンチ部を形成し、そのトレンチの表面及び犠牲層の露出部に保護膜を形成し、更に犠牲層を覆う保護膜の一部を開口することで、犠牲層の選択エッチングを可能とする開口部を形成し、この開口部からエッチング液を供給して犠牲層のエッチングを行うことで、出発基板をエッチングすることなく出発基板と化合物半導体機能層とを分離できるので、出発基板の再利用が可能となることから、製造コストを大幅に低減することができる。
　例えば、前記出発基板としてＩｎＰからなる基板を用いることができ、前記化合物半導体機能層として、厚さ０．１μｍ以上のＩｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）の層と、厚さ０．１μｍ以上のＩｎＰからなる層とを含むものをエピタキシャル成長することができる。
　このような製造方法であれば、より高価なＩｎＰ基板を再利用できるのでより製造コストを低減することができる。
　例えば、前記支持基板として、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を用いることができる。
　支持基板として上記のものを好適に用いることができる。
　例えば、前記接合材として、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも一種類以上の金属を含むものを用いることができる。
　接合材として上記のものを好適に用いることができる。
　また、本発明では、接合型半導体素子の製造方法であって、
　本発明の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、
　前記接合型半導体ウェーハを前記トレンチに沿って分割して、接合型半導体素子を得ることを特徴とする接合型半導体素子の製造方法を提供する。
　このような製造方法であれば、本発明の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、これをトレンチに沿って分割して接合型半導体素子を得るので、出発基板の再利用が可能となることから、接合型半導体素子の製造コストを大幅に低減することができる。
　以上のように、本発明の接合型半導体ウェーハの製造方法であれば、高価であり、製造コストに占める割合が大きい出発基板を再利用することができるので、製造コストを大幅に低減して、接合型半導体ウェーハを製造することができる。
　また、本発明の接合型半導体素子の製造方法であれば、高価であり、製造コストに占める割合が大きい出発基板を再利用することができるので、製造コストを大幅に低減して、接合型半導体素子を製造することができる。
本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例の一工程を示す概略断面図である。 本発明の接合型半導体ウェーハの製造方法の一例で得られる接合型半導体ウェーハを示す概略断面図である。 本発明の接合型半導体素子の製造方法で得られる接合型半導体素子を示す概略断面図である。 比較例で得られた受光素子を示す概略断面図である。 比較例を基準とした、実施例の相対材料費を示すグラフである。 実施例及び比較例の不良率を示すグラフである。
　上述のように、製造コストを低減することができる接合型半導体ウェーハの製造方法、及び製造コストを低減することができる接合型半導体素子の製造方法の開発が求められていた。
　本発明者らは、上記課題について鋭意検討を重ねた結果、化合物半導体機能層と支持基板との接合前にエピタキシャルウェーハの化合物半導体機能層に犠牲層が露出するようにトレンチ部を形成し、そのトレンチの表面及び犠牲層の露出部に保護膜を形成し、更に犠牲層を覆う保護膜の一部を開口することで、犠牲層の選択エッチングを可能とする開口部を形成し、この開口部からエッチング液を供給して犠牲層のエッチングを行うことで、出発基板をエッチングすることなく出発基板と化合物半導体機能層とを分離でき、出発基板の再利用が可能となることを見出し、本発明を完成させた。
　即ち、本発明は、接合型半導体ウェーハの製造方法であって、
　出発基板上に犠牲層をエピタキシャル成長する工程と、
　前記犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、
　選択エッチング法にて前記化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、
　前記トレンチの表面及び前記犠牲層の露出部に保護膜を形成する工程と、
　前記犠牲層を覆う前記保護膜の一部を開口して、前記保護膜に開口部を形成する工程と、
　前記化合物半導体機能層と異なる材料の支持基板を接合材を介して前記化合物半導体機能層に接合する工程と、
　前記開口部からエッチング液を供給し前記犠牲層をエッチングすることで、前記出発基板と前記化合物半導体機能層とを分離する工程と
を有することを特徴とする接合型半導体ウェーハの製造方法である。
　また、本発明は、接合型半導体素子の製造方法であって、
　本発明の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、
　前記接合型半導体ウェーハを前記トレンチに沿って分割して、接合型半導体素子を得ることを特徴とする接合型半導体素子の製造方法である。
　なお、特許文献１には、化合物半導体基板上にエッチング除去層を形成し、その上に化合物半導体接着層を形成し、この化合物半導体接着層をシリコン基板上に接着し、その後、エッチング除去層をエッチングにより除去し、次いで化合物半導体接着層上にデバイス形成層を形成する、半導体基板の製造方法が開示されている。しかしながら、特許文献１には、デバイス形成層にトレンチを形成することは開示されていない。また、特許文献１では、エッチング除去層を除去した後に、デバイス形成層を形成している。そして、特許文献１では、化合物半導体（化合物半導体接着層）をシリコン基板に直接接着している。
　また、特許文献２には、エピタキシャル成長により得られた層同士を接合後、一方の層の下に設けられたＡｌｙＧａ１－ｙＡｓ層をエッチングして、エピタキシャル層と出発基板とを分離する方法が開示されている。しかしながら、特許文献２には、エピタキシャル層と支持基板であるシリコン基板とを直接接合している。
　また、特許文献３には、ヒートシンク機能を有する基板がアバランシェフォトダイオード（ＡＰＤ）メサに接着層を介して接合されたアバランシェフォトダイオードが開示されている。しかしながら、引用文献３では、ＡＰＤのメサが上に形成された基板、すなわち出発基板を残置させている。
　また、特許文献４には、基材部とエピタキシャル層との間にエッチストップ層を有する半導体素子から基材部とエピタキシャル層とを分離する半導体素子のエピタキシャル層分離方法が記載されている。しかしながら、特許文献４に開示された方法では、エピタキシャル層ではなく、基材部の一部を裏面側からエッチストップ層に到達するまで選択的にエッチングして、少なくとも１つのエッチング窓を開けている。
　以下、本発明について詳細に説明するが、本発明はこれらに限定されるものではない。
　＜接合型半導体ウェーハの製造方法＞
　本発明の接合型半導体ウェーハの製造方法は、
　出発基板上に犠牲層をエピタキシャル成長する工程と、
　犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、
　選択エッチング法にて化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、
　トレンチの表面及び犠牲層の露出部に保護膜を形成する工程と、
　犠牲層を覆う保護膜の一部を開口して、保護膜に開口部を形成する工程と、
　化合物半導体機能層と異なる材料の支持基板を接合材を介して化合物半導体機能層に接合する工程と、
　保護膜の開口部からエッチング液を供給し犠牲層をエッチングすることで、出発基板と化合物半導体機能層とを分離する工程と
を有することを特徴とする。
　以下、各工程を順に説明する。
　［出発基板上に犠牲層をエピタキシャル成長する工程］
　まず、出発基板上に犠牲層をエピタキシャル成長する。
　出発基板としては、犠牲層及び化合物半導体機能層をその上にエピタキシャル成長できるものであれば、特に限定されない。
　本発明の接合型半導体ウェーハの製造方法では、出発基板を再利用することができるので、より高価で高品質のＩｎＰ基板を支持基板として用いたとしても、製造コストをより低減できる。
　犠牲層としては、出発基板をエッチングしないエッチング液でエッチングできるものを用いることができる。犠牲層としては、例えば、厚さ０．３μｍのｉ－ＩｎｘＧａ１－ｘＡｓｚＰ１－ｚ（０．４≦ｘ≦０．６、０．８≦ｚ≦１）の層を用いることができる。
　［犠牲層上に化合物半導体機能層をエピタキシャル成長する工程］
　次に、犠牲層上に化合物半導体機能層をエピタキシャル成長する。
　エピタキシャル成長させる化合物半導体機能層は、半導体素子において目的の機能を果たせるものであれば特に限定されない。例えば、化合物半導体機能層として、厚さ０．１μｍ以上のＩｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）の層と、厚さ０．１μｍ以上のＩｎＰからなる層とを含むものをエピタキシャル成長することができる。Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓの層の厚さの上限及びＩｎＰからなる層の厚さの上限は特に限定されないが、例えば、それぞれ５μｍ以下とすることができる。
　［トレンチを形成する工程］
　次に、選択エッチング法にて前記化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する。ここで形成するトレンチは、デバイス予定エリアのサイズに沿って形成することできる。このようにトレンチを形成した場合、後工程において、製造した接合型半導体ウェーハをトレンチに沿って分割することにより、接合型半導体素子を容易に製造できる。
　トレンチ形成は、ウェットエッチング、ドライエッチングいずれの方法も可能である。
　ウェットエッチングの場合は、フォトリソグラフィーによりレジストパターンを形成後、レジストパターンに沿って化合物半導体機能層を構成する各層を選択エッチングすることで、トレンチを形成することができる。具体例は、後段の実施形態において説明する。
　ドライエッチングの場合は、Ｃｌ２等の塩素系ガスとＡｒ等のプラズマ安定化ガスとを混合した雰囲気にてガスエッチングすることによりエッチングが可能である。ドライエッチングを選択した場合、トレンチ側壁形状に凹凸が生じないという利点があるが、エッチング選択性が低いため、犠牲層で自動的にエッチングを止めることが難しい、そのため、犠牲層の厚さはウェットエッチングの場合と比べて厚くする必要があり、０．３μｍ以上にするのが好ましい。
　［保護膜を形成する工程］
　次に、トレンチの表面及び犠牲層の露出部に保護膜を形成する。保護膜形成はゾルゲル法、ディップ法、ＲＦ－ＥＢ、スパッタ、ＣＶＤ等、保護膜を成膜出来るのであればどのような方法でも選択可能であるが、例えば、ＴＥＯＳとＯ２を組み合わせた材料系にてｐ－ＣＶＤ法を用いてＳｉＯ２膜を形成することができる。ＴＥＯＳ系ＳｉＯ２はカバレッジ被覆性が良好のため、トレンチ側壁部に凹凸が存在しても良好に被覆するため、保護膜形成手法として好適である。ＳｉＯ２保護膜の厚さは例えば０．３μｍとすることができる。
　［保護膜に開口部を形成する工程］
　次に、犠牲層を覆う保護膜の一部を開口して、保護膜に開口部を形成する。保護膜の開口部は、例えば、フォトリソグラフィー法により、保護層の表面にレジストマスクとしてのレジストパターンを形成し、このレジストマスクを用いて犠牲層を覆う保護膜の一部を開口し、開口部（開口パターン）を形成することができる。
　開口パターンエッチングに例えばフッ酸系エッチャントを用いることができる。ただ、開口エッチングはウェットエッチングに限らない。ドライエッチングの場合は、フッ素系ガス（ＮＦ３、ＳＦ６等）を用いても同様の結果が得られる。
　［接合する工程］
　次に、化合物半導体機能層と異なる材料の支持基板を接合材を介して化合物半導体機能層に接合する。
　接合する支持基板は、特に限定されない。支持基板としては、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を用いることができる。本発明では、支持基板として上記のものを好適に用いることができる。
　出発基板よりも機械的強度に優れた支持基板を用いることが好ましい。
　用いる接合材は、特に限定されない。例えば、接合材として、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも一種類以上の金属を含むものを用いることができる。すなわち、上記一種類以上の金属を含む接合材層により、化合物半導体機能層と支持基板とを接合することができる。
　接合材層は、複数層の接続金属層から構成されていても良い。例えば、化合物半導体機能層側及び支持基板側にそれぞれ接続金属層を設け、これらの接続金属層を熱圧着して接合してもよい。
　接合温度は３５０℃以上が好ましい。また、接合圧力部は５０Ｎ／ｃｍ２以上で接合することが好適である。前記条件は接合強度を十分に得るために好適な条件であり、この条件に限定されるものではない。
　以上のような接合により、支持基板と化合物半導体機能層とが接合材を介して接合された接合ウェーハを得ることができる。
　［犠牲層をエッチングすることで、出発基板と化合物半導体機能層とを分離する工程］
　次に、保護膜の開口部からエッチング液を供給し犠牲層をエッチングすることで、出発基板と化合物半導体機能層とを分離する。
　用いるエッチング液は、犠牲層を選択エッチングできるものであれば、特に限定されない。また、保護膜の開口部からのエッチング液の供給の具体的な方法は、特に限定されない。
　この選択エッチングにより、接合ウェーハから出発基板を分離できる。分離した出発基板は、別のエピタキシャルウェーハ作製のために再利用することができる。
　［その他の工程］
　本発明の接合型半導体ウェーハの製造方法は、以上の工程以外の工程を含むこともできる。具体例は、後段に示す実施形態を参照されたい。
　＜接合型半導体素子の製造方法＞
　本発明の接合型半導体素子の製造方法は、
　本発明の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、
　接合型半導体ウェーハを上記トレンチに沿って分割して、接合型半導体素子を得ることを特徴とする。
　分割の具体的な方法は特に限定されないが、例えばダイシングやスクライブ／ブレーキング法などによって、接合型半導体ウェーハを分割することができる。
　次に、図１～図１１を参照しながら、本発明の接合型半導体ウェーハの製造方法、及び接合型半導体素子の製造方法の１つの実施形態を詳細に説明する。しかしながら、本発明は、以下の実施形態に限定されるものではない。
　（実施形態）
　この実施形態では、本発明の一例として、図１０に示す接合型半導体ウェーハ１０００の製造方法、及び図１１に示す接合型半導体素子２０００の製造方法を説明する。
　まず、図１に示すエピタキシャルウェーハ１００を準備する。ここでは最初に、半絶縁性ＩｎＰ基板上にｉ－ＩｎＰバッファ層を例えば厚さ０．５μｍで形成し、出発基板１を準備する。次いで、この出発基板１上に、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）犠牲層（以下、ｉ－ＩｎＧａＡｓ犠牲層又は犠牲層）２を例えば厚さ０．３μｍでエピタキシャル成長により形成する。次いで、犠牲層２上に、ｉ－ＩｎＰエッチストップ層３を例えば厚さ０．３μｍで形成し、次いでｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）コンタクト層（以下、ｉ－ＩｎＧａＡｓコンタクト層）１１を例えば厚さ０．１μｍでエピタキシャル成長により形成し、次いでｉ－ＩｎＰキャップ層１２を例えば厚さ０．１μｍでエピタキシャル成長により形成し、次いでｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）吸収層（以下、ｉ－ＩｎＧａＡｓ吸収層）１３を例えば厚さ３．０μｍでエピタキシャル成長により形成し、次いでｎ－ＩｎＰ層１４を例えば厚さ１．０μｍでエピタキシャル成長により形成する。これにより、犠牲層２上に、エッチストップ層３と、ｉ－ＩｎＧａＡｓコンタクト層１１、ｉ－ＩｎＰキャップ層１２、ｉ－ＩｎＧａＡｓ吸収層１３及びｎ－ＩｎＰ層１４を含んだ化合物半導体機能層１０とがエピタキシャル成長したエピタキシャルウェーハ１００が得られる。
　次に、図２に示すように、デバイス予定エリア・サイズに沿って、化合物半導体機能層１０にトレンチ４を形成する。トレンチ４の形成の手段は、先に述べたように、ウェットエッチング、ドライエッチングいずれの方法も可能である。
　ウェットエッチングの場合は、例えば、以下の手順でトレンチ４を形成することができる。まず、フォトリソグラフィー法により化合物半導体機能層１０の表面、すなわちｎ－ＩｎＰ層１４の表面にレジストパターンを形成する。次いで、レジストパターンをマスクとして、ｎ－ＩｎＰ層１４を塩素系エッチャントで選択エッチングする。ｎ－ＩｎＰ層１４の選択エッチング後、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓ吸収層１３を選択エッチングする。次いで、塩素系エッチャントに切り替えて、ｉ－ＩｎＰキャップ層１２を選択エッチングする。次いで、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓコンタクト層１１を選択エッチングする。次いで、塩素系エッチャントに切替え、ｉ－ＩｎＰエッチングストップ層３を選択エッチングする。以上の工程を経ることで、底部にｉ－ＩｎＧａＡｓ犠牲層２の一部が露出したトレンチ４を形成することができる。
　また、ドライエッチングの場合は、先に述べたように、Ｃｌ２等の塩素系ガスとＡｒ等のプラズマ安定化ガスとを混合した雰囲気にてガスエッチングすることによりエッチングが可能である。ドライエッチングを選択した場合、トレンチ４の側壁形状に凹凸が生じないという利点があるが、エッチング選択性が低いため、犠牲層２で自動的にエッチングを止めることが難しい、そのため、犠牲層２の厚さはウェットエッチングの場合と比べて厚くする必要があり、０．３μｍ以上にするのが好ましい。
　次に、図３に示すように、トレンチ４の表面及び犠牲層２の露出部に保護膜５を形成する。保護膜５の形成は、先に述べたように、ゾルゲル法、ディップ法、ＲＦ－ＥＢ、スパッタ、ＣＶＤ等、保護膜５を成膜出来るのであればどのような方法でも選択可能であるが、例えば、ＴＥＯＳとＯ２を組み合わせた材料系にてｐ－ＣＶＤ法を用いてＳｉＯ２膜を形成することができる。ＴＥＯＳ系ＳｉＯ２はカバレッジ被覆性が良好のため、トレンチ４の側壁部に凹凸が存在しても良好に被覆するため、保護膜５の形成手法として好適である。ＳｉＯ２保護膜の厚さは例えば０．３μｍとすることができる。
　次に、フォトリソグラフィー法により、犠牲層２を覆う保護膜５の一部の表面にレジストパターンを形成し、形成したレジストパターンをレジストマスクとして用いて、犠牲層２を覆う保護膜５の一部を開口して、図３に示す開口部（開口パターン）５Ａを形成する。
　先に述べたように、開口パターンエッチングにフッ酸系エッチャントを用いることができる。ただ、開口エッチングはウェットエッチングに限らない。ドライエッチングの場合は、フッ素系ガス（ＮＦ３、ＳＦ６等）を用いても同様の結果が得られる。
　一方で、支持基板３０としてＳｉ基板を準備し、図４に示すように、Ｓｉ基板３０の表面に接合金属層２１を形成する。
　なお、支持基板３０としてはＳｉ基板に限定されるものではなく、ＩｎＰ基板より機械的な強度に優れる材料、例えばＡｌ２Ｏ３やＡｌＮ、ＧａＡｓ等を選択しても同様の効果が得られる。
　接合金属層２１は、支持基板３０に接する層にはＰｔの他、ＡｌやＴｉを選択可能である。接合界面層にはＡｕの他、Ａｌ、Ａｇ、Ｇａ、Ｉｎ等が選択可能である。
　なお、接続金属層２１の厚さは、例えば、Ｐｔ層を０．１μｍ、Ａｕ層を１μｍとすることができる。
　次に、図５に示すように、エピタキシャルウェーハ１００の非トレンチ部１５に含まれるｎ－ＩｎＰ層１４上に接合金属層２２を形成する。
　接合金属層２２は、化合物半導体機能層１０に接する層にＰｔ、接合界面にＡｕを配置することができる。化合物半導体機能層１０に接する層にはＰｔの他、ＡｌやＴｉ、Ｎｉ、Ａｕなどを選択可能である。接合金属層２２は、次工程の接合が可能な構造で、かつ、後の工程の犠牲層エッチングに対して耐性のある材料系であればどのような材料の組み合わせも選択可能である。
　なお、接続金属層２２の厚さは、例えば、Ｐｔ層を０．１μｍ、Ａｕ層を１μｍとすることができる。
　次に、図６に示すように、支持基板３０とエピタキシャルウェーハ１００とを、接合金属層２１及び２２を互いに熱圧着することによって接合し、接合ウェーハ２００を形成する。接合金属層２１及び２２は、互いに圧着して、接合材層２０となる。
　先にも述べたように、接合温度は３５０℃以上が好ましい。また、接合圧力部は５０Ｎ／ｃｍ２以上で接合することが好適である。前記条件は接合強度を十分に得るために好適な条件であり、この条件に限定されるものではない。
　次に、接合ウェーハ２００をエッチング液、例えば硫酸過水系エッチャントに浸漬する。これにより、エッチング液が、例えば図６の紙面に対して垂直な方向からトレンチ４に入り込んでこのトレンチ４を通り、保護層５の開口部５Ａから犠牲層２に供給される。ｉ－ＩｎＧａＡｓ犠牲層２はＩｎＰ層（ｉ－ＩｎＰエッチストップ層３、及び出発基板１のｉ－ＩｎＰバッファ層）に挟持されており、硫酸過水はＩｎＰに対してエッチング選択性がある（ＩｎＰをエッチングしない）ため、また保護層５がトレンチ４の表面を被覆しているため、ｉ－ＩｎＧａＡｓ犠牲層２のみがエッチングされ、図７に示すように、ＩｎＰ出発基板１と、化合物半導体機能層１０とが分離する。
　分離後は、図７に示すように、化合物半導体機能層１０が孤立した島状パターンで支持基板３０上に残置する。一方、分離した出発基板１は、別の接合ウェーハ作製に再利用することができる。
　次に、ｉ－ＩｎＰエッチストップ層３を塩素系エッチャントで選択エッチングする。ｉ－ＩｎＰエッチストップ層３が除去されたことで、保護層５の一部が化合物半導体機能層１０の表面に飛び出る形となり、次工程以降で剥離しやすく、歩留まり低下の要因となるため、水流などで保護層５の飛び出た部分を部分的に剥離する。これにより、図８に示すように、ｉ－ＩｎＧａＡｓコンタクト層１１の一方の主面が露出し、保護層５の端部もｉ－ＩｎＧａＡｓコンタクト層１１の露出した主面に揃った状態となる。剥離後、ｉ－ＩｎＧａＡｓコンタクト層１１の表面にＺｎを拡散し、ｉ－ＩｎＧａＡｓコンタクト層１１の表面にｐ型層を形成する。
　次に、ｉ－ＩｎＧａＡｓコンタクト層１１の表面に保護膜５を再度形成する。保護膜５の形成にはトレンチ４及び犠牲層２へ形成した保護膜５と同様の工程が適用可能である。その後、図９に示すように、形成した保護膜５の一部に開口パターン５Ｂを形成する。更に開口パターン５ＢにＺｎを拡散させる。
　次に、図１０に示すように、開口パターン５Ｂに、ｉ－ＩｎＧａＡｓコンタクト層１１Ａと接するように電極６を形成し、支持基板３０の裏面側にも電極７を形成する。電極６及び７形成後、同じく図１０に示すように、ｉ－ＩｎＧａＡｓコンタクト層１１の一部を除去し、アパーチャ部１１Ａを形成する。アパーチャ部１１Ａ形成後、ＳｉＮｘ（０＜ｘ≦２）等の保護層を形成し、保護層のうち電極部分及びダイシング部に対応する部分を除去する。
　以上の工程を経ることにより、図１０に示す接合型半導体ウェーハ１０００が得られる。
　次に、接合型半導体ウェーハ１０００を、例えばダイシングもしくはスクライブ／ブレーキング法により、トレンチ４に沿って分割することにより、図１１に示す個別素子である接合型半導体素子２０００を形成する。
　図１１に示す接合型半導体素子２０００は、受光素子であるが、本発明の接合型半導体素子２０００の製造方法で製造できる接合型半導体素子は、受光素子に限定されない。
　なお、上記実施形態で用いた、ｉ－ＩｎＧａＡｓコンタクト層１１、及びｉ－ＩｎＧａＡｓ吸収層１３は、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）の代わりに、Ａｌを含む、ｉ－Ｉｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓ（０．４≦ｘ≦０．６、０＜ｙ≦１）であっても良い。また、上記実施形態で用いたｉ－ＩｎＧａＡｓ犠牲層２は、ｉ－ＩｎｘＧａ１－ｘＡｓ（０．４≦ｘ≦０．６）の代わりに、Ｐを含む、ｉ－ＩｎｘＧａ１－ｘＡｓｚＰ１－ｚ（０．４≦ｘ≦０．６、０．８≦ｚ＜１）の層であってもよい。
　以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
　（実施例）
　実施例では、以下の手順で、図１０に示すのと同様の構造を有する接合型半導体ウェーハ１０００及び図１１に示すのと同様の構造を有する接合型半導体素子２０００を製造した。
　まず、以下の手順で、図１に示すエピタキシャルウェーハ１００を準備した。最初に、半絶縁性ＩｎＰ基板上に厚さ０．５μｍのｉ－ＩｎＰバッファ層を形成し、出発基板１を準備した。次いで、この出発基板１上に、厚さ０．３μｍのｉ－ＩｎＧａＡｓ犠牲層２をエピタキシャル成長により形成した。次いで、犠牲層２上に、厚さ０．３μｍのｉ－ＩｎＰエッチストップ層３、厚さ０．１μｍのｉ－ＩｎＧａＡｓコンタクト層１１、厚さ０．１μｍのｉ－ＩｎＰキャップ層１２、厚さ３．０μｍのｉ－ＩｎＧａＡｓ吸収層１３、厚さ１．０μｍのｎ－ＩｎＰ層１４を順にエピタキシャル成長により形成した。これにより、犠牲層２上に、エッチストップ層３と、ｉ－ＩｎＧａＡｓコンタクト層１１、ｉ－ＩｎＰキャップ層１２、ｉ－ＩｎＧａＡｓ吸収層１３及びｎ－ＩｎＰ層１４を含んだ化合物半導体機能層１０とがエピタキシャル成長したエピタキシャルウェーハ１００を製造した。
　次に、図２に示したように、デバイス予定エリア・サイズに沿って、犠牲層２の一部が露出するように、化合物半導体機能層１０にトレンチを形成した。トレンチ形成は以下の手順に従うウェットエッチングによって行った。最初にフォトリソグラフィー法により化合物半導体機能層１０の表面にレジストパターンを形成した。次いで、レジストパターンをマスクとして用い、ｎ－ＩｎＰ層１４を塩素系エッチャントで選択エッチングした。ｎ－ＩｎＰ層１４の選択エッチング後、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓ吸収層１３を選択エッチングした。次いで、塩素系エッチャントに切り替えて、ｉ－ＩｎＰキャップ層１２を選択エッチングした。次いで、硫酸過水系エッチャントに切り替えて、ｉ－ＩｎＧａＡｓコンタクト層１１を選択エッチングした。次いで、塩素系エッチャントに切り替えて、ｉ－ＩｎＰエッチングストップ層３を選択エッチングした。以上の工程を経ることで、底部にｉ－ＩｎＧａＡｓ犠牲層２の一部が露出したトレンチ４を形成した。
　次に、トレンチ４の表面及び犠牲層２の露出部に保護膜を形成した。具体的には、ＴＥＯＳとＯ２を組み合わせた材料系にてｐ－ＣＶＤ法を用いて、保護膜５としての厚さ０．３μｍのＳｉＯ２膜を形成した。
　次に、フォトリソグラフィー法により、犠牲層２を覆う保護膜５の一部の表面にレジストパターンを形成し、形成したレジストパターンをレジストマスクとして用いて、フッ酸によって、犠牲層２を覆う保護膜５の一部を開口して、図３に示した開口部（開口パターン）５Ａを形成した。
　一方で、図４に示したのと同様の、表面にＰｔ（０．１μｍ）とＡｕ（１μｍ）からなる接合金属層２１を形成した、支持基板３０としてのＳｉ基板を準備した。
　次に、図５に示すように、エピタキシャルウェーハ１００の非トレンチ部１５に含まれるｎ－ＩｎＰ層１４上にＰｔ（０．１μｍ）とＡｕ（１μｍ）からなる接合金属層２２を形成した。
　次に、支持基板３０とエピタキシャルウェーハ１００とを、接合金属層２１及び２２を温度４００℃及び圧力１００Ｎ／ｃｍ２で互いに熱圧着することによって接合し、図６に示す接合ウェーハ２００を得た。接合金属層２１及び２２は圧着して接合層２０となった。
　次に、接合ウェーハ２００をエッチング液としての硫酸過水系エッチャントに浸漬した。これにより、エッチング液を、トレンチ４を通して、保護層５の開口５Ａから犠牲層２に供給した。それにより、エッチング液が犠牲層２のみを選択エッチングし、図７に示すように、ＩｎＰ出発基板１と化合物半導体機能層１０とを分離した。
　分離したＩｎＰ出発基板１は、他のエピタキシャルウェーハの作製において再利用した。
　次に、ＩｎＰエッチストップ層３を塩素系エッチャントで選択エッチングし、図８に示したように、ｉ－ＩｎＧａＡｓコンタクト層１１の一方の主面を露出させた。次いで、ｉ－ＩｎＧａＡｓコンタクト層１１の露出した表面にＺｎを拡散し、この表面にｐ型層を形成した。
　次に、ｉ－ＩｎＧａＡｓコンタクト層１１の表面に保護膜５を再度形成し、形成した保護膜５の一部に、図９に示したように、開口パターン５Ｂを形成した。更に開口パターン５ＢにＺｎを拡散させた。
　次に、図１０に示したように、開口パターン５Ｂに、ｉ－ＩｎＧａＡｓコンタクト層１１Ａと接するように電極６を形成し、支持基板３０の裏面側にも電極７を形成した。電極６及び７形成後、同じく図１０に示したように、ｉ－ＩｎＧａＡｓコンタクト層１１の一部を除去し、アパーチャ部１１Ａを形成した。アパーチャ部１１Ａ形成後、ＳｉＮｘ（０＜ｘ≦２）等の保護層を形成し、保護層のうち電極部分及びダイシング部に対応する部分を除去した。
　それにより、図１０に示した接合型半導体ウェーハ１０００が得られた。
　次に、接合型半導体ウェーハ１０００を、ダイシングによりトレンチ４に沿って分割することにより、図１１に示した個別素子である接合型半導体素子（受光素子）２０００を形成した。
　（比較例）
　比較例では、以下の手順で、図１２に示す受光素子２０００’を製造した。
　まず、Ｎ型ＩｎＰ基板を含む出発基板３０’上に化合物半導体機能層（エピタキシャル機能層）１０’を形成した。化合物半導体機能層１０’は、以下の順に積層した。
　Ｎ型ＩｎＰ基板上に、ｉ－ＩｎＰバッファ層を厚さ０．５μｍで形成し、出発基板３０’とした。この出発基板３０’上に、厚さ１．０μｍのｎ－ＩｎＰクラッド層１４’、厚さ３．０μｍのｉ－ＩｎＧａＡｓ吸収層１３’、厚さ０．１μｍのｉ－ＩｎＰキャップ層１２’、及び厚さ０．１μｍのｉ－ＩｎＧａＡｓコンタクト層１１’を順にエピタキシャル成長により形成した。これにより、出発基板３０’上に、ｎ－ＩｎＰクラッド層１４’、ｉ－ＩｎＧａＡｓ吸収層１３’、ｉ－ＩｎＰキャップ層１２’、及びｉ－ＩｎＧａＡｓコンタクト層１１’を含んだ化合物半導体機能層１０’がエピタキシャル成長したエピタキシャルウェーハ１００’を製造した。
　次に、ｉ－ＩｎＧａＡｓコンタクト層１１’の表面に保護膜５’を形成した。次に、フォトリソグラフィー法により、保護膜５’の表面にレジストパターンを形成し、このレジストパターンをレジストマスクとして用いて保護膜５’に開口パターンを形成した。
　次に、保護膜５’の開口パターンを通して、ｉ－ＩｎＧａＡｓコンタクト層１１’表面にＺｎを拡散し、表面にｐ型層を形成した。
　次いで、開口パターン部に、Ｔｉ層０．１μｍ、Ａｕ層１．０μｍからなる電極６’を形成した。
　電極６’形成後、ＳｉＮｘ（０＜ｘ≦２）の保護層を形成し、電極部分及びダイシング部に対応する部分を除去した。
　その後、出発基板３０’のＮ型ＩｎＰ基板の化合物半導体機能層１０’とは反対側の面に前述と同様の構造、材料にて裏面コンタクト電極７’を形成した。
　裏面コンタクト電極７’形成後、ダイシングにより個別素子に分離し、図１２に示す受光素子２０００’を形成した。
　（評価）
　図１３に、比較例を基準（１００％）とした実施例における材料費の低減効果を示す。図１３から、実施例においては、出発基板を分離しない比較例に対して半分程度まで材料コストが低減したことが分かる。これは出発基板を再利用することにより、実質的に出発基板の材料費が無視できるほど低減できたことによる効果である。これは、支持基板と接合する前に化合物半導体機能層にトレンチを形成し、トレンチの表面を保護膜で被覆した上で支持基板と化合物半導体機能層とを接合し、次いで犠牲層に通じる保護膜の開口部を通してエッチング液を供給して犠牲層を選択エッチングして出発基板と化合物半導体機能層とを分離する本発明の製造方法によって初めて達成できたものである。特にＩｎＰ／ＩｎＧａＡｓ材料系でこの効果を達成するのは、本発明の製造方法以外では極めて困難である。
　図１４に実施例及び比較例におけるチップ割れ不良率に関するデータを示す。図１４から明らかなように、出発基板を支持基板としてそのまま利用する比較例に比べて、実施例において割れ不良が改善した。これは、脆いＩｎＰ基板からＳｉ基板に置き換えたことで、パッケージ加工工程の熱及び応力に対するチップの強度が高まったため、機械的強度が改善したものである。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (5)

  1. 　接合型半導体ウェーハの製造方法であって、
    　出発基板上に犠牲層をエピタキシャル成長する工程と、
    　前記犠牲層上に化合物半導体機能層をエピタキシャル成長する工程と、
    　選択エッチング法にて前記化合物半導体機能層の一部領域に、犠牲層が露出するようにトレンチを形成する工程と、
    　前記トレンチの表面及び前記犠牲層の露出部に保護膜を形成する工程と、
    　前記犠牲層を覆う前記保護膜の一部を開口して、前記保護膜に開口部を形成する工程と、
    　前記化合物半導体機能層と異なる材料の支持基板を接合材を介して前記化合物半導体機能層に接合する工程と、
    　前記開口部からエッチング液を供給し前記犠牲層をエッチングすることで、前記出発基板と前記化合物半導体機能層とを分離する工程と
    を有することを特徴とする接合型半導体ウェーハの製造方法。
  2. 　前記出発基板としてＩｎＰからなる基板を用い、前記化合物半導体機能層として、厚さ０．１μｍ以上のＩｎｘ（ＧａｙＡｌ１－ｙ）１－ｘＡｓ（０．４≦ｘ≦０．６、０≦ｙ≦１）の層と、厚さ０．１μｍ以上のＩｎＰからなる層とを含むものをエピタキシャル成長することを特徴とする請求項１に記載の接合型半導体ウェーハの製造方法。
  3. 　前記支持基板として、ＡｌＮ、Ａｌ２Ｏ３、Ｃｕ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、Ｓｉ、ＳｉＣ及びＳｉＯ２からなる群より選択される少なくとも１種の材料であって、結晶あるいは非晶質の構造を有する材料を用いることを特徴とする請求項１または請求項２に記載の接合型半導体ウェーハの製造方法。
  4. 　前記接合材として、Ａｕ、Ａｇ、Ａｌ、Ｇａ、Ｉｎ、Ｎｉ、Ｐｔ及びＴｉからなる群より選択される少なくとも一種類以上の金属を含むものを用いることを特徴とする請求項１～請求項３のいずれか一項に記載の接合型半導体ウェーハの製造方法。
  5. 　接合型半導体素子の製造方法であって、
    　請求項１～４のいずれか一項に記載の接合型半導体ウェーハの製造方法によって、接合型半導体ウェーハを製造し、
    　前記接合型半導体ウェーハを前記トレンチに沿って分割して、接合型半導体素子を得ることを特徴とする接合型半導体素子の製造方法。
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