KR20050089120A

KR20050089120A - 발광 다이오드 및 그 제조 방법

Info

Publication number: KR20050089120A
Application number: KR1020040014297A
Authority: KR
Inventors: 김성진; 김창연; 최용석; 한영헌; 유순재
Original assignee: 주식회사 이츠웰
Priority date: 2004-03-03
Filing date: 2004-03-03
Publication date: 2005-09-07
Also published as: KR100648136B1

Abstract

비아 홀(via hole)을 가지는 기초 기판, 상기 기초 기판 위에 형성되어 있는 n형 접촉층, 상기 n형 접촉층 위에 형성되어 있는 n형 클래드층, 상기 n형 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 p형 클래드층, 상기 p형 클래드층 위에 형성되어 있는 p형 접촉층, 상기 p형 접촉층 위에 형성되어 있는 제1 전극, 상기 비아 홀을 통하여 상기 n형 접촉층과 연결되어 있는 제2 전극을 포함하고, 상기 p형 접촉층, p형 클래드층, 발광층 및 n형 클래드층은 소자 격리홈에 의하여 복수의 부분으로 격리되어 있는 발광다이오드를 마련한다.

Description

발광 다이오드 및 그 제조 방법 {Light Emitting Diode and manufacturing method of the same}

본 발명은 질화물계 반도체 발광 다이오드 및 그 제조 방법에 관한 것이다.

발광 다이오드는 일정한 크기의 정 방향 전류가 흐르면 빛을 발생하는 광소자의 중의 하나이다.

발광 다이오드는 화합물 반도체를 이용하여 p-n 접합 구조를 갖도록 만들어지며, 적색, 녹색을 내는 발광 다이오드 및 청색 및 자외선 광을 발생하는 질화물계 발광 다이오드를 개발하여 표시장치, 광원용 장치 및 환경 응용 장치에 널리 이용하고 있다. 또한 최근에는 적, 녹, 청색의 3칩을 이용하거나 형광체를 이용하여 백색을 내는 색변환 발광 다이오드를 개발하여 조명광원 등 그 응용 범위가 넓어지고 있다.

일반적으로 화합물 반도체의 발광 다이오드는 인듐인(InP), 갈륨비소(GaAs), 갈륨인(GaP) 계열의 도전성 기판 위에 성장되기 때문에 p-n접합 구조를 갖는 수직 전극형 발광 다이오드를 만드는 것은 어려운 것이 아니었다. 그러나 질화물계 반도체의 경우는 에피택셜 성장시 결정 결함 발생을 줄이기 위하여 질화물계 반도체와 유사한 격자정수 및 결정 구조가 유사한 사파이어를 기초 기판으로 사용한다.

그런데 사파이어는 절연체이기 때문에 제2 전극과 제1 전극을 에피층의 성장면 위에 동시에 형성할 수밖에 없었다. 이와 같이 두 전극을 모두 같은 면에 형성하게 되면 와이어 본딩에 필요한 전극의 면적을 확보하여야 하므로 발광 다이오드의 칩 면적도 일정 크기 이상이 되어야 하여 웨이퍼 당 칩 생산량의 향상에 장애가 된다. 또한, 절연체를 기판으로 사용하기 때문에 외부로부터 유입되는 정전기를 방출하기가 어려워 정전기로 인한 불량 유발 가능성이 크다. 이는 소자의 신뢰성을 저하시키고 패키지 공정에 있어서 여러 가지 제약을 가져오는 원인이 된다. 또, 사파이어는 열전도도가 낮아 높은 전류에서 동작하는 발광 다이오드는 구동 중에 발생하는 열을 외부로 방출하는데 어려움이 있어서 고출력을 위한 대전류 인가뿐만 아니라, 신뢰성 향상에 제약을 받는다.

또한 이러한 질화물계 발광 다이오드를 조명광원으로 이용하기 위해서는 고휘도화가 요구되며, 이러한 고휘도화를 달성하기 위해서는 대전류에서 동작 할 수 있는 칩 또는 대면적 칩을 제작하는 방법이 적용될 수 있다(여기서, 일반적인 칩의 면적은 350um x 350um이며, 대면적 칩의 면적은 1mm x 1mm, 2mm x 2mm으로 일반적인 칩의 4 배 이상의 크기를 갖는다). 그러나 일반적인 칩의 크기의 발광 다이오드에 대전류를 인가하게 되면 인가한 전류가 열로 변환되어 소자의 온도를 상승시켜 소자의 구동 및 특성이 불안정해진다. 한편 대면적의 수평형 발광 다이오드는 고휘도는 달성할 수 있으나 역시 대전류를 인가하게 되므로 소자의 온도가 상승하는 문제점은 피할 수 없다.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 사파이어 기판 식각 기술을 이용한 수직형 전극 구조를 가지는 대면적 발광 다이오드 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 수직형 전극 구조를 가지는 발광 다이오드의 제조 공정을 단순화하는 것이다.

상기 목적을 달성하기 위하여 본 발명에서는 다음과 같은 대 면적 질화물계 반도체 발광 다이오드를 제안한다.

비아홀(via hole)을 가지는 기초 기판, 상기 기초 기판 위에 형성되어 있는 n형 접촉층, 상기 n형 접촉층 위에 형성되어 있는 n형 클래드층, 상기 n형 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 p형 클래드층, 상기 p형 클래드층 위에 형성되어 있는 p형 접촉층, 상기 p형 접촉층 위에 형성되어 있는 제1 전극, 상기 비아홀을 통하여 상기 n형 접촉층과 연결되어 있는 제2 전극을 포함하고, 상기 p형 접촉층, p형 클래드층, 발광층 및 n형 클래드층은 소자 격리홈에 의하여 복수의 부분으로 격리되어 있는 발광다이오드를 마련한다.

이 때, 상기 기초 기판과 상기 n형 접촉층 사이에 형성되어 있으며 상기 기초 기판이 가지는 비아홀(via hole)과 적어도 일부가 중첩하는 비아홀을 가지는 버퍼층, 상기 제1 전극과 상기 p형 접촉층 사이에 형성되어 있는 제1 오믹층, 상기 제2 전극과 상기 n형 접촉층 사이에 형성되어 있는 제2 오믹층을 더 포함할 수 있고, 상기 제2 전극은 상기 비아홀(via hole)을 벗어난 위치까지 연장되어 상기 기초 기판 위에서 패드를 이룰 수 있다. 상기 버퍼층, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층은 In_x(Ga_yAl_1-y)N (x??0, y??0)으로 이루어지는 것이 바람직하고, 상기 기초 기판은 사파이어로 이루어지는 것이 바람직하다. 또, 상기 기초 기판의 모서리는 모따기 되어 있을 수 있다.

상기 제2 전극을 상기 기초 기판 위에서 바라볼 때, 그 평면 모양은 중심점으로부터 뻗어나간 복수의 가지를 가지는 형태일 수 있고, 상기 소자 격리홈 내부 표면에 형성되어 있는 절연막을 더 포함할 수 있으며, 상기 기초 기판의 표면에는 요철이 형성되어 있다. 또, 상기 제2 오믹층은 투명한 도전 물질로 형성되어 있을 수 있고, 상기 제1 전극은 Ni, Cr, Rh, Pd, Au, Ti, Pt, Ta, Al 중 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어질 수 있고, 상기 제2 전극은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어질 수 있으며, 상기 기초 기판의 두께는 1um에서 400um 사이일 수 있다. 상기 제2 오믹층은 광 반사 특성을 가질 수 있고, 상기 제1 전극은 망상 구조를 가질 수 있으며 상기 제1 전극 위에 형성되어 있는 제1 전극 패드를 더 포함할 수 있다.

상기 제1 전극은 상기 제1 오믹층을 부분적으로 덮고 있으며, 상기 제1 전극은 상기 제1 오믹층을 관통하여 상기 p형 접촉층과 접촉할 수 있다.

또는 리셉터 기판, 상기 리셉터 기판의 일면에 형성되어 있는 제1 전극, 상기 리셉터 기판의 다른 일면에 형성되어 있는 뉴테틱 금속층, 상기 뉴테틱 금속층 위에 형성되어 있는 p형 접촉층, 상기 p형 접촉층 위에 형성되어 있는 p형 클래드층, 상기 p형 클래드층 위에 형성되어 있는 발광층, 상기 발광층 위에 형성되어 있는 n형 클래드층, 상기 n형 클래드층 위에 형성되어 있는 n형 접촉층, 상기 n형 접촉층 위에 형성되어 있는 제2 전극을 포함하고, 상기 n형 접촉층, 상기 n형 클래드층, 상기 발광층, 상기 p형 클래드층 및 상기 p형 접촉층은 소자 격리홈에 의하여 복수의 부분으로 격리되어 있을 수 있다.

상기 뉴테틱 금속층과 상기 p형 접촉층 사이에 형성되어 있는 제1 오믹층 및 상기 n형 접촉층과 상기 제2 전극 사이에 형성되어 있는 제2 오믹층을 더 포함하고, 상기 제2 오믹층은 상기 소자 격리홈을 경계로 하여 복수의 소부분으로 분리되어 있을 수 있고, 상기 n형 접촉층과 상기 제2 오믹층 사이에 형성되어 있으며 비아홀을 가지는 버퍼층 및 사파이어 기판을 더 포함하고, 상기 제2 오믹층은 상기 비아홀을 통하여 상기 n형 접촉층과 접촉할 수 있으며, 상기 사파이어 기판 및 버퍼층은 상기 소자 격리홈을 경계로 하여 복수의 소부분으로 분리되어 있고, 상기 비아홀은 상기 소부분마다 적어도 하나 이상 형성되어 있을 수 있고, 상기 소자 격리홈 내부 표면에 형성되어 있는 절연막을 더 포함할 수 있으며, 상기 p형 접촉층, p형 클래드층, 발광층, n형 클래드층, n형 접촉층은 In_x(Al_yGa_1-y)N (x??0, y??0)으로 이루어져 있을 수 있다. 상기 제1 전극은 Ni, Cr, Rh, Pd, Au, Ti, Pt, Ta, Al 중 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어지고, 제2 전극은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어져 있고, 상기 리셉터 기판은 Si, GaP, GaAs, InP, InAs 등의 전도성 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막 기판 및 Cu, W, CuW, Au, Ag 등의 금속 기판 중의 어느 하나로 이루어질 수 있다.

이러한 발광 다이오드는 기초 기판 위에 버퍼층, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층, 제1 오믹층 및 제1 전극을 적층하는 단계, 상기 기초 기판을 랩핑하는 단계, 상기 제1 전극 표면과 상기 기초 기판 표면에 보호막을 형성하는 단계, 상기 기초 기판 위의 보호막(hard mask)을 사진 식각하여 상기 기초 기판 표면을 일부 노출시키는 단계, 상기 보호막을 식각 마스크로 하여 상기 기초 기판과 그 하부의 버퍼층을 식각하여 비아홀(via hole)을 형성하는 단계, 상기 비아홀(via hole)을 통하여 상기 n형 접촉층과 연결되는 제2 오믹층과 제2 전극을 형성하는 단계, 상기 제1 전극, 제1 오믹층, p형 접촉층, p형 클래드층, 발광층, n형 클래드층 및 n형 접촉층의 일부를 사진 식각하여 소자 격리홈을 형성하는 단계를 포함할 수 있다. 상기 소자 격리홈 내부 표면에 절연막을 형성하는 단계를 더 포함하고, 상기 소자 격리홈을 형성하는 단계는 ICP/RIE를 사용하여 행하는 것이 바람직하다.

상기 기초 기판을 랩핑하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨 (KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각 방법, CMP(chemical mechanical polishing) 및 ICP/RIE 건식 식각 방법 중의 적어도 어느 하나를 이용하고, 상기 보호막은 SOG(spin-on-glass), SiN, SiO 중의 적어도 하나로 이루어져 있고, 상기 보호막(hard mask)을 사진 식각하는 단계에서는 BOE 용액을 식각액으로 이용하는 습식 식각 방법을 사용하거나 RIE 건식 식각 방법을 사용할 수 있다. 상기 비아홀 (via hole)을 형성하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(4H ₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용할 수 있고, 상기 비아홀(via hole)을 형성하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각과 ICP/RIE 또는 RIE 건식 식각을 병행할 수 있다. 상기 습식 식각은 상기 기초 기판을 식각하는데 사용하고, 상기 건식 식각은 상기 버퍼층을 식각하는데 사용할 수 있다. 상기 기초 기판을 개별 칩별로 벽개하는 단계를 더 포함하고, 상기 기초 기판을 개별 칩별로 벽개하는 단계는 습식 식각 및 건식 식각 중의 적어도 하나를 사용하여 진행할 수 있고, 상기 기초 기판을 개별 칩별로 벽개하는 단계는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(4H ₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각을 사용하여 진행하는 것이 바람직하다. 상기 기초 기판의 표면이 노출된 부분과 그 하부의 버퍼층을 식각하여 비아홀(via hole)을 형성하는 단계에서 상기 기초 기판을 개별 칩별로 벽개하기 위한 벽개선(braking line) 라인 형성공정을 병행하여 진행할 수 있다.

또는 기초 기판 위에 버퍼층, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층 및 제1 오믹층을 적층하는 단계, 상기 제1 오믹층 위에 뉴테틱 금속층을 형성하는 단계, 상기 뉴테틱 금속층에 리셉터 기판을 부착하는 단계, 상기 기초 기판과 상기 버퍼층을 제거하여 n형 접촉층을 노출하는 단계, 상기 n형 접촉층 위에 제1 전극을 형성하는 단계, 상기 리셉터 기판 위에 제2 전극을 형성하는 단계, 상기 제1 전극, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층을 사진 식각하여 소자 격리홈을 형성하는 단계를 포함하는 방법을 통하여 제조한다.

이 때, 상기 소자 격리홈을 형성하는 단계는 ICP/RIE를 사용하여 행하는 것이 바람직하고, 상기 소자 격리홈의 내부 표면에 절연막을 형성하는 단계를 더 포함할 수 있다. 상기 기초 기판과 버퍼층을 제거하는 단계에서는 기계적 연마와 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO ₃+H₂O) 중 어느 하나 또는 이들 둘 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각 방법 및 ICP/RIE 건식 식각 방법 중의 적어도 어느 하나를 이용할 수 있다.

상기 기초 기판과 버퍼층을 제거하는 단계에서는 상기 습식 식각 방법과 상기 건식 식각 방법을 함께 사용하며 상기 습식 식각 방법은 상기 기초 기판을 식각하는데 사용하고, 상기 건식 식각 방법은 상기 버퍼층을 식각하는데 사용하는 것이 바람직하다.

또는 기초 기판 위에 버퍼층, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층 및 제1 오믹층을 적층하는 단계, 상기 제1 오믹층 위에 뉴테틱 금속층을 형성하는 단계, 상기 뉴테틱 금속층에 리셉터 기판을 부착하는 단계, 상기 기초 기판과 상기 버퍼층에 상기 n형 접촉층을 노출하는 비아홀과 제1차 소자 격리홈을 형성하는 단계, 상기 비아홀을 통하여 상기 n형 접촉층과 접촉하는 제2 오믹층 및 제1 전극을 형성하는 단계, 상기 리셉터 기판 위에 제2 전극을 형성하는 단계, 상기 제1차 소자 격리홈을 통하여 노출되어 있는 상기 n형 접촉층, n형 클래드층, 발광층, p형 클래드층 및 p형 접촉층을 식각하여 제2차 격리홈을 형성하는 단계를 포함하는 방법을 통하여 제조할 수 있다.

여기서, 상기 제2차 소자 격리홈을 형성하는 단계는 ICP/RIE를 사용하여 행하는 것이 바람직하다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이하 첨부된 도면을 참조하여 본 발명에 따른 수직형 전극 구조를 가지는 대면적 발광 다이오드의 바람직한 일 실시예를 상세하게 설명하면 다음과 같다.

도 1은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 대 면적 발광 다이오드를 제1 전극 패드(122)측에서 바라본 평면도이다. 도 2는 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기초 기판(17) 측에서 바라본 평면도이고, 도 3은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.

본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드는 발광층에서 생성된 빛을 패드형 제1 전극(122) ??향으로 방출하는 칩의 구조를 갖는다.

본 발명의 실시예에 따른 발광 다이오드는 리드 프레임(210, 220), 한쪽 전극(19)이 리드 프레임(210)에 접착되어 있는 칩(chip)(100), 칩(100)을 리드 프레임(210)에 부착하는 도전성 페이스트(230), 칩(100)의 다른 한쪽 전극(122)을 리드 프레임(220)에 연결하는 도전 와이어(240) 등을 포함하여 이루어 질 수 있다.

칩은 사파이어 기판(17) 위에 버퍼층(16), n형 접촉층(15), n형 클래드층 (143), 발광층(142), p형 클래드층(141), p형 접촉층(13), 제1 오믹층(111) 및 제1 전극 패드(122)가 아래부터 위로 차례로 적층되어 있고, 사파이어 기판(17)과 버퍼층(16)을 관통하는 비아홀(via hole) 내부에 제2 오믹층(18)과 제2 전극(19)이 형성되어 있는 구조를 가진다.

여기서, 제2 오믹층(18)은 비아홀(via hole)(22) 내부면 일부를 덮고 있으며 n형 접촉층(15)과 접하고 있고, 제2 전극(19)이 비아홀(via hole)(22)을 일정 깊이까지 채우는 형태로 형성되어 있다. 이 때, 비아홀(via hole)(22)은 아래로 갈수록 폭이 약간 좁아지는 형태를 가지는 것이 바람직하다. 또한 비아홀(via hole)(22)의 수평 단면 모양은 원, 사각형 등 다양하게 변형될 수 있고, 비아홀(via hole)(22)의 수는 하나는 물론 복수개로 형성될 수도 있다.

제1 전극 패드(122)와 비아홀(22)의 위치는 대각선상에 위치하여 가능한 멀리 떨어지도록 하여 전류확산이 용이하도록 하는 것이 특징이다. 그리고 칩(100)을 여러 등분하여 각각에 서로 독립적으로 전류를 인가하도록 하기 위하여 반도체 박막을 n형 접촉층(15)의 일부까지 식각하여 이루어진 소자 격리홈(20)을 갖는다.

사파이어 기판(17)의 두께는 30um에서 400um 사이의 두께를 가지는 것이 바람직하고, 특히 50um~100um 사이가 바람직하다.

사파이어 기판(17)의 바닥면 모서리가 식각되어 모따기되어 있다. 이러한 구조에서는 사파이어 기판(17)의 바닥면 모서리가 모따기되어 있기 때문에 제2 오믹층(18)이 모따기된 면을 따라 굽어져 있다. 이러한 형태는 하부 측면으로 새는 빛을 반사하여 제1 전극 패드(122)쪽으로 방출되도록 하는데 효과적이다. 이러한 모따기된 모서리는 제2 전극(19)과 제2 오믹층(18)이 빛을 투과시키는 경우에도 빛이 칩(100)의 측면으로 출사하는데 도움이 된다. 칩(100)의 측면으로 출사한 빛은 리드 프레임(210)에 반사되어 상 방향으로 방출된다.

제1 오믹층(111)은 빛을 투과시킬 수 있도록 Ni, Cr, Rh, Pd, Au, Ti, Pt, Ta 중의 어느 하나 또는 이들 금속의 합금으로 이루어져 있다. 제1 오믹층(111)은 광 투과성 오믹 전극을 형성하기 위하여 Ni/Au 또는 Ti/Ni/Au, Pt, Ni/Au/Ni, Ni/Pt 등으로 형성하는 것이 바람직하다.

버퍼층(16) 및 n형 및 p형 접촉층(15, 13), n형 및 p형 클래드층(141, 143), 발광층(142)은 In_x(Al_yGa_1-y)N 질화물계 반도체로 이루어져 있다. 여기서 x와 y는 0이상의 값을 가진다. 즉, 모든 반도체 층들은 AlGaN, INGaN, AlGaInN 등으로 형성할 수 있고, 특히 발광층(142)의 경우 In_x(Al_yGa_1-y)N의 장벽층과 In _x(Al_yGa_1-y)N의 우물층으로 이루어진 단일 양자 우물 구조 또는 다중 양자 우물 구조를 가질 수 있으며, In, Ga, Al의 조성비를 조절함으로써 InN(~1.8eV) 밴드갭을 갖는 장파장에서부터 AlN(~6.4eV) 밴드갭을 갖는 단파장의 발광다이오드까지 자유롭게 제작할 수 있다.

n형 접촉층(15)은 Si 불순물이 10¹⁸ cm^-3이상의 농도로 도핑되어 있고, p형 접촉층(13)은 Mg 불순물이 18¹⁸ cm^-3이상의 농도로 도핑되어 접촉 저항이 1E-2Ωcm ² 이하가 되도록 하는 것이 바람직하다. 질화물계 반도체 박막의 전체 두께는 1um 내지 100um 두께를 갖는 것이 바람직하다.

또 제2 오믹층(18)은 오믹 특성 및 반사막 특성을 갖도록 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au 중의 어느 하나 또는 이들 금속의 합금으로 이루어져 있다.

제1 오믹층(111)과 제2 오믹층(18)은 단일층 또는 다중층으로 형성할 수 있다. 특히 발광 소자의 신뢰성을 향상시키기 위하여 본 실시예에서 제1 오믹층(111)은 Ni/Au, Ti/Ni/Au, Pt, Ni/Pt 중의 어느 하나를 사용하여 빛을 투과시킬 수 있도록 하고, 제2 오믹층(18)은 Ti/Al/Ti/Au, Ti/Ni/Au, Al/Ti/Au, Rh/Au/Pt/Au군 중 어느 하나의 다중층 구조로 형성하여 빛을 잘 반사하도록 하는 것이 바람직하며, 발광층에서 형성된 빛이 Ti층에서 흡수되어 반사 특성이 저하되는 것을 방지하기 위하여 반도체 층과 접촉하는 Ti의 두께는 오믹 접촉 저항에 영향이 없는 한 가능한 얇게 하고 제2 오믹층(18)은 모따기 된 부분 전부를 감싸도록 하는 것이 바람직하다. 모따기 된 부분 전부를 감싸는 것은 가능한 한 많은 양의 빛을 반사하기 위함이다. 제2 오믹층(18)의 광 반사율은 50% 이상인 것이 바람직하다. 제1 오믹층(111)은 ITO(Indium Tin Oxide), ZrB, ZnO 중 어느 하나로 형성하여 투명하게 만들 수 있다.

이러한 구조에서 빛은 발광층(142)에서 발생하여 제1 오믹층(111)을 통하여 외부로 방출된다.

도 4는 본 발명의 제2 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

도 4에 도시한 바와 같이, 제2 실시예는 제1 실시예와 유사하지만 특징적인 것은 제1 전극 패드(122)의 바로 아래 부분의 제1 오믹층(111)에 관통부를 형성하여 제1 전극 패드(122)가 직접 p형 접촉층(13)과 접촉되어 있다는 점이다. 제1 전극 패드(122)는 p형 접촉층(13)과 정류특성(Schottky contact)을 가지도록 Al, Cr, Ti 등의 금속을 이용하여 형성한다. 이렇게 함으로써 전류가 제1 전극 패드(122)의 바로 아래로 집중하는 것을 방지하여 전류 확산을 용이하게 할 수 있다.

한편, 제1 전극 패드(122) 하부에 위치하는 관통구는 형성하지 않을 수도 있다. 관통구를 형성하지 않는 경우에는 제1 전극 패드(122) 바로 밑에 절연체를 배치하여 제1 전극 패드(122)가 제1 오믹층(111)과 직접 접촉하지 못하도록 함으로서 전류가 제1 전극 패드(122) 바로 아래로 집중하는 것을 방지할 수 있다.

이러한 구조의 발광 다이오드에서는 제1 전극 패드(122)와 제2 전극(19)이 칩의 상하 양면에 별도로 형성되므로 칩의 면적을 줄일 수 있다. 따라서 웨이퍼 당 칩 생산량을 크게 향상할 수 있다. 또한 사파이어 기판(17)에 비아홀(via hole)(22)을 형성하고 금속으로 제2 오믹층(18)과 제2 전극(19)을 형성하므로 이들(18, 19)을 통하여 열 방출과 정전기 방출이 효율적으로 이루어져 소자의 신뢰성이 크게 향상된다. 아울러, 전류가 칩의 면적 전체를 통하여 균일하게 흐르므로 대 전류에서도 구동이 가능하게 되어 단일 소자에서도 높은 광 출력을 얻을 수 있다. 이러한 소자의 특성은 특히 조명 및 액정 표시 장치의 백라이트 유닛(back light unit)에 응용하기 위한 필수 요건인 고 휘도 특성을 만족시키기 때문에 활용 가능성은 무궁무진하다고 하겠다.

그러면, 이러한 구조의 발광 다이오드를 제조하는 방법을 설명한다.

먼저, 사파이어(Sapphire, Al₂O₃) 기판(17) 위에 금속유기화학증착법 (MOCVD), 액상에피텍셜법(LPE), 분자빔에피텍셜법(MBE), 증기액상증착법(VPE) 등을 사용하여 버퍼층(16), n형 접촉층(15), n형 클래드층(143), 발광층(142), p형 클래드층(141) 및 p형 접촉층(13)을 차례로 적층한다.

다음, p형 접촉층(13) 위에 제1 오믹층(111)을 형성하고, 제1 오믹층(111) 위에 제1 전극 패드(122)를 형성한다. 여기서, 제1 오믹층(111)과 제1 전극 패드(122)는 전자빔(E-Beam) 증착, 열 증착(Thermal Evaporation), 스퍼터링 (Sputtering) 등을 하나 이상 사용하여 형성한다. 제1 오믹층(111)을 증착한 후에는 산소 또는 질소를 포함한 분위기의 퍼니스(furnace)에서 300?? 내지 600?? 사이의 온도(바람직하게는 400?? 내지 500?? 정도)로 열처리하여 제1 오믹층(111)이 p형 접촉층(13)과 오믹 접촉을 형성하도록 함으로써 반도체층과 금속층 사이의 접촉 저항을 낮춰준다.

이어서, 제1 전극 패드(122) 위에 사파이어 기판 등의 절연 기판, Si, GaP, GaAs, InP, InAs 등의 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막 기판 중의 어느 하나를 보조 기판(도시하지 않음)으로 부착한다. 보조 기판의 부착은 이후 분리가 용이하도록 접착제로 왁스를 사용하는 것이 바람직하다.

다음, 습식 또는 건식 식각시에 반도체 표면을 보호하기 위하여 SOG(spin-on-glass), SiNx, SiO₂ 같은 보호막을 1 내지 2um 증착한 후, 사파이어 기판(17)을 랩핑(lapping)하여 깎아 내고, 랩핑된 면을 경면 연마하여 매끄럽게 만든다. 여기서 사파이어 기판(17)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식각, 알루미나(Al₂O₃) 가루를 이용한 기계적 연마 또는 산(HCl), 질산(HNO ₃), 염화갈륨(KOH), NaOH 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(4H ₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 어느 하나 이상의 조합에 의한 혼합 용액을 식각액으로 하는 습식 식각에 의하여 진행한다.

이 때, 사파이어 기판(17)의 두께는 가능한 한 얇게 하는 것이 좋으나 너무 얇으면 기판(17)이 휠 염려가 있고 취급하기가 어려우므로 약 20um~400um(더욱, 바람직하게는 50um~150um) 정도로 하는 것이 바람직하다. 또, 경면 연마된 사파이어 기판(17) 표면의 거칠기는 10um 이하가 되도록 하여야 한다. 이는 사파이어 기판(17) 표면의 거칠기가 사파이어 기판(17) 및 버퍼층(16) 식각시에 n형 접촉층(15)에 그대로 전달되어 발광 다이오드의 층 구조가 손상될 수 있기 때문이다.

이어서, 사파이어 기판(17) 표면에 형성되어 있는 보호막을 사진 식각하여 비아홀(via hole)이 형성될 사파이어 기판(17)의 부분을 노출한다. 이 때, 보호막의 식각은 ICP/RIE(inductive coupled plasma/reactive ion etching), RIE(Reactive Ion Etching)을 이용하거나 BOE(buffer oxide etchant) 용액을 사용하여 진행한다.

다음, 사파이어 기판(17)을 ICP/RIE 또는 RIE를 이용하여 비아홀(via hole)을 소정 깊이까지 형성하고, 이어서 염산(HCl), 질산(HNO3), 염화칼륨(KOH), 염화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치(4H ₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 어느 하나 이상의 조합에 의한 혼합 용액에 담가 사파이어 기판(17)을 식각하여 비아홀(via hole)(22)을 완성한다. 이와 같이, 건식과 습식을 함께 적용하는 것은 오픈된 패턴과 비아홀의 수평 단면적 비가 지나치게 감소하는 것을 방지하기 위한 것이다. 즉, 건식 식각으로 비아홀(22)의 소정 깊이까지 수평 단면적을 거의 일정하게 유지하고, 그 아래에서는 비아홀(22)의 측면이 일정한 경사를 이루도록 습식 식각하는 것이다. 바람직하게는 비아홀(22) 바닥과 비아홀(22) 위의 단면적 비가 0.9 정도가 되는 것이 바람직하지만 소자를 제작함에 있어서는 단면적비가 그 반대인 경우도 가능하다.

다음, ICP/RIE 또는 RIE 기술을 사용하여 버퍼층(16)을 건식 식각하여 n형 접촉층(15)을 노출하는 비아홀(via hole)을 형성한다. 이때 버퍼층(16)이 전도성 물질이면 버퍼층(16)을 식각할 필요가 없다.

이 때, 사파이어 기판(17)의 습식 식각은 다음과 같은 방법으로 진행한다.

식각 용액에 의한 사파이어 기판(17)의 식각 속도를 측정하여 사파이어 기판(17)의 120%에 해당하는 두께의 사파이어를 식각할 수 있는 시간동안 식각 용액에 담가둔다. 여기서 사용되는 식각 용액의 버퍼층(16) 식각 속도는 사파이어 기판(17)의 식각 속도에 비하여 1/20 이하를 나타낸다. 즉, 사파이어 기판(17)에 대한 버퍼층(16)의 식각 선택비가 20 이상이다. 따라서 사파이어 기판(17)을 완전히 식각하고도 남을 시간동안 식각을 진행하더라도 버퍼층(16)의 식각 속도가 느리기 때문에 그 하부의 층의 손상될 염려는 없다. 한편, 사파이어의 식각 온도는 사파이어의 식각 온도에 영향을 미치기 때문에 식각 용액의 온도는 100?? 이상으로 유지하는 것이 식각 시간 단축을 위하여 바람직하다. 또한, 황산과 인산의 조성비도 사파이어 식각 속도에 영향을 미치기 때문에 황산의 조성비를 50% 이상으로 유지하는 것이 식각 시간 단축을 위하여 바람직하다. 도 7에서 알 수 있는 바와 같이, 황산의 조성비를 증가시키면 사파이어의 식각 속도는 빨라지는 반면 질화물 반도체와 GaN으로 이루어진 버퍼층의 식각 속도는 저하된다. 식각 용액의 온도를 100?? 이상으로 유지하기 위한 가열은 히터 위에 용액을 올려놓거나 히터를 직접 용액에 접촉하도록 하는 직접 가열 방식과 광흡수를 이용한 간접 가열 방식으로 할 수 있다.

사파이어 기판(17)의 식각에는 ICP/RIE 기술을 사용할 수도 있다. 사파이어 기판(17)을 빠르게 식각하기 위하여는 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 에피층을 손상시킬 수 있기 때문에 주의가 필요하다.

도 5a와 도 5b는 습식 식각 방법으로 사파이어 기판에 특정한 패턴을 형성한 후의 사파이어 기판 표면 사진이다.

도 5a 및 5b를 보면, 사파이어 기판의 식각된 부분의 바닥 면적은 오픈된 패턴의 면적에 비례하는 것을 알 수 있으며, 식각된 경사면과 기판(17) 표면이 아주 깨끗한 것을 알 수 있다. 사파이어 기판(17)은 325℃ 온도에서 20분 동안에 22.4um 식각되어 1.1um/min의 식각 속도를 나타냈다. 이러한 식각 속도는 괄목할 만한 결과이고 양산성을 고려해 보더라도 전혀 문제가 없을 것으로 판단되며, 습식 식각은 장비의 생산성에 제약을 받지 않으므로 대량 생산 측면에서 그 어떤 방법보다 많은 장점이 있다고 할 수 있다. 본 발명을 양산에 적용했을 경우에 중요한 요소는 사파이어 기판(17)과 질화물계 반도체인 In_x(Al_yGa_1-y)N으로 이루어진 버퍼층(16)과의 식각 선택비를 높일 수 있는 공정 조건을 확보하는 것이며, 특히 버퍼층(16)을 사파이어 기판(17)을 습식 식각함에 있어서 식각 정지층 (etch stop layer)으로 활용하는 것이 효과적이다. 버퍼층(16)으로는 In_x(Ga_yAl_1-y)N (x??0, y??0) 질화물계 반도체 계열을 사용할 수 있으며, 바람직하게는 인듐(In)의 조성비를 감소시키고 알루미늄(Al)의 조성비를 증가시키는 것이 효과적이다. 특히, 사파이어와 질화물계 반도체와의 식각 선택비를 높이기 위해서는 황산(H₂SO₄)의 조성비를 높이고 식각 온도를 320℃보다 낮게 하며 Mg로 1E18 개/cm³ 이상 도핑된 GaN이 가장 식각 속도가 느렸으며 손상 정도도 매우 적음을 알 수 있었다. 반면, 인산(H₃PO₄)의 조성비를 높이면 SiO₂가 식각 용액에서 식각 마스크 역할을 할 수 없어 질화물 반도체의 손상도 매우 심했을 뿐만 아니라, Si으로 1E18 개/cm³ 이상 도핑된 GaN의 식각 속도는 가장 빨랐고 손상 정도도 매우 심했다. 따라서 안정되게 발광 다이오드를 제조하기 위해서는 식각 정지층으로 활용할 수 있는 p-GaN층을 사용하고 적절한 온도 및 황산의 조성비에서 사파이어를 식각하는 것이 바람직하다.

따라서 안정되게 발광 다이오드를 제조하기 위해서는 식각 정지층으로 활용할 수 있는 p-GaN층을 사용하고 적절한 온도에서 사파이어를 식각하는 것이 바람직하다.

그러나 필요에 따라서는 사파이어 기판(17)에 버퍼층(16)을 성장하기 이전에 비아홀이 형성될 사파이어 기판(17)의 부분에만 국지적으로 SiO₂나 SiNx 등의 보호막을 형성하여 습식 식각 정지층을 별도로 형성할 수도 있다. 즉 사파이어 기판(17)의 비아홀이 형성될 부분에 SiO₂나 SiNx 로 클러스터를 형성하고 질화물계 반도체를 성장시키면 초기에는 SiO₂나 SiNx 윗부분에는 질화물 반도체가 성장되지 않지만 성장을 계속하게 되면 측면으로 성장되기 때문에 어느 순간 평탄하게 된다. 이후 비아홀(22)을 형성하기 위하여 습식 식각으로 사파이어 기판을 식각하면 SiO₂는 황산과 인산이 혼합된 용액에 식각되지 않기 때문에 자동적으로 식각이 SiO₂층에서 멈추게 된다. 여기서 SiO₂가 차지하는 면적은 성장 기판 면의 80%를 넘지 않는 것이 바람직하다.

도 6은 ICP/RIE 건식 식각에 의한 사파이어와 GaN의 식각 속도를 나타내는 그래프이다.

도 6에서도 볼 수 있는 바와 같이, 사파이어 및 질화물계 반도체는 ICP 및 RIE 파워를 증가시킴에 따라 식각 속도가 증가하고 있지만, 사파이어와 질화물계 반도체 사이의 식각비는 감소하고 있다는 것을 알 수 있다. 이러한 결과는 건식 식각 기술인 ICP/RIE (inductive coupled plasma/reactive ion etching) 기술만으로 사파이어 기판(17)을 식각할 경우, 질화물계 반도체로 이루어진 버퍼층(16)에서 식각을 정지하기 어렵다는 것을 나타내며, 버퍼층(16)에서 식각을 멈추기 위해서는 광학적 분석 방법 또는 잔류 가스 분석 방법 같은 기술을 활용해야만 한다. 설사 이러한 분석 기술을 사용한다 할지라도 성공 할 확률은 낮다고 하겠다. 그러나 습식 식각 방법에서는 버퍼층(16)은 완벽히 습식 식각 정지층이 되기 때문에 대량생산에 필수 요건인 공정 마진을 확보할 수 있다.

도 7은 황산(H2SO4)과 인산(H3PO4)의 혼합 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.

도 7에서 볼 수 있는 바와 같이, 황산과 인산을 혼합한 용액의 질화물계 반도체에 대한 사파이어의 식각 선택비는 200 이상이 될 수 있다. 이러한 결과는 사파이어 기판(17)의 습식 식각 정지층으로 질화물계 반도체 버퍼층(16)을 효과적으로 활용할 수 있음을 의미하며, 100^??C 이상의 고온에서도 100 이상의 식각 선택비를 얻을 수 있었다. 특히 사파이어의 식각 속도는 특정 온도에서 1um/min 이상 되므로 생산비용, 생산성, 공정 안정화를 고려해 볼 때 본 발명에서 제시한 방법은 기존의 그 어떤 방법보다 아주 유리하다는 것을 알 수 있다. 특히 식각 정지층으로 Mg로 도핑된 p-GaN을 사용하는 것이 바람직하다.

그러나 습식 식각 기술만으로는 대 면적 수직 전극형 발광 다이오드를 안정하게 만드는 것은 한계가 있어 보인다. 도 7이 보여주는 바와 같이, 사파이어 기판(17)을 황산과 인산 혼합 용액으로 식각할 경우 질화물계 반도체는 거의 식각되지 않기 때문에 습식 식각만으로 버퍼층(16)까지 균일하게 식각하는 것은 쉽지 않다. 따라서 도핑되지 않은 질화물계 반도체 버퍼층(16)을 균일하게 식각하여 안정하게 질화물계 n형 접촉층 접촉층(15)에서 식각을 정지하기 위한 공정 기술로 ICP/RIE 또는 RIE같은 건식 식각 기술을 효과적으로 활용하는 것이 바람직하다. 즉, 사파이어 기판(17)을 제거하여 대 면적 수직 전극형 질화물계 반도체 발광 소자를 제작하기 위한 방법으로 습식 식각 기술과 건식 식각 기술을 혼합하여 사용함으로써 보다 안정적이고 균일하게 사파이어 기판(17)을 제거하고 질화물계 반도체 버퍼층(16)을 식각하여 균일하게 n형 접촉층(15)을 노출시킴으로서 제2 오믹층(18)을 보다 안정적으로 n형 접촉층(15)에 접촉시킬 수 있다.

도 8은 사파이어 기판을 습식 식각 방법으로 제거한 후의 버퍼층(16)의 표면 사진이다.

도 8에서 볼 수 있는 바와 같이, 사파이어 기판(17)이 제거된 후에도 응력에 의한 박막의 깨짐이나 손상을 거의 발견 할 수 없었고 표면도 아주 깨끗하다는 것을 알 수 있었다.

도 9는 사파이어 기판을 습식 식각 방법으로 제거한 후의 질화물계 반도체층의 전압-전류 특성 곡선이다.

도 9에서 볼 수 있는 바와 같이, 사파이어 기판(17)이 제거되기 전에는 전류가 흐르지 않는 다는 것을 알 수 있고, 사파이어 기판(17)이 제거된 후에는 1V에서 1pA가 흐르지만, ICP/RIE 또는 RIE 기술로 질화물계 반도체 버퍼층(16)을 제거 한 후에는 전류가 40pA로 급격히 증가했다는 것을 알 수 있다. 이 때, ICP/RIE 또는 RIE 의 식각 가스로는 BCL₃, Cl₂, HBr, Ar 중의 어느 하나 또는 이들의 혼합 가스 사용한다.

이러한 결과로 미루어 볼 때 습식 및 건식 식각 기술은 사파이어 기판(17)과 질화물계 반도체 버퍼층(16)을 효과적으로 식각하여 질화물계 n형 접촉층(15)을 노출시킨다는 것을 알 수 있다. 이러한 특성은 각 공정 단계마다 프로브(probe station)를 이용하여 노출 표면의 전기적 특성을 측정함으로서 효과적으로 식각 과정을 모니터링 할 수 있음을 보여주는 아주 중요한 결과이다.

다음, 사파이어 기판(17) 위에 광 반사성이 우수하고 오믹 접촉을 형성할 수 있는 도전 물질로 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 어느 하나 또는 이들 금속의 합금 등을 증착하고 사진 식각하여 제2 오믹층(18)과 제2 전극(19)을 형성한다. 제2 전극(19)을 증착한 후에는 산소 또는 질소를 포함하는 분위기의 로(furnace)에서 300?? 내지 700?? 사이의 온도(바람직하게는 400?? 내지 600?? 정도)로 열처리하여 제2 전극(19)과 제2 오믹층(18) 사이에 오믹 접촉을 형성함으로써 반도체층과 금속층의 접촉 저항을 낮춰준다. 이러한 오믹 접촉 저항은 발광 소자의 동작 전압 및 광 변환 효율과 직접적으로 관련되기 때문에 중요한 요소기술이다.

다음, 보조 기판을 제거하고 제1 오믹층(111), p형 접촉층(13), p형 클래드층(141), 발광층(142), n형 클래드층(143) 및 n형 접촉층(15)을 사진 식각하여 소자 격리홈(20)을 형성한다. 여기서의 식각은 ICP/RIE 방법을 사용한다.

본 발명에서는 이면 연마와 건식 또는 습식 식각을 이용하여 사파이어 기판을 제거하기 때문에 생산성이 크게 향상되며, 레이저 리프트 오프 방식의 경우에 에피층이 받을 수 있는 열 손상을 방지할 수 있다. 또한 사파이어 기판과 질화물반도체 간에 습식 식각 선택비를 활용함으로서 공정의 재현성을 용이하게 향상시킬 수 있으며, 표준화된 공정이 가능하여 대량 생산이 용이해진다.

도 10은 본 발명의 제3 실시예에 따른 수직형 전극 구조의 발광 다이오드의 평면도로서 사파이어 기초 기판으로부터 광을 추출하는 실시예에 대한 제1 전극 측에서 바라본 평면도이고, 도 11은 본 발명의 제3 실시예에 따른 수직형 전극 구조의 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이며, 도 12는 본 발명선(20)있고 발광하는 빛을 사파이어 기판 쪽으로 의 제3 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

제조 방법은 상기 실시예와 유사하며 칩을 4 등분하여 각각 서로 독립적으로 전류가 인가되도록 하였고 반도체 박막을 n형 접촉층(15)까지 식각한 소자 격리홈(20)이 형성되어 있고 발광하는 빛이 사파이어 기판(17)쪽으로 방출되도록 되어 있다. 즉 대 면적 발광다이오드는 일반 칩보다 면적이 4배 이상 크기 때문에 소자를 여러 개로 등분하지 않으면 전류확산에 문제가 있을 뿐만 아니라, 하나의 패드가 불량이면 칩을 사용할 수 없게 된다. 그러나 칩을 여러 등분하여 각각의 칩에 전류를 인가하게 되면 전류 확산이 용이하게 될 뿐만 아니라, 하나의 칩이 불량이더라도 다른 구역의 칩이 양호하다면 사용하는데 문제가 없게 되어 소자의 신뢰성이 향상된다.

본 발명의 제3 실시예에서는 제2 전극(19)에 와이어를 본딩할 때 가해지는 압력으로 인하여 질화물계 반도체 박막(16, 15, 141, 142, 143)이 손상되는 것을 방지하기 위하여 제2 전극(19)을 비아홀(via hole)(22) 외부까지 연장하여 사파이어 기판(17) 위에 패드를 형성한다. 제2 전극(19) 패드의 모양이나 위치는 다양하게 변형될 수 있다.

또, 제3 실시예에서는 소자 격리 홈(20)의 절연성을 보완하기 위하여 소자 격리 홈(20) 내부 표면에 절연막(201)을 형성한다.

도 13은 본 발명의 제4 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 제2 전극(19) 측에서 바라본 평면도이고, 도 14는 본 발명의 제4 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 제1 전극(121) 측에서 바라본 평면도이며, 도 15는 본 발명의 제4 실시예에 따른 수직형 전극 구조의 발광 다이오드 칩의 단면도이다.

제4 실시에에서는 사파이어 기판(17)의 표면에 요철(35)을 형성하여 발광되는 빛이 사파이어 기판(17)의 법선 방향으로 집중하도록 한다. 여기서, 요부와 철부의 단위 길이는 발광 다이오드가 내는 빛의 파장의 1/4n(n은 매질의 굴절률이다. 따라서, 철부의 경우 사파이어의 굴절률이고, 요부의 경우 공기의 굴절률이다.) 정도가 되도록 하여 광 결정(photonic crystal) 특성을 가지도록 하는 것이 바람직하다. 요철의 깊이는 1um 이상 확보하는 것이 바람직하지만, 경우에 따라서는 요철의 깊이를 5um 이상이 되도록 하여 광의 임계각을 증가시켜줌으로써 광추출 효율이 증가하도록 다이오드를 설계할 수도 있다. 따라서 요철의 깊이는 0.1um~50um 사이이다.

제조 방법은 앞서 설명한 실시예들과 유사하며 칩을 4 등분하여 각각 서로 독립적으로 전류가 인가되도록 하였고 반도체 박막을 n형 반도체 접촉까지 식각한 소자 격리홈(20)이 있고 발광하는 빛을 사파이어 기판(17) 쪽으로 방출하도록 되어 있다. 소자 격리홈(20)에는 제3 실시예에서와 같이 절연막(201)이 형성되어 있다.

제4 실시예에서도 제3 실시예에서와 같이 제2 전극(19)에 와이어를 본딩할 때 가해지는 압력으로 인하여 질화물계 반도체 박막(16, 15, 141, 142, 143)이 손상되는 것을 방지하기 위하여 제2 전극(19)을 비아홀(via hole)(22) 외부까지 연장하여 사파이어 기판(17) 위에 패드를 형성한다. 제2 전극(19) 패드의 모양이나 위치는 다양하게 변형될 수 있다.

앞서 설명한 제1 내지 제4 실시예에서는 제2 오믹층(18)을 불투명한 금속으로 형성하는 대신에 ITO, ZrB, ZnO, InO, SnO 등의 투명 도전체로 형성하여 사파이어 기판(17)의 표면을 소정 면적 덮도록 하고, 제2 전극(19)은 비아홀(via hole) 주변에만 좁게 형성할 수 있다. 이는 불투명막인 제2 전극(19)이 가리는 면적을 가능한 한 좁혀 광의 출구를 넓혀 주기 위함이다.

도 16은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 망형 제1 전극(28) 측에서 바라본 평면도이고, 도 17은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 발광 다이오드를 제2 전극(19) 측에서 바라본 평면도이며, 도 18은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

제5 실시예는 제1 전극(28)을 빛이 통과할 수 있도록 망상 구조로 형성한 것과 사파이어 기판(17)의 바닥면 모서리를 식각하여 모따기해 놓았다는 점이 특징이다. 외부 광추출 효율을 높이기 위해서는 망상 구조에서 빛이 통과할 수 있는 면적과 전극의 면적비가 중요한데 빛이 통과할 수 있는 면적을 50% 이상으로 하는 것이 바람직하다. 그리고 제1 전극 패드(29)가 제1 전극(28) 위에 형성되어 있고, 제1 전극(28)은 제1 오믹층(111) 위에 형성되어 있다.

이러한 구조에서는 사파이어 기판(17)의 바닥면 모서리가 모따기되어 있기 때문에 제2 오믹층(18)이 모따기된 면을 따라 굽어져 있다. 이러한 형태는 하부 측면으로 새는 빛을 반사하여 제1 전극(28) 쪽으로 방출시키는데 효과적이다. 이러한 모따기된 모서리는 제2 전극(19)과 제2 오믹층(18)이 빛을 투과시키는 경우에도 빛이 칩의 측면으로 출사하는데 도움이 된다.

도 19는 본 발명의 제6 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제2 전극(19) 측에서 바라본 평면도이고, 도 20은 본 발명의 제6 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

본 발명의 제6 실시예에 따른 발광 다이오드의 칩은 사파이어 기판(17) 아래에 버퍼층(16), n형 접촉층(15), n형 클래드층(143), 발광층(142), p형 클래드층(141), p형 접촉층(13) 및 제1 오믹층(232)이 형성되어 있고, 사파이어 기판(17) 위에는 제2 오믹층(18)과 제2 전극(18)이 형성되어 있다. 이 때, 제2 오믹층(18)은 사파이어 기판(17)과 버퍼층(16)을 관통하는 비아홀(via hole)(22)을 통하여 n형 접촉층(15)과 접촉한다. 또, 사파이어 기판(17), 버퍼층(16), n형 접촉층(15), p형 클래드층(141), 발광층(142), n형 클래드층(143) 및 p형 접촉층(15)의 일부를 복수의 부분으로 분리하는 소자 격리홈(20)이 형성되어 있다.

제1 오믹층(232) 아래에는 뉴테틱 금속(30)에 의하여 리셉터 기판(24)이 부착되어 있고 리셉터 기판(24)의 아래면에는 제1 전극(121)이 형성되어 있다.

제6 실시예에서는 사파이어 기판(17)이 소자 격리홈(20)으로 인하여 분리되므로 리셉터 기판(24)을 부착하여 사파이어 기판(17)을 대신하여 칩의 지지체와 전류의 통로로 활용한다.

제1 오믹층(232)과 뉴테틱 금속(30)은 Ti, Ni, Au, Pd, Rh, Pt, Al, Cr 중의 어느 하나 이상을 포함하는 합금을 증착한 금속으로 이루어져 있으며, 투명 도전체 특성을 갖도록 얇게 증착할 수도 있고, 질소 또는 산소를 포함하는 분위기에서 300도 내지 700도에서 열처리할 수도 있다. 특히, NiAu를 사용하는 경우에는 거의 전면에 얇게 증착하여 산소를 포함하는 분위기에서 500?? 이상의 온도로 열처리함으로써 광투과성과 도전성을 갖는 오믹(ohmic) 박막을 얻을 수 있다.

또한, 제1 오믹층(232)을 ITO, ZrB, ZnO, InO, SnO, In_x(Al_yGa_1-y)N (0?? x, 0 ??y) 등의 투명한 도전 물질로 형성할 수 있다. 비아홀(20)과 제2 오믹층(18) 및 제2 전극(19)을 형성하는 방법은 앞서의 제1 실시예에서와 동일하다.

또, 제2 전극(19)은 비아홀(via hole)(20) 외부까지 연장하여 사파이어 기판(17) 위에 패드가 놓이도록 형성하는 것이 바람직하다. 이는 와이어 본딩시에 질화물계 반도체 박막(13, 141, 142, 143, 15, 16)이 손상되는 것을 방지하기 위함이다.

제2 오믹층(18)은 Ti, Al, Au, Ni, Cr 등의 금속 중 하나 이상을 포함하는 합금으로 이루어져 있고, 반도체와 금속과의 접촉 저항을 줄이기 위하여 질소 또는 산소를 포함하는 분위기에서 500?? 이상의 온도에서 열처리 할 수 있다.

이러한 소자의 제조 방법을 설명한다. 도 20에 나타낸 바와 같이, 질화물계 반도체 에피면의 p형 접촉층(13) 위에 제1 오믹층(232)을 형성하고, 제1 오믹층(232) 위에 접합을 위한 뉴테틱 금속(30)을 형성한다. 여기서, 제1 오믹층(232)의 증착은 전자빔(E-Beam), 열 증착(Thermal Evaporation), 스퍼터링 (Sputtering) 등을 사용하여 진행한다.

또, 반도체 또는 금속으로 이루어진 리셉터 기판(24)의 아래면에 제1 전극(121)을 형성하고, 리셉터 기판(24)의 제1 전극(121)이 형성된 면의 반대면을 뉴테틱 금속(30)에 접촉시킨 상태에서 200~500??의 온도와 1~6MPa의 압력을 3분 내지 1시간 동안 가하여 리셉터 기판(24)을 제1 오믹층(232)에 열압착시킨다.

특히 Au를 뉴테틱 금속으로 쓰는 경우에는 압력은 2.5MP, 온도는 320??, 융착 시간은 10분 내지 30분 정도가 특히 바람직하다. 또, 이러한 열 압착 공정에서 각 층이 산화되는 것을 방지하기 위하여 Ar, He, Kr, Xe, Rn 등의 가스 분위기에서 진행하거나, 또는 N₂, O₂를 포함하는 분위기에서 진행하여 반도체 박막과 금속과의 접촉저항을 낮출 수 있도록 한다.

뉴테틱(eutectic) 금속(30)은 Pt, Ti, Au, Cu, Sn, Pd, In, Ni, Al 군 중 어느 하나 이상을 포함하는 금속 구조를 사용할 수 있으며, 반도체층과 오믹 접촉을 이루고 광반사 특성을 갖는 것이 바람직하다. 특히 Pt/Au, Ti/Au, Ni/Pt/Au, Pt/Au/Ni이 더 바람직하다.

부착된 리셉터 기판(24)은 칩을 구성하는 일부가 되므로 제거하지 않으며 도전성을 가진다. 리셉터 기판(24)은 Si, GaP, GaAs, InP, InAs 등의 도전형 반도체 기판, ITO, ZrB, ZnO 등의 전도성 도전막 , CuW, Mo, Au, Al, Cu 등의 금속 중의 어느 하나 이상을 포함하여 형성한다.

리셉터 기판(24)을 부착한 후에는 사파이어 기판(17)을 랩핑하여 두께를 줄이고 비아홀(22)을 형성한다. 비아홀(22) 형성시에는 버퍼층(16) 및 n형 접촉층(15)의 일부도 함께 제거한다. 버퍼층(16)은 다른 층에 비하여 낮은 온도에서 성장시키기 때문에 비정질 구조를 가지는데 이러한 비정질 구조는 결정성이 나쁘기 때문에 제거하는 것이 바람직하다. 또, n형 접촉층(15)은 나중에 형성된 것일수록 막질이 우수하다. 따라서 하부에서 상부로 갈수록 막질이 좋아지므로 막질이 떨어지는 하부 일부를 제거하는 것이 바람직하다.

이 때, 사파이어 기판(17)과 버퍼층(16)을 복수의 영역으로 분리하는 소자 분리홈(20)을 함께 형성한다.

그러면, 사파이어 기판(17)을 랩핑하고 비아홀(22)을 형성하는 방법에 대하여 상세히 설명한다.

먼저, 반도체 표면 및 리셉터 기판이 습식 식각시에 식각되거나 손상을 방지하기 위하여 SOG(spin-on-glass), SiNx, SiO₂ 중 어느 하나 이상의 보호막을 1 내지 2um 정도 증착한 후, 사파이어 기판(17)을 랩핑(lapping)하여 깎아 내고, 랩핑된 면을 경면 연마하여 매끄럽게 만든다. 여기서 사파이어 기판(17)의 랩핑은 CMP(chemical mechanical polishing), ICP/RIE 건식 식각, 알루미나(Al₂O₃) 가루를 이용한 기계적 연마 또는 염산(HCl), 황산(H₂SO₄), 인산(H₃PO₄), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO ₃+H₂O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각용액으로 하는 습식 식각에 의하여 진행한다.

이 때, 사파이어 기초 기판(17)의 두께는 가능한 한 얇게 하는 것이 좋으나 너무 얇으면 질화물 반도체 박막이 손상될 염려가 있으므로 약 5um~400um(바람직하게는 20um~150um) 정도로 하는 것이 바람직하다. 또, 경면 연마된 사파이어 기판 (17) 표면의 거칠기는 1um 이하가 되도록 하여야 한다. 이는 사파이어 기판(17) 표면의 거칠기가 사파이어 기판(17) 및 버퍼층(16) 식각시에 n형 접촉층(15)에 그대로 전달되어 발광 다이오드의 층 구조가 손상될 수 있기 때문이다.

이후 랩핑과 폴리싱이 끝난 시료는 사파이어 기판(17) 위에 SOG(spin-on-glass), SiN, SiO같은 하드 마스크를 증착한 후 비아홀을 형성하기 위하여 사파이어 기판(17)을 일부 노출시킨 후, 습식과 건식 식각 방법을 어느 하나 이상 조합하여 사파이어 기판(17)을 식각하게 된다. 사파이어 기판(17) 식각에는 건식을 선행할 수도 있고, 습식 식각을 선행할 수도 있다. 건식 식각으로는 ICP/RIE(inductive coupled plasma/reactive ion etch) 또는 RIE(reactive ion etch)식각 방법이 바람직하며, 습식 식각으로는 염산(HCl), 황산(H₂SO₄), 인산(H₃PO₄), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH) 및 알루에치(Aluetch: 4H₃PO₄+4CH₃COOH+HNO ₃+H₂O) 중 어느 하나 또는 이들의 조합에 의한 혼합 용액을 식각용액으로 식각하는 것이 바람직하다. 건식 식각 방법으로 사파이어 기초 기판(17)을 빠르게 식각하기 위하여 ICP와 RIE 파워를 가능한 한 높이는 것이 좋지만 질화물계 반도체 에피층이 손상될 수 있기 때문에 주의가 필요하다.

테스트 사파이어 기판(17)을 이용하여 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치 (Aluetch: 4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 이상을 조합한 혼합 용액 의한 사파이어 기판(17)의 식각 속도를 측정하여 사파이어 기초 기판(17)의 110% 내지 120%에 해당하는 두께의 사파이어를 식각할 수 있는 시간동안 식각 용액에 담가둔다. 110% 내지 120%를 식각하는 이유는 랩핑 이후에 사파이어 기판(17) 두께의 불균일성으로 인해 사파이어 기판(17)이 남게 되어 제2 오믹층(18)과 n형 접촉층(15)이 전기적으로 절연되는 문제를 방지하기 위함이다.

다음, ICP/RIE 또는 RIE 건식 식각 방법으로 반도체 버퍼층(16)을 식각한 후, 제2 오믹층(18)과 제2 전극(19)을 형성한다.

다음, 사파이어 기판(17) 및 버퍼층(16)에 형성되어 있는 소자 분리홈(20)을 통하여 n형 접촉층(15), n형 클래드층(143), 발광층(142), p형 클래드층(141) 및 p형 접촉층(13)의 일부를 식각함으로서 소자 격리홈(20)을 완성한다. 이 때 식각은 ICP/RIE 방법을 사용하여 행한다.

도 21은 본 발명의 제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제2 전극 패드(26) 측에서 바라본 평면도이고, 도 22는 본 발명의 제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

제 7실시예에는 상기 제6실시예와 유사하지만, 도 22에 나타낸 바와 같이, 사파이어 기판과 버퍼층을 제거하고 제2 오믹층(18)을 n형 접촉층(15) 위에 바로 형성한다.

365nm 근처의 빛을 발광하는 자외선 발광다이오드의 경우 GaN으로 이루어진 버퍼층이 자외선 영역의 빛을 흡수하기 때문에 발광다이오드의 외부 양자효율을 저하시킨다. 이러한 문제점을 보완하기 위하여 사파이어 기판과 버퍼층을 전부 제거한다. 이러한 소자 제작 기술은 간단하게 고휘도 자외선 발광다이오드를 제작할 수 있기 때문에 활용도가 높다.

n형 접촉층(15), n형 클래드층(143), 발광층(142) 및 p형 클래드층(141)에는 소자 격리홈(20)이 형성되어 있고, 소자 격리홈(20)의 내부 표면에는 SOG(spin-on-glass), SiNx, SiO₂, ZrO 등으로 이루어진 절연막(201)이 형성되어 있다. 소자 격리홈(20)에 의하여 칩은 복수의 서브칩으로 분리된다. 절연막(201)은 서브칩 간의 절연을 보장하기 위하여 형성하는 것으로 생략될 수도 있다.

이렇게 서로 격리된 서브칩은 서로 절연되어 있어서 이웃하는 소자의 전류흐름에 영향을 받지 않고 독립적으로 동작하게 된다.

또한 제2 오믹층(18)이 ITO같은 투명한 도전 물질로 형성되어 있고, 제2 오믹층(18) 위에 제2 전극 패드(26)가 형성되어 있다. 이러한 구조에서는, ITO를 직접 n형 접촉층(15)에 증착함으로서 투명한 도전성 오믹 전극을 얻을 수 있기 때문에 전류 확산과 광추출 효율이 향상된다..

한편, In_x(Al_yGa_1-y)N (0?? x, 0 ??y)을 투과성 전류 확산층으로 사용하는 경우에는 VPE(vapor phase epitaxy) 방법으로 In_x(Al_yGa_1-y)N (0?? x, 0 ??y)층을 1um~200um(바람직하게는 50um 이상)으로 형성하여 사파이어 기판(17)을 대신하여 지지체 역할을 하도록 할 수 있다. 이때 In_x(Al_yGa_1-y)N (0?? x, 0 ??y)에는 Si 또는 Mg를 10¹⁸이상의 농도로 도핑하는 것이 바람직하다.

도 23은 본 발명의 제8 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 제2 전극 패드(26) 측에서 바라본 평면도이고, 도 24는 본 발명의 제8 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

도 23에서 보는 바와 같이, 제8 실시예에서는 제2 오믹층(18)이 전류 확산을 용이하게 하기 위하여 제2 전극 패드(26)로부터 여러 개의 가지로 뻗어나간 형태로 형성된다. 제8 실시예의 제조방법은 제7 실시예와 유사하다.

한편, 앞서의 실시예들에서 사파이어 기판(17)에 모따기(34)와 벽개선(32, 33)을 형성하는 방법은 비아홀(22) 형성을 위한 식각시에 개별 칩간 경계 부분도 함께 식각하는 것이다. 이 때, 칩간 경계 부분에서는 비아홀(22)이 형성될 부분에 비하여 식각 마스크로 사용되는 보호막의 개구 폭을 더 좁게 하여 사파이어 기판(17)이 칩별로 분리되지 않도록 한다.

도 25는 황산(H2SO4)과 인산(H3PO4)이 혼합된 용액으로 다양한 오픈 폭을 갖는 식각 패턴을 사용하여 사파이어 기판을 식각한 경우 단면 사진이다.

도 25에서 볼 수 있는 바와 같이 사파이어 기판이 식각된 깊이는 식각 패턴의 오픈 폭에 따라 다르며, 오픈 폭이 넓을수록 깊다는 것을 알 수 있다.

도 26은 습식 식각 방법으로 SiO2 하드 마스크를 이용하여 다양한 선폭을 갖는 홈을 형성했을 경우, 선폭과 식각 깊이와의 관계를 나타내는 그래프이다.

도 26에서 볼 수 있는 바와 같이, 선폭이 57um의 패턴은 24um의 깊이까지 식각되어 어스팩트 비(aspect ratio)가 0.4인 반면 10um 선폭을 갖는 패턴은 단지 1.5um의 깊이 밖에 식각되지 않아 어스팩트 비는 0.1 밖에 되지 않는다. 다시 말하면, 사파이어 기판은 습식식각에서 방향성을 갖고 있으며 식각깊이는 패턴된 선폭에 의존한다 . 주로 사용되는 사파이어 기판은 (0001)면이며 습식식각을 하면 도19에서 보는 바와 같이 방향에 따라 식각면의 각도는 54도 또는 25도 정도의 경사면을 이룬다. 이러한 현상은 (0001)면과 식각된 M, R, A-식각파셋(etched facet)면이 식각 속도가 서로 다르기 때문이다. 위와 같은 결과로 미루어 볼 때 식각깊이는 오픈 폭에 의해 결정되며 오픈 폭을 조절하면 자유자제로 식각깊이를 조절할 수 있고, 오픈 폭을 좁히면 1um이하의 깊이로도 식각깊이를 조절할 수 있다는 것을 의미한다. 도 27에서 보는 바와 같이, 벽개선(32, 33) 깊이는 1um 선폭 및 깊이이면 충분하지만, 추출효율 증가를 위한 사파이어 기판의 모따기 깊이는 바람직하게 1~50um일 수 있다.

이러한 습식식각 특성을 활용하면 일정 깊이에서 식각이 정지되어 모따기 (34)및 벽개선(32, 33)이 형성되므로 추가 공정 없이 용이하게 소자를 제작 할 수 있다는 장점이 있다.

도 28은 황산(H2SO4)과 인산(H3PO4)의 혼합용액을 100도 이상 가열하여 사파이어 기판에 비아홀을 형성하여 수직전극형 발광 다이오드를 제작하고, 역시 동일한 방법으로 벽개선(32,33)을 형성하여 소자를 분리한 경우의 칩 사진을 보여준다. 도 28에서 보는 바와 같이 습식 식각 방법으로 사파이어 기판 위에 비아홀(22)과 벽개선(32,33)을 형성하여 질화물계 반도체 발광 다이오드를 제작 할 수 있음을 보여 주며, 역시 동일 한 방법으로 소자분리도 가능하다는 것을 알 수 있다.

도 29는 상기 실시예들로 제작한 수직전극형 발광 다이오드의 단일 칩을 확대한 사진이다. 도29에서 볼 수 있듯이, 사파이어 기판 위에 형성된 비아홀(22)의 면적은 100um 직경 정도의 면적이 되는 것과 370nm 파장의 고휘도로 발광하는 것을 보아 성공적으로 수직 전극형 발광 다이오드가 제작되었음을 알 수 있다.

본 발명은 470nm의 파장을 갖는 파란색 계열의 질화물계 발광소자 뿐만 아니라, 사파이어 기판 위에 성장된 In_x(Ga_yAl_1-y)N 계열의 모든 질화물계 반도체에 적용 할 수 있으며, 특히 본 발명으로 질화물계 발광소자를 제작하는 경우, 버퍼층으로 사용된 GaN층을 제거할 수 있기 때문에 GaN 밴드갭 파장인 365nm 이하의 자외선 영역의 빛을 발광하는 소자에 대하여 대단히 유용하게 활용할 수 있다. 신뢰성 및 휘도 향상, 소자의 크기를 줄여 생산성 및 소자의 성능을 향상 시켜 고휘도/고성능 질화물 반도체 발광소자 제작을 가능하게 하는 LED 조명 분야의 핵심 기술이다.

본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 진정한 보호범위는 첨부된 청구범위에 의해서만 정해져야 할 것이다.

이상과 같이, 본 발명의 실시예에 따른 발광 다이오드에서는 두 전극을 칩의 상하 양면에 별도로 형성하므로 칩의 면적이 줄어든다. 따라서 웨이퍼 당 칩 생산량을 향상할 수 있다. 또한 사파이어 기판에 비아홀(via hole)을 형성하고 금속으로 제2 전극을 형성하므로 제2 전극을 통하여 열 방출과 정전기 방출이 효율적으로 이루어지는 수직 전극형 질화물계 반도체 발광 다이오드를 용이하게 제작할 수 있다는 장점이 있다. 아울러, 전류가 칩의 면적 전체를 통하여 균일하게 흐르므로 대 전류에서도 구동이 가능하다. 따라서 단일 소자에서 높은 광 출력을 얻을 수 있다.

또, 본 발명에서는 이면 연마와 건식 또는 습식 식각을 이용하여 사파이어 기판을 제거하기 때문에 생산성이 크게 향상되며, 레이저 리프트 오프 방식의 경우에 에피층이 받을 수 있는 열 손상을 방지할 수 있다. 또한 사파이어 기판과 질화물반도체 간에 식각 선택비를 이용함으로서 공정의 재현성을 용이하게 향상시킬 수 있으며, 표준화된 공정이 가능하여 대량 생산이 용이하다.

도 1은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 제1 전극 측에서 바라본 평면도이다.

도 2는 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드를 사파이어 기초기판 쪽에서 바라본 평면도이다.

도 3은 본 발명의 제1 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.

도 5a 및 도 5b는 습식 식각 방법으로 사파이어 기판에 특정 패턴을 형성한 후의 사파이어 기판 표면 사진이다.

도 7은 황산(H2SO4)과 인산(H3PO4)을 혼합한 용액으로 사파이어와 GaN을 습식 식각할 경우의 식각 속도를 나타내는 그래프이다.

도 8은 사파이어 기판을 습식 식각 방법으로 제거한 후의 GaN 버퍼층의 표면 사진이다.

도 10은 본 발명의 제3 실시예에 따른 수직형 전극 구조의 발광 다이오드를 반도체 제1 전극 측에서 바라본 평면도이다.

도 11은 본 발명의 제3 실시예에 따른 수직형 전극 구조의 발광 다이오드를 사파이어 기판 쪽에서 바라본 평면도이다.

도 12는 본 발명의 제3 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

도 13은 본 발명의 제4 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.

도 14는 본 발명의 제4 실시예에 따른 수직형 전극 구조의 발광 다이오드를 반도체 제1 전극 측에서 바라본 면도이다.

도 15는 본 발명의 제4 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드의 단면도이다.

도 16은 본 발명의 제5 실시예에 따른 수직형 전극 구조의 발광 다이오드를 반도체 제1 전극 측에서 바라본 평면도이다.

도 17은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.

도 18은 본 발명의 제5 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

도 19는 본 발명의 제6 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.

도 20은 본 발명의 제6 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

도 21은 본 발명의 제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 제2 전극 패드 쪽에서 바라본 평면도이다.

도 22는 본 발명의 제7 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

도 23은 본 발명의 제8 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩을 사파이어 기판 쪽에서 바라본 평면도이다.

도 24는 본 발명의 제8 실시예에 따른 수직형 전극 구조를 가지는 발광 다이오드 칩의 단면도이다.

도 25는 습식 식각 방법으로 SiO2 하드 마스크를 이용하여 다양한 선폭을 갖는 홈을 형성했을 경우의 사파이어 기판의 단면사진이다.

도 27은 질화물계 반도체 발광소자의 사파이어 기초기판 위에 스크라이빙 라인을 습식 식각 방법으로 형성한 예를 도시한 것이다.

도 28은 사파이어 기판을 습식식각 방법으로 비아홀과 스크라이빙 라인을 형성하여 소자를 분리한 실시예의 사진이다.

도 29는 사파이어 기판을 습식식각 방법으로 제작한 수직전극형 발광 다이오드가 발광하는 사진이다.

-도면부호설명-

121 제1 전극

122 제1 전극 패드

111, 232 제1 오믹층

13 p형 접촉층

15 n형 접촉층

16 버퍼층

17 사파이어 기판

18 제2 오믹층

19 제2 전극

141 p형 클래드층

142 발광층

143 n형 클래드층

20 소자 격리홈

22 비아홀

23 제2 오믹 전극

24 리셉터 기판

26 제2 전극 패드

201 절연막

28 망형 제1 전극

29 제1 전극 패드(제1 전극이 망형인 경우)

30 뉴테틱 금속

32 x-축 벽개라인

33 y-축 벽개라인

34 사파이어 기판의 모따기부

35 요철

201 절연막

210, 220 리드 프레임

230 도전성 페이스트

240 와이어

100 칩

Claims

비아홀(via hole)을 가지는 기초 기판 ,

상기 기초 기판 위에 형성되어 있는 n형 접촉층,

상기 n형 접촉층 위에 형성되어 있는 n형 클래드층,

상기 n형 클래드층 위에 형성되어 있는 발광층,

상기 발광층 위에 형성되어 있는 p형 클래드층,

상기 p형 클래드층 위에 형성되어 있는 p형 접촉층,

상기 p형 접촉층 위에 형성되어 있는 제1 전극,

상기 비아홀을 통하여 상기 n형 접촉층과 연결되어 있는 제2 전극을 포함하고, 상기 p형 접촉층, p형 클래드층, 발광층 및 n형 클래드층은 소자 격리홈에 의하여 복수의 부분으로 격리되어 있는 발광다이오드.
제1항에서,

상기 기초 기판과 상기 n형 접촉층 사이에 형성되어 있으며 상기 기초 기판이 가지는 비아홀(via hole)과 적어도 일부가 중첩하는 비아홀을 가지는 버퍼층,

상기 제1 전극과 상기 p형 접촉층 사이에 형성되어 있는 제1 오믹층,

상기 제2 전극과 상기 n형 접촉층 사이에 형성되어 있는 제2 오믹층을 더 포함하는 발광 다이오드.
제2항에서,

상기 제2 전극은 상기 비아홀(via hole)을 벗어난 위치까지 연장되어 상기 기초 기판 위에서 패드를 이루는 발광 다이오드.
제2항에서,

상기 버퍼층, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층은 In_x(Ga_yAl_1-y)N (x??0, y??0)으로 이루어져 있는 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 기초 기판은 사파이어로 이루어진 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 기초 기판의 모서리가 모따기되어 있는 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 제2 전극을 상기 기초 기판 위에서 바라볼 때, 그 평면 모양은 중심점으로부터 뻗어나간 복수의 가지를 가지는 발광 다이오드.
제1항 내지 제4항 중의 어는 한 항에서,

상기 소자 격리홈 내부 표면에 형성되어 있는 절연막을 더 포함하는 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 기초 기판의 표면에는 요철이 형성되어 있는 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 제2 오믹층은 투명한 도전 물질로 형성되어 있는 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 제1 전극은 Ni, Cr, Rh, Pd, Au, Ti, Pt, Ta, Al 중 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어지는 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 제2 전극은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어지는 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 기초 기판의 두께는 1um에서 400um 사이인 발광 다이오드.
제2항에서,

상기 제2 오믹층은 광반사 특성을 가지는 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 제1 전극은 망상 구조를 가지는 발광 다이오드.
제15항에서,

상기 제1 전극 위에 형성되어 있는 제1 전극 패드를 더 포함하는 발광 다이오드.
제1항 내지 제4항 중의 어느 한 항에서,

상기 제1 전극은 상기 제1 오믹층을 부분적으로 덮고 있는 발광 다이오드.
제17항에서,

상기 제1 전극은 상기 제1 오믹층을 관통하여 상기 p형 접촉층과 접촉하는 발광 다이오드.
리셉터 기판,

상기 리셉터 기판의 일면에 형성되어 있는 제1 전극,

상기 리셉터 기판의 다른 일면에 형성되어 있는 뉴테틱 금속층,

상기 뉴테틱 금속층 위에 형성되어 있는 p형 접촉층,

상기 p형 접촉층 위에 형성되어 있는 p형 클래드층,

상기 p형 클래드층 위에 형성되어 있는 발광층,

상기 발광층 위에 형성되어 있는 n형 클래드층,

상기 n형 클래드층 위에 형성되어 있는 n형 접촉층,

상기 n형 접촉층 위에 형성되어 있는 제2 전극

을 포함하고, 상기 n형 접촉층, 상기 n형 클래드층, 상기 발광층, 상기 p형 클래드층 및 상기 p형 접촉층은 소자 격리홈에 의하여 복수의 부분으로 격리되어 있는 발광 다이오드.
제19항에서,

상기 뉴테틱 금속층과 상기 p형 접촉층 사이에 형성되어 있는 제1 오믹층 및

상기 n형 접촉층과 상기 제2 전극 사이에 형성되어 있는 제2 오믹층을 더 포함하고, 상기 제2 오믹층은 상기 소자 격리홈을 경계로 하여 복수의 소부분으로 분리되어 있는 발광 다이오드.
제20항에서,

상기 n형 접촉층과 상기 제2 오믹층 사이에 형성되어 있으며 비아홀을 가지는 버퍼층 및 사파이어 기판을 더 포함하고, 상기 제2 오믹층은 상기 비아홀을 통하여 상기 n형 접촉층과 접촉하는 발광 다이오드.
제21항에서,

상기 사파이어 기판 및 버퍼층은 상기 소자 격리홈을 경계로 하여 복수의 소부분으로 분리되어 있고, 상기 비아홀은 상기 소부분마다 적어도 하나 이상 형성되어 있는 발광 다이오드.
제19항 내지 제22항 중의 어느 한 항에서,

상기 소자 격리홈 내부 표면에 형성되어 있는 절연막을 더 포함하는 발광 다이오드.
제19항 내지 제22항 중의 어느 한 항에서,

상기 p형 접촉층, p형 클래드층, 발광층, n형 클래드층, n형 접촉층은 In_x(Al_yGa_1-y)N (x??0, y??0)으로 이루어져 있는 발광 다이오드.
제19항 내지 제22항 중의 어느 한 항에서,

상기 제1 전극은 Ni, Cr, Rh, Pd, Au, Ti, Pt, Ta, Al 중 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어지고, 제2 전극은 Ti, Al, Rd, Pt, Ta, Ni, Cr, Au, Ag 중의 적어도 하나를 포함하는 단일층 또는 복수의 층으로 이루어지는 발광 다이오드.
제19항 내지 제22항 중의 어느 한 항에서,

상기 리셉터 기판은 Si, GaP, GaAs, InP, InAs 등의 전도성 반도체 기판, ITO(Indium Tin Oxide), ZrB, ZnO 등의 전도성 산화막 기판 및 Cu, W, CuW, Au, Ag 등의 금속 기판 중의 어느 하나로 이루어지는 발광다이오드.
기초 기판 위에 버퍼층, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층, 제1 오믹층 및 제1 전극을 적층하는 단계,

상기 기초 기판을 랩핑하는 단계,

상기 제1 전극 표면과 상기 기초 기판 표면에 보호막을 형성하는 단계,

상기 기초 기판 위의 보호막(hard mask)을 사진 식각하여 상기 기초 기판 표면을 일부 노출시키는 단계,

상기 보호막을 식각 마스크로 하여 상기 기초 기판과 그 하부의 버퍼층을 식각하여 비아홀(via hole)을 형성하는 단계,

상기 비아홀(via hole)을 통하여 상기 n형 접촉층과 연결되는 제2 오믹층과 제2 전극을 형성하는 단계,

상기 제1 전극, 제1 오믹층, p형 접촉층, p형 클래드층, 발광층, n형 클래드층 및 n형 접촉층의 일부를 사진 식각하여 소자 격리홈을 형성하는 단계

를 포함하는 발광 다이오드의 제조 방법.
제27항에서,

상기 소자 격리홈 내부 표면에 절연막을 형성하는 단계를 더 포함하는 발광 다이오드의 제조 방법.
제27항에서,

상기 소자 격리홈을 형성하는 단계는 ICP/RIE를 사용하여 행하는 발광 다이오드의 제조 방법.
제27항에서,

상기 기초 기판을 랩핑하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO ₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각 방법, CMP(chemical mechanical polishing) 및 ICP/RIE 건식 식각 방법 중의 적어도 어느 하나를 이용하는 발광 다이오드의 제조 방법.
제27항에서,

상기 보호막은 SOG(spin-on-glass), SiN, SiO 중의 적어도 하나로 이루어져 있고, 상기 보호막(hard mask)을 사진 식각하는 단계에서는 BOE 용액을 식각액으로 이용하는 습식 식각 방법을 사용하거나 RIE 건식 식각 방법을 사용하는 발광 다이오드의 제조 방법.
제27항에서,

상기 비아홀 (via hole)을 형성하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 발광 다이오드의 제조 방법.
제27항에서,

상기 비아홀(via hole)을 형성하는 단계에서는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각과 ICP/RIE 또는 RIE 건식 식각을 병행하는 발광 다이오드의 제조 방법.
제33항에서,

상기 습식 식각은 상기 기초 기판을 식각하는데 사용하고, 상기 건식 식각은 상기 버퍼층을 식각하는데 사용하는 발광 다이오드의 제조 방법.
제27항에서,

상기 기초 기판을 개별 칩별로 벽개하는 단계를 더 포함하고, 상기 기초 기판을 개별 칩별로 벽개하는 단계는 습식 식각 및 건식 식각 중의 적어도 하나를 사용하여 진행하는 발광 다이오드의 제조 방법.
제35항에서,

상기 기초 기판을 개별 칩별로 벽개하는 단계는 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H₃PO₄) 및 알루에치 (4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들 하나 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각을 사용하여 진행하는 발광 다이오드의 제조 방법.
제36항에서,

상기 기초 기판의 표면이 노출된 부분과 그 하부의 버퍼층을 식각하여 비아홀(via hole)을 형성하는 단계에서 상기 기초 기판을 개별 칩별로 벽개하기 위한 벽개선(braking line) 라인 형성공정을 병행하여 진행하는 발광 다이오드의 제조 방법.
제27항에서,

상기 버퍼층은 도핑되지 않은 In_x(Al_yGa_1-y)N (0≥x, 0≥y), Mg로 도핑된 p형 In_x(Al_yGa_1-y)N (0≥x, 0≥y) 중 어느 하나 이상을 포함하여 이루어져 있는 발광 다이오드의 제조 방법.
기초 기판 위에 버퍼층, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층 및 제1 오믹층을 적층하는 단계,

상기 제1 오믹층 위에 뉴테틱 금속층을 형성하는 단계,

상기 뉴테틱 금속층에 리셉터 기판을 부착하는 단계,

상기 기초 기판과 상기 버퍼층을 제거하여 n형 접촉층을 노출하는 단계,

상기 n형 접촉층 위에 제1 전극을 형성하는 단계,

상기 리셉터 기판 위에 제2 전극을 형성하는 단계,

상기 제1 전극, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층을 사진 식각하여 소자 격리홈을 형성하는 단계

를 포함하는 발광 다이오드의 제조 방법.
제39항에서,

상기 소자 격리홈을 형성하는 단계는 ICP/RIE를 사용하여 행하는 발광 다이오드의 제조 방법.
제39항에서,

상기 소자 격리홈의 내부 표면에 절연막을 형성하는 단계를 더 포함하는 발광 다이오드의 제조 방법.
제39항에서,

상기 기초 기판과 버퍼층을 제거하는 단계에서는 기계적 연마와 염산(HCl), 질산(HNO₃), 수산화칼륨(KOH), 수산화나트륨(NaOH), 황산(H₂SO₄), 인산(H ₃PO₄) 및 알루에치(4H₃PO₄+4CH₃COOH+HNO₃+H₂O) 중 어느 하나 또는 이들 둘 이상의 조합에 의한 혼합 용액을 식각액으로 사용하는 습식 식각 방법 및 ICP/RIE 건식 식각 방법 중의 적어도 어느 하나를 이용하는 발광 다이오드의 제조 방법.
제39항에서,

상기 기초 기판과 버퍼층을 제거하는 단계에서는 상기 습식 식각 방법과 상기 건식 식각 방법을 함께 사용하며 상기 습식 식각 방법은 상기 기초 기판을 식각하는데 사용하고, 상기 건식 식각 방법은 상기 버퍼층을 식각하는데 사용하는 발광 다이오드의 제조 방법.
기초 기판 위에 버퍼층, n형 접촉층, n형 클래드층, 발광층, p형 클래드층, p형 접촉층 및 제1 오믹층을 적층하는 단계,

상기 제1 오믹층 위에 뉴테틱 금속층을 형성하는 단계,

상기 뉴테틱 금속층에 리셉터 기판을 부착하는 단계,

상기 기초 기판과 상기 버퍼층에 상기 n형 접촉층을 노출하는 비아홀과 제1차 소자 격리홈을 형성하는 단계,

상기 비아홀을 통하여 상기 n형 접촉층과 접촉하는 제2 오믹층 및 제1 전극을 형성하는 단계,

상기 리셉터 기판 위에 제2 전극을 형성하는 단계,

상기 제1차 소자 격리홈을 통하여 노출되어 있는 상기 n형 접촉층, n형 클래드층, 발광층, p형 클래드층 및 p형 접촉층을 식각하여 제2차 격리홈을 형성하는 단계

를 포함하는 발광 다이오드의 제조 방법.
제44항에서,

상기 제2차 소자 격리홈을 형성하는 단계는 ICP/RIE를 사용하여 행하는 발광 다이오드의 제조 방법.