WO2014017063A1 - 半導体基板、半導体基板の製造方法及び複合基板の製造方法 - Google Patents

半導体基板、半導体基板の製造方法及び複合基板の製造方法 Download PDF

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semiconductor
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健志 青木
磨 市川
武継 山本
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住友化学株式会社
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Definitions

  • the present invention relates to a semiconductor substrate, a method for manufacturing a semiconductor substrate, and a method for manufacturing a composite substrate.
  • Non-Patent Document 1 discloses a CMOSFET structure in which an N-channel MOSFET using a III-V group compound semiconductor as a channel and a P-channel MOSFET using Ge as a channel are formed on a single substrate.
  • Non-Patent Document 2 discloses a technique in which an AlAs layer is formed as a sacrificial layer on a GaAs substrate, and the Ge layer formed on the sacrificial layer (AlAs layer) is transferred to a silicon substrate.
  • Non-Patent Document 1 S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
  • Non-Patent Document 2 Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
  • An N-channel MISFET having a III-V group compound semiconductor as a channel Metal-Insulator-Semiconductor-Field-Effect-Transistor, sometimes referred to simply as "nMISFET” in this specification
  • nMISFET Metal-Insulator-Semiconductor-Field-Effect-Transistor
  • P-channel having a group IV semiconductor as a channel
  • pMISFET Group III-V compound semiconductor crystal layer for nMISFET and a group IV semiconductor for pMISFET
  • a technique for forming a crystal layer on a single substrate is required.
  • nMISFET and pMISFET As LSI (Large Scale Integration), it is possible to form a semiconductor crystal layer for nMISFET or pMISFET on a silicon substrate capable of utilizing existing manufacturing equipment and existing processes. preferable.
  • a group III-V compound semiconductor crystal layer and a group IV semiconductor crystal layer can be formed on a single substrate, and these semiconductor crystal layers are formed on a silicon substrate advantageous for manufacturing. Can be formed.
  • the semiconductor crystal layer is separated from the semiconductor crystal layer forming substrate by etching and removing the sacrificial layer. Therefore, when the semiconductor crystal layer is separated, it is necessary to use an etchant having a large etching selection ratio of the sacrificial layer to the semiconductor crystal layer, that is, an etchant having a large etching rate of the sacrificial layer while the semiconductor crystal layer is not substantially etched. is there. Since the sacrificial layer is based on the premise that the semiconductor crystal layer can be formed thereon by the epitaxial growth method, it is necessary to satisfy both the requirement that the semiconductor crystal layer can be epitaxially grown and the requirement that the etching selectivity is sufficient.
  • the selection of the sacrificial layer and the etchant may be difficult depending on the material of the semiconductor crystal layer.
  • the semiconductor crystal layer is a group III-V compound semiconductor
  • an electronic device is often created using a heterojunction
  • the semiconductor crystal layer is often a stack of a plurality of layers.
  • the etching selection ratio of the sacrificial layer is required for all of the plurality of semiconductor crystal layers constituting the stacked layer, so that the selection of the etching agent tends to be more difficult, and an appropriate etching agent is required. May not exist.
  • An object of the present invention is to provide a technique capable of selecting an appropriate combination of a sacrificial layer and an etching agent regardless of the material or structure of the semiconductor crystal layer when the semiconductor crystal layer is separated from the substrate using the sacrificial layer. There is to do.
  • a semiconductor crystal layer has a first semiconductor crystal layer, a second semiconductor crystal layer, and a third semiconductor crystal layer on a semiconductor crystal layer forming substrate.
  • the layer formation substrate, the first semiconductor crystal layer, the second semiconductor crystal layer, and the third semiconductor crystal layer are positioned in the order of the semiconductor crystal layer formation substrate, the first semiconductor crystal layer, the second semiconductor crystal layer, and the third semiconductor crystal layer.
  • both the etching rate of the first semiconductor crystal layer by the first etching agent and the etching rate of the third semiconductor crystal layer by the first etching agent are higher than the etching rate of the second semiconductor crystal layer by the first etching agent.
  • Both the etching rate of the first semiconductor crystal layer by the second etchant and the etching rate of the third semiconductor crystal layer by the second etchant are the same as those of the second semiconductor crystal layer. Providing smaller semiconductor substrate than the etching rate with the quenching agent.
  • the semiconductor crystal layer forming substrate, the first semiconductor crystal layer, the second semiconductor crystal layer, the third semiconductor crystal layer, and the fourth semiconductor crystal layer may be a semiconductor crystal layer.
  • the forming substrate, the first semiconductor crystal layer, the second semiconductor crystal layer, the third semiconductor crystal layer, and the fourth semiconductor crystal layer are positioned in this order, and the etching rate of the first semiconductor crystal layer by the first etchant and the third semiconductor crystal layer
  • the etching rate of the first etching agent is higher than the etching rate of the fourth semiconductor crystal layer by the first etching agent, and the etching rate of the first semiconductor crystal layer by the second etching agent and the third semiconductor crystal layer Any of the etching rates by the second etching agent may be smaller than the etching rate by the second etching agent of the fourth semiconductor crystal layer.
  • the etching rate of the semiconductor crystal layer forming substrate by the first etching agent may be equal to the etching rate of the second semiconductor crystal layer by the first etching agent, and the etching rate of the semiconductor crystal layer forming substrate by the second etching agent is The etching rate of the second semiconductor crystal layer by the second etchant may be equivalent.
  • the first semiconductor crystal layer and the third semiconductor crystal layer may be made of InGaAs or InAs, and the second semiconductor crystal layer may be made of InP.
  • the semiconductor substrate further includes a fourth semiconductor crystal layer, the fourth semiconductor crystal layer may be made of InP.
  • the third semiconductor crystal layer may have a semiconductor multilayer structure.
  • the semiconductor multilayer structure is preferably composed of a plurality of semiconductor layers lattice-matched or pseudo-lattice-matched to InP.
  • the semiconductor crystal layer forming substrate is made of GaAs or Ge
  • the first semiconductor crystal layer and the third semiconductor crystal layer may be made of SiGe
  • the second semiconductor crystal layer may be made of Ge.
  • the semiconductor substrate further includes a fourth semiconductor crystal layer
  • the fourth semiconductor crystal layer may be made of Ge.
  • the first semiconductor crystal layer, the second semiconductor crystal layer, and the third semiconductor crystal layer are formed on the semiconductor crystal layer forming substrate, the first semiconductor crystal layer, the second semiconductor crystal layer, The first semiconductor crystal layer, the second semiconductor crystal layer, and the third semiconductor crystal layer are etched by the first etching agent in the order of the third semiconductor crystal layer by an epitaxial growth method.
  • the etching rate of the third semiconductor crystal layer by the first etching agent is higher than the etching rate of the second semiconductor crystal layer by the first etching agent, and the etching rate of the first semiconductor crystal layer by the second etching agent and Any of the etching rates of the third semiconductor crystal layer by the second etching agent is the etching rate of the second semiconductor crystal layer by the second etching agent.
  • the first semiconductor crystal layer, the second semiconductor crystal layer, the third semiconductor crystal layer, and the fourth semiconductor crystal layer are formed on the semiconductor crystal layer forming substrate.
  • the etching rate of the first semiconductor crystal layer by the second etchant is higher than any of the etching rates of the first semiconductor crystal layer by the first etchant and the fourth semiconductor crystal layer.
  • Each of the etching rates of the semiconductor crystal layer by the second etching agent is smaller than both the etching rate of the second semiconductor crystal layer by the second etching agent and the etching rate of the fourth semiconductor crystal layer by the second etching agent.
  • a second etching step for etching the first semiconductor crystal layer is removed by etching using a first etchant, and the second semiconductor crystal layer and the third semiconductor crystal layer covered with the second cover layer are removed from the semiconductor crystal layer.
  • the third semiconductor crystal layer may be etched using the first etching agent.
  • the second semiconductor crystal layer and the third semiconductor crystal layer, which are removed by etching and covered with the third cover layer, are formed into a semiconductor.
  • the third semiconductor crystal layer may be etched using the first etching agent.
  • the step of forming the pattern of the first cover layer on the semiconductor substrate having the fourth semiconductor crystal layer described above, and the fourth semiconductor crystal layer using the first cover layer as a mask A first etching step for etching, a second etching step for etching the third semiconductor crystal layer using the first cover layer or the fourth semiconductor crystal layer patterned in the first etching step as a mask, and a first etching step Forming a pattern of the fourth cover layer covering the patterned fourth semiconductor crystal layer and the third semiconductor crystal layer patterned in the second etching step; and using the second cover agent as a mask and using the second etchant
  • a third etching step for etching the second semiconductor crystal layer A step of separating the second semiconductor crystal layer, the third semiconductor crystal layer, and the fourth semiconductor crystal layer, which are removed by etching using a ching agent and covered with the fourth cover layer, from the semiconductor crystal layer forming substrate.
  • a manufacturing method is provided. In the first etching step, the fourth semiconductor crystal layer may be etched using
  • the step of forming the pattern of the first cover layer on the semiconductor substrate having the fourth semiconductor crystal layer described above, and the fourth semiconductor crystal layer using the first cover layer as a mask A first etching step of etching the second semiconductor crystal layer using a second etchant; a fourth semiconductor crystal layer patterned in the first etching step; a third semiconductor crystal; Forming a pattern of a fifth cover layer covering the layer and the second semiconductor crystal layer, and removing the first semiconductor crystal layer by etching using a first etchant and covering the second cover layer with the fifth cover layer And a step of separating the semiconductor crystal layer, the third semiconductor crystal layer, and the fourth semiconductor crystal layer from the semiconductor crystal layer forming substrate.
  • the second cover layer, the third cover layer, the fourth cover layer, and the fifth cover layer are each composed of a third semiconductor crystal layer or the like according to the respective aspects. And the back surface and side surface of the semiconductor crystal layer forming substrate may be covered.
  • the surface of the semiconductor substrate on which the third semiconductor crystal layer is formed faces the surface of the transfer destination substrate, and the semiconductor substrate
  • the semiconductor crystal layer including the second semiconductor crystal layer and the third semiconductor crystal layer is left on the transfer destination substrate.
  • the semiconductor substrate and the transfer destination substrate can be separated.
  • a step of forming a sixth cover layer covering the entire surface of the semiconductor substrate and a step of patterning and removing a part of the sixth cover layer on the third semiconductor crystal layer Using the sixth cover layer on the third semiconductor crystal layer as a mask, etching the third semiconductor crystal layer, removing the second semiconductor crystal layer by etching using a second etchant, Separating the third semiconductor crystal layer from the semiconductor crystal layer forming substrate covered with the cover layer and the first semiconductor crystal layer.
  • the method may further include a step of etching the second semiconductor crystal layer using the second cover agent using the sixth cover layer as a mask.
  • the semiconductor crystal layer forming substrate includes a first semiconductor crystal layer, a second semiconductor crystal layer, and a third semiconductor crystal layer.
  • Both the etching rate by the second etching agent and the etching rate by the second etching agent of the second semiconductor crystal layer are the etching rate by the second etching agent of the first semiconductor crystal layer and the second etching agent of the third semiconductor crystal layer.
  • FIG. 1 is a cross-sectional view showing a semiconductor substrate 100.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using the semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using the semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using the semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using the semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using the semiconductor substrate 100 in the order of steps.
  • FIG. FIG. 6 is a cross-sectional view showing a modification example in an example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view showing a modification example in an example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view illustrating another example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view illustrating another example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view illustrating another example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • 2 is a cross-sectional view showing a semiconductor substrate 200.
  • FIG. FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 6 is a cross-sectional view showing an example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 10 is a cross-sectional view illustrating another example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 10 is a cross-sectional view illustrating another example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 10 is a cross-sectional view illustrating another example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 10 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 10 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 10 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 10 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 10 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 200 in the order of steps.
  • FIG. 10 is a cross-sectional view illustrating still another
  • FIG. 6 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • FIG. 6 is a cross-sectional view illustrating still another example of a method for manufacturing a composite substrate using a semiconductor substrate 100 in the order of steps.
  • FIG. 1 is a cross-sectional view showing a semiconductor substrate 100.
  • the semiconductor substrate 100 has a first semiconductor crystal layer 104, a second semiconductor crystal layer 106, and a third semiconductor crystal layer 108 on a semiconductor crystal layer formation substrate 102.
  • the semiconductor crystal layer formation substrate 102, the first semiconductor crystal layer 104, the second semiconductor crystal layer 106, and the third semiconductor crystal layer 108 are the semiconductor crystal layer formation substrate 102, the first semiconductor crystal layer 104, the second semiconductor crystal layer 106,
  • the third semiconductor crystal layer 108 is located in this order.
  • the first semiconductor crystal layer 104 is a layer that functions as a sacrificial layer
  • the second semiconductor crystal layer 106 is a layer that functions as an etching stopper
  • the third semiconductor crystal layer 108 is transferred and used as an active layer of a semiconductor device or the like. Is the layer to be played.
  • the semiconductor crystal layer forming substrate 102 is a substrate for forming the high-quality third semiconductor crystal layer 108.
  • a preferable material of the semiconductor crystal layer forming substrate 102 depends on a material, a forming method, and the like of the third semiconductor crystal layer 108.
  • the semiconductor crystal layer forming substrate 102 is preferably made of a material that lattice matches or pseudo-lattice matches with the third semiconductor crystal layer 108 to be formed.
  • the semiconductor crystal layer forming substrate 102 is preferably an InP single crystal substrate, and a GaAs substrate, a Si substrate, or the like can be selected.
  • the semiconductor crystal layer formation substrate 102 is preferably a GaAs single crystal substrate, and a single crystal substrate of InP, sapphire, Ge, or SiC. Can be selected.
  • the semiconductor crystal layer forming substrate 102 is a GaAs single crystal substrate or an InP single crystal substrate, the plane orientation on which the third semiconductor crystal layer 108 is formed includes the (100) plane or the (111) plane.
  • the first semiconductor crystal layer 104 is a sacrificial layer for separating the semiconductor crystal layer formation substrate 102 from the second semiconductor crystal layer 106 and the third semiconductor crystal layer 108. By removing the first semiconductor crystal layer 104 by etching, the semiconductor crystal layer forming substrate 102 is separated from the second semiconductor crystal layer 106 and the third semiconductor crystal layer 108.
  • an InP single crystal substrate is selected as the semiconductor crystal layer forming substrate 102 and an InP layer is selected as the second semiconductor crystal layer 106
  • an InGaAs layer or InAs layer can be selected as the first semiconductor crystal layer 104
  • an InAs layer or In x Ga layer can be selected.
  • a 1-x As layer (1>x> 0.53) is preferred.
  • the first semiconductor crystal layer 104 is preferably a SiGe layer.
  • the first semiconductor crystal layer 104 is preferably an AlAs layer, and an InAlAs layer, InGaP layer, InAlP layer, InGaAlP A layer or an AlSb layer can be selected. As the thickness of the first semiconductor crystal layer 104 increases, the crystallinity of the third semiconductor crystal layer 108 tends to decrease.
  • the second semiconductor crystal layer 106 is an etching stopper layer when etching the first semiconductor crystal layer 104 which is a sacrificial layer.
  • the second semiconductor crystal layer 106 only needs to have an etching selectivity with respect to the first semiconductor crystal layer 104.
  • a specific example of the second semiconductor crystal layer 106 is an InP layer, a Ge layer, or a GaAs layer as exemplified above.
  • the thickness of the second semiconductor crystal layer 106 can ensure the function as an etching stopper layer. It is preferable to be as thin as possible.
  • the function of the etching stopper layer is a function of protecting the third semiconductor crystal layer 108 when the first semiconductor crystal layer 104 is etched.
  • the thickness of the second semiconductor crystal layer 106 can be selected in the range of 0.1 nm to 10 ⁇ m.
  • Examples of the third semiconductor crystal layer 108 include a crystal layer made of a group III-V compound semiconductor, a crystal layer made of a group IV semiconductor, or a crystal layer made of a group II-VI compound semiconductor.
  • the group III-V compound semiconductor Al u Ga v In 1- u-v N m P n As q Sb 1-m-n-q (0 ⁇ u ⁇ 1,0 ⁇ v ⁇ 1,0 ⁇ m ⁇ 1 0 ⁇ n ⁇ 1, 0 ⁇ q ⁇ 1), for example, GaAs, In y Ga 1-y As (0 ⁇ y ⁇ 1), InP, or GaSb.
  • Examples of the group IV semiconductor include Ge or Ge x Si 1-x (0 ⁇ x ⁇ 1).
  • the II-VI group compound semiconductor examples include ZnO, ZnSe, ZnTe, CdS, CdSe, and CdTe.
  • the group IV semiconductor is Ge x Si 1-x
  • the Ge composition ratio x of Ge x Si 1-x is preferably 0.9 or more. By setting the Ge composition ratio x to 0.9 or more, semiconductor characteristics close to Ge can be obtained.
  • the third semiconductor crystal layer 108 is used as an active layer of a high mobility field effect transistor, in particular, a high mobility complementary field effect transistor. It becomes possible.
  • the third semiconductor crystal layer 108 is not limited to those exemplified above, and semiconductor layers other than those exemplified are also applicable.
  • the third semiconductor crystal layer 108 may be a semiconductor stacked body in which a plurality of types of semiconductor layers are stacked.
  • Examples of the structure of the semiconductor laminate obtained in the present invention include an AlGaAs buffer layer, an n-type AlGaAs electron supply layer, an In x Ga 1-x As (0 ⁇ x ⁇ 0.4) channel layer, and an n-type AlGaAs electron supply layer.
  • a HEMT (High Electron Mobility Transistor) structure having an n-type AlGaAs contact layer.
  • the HBT Heterojunction Bipolar Transistor
  • MESFET Metal-Semiconductor Field Effect Transistor
  • VCSEL Vertical Cavity Surface Emitting LASER
  • red LED Light Emitting Diode
  • semiconductor laser structure photodiode Examples
  • the examples given here are merely examples, and the present invention can be applied to all device structures using III-V semiconductor heterojunctions.
  • the thickness of the third semiconductor crystal layer 108 can be appropriately selected within the range of 0.1 nm to 500 ⁇ m.
  • the thickness of the third semiconductor crystal layer 108 is preferably 0.1 nm or more and less than 1 ⁇ m.
  • the third semiconductor crystal layer 108 By setting the third semiconductor crystal layer 108 to be less than 1 ⁇ m, it can be used for a composite substrate suitable for manufacturing a high-performance transistor such as an ultra-thin body MISFET.
  • the semiconductor crystal layer formation is performed.
  • the relationship among the etching rates of the substrate 102, the first semiconductor crystal layer 104, the second semiconductor crystal layer 106, and the third semiconductor crystal layer 108 must satisfy the following conditions. That is, both the etching rate of the first semiconductor crystal layer 104 by the first etching agent and the etching rate of the third semiconductor crystal layer 108 by the first etching agent are both the etching rates of the second semiconductor crystal layer 106 by the first etching agent. Bigger than.
  • Both the etching rate of the first semiconductor crystal layer 104 by the second etching agent and the etching rate of the third semiconductor crystal layer 108 by the second etching agent are both the etching rate of the second semiconductor crystal layer 106 by the second etching agent. Smaller than.
  • the first semiconductor crystal layer 104 functions as a sacrificial layer
  • the second semiconductor crystal layer 106 functions as an etching stopper layer.
  • the third semiconductor crystal layer 108 can be separated from the semiconductor crystal layer formation substrate 102.
  • the etching rate of the semiconductor crystal layer forming substrate 102 by the first etching agent may be equal to the etching rate of the second semiconductor crystal layer 106 by the first etching agent.
  • the etching rate of the semiconductor crystal layer forming substrate 102 by the second etching agent may be equal to the etching rate of the second semiconductor crystal layer 106 by the second etching agent.
  • “Etching agent” includes both “etching solution” and “etching gas”. That is, the etching in this specification includes both wet etching and dry etching.
  • the semiconductor crystal layer forming substrate 102 may be made of InP, the first semiconductor crystal layer 104 and the third semiconductor crystal layer 108 may be made of InGaAs or InAs, and the second semiconductor crystal layer 106 may be made of InP.
  • InGaAs or InAs used for the first semiconductor crystal layer 104 and the third semiconductor crystal layer 108 is lattice-matched to InP.
  • InGaAs In x Ga 1-x As (1>x> 0.53) is preferable.
  • the semiconductor crystal layer forming substrate 102 may be made of GaAs or Ge, the first semiconductor crystal layer 104 and the third semiconductor crystal layer 108 may be made of SiGe, and the second semiconductor crystal layer 106 may be made of Ge.
  • the third semiconductor crystal layer 108 may have a semiconductor stacked structure.
  • the semiconductor multilayer structure is composed of a plurality of semiconductor layers lattice-matched or pseudo-lattice-matched to InP.
  • the semiconductor multilayer structure may constitute a quantum well.
  • the semiconductor multilayer structure may be a strained superlattice structure designed so that the lattice constant gradually increases or decreases in the thickness direction of the third semiconductor crystal layer 108. In this case, even when a crystal layer is formed on the third semiconductor crystal layer 108, the crystal layer does not need to be lattice-matched or pseudo-lattice-matched to InP.
  • the first semiconductor crystal layer 104, the second semiconductor crystal layer 106, and the third semiconductor crystal layer 108 are sequentially formed on the semiconductor crystal layer forming substrate 102 by an epitaxial growth method, a CVD (Chemical Vapor Deposition) method, a sputtering method, or an ALD (Atomic). It is formed by the layer deposition method.
  • a MOCVD (Metal Organic Chemical Vapor Deposition) method or MBE (Molecular Beam Epitaxy) method can be used as the epitaxial growth method.
  • TMGa trimethyl gallium
  • TMA trimethyl
  • Aluminum, TMIn trimethylindium
  • AsH 3 arsine
  • PH 3 phosphine
  • a group IV semiconductor crystal layer is formed by the CVD method as the first semiconductor crystal layer 104, the second semiconductor crystal layer 106, or the third semiconductor crystal layer 108
  • GeH 4 germane
  • SiH 4 silane
  • Si 2 H 6 diisilane
  • Hydrogen can be used as the carrier gas.
  • a compound in which a part of a plurality of hydrogen atom groups of the source gas is substituted with a chlorine atom or a hydrocarbon group can also be used.
  • the reaction temperature can be appropriately selected within the range of 300 ° C to 900 ° C, preferably within the range of 400 to 800 ° C.
  • the thickness of the first semiconductor crystal layer 104, the second semiconductor crystal layer 106, or the third semiconductor crystal layer 108 can be controlled by appropriately selecting the source gas supply amount and the reaction time.
  • (Embodiment 2) 2 to 6 are cross-sectional views illustrating an example of a method of manufacturing a composite substrate using the semiconductor substrate 100 in the order of steps.
  • the method for manufacturing a composite substrate according to the second embodiment uses the semiconductor substrate 100 described in the first embodiment.
  • the first cover layer 120 may be either inorganic or organic.
  • the inorganic material include Al 2 O 3 , SiO 2 , SiN, and ZrO 2 .
  • the organic substance include a photoresist, wax (Apiezon-W, etc.), and silicone rubber (PDMS, etc.).
  • the inorganic first cover layer 120 can be formed by atomic layer deposition (ALD) or CVD. The ALD method is desirable in view of good step coverage.
  • the organic first cover layer 120 can be formed by spin coating or the like.
  • the pattern of the first cover layer 120 can be formed in an arbitrary shape using a photoresist and lithography.
  • the third semiconductor crystal layer 108 is etched using the first cover layer 120 as a mask and a first etchant (first etching step).
  • first etching step an aqueous solution containing phosphoric acid and hydrogen peroxide can be exemplified as the first etching agent.
  • a pattern of the second cover layer 130 covering the third semiconductor crystal layer 108 patterned in the first etching step is formed.
  • the second cover layer 130 of this example covers the surface and side surfaces of the third semiconductor crystal layer 108.
  • An end portion of the second cover layer 130 covering the side surface of the third semiconductor crystal layer 108 is in contact with the second semiconductor crystal layer 106. That is, the entire surface of the third semiconductor crystal layer 108 is covered with the second cover layer 130 and the second semiconductor crystal layer 106.
  • the material and formation method of the second cover layer 130 are the same as those of the first cover layer 120.
  • the first cover layer 120 may or may not be removed before the formation of the second cover layer 130. When the first cover layer 120 is not removed, the entire surface of the third semiconductor crystal layer 108 is covered with the first cover layer 120, the second cover layer 130, and the second semiconductor crystal layer 106.
  • the second semiconductor crystal layer 106 is etched using the second cover layer 130 as a mask and a second etchant (second etching step).
  • second etching step a hydrochloric acid aqueous solution can be exemplified as the second etching agent.
  • the first semiconductor crystal layer 104 is removed by etching using the first etchant, and the second semiconductor crystal layer 106 and the third semiconductor crystal covered with the second cover layer 130 are removed.
  • the layer 108 is separated from the semiconductor crystal layer forming substrate 102.
  • the third semiconductor crystal layer 108 is separated from the second cover layer 130 and the second semiconductor crystal when the third semiconductor crystal layer 108 is separated from the semiconductor crystal layer forming substrate 102.
  • a material similar to that of the first semiconductor crystal layer 104 can be used as the third semiconductor crystal layer 108, and the etching agent (first film) is not limited to the material of the third semiconductor crystal layer 108 used as the active layer. Etching agent) can be selected. Accordingly, the degree of freedom in manufacturing the composite substrate is improved, and the manufacturing is facilitated.
  • the etching agent used for etching the third semiconductor crystal layer 108 may not be the first etching agent.
  • the second cover layer 130 is bonded to the transfer destination substrate 220 as shown in FIG. 7, and the third semiconductor crystal layer 108 is replaced with the semiconductor crystal layer forming substrate as shown in FIG. It may be separated from 102.
  • the separated third semiconductor crystal layer 108 including the second cover layer 130 and the second semiconductor crystal layer 106) is attached to the transfer destination substrate 220, the recovery becomes easy.
  • FIG. 3 are cross-sectional views illustrating other examples of the method of manufacturing a composite substrate using the semiconductor substrate 100 in the order of steps.
  • the pattern of the first cover layer 120 is formed on the semiconductor substrate 100, and the third semiconductor crystal layer 108 is etched using the first cover agent using the first cover layer 120 as a mask (first etching step). Is the same as in the second embodiment.
  • the second semiconductor crystal layer 106 is etched using the first cover layer 120 or the third semiconductor crystal layer 108 patterned in the first etching step as a mask and using a second etchant. (Second etching step).
  • a pattern of the third cover layer 140 covering the third semiconductor crystal layer 108 patterned in the first etching step and the second semiconductor crystal layer 106 patterned in the second etching step is formed.
  • the third cover layer 140 of this example covers the surface and side surfaces of the third semiconductor crystal layer 108 and the side surfaces of the second semiconductor crystal layer 106.
  • End portions of the third cover layer 140 covering the side surfaces of the second semiconductor crystal layer 106 and the third semiconductor crystal layer 108 are in contact with the first semiconductor crystal layer 104.
  • the material and formation method of the third cover layer 140 are the same as those of the first cover layer 120.
  • the first semiconductor crystal layer 104 is removed by etching using the first etchant, and the second semiconductor crystal layer 106 and the third semiconductor crystal layer covered with the third cover layer 140 are removed. 108 is separated from the semiconductor crystal layer forming substrate 102.
  • the transfer destination substrate 220 can be applied as in the second embodiment.
  • FIG. 12 is a cross-sectional view showing the semiconductor substrate 200.
  • the semiconductor substrate 200 of the fourth embodiment is the same as the semiconductor substrate 100 of the first embodiment except that the fourth semiconductor crystal layer 210 is provided. Therefore, the duplicate description is omitted.
  • the material of the fourth semiconductor crystal layer 210 is the same as that of the second semiconductor crystal layer 106. However, the fourth semiconductor crystal layer 210 forms a heterojunction with the third semiconductor crystal layer 108, and is used as an active layer of a semiconductor device.
  • the method for manufacturing the fourth semiconductor crystal layer 210 is the same as the method for manufacturing the second semiconductor crystal layer 106.
  • the semiconductor substrate 200 further includes a fourth semiconductor crystal layer 210.
  • the layer 210 is positioned in the order of the semiconductor crystal layer formation substrate 102, the first semiconductor crystal layer 104, the second semiconductor crystal layer 106, the third semiconductor crystal layer 108, and the fourth semiconductor crystal layer 210. Both the etching rate of the first semiconductor crystal layer 104 by the first etching agent and the etching rate of the third semiconductor crystal layer 108 by the first etching agent are higher than the etching rate of the fourth semiconductor crystal layer 210 by the first etching agent. large.
  • Both the etching rate of the first semiconductor crystal layer 104 by the second etching agent and the etching rate of the third semiconductor crystal layer 108 by the second etching agent are both the etching rate of the fourth semiconductor crystal layer 210 by the second etching agent. Smaller than. In this example, the etching rate of the second semiconductor crystal layer 106 and the etching rate of the fourth semiconductor crystal layer 210 are the same regardless of the etching agent.
  • the semiconductor crystal layer forming substrate 102 is made of InP
  • the first semiconductor crystal layer 104 and the third semiconductor crystal layer 108 are made of InGaAs or InAs
  • the second semiconductor crystal layer 106 and the fourth semiconductor crystal layer 210 are made of InP. It can be illustrated.
  • the semiconductor crystal layer forming substrate 102 is made of GaAs or Ge
  • the first semiconductor crystal layer 104 and the third semiconductor crystal layer 108 are made of SiGe
  • the second semiconductor crystal layer 106 and the fourth semiconductor crystal layer 210 are made of Ge. Things can be illustrated.
  • FIG. 5 are cross-sectional views showing an example of a method of manufacturing a composite substrate using the semiconductor substrate 200 in the order of steps.
  • a pattern of the first cover layer 120 is formed on the semiconductor substrate 200, and as shown in FIG. 14, the first cover layer 120 is used as a mask and a second etchant is used to form the fourth cover layer.
  • the semiconductor crystal layer 210 is etched (first etching step).
  • the third semiconductor crystal layer 108 is etched using the first cover layer 120 or the fourth semiconductor crystal layer 210 patterned in the first etching step as a mask and using the first etchant (first step). 2 etching step).
  • the etching agent used for etching the third semiconductor crystal layer 108 may not be the first etching agent.
  • the etchant used for etching the fourth semiconductor crystal layer 210 may not be the second etchant.
  • a pattern of a fourth cover layer 150 covering the fourth semiconductor crystal layer 210 patterned in the first etching step and the third semiconductor crystal layer 108 patterned in the second etching step is formed.
  • the second semiconductor crystal layer 106 is etched using the fourth cover layer 150 as a mask and a second etching agent (third etching step).
  • the first semiconductor crystal layer 104 is removed by etching using the first etching agent, and the second semiconductor crystal layer 106 and the third semiconductor crystal layer covered with the fourth cover layer 150. 108 and the fourth semiconductor crystal layer 210 are separated from the semiconductor crystal layer forming substrate 102.
  • the third semiconductor crystal layer 108 and the fourth semiconductor crystal layer 210 are made of different materials and the selection of the etching agent is largely limited, the third semiconductor crystal layer 108 and the fourth semiconductor crystal layer 210 are surrounded by the fourth cover layer 150 and the second semiconductor crystal layer 106, so that they are easily corroded by the third semiconductor crystal layer 108 and the fourth semiconductor crystal layer 210, particularly the first etching agent.
  • the third semiconductor crystal layer 108 is not exposed to the first etchant when the first semiconductor crystal layer 104 is etched.
  • the fourth semiconductor crystal layer 210 is surrounded by the fourth cover layer 150 and the third semiconductor crystal layer 108, the fourth semiconductor crystal layer 210 that is easily corroded by the second etchant becomes the second semiconductor crystal layer. There is no exposure to the second etchant during the etching of 106. Therefore, the same material as the first semiconductor crystal layer 104 can be used for the third semiconductor crystal layer 108 and is limited to the material of the third semiconductor crystal layer 108 that forms a heterojunction with the fourth semiconductor crystal layer 210.
  • the etching agent first etching agent
  • the transfer destination substrate 220 can be applied as in the second embodiment.
  • FIG. 19 to FIG. 21 are cross-sectional views showing another example of a method of manufacturing a composite substrate using the semiconductor substrate 200 in the order of steps.
  • a pattern of the first cover layer 120 is formed on the semiconductor substrate 200, the fourth cover crystal layer 210 is formed by using the first cover layer 120 as a mask, the fourth semiconductor crystal layer 210 by using the second etchant, and the third by using the first etchant.
  • the process is the same as in the fifth embodiment until the semiconductor crystal layer 108 is etched.
  • the second semiconductor crystal layer 106 is sequentially etched using a second etching agent (first etching step).
  • first etching step first etching step
  • a pattern of the fifth cover layer 160 covering the fourth semiconductor crystal layer 210, the third semiconductor crystal layer 108, and the second semiconductor crystal layer 106 patterned in the first etching step is formed.
  • the first semiconductor crystal layer 104 is removed by etching using the first etching agent, and the second semiconductor crystal layer 106 and the third semiconductor crystal layer covered with the fifth cover layer 160 are obtained.
  • 108 and the fourth semiconductor crystal layer 210 are separated from the semiconductor crystal layer forming substrate 102.
  • the transfer destination substrate 220 can be applied as in the second embodiment.
  • a plurality of sets of the crystal layer 108 and the fourth semiconductor crystal layer 210 may be repeatedly stacked on the semiconductor crystal layer forming substrate 102.
  • the method for manufacturing the composite substrate is applied to the uppermost set.
  • the second semiconductor crystal layer 106, the third semiconductor crystal layer 108, etc. are transferred to the transfer destination substrate 220, and then the second semiconductor crystal layer 106 and the third semiconductor crystal layer are similarly applied to the lower set. Transfer of 108 or the like can be performed. Thereby, the epitaxial growth process to the semiconductor crystal layer forming substrate 102 can be shortened.
  • each of the second cover layer 130, the third cover layer 140, the fourth cover layer 150, and the fifth cover layer 160 covers the third semiconductor crystal layer 108 and the like according to the mode.
  • the back surface and side surfaces of the semiconductor crystal layer forming substrate 102 may be covered.
  • the fourth cover layer 150 covers the back surface and side surfaces of the semiconductor crystal layer forming substrate 102 will be described.
  • 22 to 25 are cross-sectional views showing still another example of a method of manufacturing a composite substrate using the semiconductor substrate 200 in the order of steps.
  • the fourth semiconductor crystal layer 210 and the third semiconductor crystal layer 108 are patterned by dry etching, as shown in FIG. 22, the fourth semiconductor crystal layer 210 and the third semiconductor crystal layer 108 are covered and the semiconductor crystal layer forming substrate 102 is covered.
  • a cover layer 302 (corresponding to the fourth cover layer 150) is formed to cover the back and side surfaces of the cover.
  • the fourth semiconductor crystal layer 210 and the third semiconductor crystal layer 108 are divided into a plurality of divided bodies.
  • the cover layer 302 of this example is also formed on the exposed surface of the second semiconductor crystal layer 106.
  • an Al 2 O 3 layer (ALD-Al 2 O 3 layer) formed by using the ALD method can be exemplified.
  • Examples of the growth temperature of the ALD-Al 2 O 3 layer include 300 ° C., and examples of the source gas include TMA (trimethylaluminum) and water (H 2 O).
  • the thickness of the ALD-Al 2 O 3 layer can be set to 33 nm, for example.
  • the ALD-Al 2 O 3 layer can be post-annealed after formation.
  • the pattern of the cover layer 302 is formed so as to include the patterns of the fourth semiconductor crystal layer 210 and the third semiconductor crystal layer 108.
  • a portion of the cover layer 302 that does not cover the fourth semiconductor crystal layer 210 and the third semiconductor crystal layer 108 is etched to form a pattern of the cover layer 302.
  • the second semiconductor crystal layer 106 and the first semiconductor crystal layer 104 are etched using the cover layer 302 as a mask.
  • the first semiconductor crystal layer 104 is removed by etching (for example, wet etching) using the first etchant, and the cover is formed.
  • the third semiconductor crystal layer 108 and the fourth semiconductor crystal layer 210 covered with the layer 302 and the second semiconductor crystal layer 106 can be separated from the semiconductor crystal layer formation substrate 102.
  • the method of forming the cover layer 302 shown in FIGS. 22 to 25 can be applied to any of the above-described embodiments. 22 to 25, the back surface and the side surface of the semiconductor crystal layer forming substrate 102 are covered with the cover layer 302, and the semiconductor crystal layer forming substrate 102 is protected.
  • FIG. 7 are cross-sectional views showing still another example of a method for manufacturing a composite substrate using the semiconductor substrate 100 in the order of steps.
  • the back surface and side surface of the semiconductor crystal layer forming substrate 102 are covered with the cover layer 402, and the surface is covered with the first semiconductor crystal layer 104, so that the semiconductor crystal layer forming substrate 102 is selectively etched.
  • the second semiconductor crystal layer 106 made of a material with no ratio can be used as a sacrificial layer.
  • both the etching rate of the semiconductor crystal layer forming substrate 102 by the second etching agent and the etching rate of the second semiconductor crystal layer 106 by the second etching agent are caused by the second etching agent of the first semiconductor crystal layer 104.
  • the etching rate is higher than both the etching rate of the third semiconductor crystal layer 108 by the second etching agent.
  • the entire surface of the semiconductor substrate 100 is covered with a cover layer 402.
  • an Al 2 O 3 layer (ALD-Al 2 O 3 layer) formed by using an ALD method can be exemplified.
  • the growth temperature of the ALD-Al 2 O 3 layer include 300 ° C.
  • examples of the source gas include TMA (trimethylaluminum) and water (H 2 O).
  • the thickness of the ALD-Al 2 O 3 layer can be set to 33 nm, for example.
  • the ALD-Al 2 O 3 layer can be post-annealed after formation.
  • the cover layer 402 is patterned on the third semiconductor crystal layer 108, and as shown in FIG. 28, the third semiconductor crystal layer 108 is etched using the patterned cover layer 402 as a mask.
  • the second semiconductor crystal layer 106 may be etched by, for example, a dry etching method.
  • the second semiconductor crystal layer 106 is removed by etching (for example, wet etching) using a second etching agent, and the first semiconductor crystal layer 106 is removed. 3
  • the semiconductor crystal layer 108 can be separated from the semiconductor crystal layer forming substrate 102. Even if the semiconductor crystal layer forming substrate 102 is etched by the second etching agent, the semiconductor crystal layer forming substrate 102 is protected by the cover layer 402 and the first semiconductor crystal layer 104. It is not exposed and is protected from etching.
  • Example of Embodiment 7 A 100 nm In 0.53 Ga 0.47 As layer (first semiconductor crystal layer 104 functioning as a cover layer) and a 100 nm InP layer (functioning as a sacrificial layer) on a 2-inch InP substrate which is a semiconductor crystal layer forming substrate 102 A second semiconductor crystal layer 106) and a 200 nm In 0.53 Ga 0.47 As layer (third semiconductor crystal layer 108 functioning as an active layer) are sequentially formed using an epitaxial crystal growth method by a low-pressure MOCVD method, A multilayer substrate was produced. Thereafter, the multilayer substrate was introduced into an ALD apparatus and coated with Al 2 O 3 (cover layer 402) of about 33 nm by the ALD method.
  • Al 2 O 3 cover layer 402
  • the deposition conditions for ALD-Al 2 O 3 were 300 ° C., 300 cycles, TMA (trimethylaluminum) as the aluminum source, and H 2 O as the oxidizing agent.
  • TMA trimethylaluminum
  • H 2 O the oxidizing agent.
  • uniform Al 2 O 3 could be deposited on the front surface, back surface, and side surfaces of the multilayer substrate.
  • a post-annealing treatment in nitrogen was performed at 600 ° C. for 90 seconds.
  • the coating effect of the Al 2 O 3 layer was separately confirmed with an InP substrate (a substrate on which no semiconductor crystal layer was epitaxially grown). That is, after coating the InP substrate with Al 2 O 3 under the same conditions as described above, the InP substrate was immersed in hydrochloric acid, but etching did not proceed even after 5 hours or more, and the state before immersion was maintained.
  • a positive resist film having a line & space pattern (LS pattern) with a line width of 300 ⁇ m / pitch of 200 ⁇ m is formed on a multilayer substrate, and dry etching using CHF 3 gas is performed using the resist film as a mask.
  • CHF 3 gas was used to etch the ALD-Al 2 O 3 layer.
  • the resist was removed by washing with acetone and ashing, and the etched level difference was measured with a contact-type level gauge to obtain a measurement value of about 40 nm. It is slightly larger than the design value 33nm of the Al 2 O 3 layer, but is a part of In 0.53 Ga 0.47 As layer of the underlying the Al 2 O 3 layer has been etched.
  • the In 0.53 Ga 0.47 As layer was etched using phosphoric acid: hydrogen peroxide aqueous solution (3: 1: 50). Since this etchant hardly dissolves InP, the etching stopped when it reached the InP layer (sacrificial layer, second semiconductor crystal layer 106). By the etching, the Al 2 O 3 / In 0.53 Ga 0.47 As layer (active layer, third semiconductor crystal layer 108) was divided into a plurality of divided bodies. Next, a process of laminating the Al 2 O 3 layer on the processed multilayer film substrate surface and the 4-inch Si substrate was performed.
  • the surface of the Al 2 O 3 layer and the surface of the Si substrate as the transfer destination substrate were irradiated with an argon ion beam to activate the surface. Thereafter, the surface of the Al 2 O 3 layer and the surface of the Si substrate faced each other, and the processed multilayer film substrate and the Si substrate were bonded together. Crimping was performed at room temperature.
  • an etching solution is introduced into a cavity formed by a groove between adjacent divided bodies of the Al 2 O 3 / In 0.53 Ga 0.47 As layer, and an InP layer (second semiconductor crystal layer 106) that is a sacrificial layer is formed.
  • the multilayer substrate and the Si substrate were separated while being removed by etching and leaving the Al 2 O 3 / In 0.53 Ga 0.47 As layer on the Si substrate.
  • Etching of the InP layer is performed by immersing the side surface of the bonded substrate in an etching solution (10% hydrogen chloride aqueous solution) having an HCl concentration of 10% by mass at 23 ° C., supplying the etching solution into the cavity by capillary action, and leaving it as it is. It was executed by doing.
  • the In 0.53 Ga 0.47 As layer hardly dissolves in the HCl etchant. Moreover, since the InP substrate was protected by the Al 2 O 3 layer and the In 0.53 Ga 0.47 As layer (cover layer), it was protected without being exposed to the HCl etchant. As described above, a semiconductor crystal layer forming substrate having an In 0.53 Ga 0.47 As layer having a thickness of 200 nm and a 300/200 ⁇ mL S pattern on a 4-inch Si substrate was obtained.
  • a second element when a second element is “on” a first element such as a layer or a substrate, the second element is disposed directly on the first element.
  • a case where the second element is indirectly disposed on the first element by interposing other elements between the second element and the first element can also be included.
  • the case where the second element is formed “on” the first element can include the case where the second element is formed directly or indirectly on the first element, as described above.
  • phrases indicating directions such as “up” and “down” indicate relative directions in the semiconductor substrate, the composite substrate, and the device, and do not indicate an absolute direction with respect to an external reference surface such as the ground. Also good.
  • DESCRIPTION OF SYMBOLS 100 ... Semiconductor substrate, 102 ... Semiconductor crystal layer formation substrate, 104 ... 1st semiconductor crystal layer, 106 ... 2nd semiconductor crystal layer, 108 ... 3rd semiconductor crystal layer, 120 ... 1st cover layer, 130 ... 2nd cover layer 140 ... third cover layer, 150 ... fourth cover layer, 160 ... fifth cover layer, 200 ... semiconductor substrate, 210 ... fourth semiconductor crystal layer, 220 ... transfer destination substrate, 302 ... cover layer, 304 ... transfer destination Substrate, 402 ... cover layer, 404 ... transfer destination substrate

Abstract

　半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層をこの順に有し、第１半導体結晶層の第１エッチング剤によるエッチング速度および第３半導体結晶層の第１エッチング剤によるエッチング速度の何れもが、第２半導体結晶層の第１エッチング剤によるエッチング速度よりも大きく、第１半導体結晶層の第２エッチング剤によるエッチング速度および第３半導体結晶層の第２エッチング剤によるエッチング速度の何れもが、第２半導体結晶層の第２エッチング剤によるエッチング速度よりも小さい半導体基板を提供する。

Description

半導体基板、半導体基板の製造方法及び複合基板の製造方法
　本発明は、半導体基板、半導体基板の製造方法及び複合基板の製造方法に関する。
　ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ等のＩＩＩ－Ｖ族化合物半導体は、高い電子移動度を有する。また、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ－Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（本明細書においては単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）を実現することができる。非特許文献１には、ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴと、ＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴとが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
　単一基板（たとえばシリコン基板）上に、ＩＩＩ－Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、半導体結晶層成長基板に形成した半導体結晶層を転写先基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、シリコン基板に転写する技術が開示されている。
　[非特許文献１]　S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
　[非特許文献２]　Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
　ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（本明細書においては単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ－Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層とを単一基板上に形成する技術が必要になる。また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴをＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上に、ｎＭＩＳＦＥＴあるいはｐＭＩＳＦＥＴ用の半導体結晶層を形成することが好ましい。非特許文献２の技術を用いることで、ＩＩＩ－Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層を単一基板上に形成することができ、これら半導体結晶層を、製造に有利なシリコン基板上に形成することができる。
　しかし、非特許文献２の技術では、犠牲層をエッチングし除去することにより、半導体結晶層を半導体結晶層形成基板から分離する。よって、半導体結晶層の分離に際し、半導体結晶層に対する犠牲層のエッチング選択比が大きいエッチング剤、つまり、半導体結晶層は実質的にエッチングされない一方、犠牲層のエッチング速度は大きいエッチング剤を用いる必要がある。犠牲層は、その上に半導体結晶層がエピタキシャル成長法により形成可能であることが前提であるから、半導体結晶層をエピタキシャル成長可能とする要件と、エッチング選択比が十分である要件の両方を満たす必要があり、半導体結晶層の材料によっては、犠牲層およびエッチング剤の選択が困難になる場合がある。特に、半導体結晶層がＩＩＩ－Ｖ族化合物半導体である場合、ヘテロ接合を用いて電子デバイスを作成することが多く、半導体結晶層が複数層の積層となる場合が多い。このような場合であっても、積層を構成する複数の半導体結晶層の全てに対し犠牲層のエッチング選択比は要求されるので、エッチング剤の選択がより難しくなる傾向にあり、適切なエッチング剤が存在しない場合もある。
　本発明の目的は、犠牲層を用いて半導体結晶層を基板から分離する場合に、半導体結晶層の材料または構造によらず、適切な犠牲層とエッチング剤との組み合わせが選択可能な技術を提供することにある。
　上記課題を解決するために、本発明の第１の態様においては、半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層を有し、半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層が、半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層、の順に位置し、第１半導体結晶層の第１エッチング剤によるエッチング速度および第３半導体結晶層の第１エッチング剤によるエッチング速度の何れもが、第２半導体結晶層の第１エッチング剤によるエッチング速度よりも大きく、第１半導体結晶層の第２エッチング剤によるエッチング速度および第３半導体結晶層の第２エッチング剤によるエッチング速度の何れもが、第２半導体結晶層の第２エッチング剤によるエッチング速度よりも小さい半導体基板を提供する。
　第４半導体結晶層をさらに有してもよく、この場合、半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層および第４半導体結晶層が、半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層、第４半導体結晶層の順に位置し、第１半導体結晶層の第１エッチング剤によるエッチング速度および第３半導体結晶層の第１エッチング剤によるエッチング速度の何れもが、第４半導体結晶層の第１エッチング剤によるエッチング速度よりも大きく、第１半導体結晶層の第２エッチング剤によるエッチング速度および第３半導体結晶層の第２エッチング剤によるエッチング速度の何れもが、第４半導体結晶層の第２エッチング剤によるエッチング速度よりも小さくてもよい。半導体結晶層形成基板の第１エッチング剤によるエッチング速度が、第２半導体結晶層の第１エッチング剤によるエッチング速度と同等であってもよく、半導体結晶層形成基板の第２エッチング剤によるエッチング速度が、第２半導体結晶層の第２エッチング剤によるエッチング速度と同等であってもよい。
　半導体結晶層形成基板がＩｎＰからなる場合、第１半導体結晶層および第３半導体結晶層がＩｎＧａＡｓまたはＩｎＡｓからなり、第２半導体結晶層がＩｎＰからなるものであってもよい。この場合、半導体基板が第４半導体結晶層をさらに有する場合には、第４半導体結晶層はＩｎＰからなるものであってもよい。第３半導体結晶層が半導体積層構造であってもよく、この場合、半導体積層構造が、ＩｎＰに格子整合または擬格子整合する複数の半導体層からなるものであることが好ましい。
　半導体結晶層形成基板がＧａＡｓまたはＧｅからなる場合、第１半導体結晶層および第３半導体結晶層がＳｉＧｅからなり、第２半導体結晶層がＧｅからなるものであってもよい。この場合、半導体基板が第４半導体結晶層をさらに有する場合には、第４半導体結晶層はＧｅからなるものであってもよい。
　本発明の第２の態様においては、半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層を、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層の順に、エピタキシャル成長法により形成するステップを有し、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層が、第１半導体結晶層の第１エッチング剤によるエッチング速度および第３半導体結晶層の第１エッチング剤によるエッチング速度の何れもが、第２半導体結晶層の第１エッチング剤によるエッチング速度よりも大きく、第１半導体結晶層の第２エッチング剤によるエッチング速度および第３半導体結晶層の第２エッチング剤によるエッチング速度の何れもが、第２半導体結晶層の第２エッチング剤によるエッチング速度よりも小さいものである半導体基板の製造方法を提供する。
　本発明の第３の態様においては、半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層および第４半導体結晶層を、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層、第４半導体結晶層の順に、エピタキシャル成長法により形成するステップを有し、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層および第４半導体結晶層が、第１半導体結晶層の第１エッチング剤によるエッチング速度および第３半導体結晶層の第１エッチング剤によるエッチング速度の何れもが、第２半導体結晶層の第１エッチング剤によるエッチング速度および第４半導体結晶層の第１エッチング剤によるエッチング速度の何れよりも大きく、第１半導体結晶層の第２エッチング剤によるエッチング速度および第３半導体結晶層の第２エッチング剤によるエッチング速度の何れもが、第２半導体結晶層の第２エッチング剤によるエッチング速度および第４半導体結晶層の第２エッチング剤によるエッチング速度の何れよりも小さいものである半導体基板の製造方法を提供する。
　本発明の第４の態様においては、上記した半導体基板の上に第１カバー層のパターンを形成するステップと、第１カバー層をマスクとし、第３半導体結晶層をエッチングする第１エッチングステップと、第１エッチングステップでパターニングされた第３半導体結晶層を覆う第２カバー層のパターンを形成するステップと、第２カバー層をマスクとし、第２エッチング剤を用いて、第２半導体結晶層をエッチングする第２エッチングステップと、第１半導体結晶層を、第１エッチング剤を用いたエッチングにより除去し、第２カバー層で覆われた第２半導体結晶層および第３半導体結晶層を半導体結晶層形成基板から分離するステップとを有する複合基板の製造方法を提供する。第１エッチングステップにおいて、第１エッチング剤を用いて第３半導体結晶層をエッチングしてよい。
　本発明の第５の態様においては、上記した半導体基板の上に第１カバー層のパターンを形成するステップと、第１カバー層をマスクとし、第３半導体結晶層をエッチングする第１エッチングステップと、第１カバー層または第１エッチングステップでパターニングされた第３半導体結晶層をマスクとし、第２エッチング剤を用いて、第２半導体結晶層をエッチングする第２エッチングステップと、第１エッチングステップでパターニングされた第３半導体結晶層および第２エッチングステップでパターニングされた第２半導体結晶層を覆う第３カバー層のパターンを形成するステップと、第１半導体結晶層を、第１エッチング剤を用いたエッチングにより除去し、第３カバー層で覆われた第２半導体結晶層および第３半導体結晶層を半導体結晶層形成基板から分離するステップとを有する複合基板の製造方法を提供する。第１エッチングステップにおいて、第１エッチング剤を用いて第３半導体結晶層をエッチングしてよい。
　本発明の第６の態様においては、上記した、第４半導体結晶層を有する半導体基板の上に第１カバー層のパターンを形成するステップと、第１カバー層をマスクとし、第４半導体結晶層をエッチングする第１エッチングステップと、第１カバー層または第１エッチングステップでパターニングされた第４半導体結晶層をマスクとし、第３半導体結晶層をエッチングする第２エッチングステップと、第１エッチングステップでパターニングされた第４半導体結晶層および第２エッチングステップでパターニングされた第３半導体結晶層を覆う第４カバー層のパターンを形成するステップと、第４カバー層をマスクとし、第２エッチング剤を用いて、第２半導体結晶層をエッチングする第３エッチングステップと、第１半導体結晶層を、第１エッチング剤を用いたエッチングにより除去し、第４カバー層で覆われた第２半導体結晶層、第３半導体結晶層および第４半導体結晶層を半導体結晶層形成基板から分離するステップとを有する複合基板の製造方法を提供する。第１エッチングステップにおいて、第２エッチング剤を用いて第４半導体結晶層をエッチングし、第２エッチングステップにおいて、第１エッチング剤を用いて第３半導体結晶層をエッチングしてよい。
　本発明の第７の態様においては、上記した、第４半導体結晶層を有する半導体基板の上に第１カバー層のパターンを形成するステップと、第１カバー層をマスクとし、第４半導体結晶層および第３半導体結晶層をエッチングし、更に第２エッチング剤を用いて第２半導体結晶層をエッチングする第１エッチングステップと、第１エッチングステップでパターニングされた第４半導体結晶層、第３半導体結晶層および第２半導体結晶層を覆う第５カバー層のパターンを形成するステップと、第１半導体結晶層を、第１エッチング剤を用いたエッチングにより除去し、第５カバー層で覆われた第２半導体結晶層、第３半導体結晶層および第４半導体結晶層を半導体結晶層形成基板から分離するステップとを有する複合基板の製造方法を提供する。
　上記した第４の態様から第７の態様の夫々において、第２カバー層、第３カバー層、第４カバー層および第５カバー層の夫々は、夫々の態様に応じて第３半導体結晶層等を覆うとともに、半導体結晶層形成基板の裏面および側面を覆うものであってもよい。
　上記した第４の態様から第７の態様において、分離するステップの前に、半導体基板の第３半導体結晶層が形成された側の表面と、転写先基板の表面とを向い合せ、半導体基板と転写先基板とを貼り合せるステップをさらに有してもよく、この場合、分離するステップにおいて、第２半導体結晶層および第３半導体結晶層を含む半導体結晶層を転写先基板に残した状態で、半導体基板と転写先基板とを分離することができる。
　本発明の第８の態様においては、上記した半導体基板の全面を覆う第６カバー層を形成するステップと、第３半導体結晶層の上の第６カバー層の一部をパターニングして除去するステップと、第３半導体結晶層の上の第６カバー層をマスクとし、第３半導体結晶層をエッチングするステップと、第２半導体結晶層を、第２エッチング剤を用いたエッチングにより除去し、第６カバー層および第１半導体結晶層で覆われた半導体結晶層形成基板から第３半導体結晶層を分離するステップと、を有する複合基板の製造方法を提供する。
　第３半導体結晶層をエッチングするステップの後、分離するステップの前に、第３半導体結晶層の表面と転写先基板の表面とを向い合せ、半導体基板と転写先基板とを貼り合せるステップをさらに有してもよく、この場合、分離するステップにおいて、第３半導体結晶層を転写先基板に残した状態で、半導体基板と転写先基板とを分離することができる。第３半導体結晶層をエッチングするステップの後、貼り合せるステップの前に、第６カバー層をマスクとし、第２エッチング剤を用いて第２半導体結晶層をエッチングするステップをさらに有してもよい。
　本発明の第９の態様においては、半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層を有し、半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層が、半導体結晶層形成基板、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層、の順に位置し、半導体結晶層形成基板の第２エッチング剤によるエッチング速度および第２半導体結晶層の第２エッチング剤によるエッチング速度の何れもが、第１半導体結晶層の第２エッチング剤によるエッチング速度および第３半導体結晶層の第２エッチング剤によるエッチング速度の何れよりも大きい半導体基板を用いて複合基板を製造する製造方法であって、半導体基板の全面を覆う第６カバー層を形成するステップと、第３半導体結晶層の上の第６カバー層の一部をパターニングして除去するステップと、第３半導体結晶層の上の第６カバー層をマスクとし、第３半導体結晶層をエッチングするステップと、第２半導体結晶層を、第２エッチング剤を用いたエッチングにより除去し、第６カバー層および第１半導体結晶層で覆われた半導体結晶層形成基板から第３半導体結晶層を分離するステップと、を有する複合基板の製造方法を提供する。
半導体基板１００を示した断面図である。 半導体基板１００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法の一例における変更例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法の一例における変更例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法の他の例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法の他の例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法の他の例を工程順に示した断面図である。 半導体基板２００を示した断面図である。 半導体基板２００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法の一例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法の他の例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法の他の例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法の他の例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。 半導体基板２００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。 半導体基板１００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。
（実施形態１）
　図１は、半導体基板１００を示した断面図である。半導体基板１００は、半導体結晶層形成基板１０２の上に、第１半導体結晶層１０４、第２半導体結晶層１０６および第３半導体結晶層１０８を有する。半導体結晶層形成基板１０２、第１半導体結晶層１０４、第２半導体結晶層１０６および第３半導体結晶層１０８は、半導体結晶層形成基板１０２、第１半導体結晶層１０４、第２半導体結晶層１０６、第３半導体結晶層１０８、の順に位置する。第１半導体結晶層１０４は犠牲層として機能する層であり、第２半導体結晶層１０６はエッチングストッパとして機能する層であり、第３半導体結晶層１０８は転写され、半導体デバイスの活性層等に利用される層である。
　半導体結晶層形成基板１０２は、高品位な第３半導体結晶層１０８を形成するための基板である。好ましい半導体結晶層形成基板１０２の材料は、第３半導体結晶層１０８の材料、形成方法等に依存する。一般に、半導体結晶層形成基板１０２は、形成しようとする第３半導体結晶層１０８と格子整合または擬格子整合する材料からなることが望ましい。たとえば、第３半導体結晶層１０８としてＩｎＰ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＩｎＰ単結晶基板が好ましく、ＧａＡｓ基板、Ｓｉ基板等を選択することができる。たとえば、第３半導体結晶層１０８としてＧａＡｓ層またはＧｅ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、または、ＳｉＣの単結晶基板が選択可能である。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板またはＩｎＰ単結晶基板である場合、第３半導体結晶層１０８が形成される面方位として（１００）面または（１１１）面が挙げられる。
　第１半導体結晶層１０４は、半導体結晶層形成基板１０２と、第２半導体結晶層１０６および第３半導体結晶層１０８とを分離するための犠牲層である。第１半導体結晶層１０４がエッチングにより除去されることで、半導体結晶層形成基板１０２と、第２半導体結晶層１０６および第３半導体結晶層１０８とが分離する。半導体結晶層形成基板１０２としてＩｎＰ単結晶基板が、第２半導体結晶層１０６としてＩｎＰ層が選択される場合、第１半導体結晶層１０４はＩｎＧａＡｓ層またはＩｎＡｓ層が選択でき、ＩｎＡｓ層またはＩｎｘＧａ１－ｘＡｓ層（１＞ｘ＞０．５３）が好ましい。半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板またはＧｅ単結晶基板が選択され、第２半導体結晶層１０６としてＧｅ層が選択される場合、第１半導体結晶層１０４はＳｉＧｅ層が好ましい。半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板が、第２半導体結晶層１０６としてＧａＡｓ層が選択される場合、第１半導体結晶層１０４はＡｌＡｓ層が好ましく、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層が選択できる。第１半導体結晶層１０４の厚さが大きくなると、第３半導体結晶層１０８の結晶性が低下する傾向にあるから、第１半導体結晶層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。第１半導体結晶層１０４の厚さは、０．１ｎｍ～１０μｍの範囲で選択できる。
　第２半導体結晶層１０６は、犠牲層である第１半導体結晶層１０４をエッチングする際のエッチングストッパ層である。第２半導体結晶層１０６は、第１半導体結晶層１０４に対するエッチング選択比が確保されていればよい。第２半導体結晶層１０６の具体例は、上記で例示したとおり、ＩｎＰ層、Ｇｅ層、または、ＧａＡｓ層である。第２半導体結晶層１０６の厚さが大きくなると、第３半導体結晶層１０８の結晶性が低下する傾向にあるから、第２半導体結晶層１０６の厚さは、エッチングストッパ層としての機能が確保できる限り薄いことが好ましい。本例においてエッチングストッパ層の機能とは、第１半導体結晶層１０４をエッチングする場合に、第３半導体結晶層１０８を保護する機能である。第２半導体結晶層１０６の厚さは、０．１ｎｍ～１０μｍの範囲で選択できる。
　第３半導体結晶層１０８は、第１半導体結晶層１０４がエッチングされることで半導体結晶層形成基板１０２から分離され、転写先基板等に転写される転写対象層である。第３半導体結晶層１０８は、半導体デバイスの活性層等に利用される。第３半導体結晶層１０８が半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、第３半導体結晶層１０８の結晶性が高品位に実現される。更に、第３半導体結晶層１０８が転写先基板に転写されることで、転写先基板との格子整合等を考慮すること無く、第３半導体結晶層１０８を任意の転写先基板上に形成することが可能になる。
　第３半導体結晶層１０８として、ＩＩＩ－Ｖ族化合物半導体からなる結晶層、ＩＶ族半導体からなる結晶層もしくはＩＩ－ＶＩ族化合物半導体からなる結晶層が挙げられる。ＩＩＩ－Ｖ族化合物半導体として、ＡｌｕＧａｖＩｎ１－ｕ―ｖＮｍＰｎＡｓｑＳｂ１－ｍ－ｎ－ｑ（０≦ｕ≦１、０≦ｖ≦１、０≦ｍ≦１、０≦ｎ≦１、０≦ｑ≦１）、例えば、ＧａＡｓ、ＩｎｙＧａ１－ｙＡｓ（０＜ｙ＜１）、ＩｎＰまたはＧａＳｂが挙げられる。ＩＶ族半導体として、ＧｅまたはＧｅｘＳｉ１－ｘ（０＜ｘ＜１）が挙げられる。ＩＩ－ＶＩ族化合物半導体として、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅまたはＣｄＴｅ等が挙げられる。ＩＶ族半導体がＧｅｘＳｉ１－ｘである場合、ＧｅｘＳｉ１－ｘのＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅに近い半導体特性を得ることができる。第３半導体結晶層１０８として、上記の結晶層または積層体を用いることにより、第３半導体結晶層１０８を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。
　第３半導体結晶層１０８は、以上に例示したものに限られず、例示した以外の半導体層も適用可能である。また、第３半導体結晶層１０８は複数種類の半導体層を積層した半導体積層体であってもよい。本発明で得られる半導体積層体の構造として、例えば、ＡｌＧａＡｓバッファ層、ｎ型ＡｌＧａＡｓ電子供給層、ＩｎｘＧａ１－ｘＡｓ（０＜ｘ≦０．４）チャネル層、ｎ型ＡｌＧａＡｓ電子供給層およびｎ型ＡｌＧａＡｓコンタクト層を有するＨＥＭＴ（High Electron Mobility Transistor）構造が挙げられる。また、本発明で得られる半導体積層体の構造として、ｐ型ＧａＡｓベース層、ｎ型ＧａＡｓコンタクト層およびｎ型ＩｎＧａＰエミッタ層を有するＨＢＴ（Heterojunction Bipolar Transistor）構造が挙げられる。また、本発明で得られる半導体積層体の構造として、ＭＥＳＦＥＴ（Metal-Semiconductor Field Effect Transistor）構造、ＶＣＳＥＬ（Vertical Cavity Surface Emitting LASER）構造、赤色ＬＥＤ（Light Emitting Diode）構造、半導体レーザー構造、フォトダイオード構造、太陽電池構造が挙げられる。ただし、ここで挙げたものは一例であり、本発明はＩＩＩ－Ｖ族半導体ヘテロ接合を用いたデバイス構造全般に適用が可能である。
　第３半導体結晶層１０８の厚さは、０．１ｎｍ～５００μｍの範囲で適宜選択することができる。第３半導体結晶層１０８の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。第３半導体結晶層１０８を１μｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。
　第１半導体結晶層１０４を犠牲層として機能させ、第２半導体結晶層１０６をエッチングストッパ層として機能させ、第３半導体結晶層１０８を半導体結晶層形成基板１０２から分離するには、半導体結晶層形成基板１０２、第１半導体結晶層１０４、第２半導体結晶層１０６および第３半導体結晶層１０８のそれぞれにおけるエッチング速度の関係は、以下の条件を満たすことを要する。すなわち、第１半導体結晶層１０４の第１エッチング剤によるエッチング速度および第３半導体結晶層１０８の第１エッチング剤によるエッチング速度の何れもが、第２半導体結晶層１０６の第１エッチング剤によるエッチング速度よりも大きい。また、第１半導体結晶層１０４の第２エッチング剤によるエッチング速度および第３半導体結晶層１０８の第２エッチング剤によるエッチング速度の何れもが、第２半導体結晶層１０６の第２エッチング剤によるエッチング速度よりも小さい。これらのようなエッチング速度の関係を有することにより、後に説明する複合基板の製造方法において、第１半導体結晶層１０４を犠牲層として機能させ、第２半導体結晶層１０６をエッチングストッパ層として機能させ、第３半導体結晶層１０８を半導体結晶層形成基板１０２から分離することができる。
　なお、半導体結晶層形成基板１０２の第１エッチング剤によるエッチング速度が、第２半導体結晶層１０６の第１エッチング剤によるエッチング速度と同等であってもよい。また、半導体結晶層形成基板１０２の第２エッチング剤によるエッチング速度が、第２半導体結晶層１０６の第２エッチング剤によるエッチング速度と同等であってもよい。「エッチング剤」には、「エッチング液」と「エッチングガス」の両方を含む。つまり、本明細書におけるエッチングは、ウェットエッチングとドライエッチングの両方を含む。
　また、半導体結晶層形成基板１０２がＩｎＰからなり、第１半導体結晶層１０４および第３半導体結晶層１０８がＩｎＧａＡｓまたはＩｎＡｓからなり、第２半導体結晶層１０６がＩｎＰからなってもよい。第１半導体結晶層１０４および第３半導体結晶層１０８に用いるＩｎＧａＡｓまたはＩｎＡｓは、ＩｎＰに格子整合する。ＩｎＧａＡｓを用いる場合、ＩｎｘＧａ１－ｘＡｓ（１＞ｘ＞０．５３）であることが好ましい。半導体結晶層形成基板１０２がＧａＡｓまたはＧｅからなり、第１半導体結晶層１０４および第３半導体結晶層１０８がＳｉＧｅからなり、第２半導体結晶層１０６がＧｅからなるものであってもよい。
　半導体結晶層形成基板１０２がＩｎＰ単結晶基板である場合、第３半導体結晶層１０８は半導体積層構造であってもよい。この場合、半導体積層構造が、ＩｎＰに格子整合または擬格子整合する、複数の半導体層からなるものであることが好ましい。半導体積層構造は、量子井戸を構成してもよい。また、半導体積層構造は、第３半導体結晶層１０８の厚さ方向で格子定数が徐々に大きくまたは小さくなるよう設計された歪超格子構造であってもよい。この場合、第３半導体結晶層１０８の上に結晶層を形成する場合であっても、当該結晶層をＩｎＰに格子整合または擬格子整合させる必要はない。
　第１半導体結晶層１０４、第２半導体結晶層１０６および第３半導体結晶層１０８は、半導体結晶層形成基板１０２上に、順次、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法により形成する。エピタキシャル成長法には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。第１半導体結晶層１０４、第２半導体結晶層１０６または第３半導体結晶層１０８としてＩＩＩ－Ｖ族化合物半導体結晶層をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。第１半導体結晶層１０４、第２半導体結晶層１０６または第３半導体結晶層１０８としてＩＶ族半導体結晶層をＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００～８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで第１半導体結晶層１０４、第２半導体結晶層１０６または第３半導体結晶層１０８の厚さを制御することができる。
（実施形態２）
　図２から図６は、半導体基板１００を用いた複合基板の製造方法の一例を工程順に示した断面図である。本実施形態２の複合基板の製造方法は、実施形態１で説明した半導体基板１００を用いる。
　図２に示すように、半導体基板１００の上に第１カバー層１２０のパターンを形成する。第１カバー層１２０の下方にある第３半導体結晶層１０８が後述する転写先基板に転写されることになる。第１カバー層１２０は、無機物または有機物の何れでもよい。無機物として、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＮ、ＺｒＯ２を例示することができる。有機物として、フォトレジスト、ワックス（Apiezon-W等）、シリコーンゴム（ＰＤＭＳ等）を例示することができる。無機物の第１カバー層１２０は、原子層堆積法（ＡＬＤ）またはＣＶＤ法により形成することができる。ステップカバレッジの良さを考慮すればＡＬＤ法が望ましい。有機物の第１カバー層１２０は、スピンコート等により形成することができる。第１カバー層１２０のパターンは、フォトレジストとリソグラフィを用いて任意の形状で形成することができる。
　次に、図３に示すように、第１カバー層１２０をマスクとし、第１エッチング剤を用いて、第３半導体結晶層１０８をエッチングする（第１エッチングステップ）。第３半導体結晶層１０８がＩｎ０．５３Ｇａ０．４７Ａｓである場合、第１エッチング剤として、リン酸および過酸化水素を有する水溶液を例示することができる。
　次に、図４に示すように、第１エッチングステップでパターニングされた第３半導体結晶層１０８を覆う第２カバー層１３０のパターンを形成する。本例の第２カバー層１３０は、第３半導体結晶層１０８の表面および側面を覆う。第３半導体結晶層１０８の側面を覆う第２カバー層１３０の端部は、第２半導体結晶層１０６に接する。つまり、第３半導体結晶層１０８の全面は、第２カバー層１３０および第２半導体結晶層１０６により覆われる。第２カバー層１３０の材料および形成方法は、第１カバー層１２０と同様である。第２カバー層１３０の形成前に第１カバー層１２０を除去しても除去しなくてもよい。第１カバー層１２０を除去しない場合、第３半導体結晶層１０８の全面は、第１カバー層１２０、第２カバー層１３０および第２半導体結晶層１０６により覆われる。
　次に、図５に示すように、第２カバー層１３０をマスクとし、第２エッチング剤を用いて、第２半導体結晶層１０６をエッチングする（第２エッチングステップ）。第２半導体結晶層１０６がＩｎＰである場合、第２エッチング剤として、塩酸水溶液を例示することができる。
　最後に、図６に示すように、第１半導体結晶層１０４を、第１エッチング剤を用いたエッチングにより除去し、第２カバー層１３０で覆われた第２半導体結晶層１０６および第３半導体結晶層１０８を半導体結晶層形成基板１０２から分離する。
　本実施形態２の複合基板の製造方法では、第３半導体結晶層１０８の半導体結晶層形成基板１０２からの分離の際に、第３半導体結晶層１０８が、第２カバー層１３０および第２半導体結晶層１０６により囲まれ、第１エッチング剤に暴露されることがない。よって、第３半導体結晶層１０８として第１半導体結晶層１０４と同様な材料を用いることができ、活性層として利用される第３半導体結晶層１０８の材料に制限されることなくエッチング剤（第１エッチング剤）を選択することができる。よって、複合基板の製造の自由度が向上し、製造が容易になる。なお、第３半導体結晶層１０８のエッチングに用いるエッチング剤は、第１エッチング剤でなくともよい。
　なお、図５に示す段階の後、図７に示すように、転写先基板２２０に第２カバー層１３０を貼り合わせ、図８に示すように、第３半導体結晶層１０８を半導体結晶層形成基板１０２から分離してもよい。この場合、分離された第３半導体結晶層１０８（第２カバー層１３０および第２半導体結晶層１０６を含む）が転写先基板２２０に付着されるので、回収が容易になる。
（実施形態３）
　図９から図１１は、半導体基板１００を用いた複合基板の製造方法の他の例を工程順に示した断面図である。半導体基板１００の上に第１カバー層１２０のパターンを形成し、第１カバー層１２０をマスクとして、第１エッチング剤を用いて、第３半導体結晶層１０８をエッチングする（第１エッチングステップ）までは、実施形態２と同様である。
　次に、図９に示すように、第１カバー層１２０または第１エッチングステップでパターニングされた第３半導体結晶層１０８をマスクとし、第２エッチング剤を用いて、第２半導体結晶層１０６をエッチングする（第２エッチングステップ）。次に、図１０に示すように、第１エッチングステップでパターニングされた第３半導体結晶層１０８および第２エッチングステップでパターニングされた第２半導体結晶層１０６を覆う第３カバー層１４０のパターンを形成する。本例の第３カバー層１４０は、第３半導体結晶層１０８の表面および側面と、第２半導体結晶層１０６の側面を覆う。第２半導体結晶層１０６および第３半導体結晶層１０８の側面を覆う第３カバー層１４０の端部は、第１半導体結晶層１０４に接する。第３カバー層１４０の材料および形成方法は、第１カバー層１２０と同様である。さらに、図１１に示すように、第１半導体結晶層１０４を、第１エッチング剤を用いたエッチングにより除去し、第３カバー層１４０で覆われた第２半導体結晶層１０６および第３半導体結晶層１０８を半導体結晶層形成基板１０２から分離する。
　このような複合基板の製造方法でも、実施形態２と同様の効果が得られる。なお、本実施形態３でも、実施形態２と同様に転写先基板２２０を適用することが可能である。
（実施形態４）
　図１２は、半導体基板２００を示した断面図である。本実施形態４の半導体基板２００は、第４半導体結晶層２１０を有する点を除き、実施形態１の半導体基板１００と同様である。よって、重複した説明は省略する。
　第４半導体結晶層２１０の材料は、第２半導体結晶層１０６と同様である。ただし、第４半導体結晶層２１０は、第３半導体結晶層１０８とともにヘテロ接合を構成するものであり、半導体デバイスの活性層として利用されるものである。なお、第４半導体結晶層２１０の製造方法は、第２半導体結晶層１０６の製造方法と同様である。
　すなわち、半導体基板２００は、第４半導体結晶層２１０をさらに有し、半導体結晶層形成基板１０２、第１半導体結晶層１０４、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層２１０が、半導体結晶層形成基板１０２、第１半導体結晶層１０４、第２半導体結晶層１０６、第３半導体結晶層１０８、第４半導体結晶層２１０の順に位置する。第１半導体結晶層１０４の第１エッチング剤によるエッチング速度および第３半導体結晶層１０８の第１エッチング剤によるエッチング速度の何れもが、第４半導体結晶層２１０の第１エッチング剤によるエッチング速度よりも大きい。また、第１半導体結晶層１０４の第２エッチング剤によるエッチング速度および第３半導体結晶層１０８の第２エッチング剤によるエッチング速度の何れもが、第４半導体結晶層２１０の第２エッチング剤によるエッチング速度よりも小さい。本例において、第２半導体結晶層１０６のエッチング速度と、第４半導体結晶層２１０のエッチング速度は、エッチング剤によらず同等である。
　半導体結晶層形成基板１０２がＩｎＰからなり、第１半導体結晶層１０４および第３半導体結晶層１０８がＩｎＧａＡｓまたはＩｎＡｓからなり、第２半導体結晶層１０６および第４半導体結晶層２１０がＩｎＰからなるものを例示することができる。あるいは、半導体結晶層形成基板１０２がＧａＡｓまたはＧｅからなり、第１半導体結晶層１０４および第３半導体結晶層１０８がＳｉＧｅからなり、第２半導体結晶層１０６および第４半導体結晶層２１０がＧｅからなるものを例示することができる。
（実施形態５）
　図１３から図１８は、半導体基板２００を用いた複合基板の製造方法の一例を工程順に示した断面図である。図１３に示すように、半導体基板２００の上に第１カバー層１２０のパターンを形成し、図１４に示すように、第１カバー層１２０をマスクとし、第２エッチング剤を用いて、第４半導体結晶層２１０をエッチングする（第１エッチングステップ）。図１５に示すように、第１カバー層１２０または第１エッチングステップでパターニングされた第４半導体結晶層２１０をマスクとし、第１エッチング剤を用いて、第３半導体結晶層１０８をエッチングする（第２エッチングステップ）。なお、第３半導体結晶層１０８のエッチングに用いるエッチング剤は、第１エッチング剤でなくともよい。また、第４半導体結晶層２１０のエッチングに用いるエッチング剤は、第２エッチング剤でなくともよい。
　図１６に示すように、第１エッチングステップでパターニングされた第４半導体結晶層２１０および第２エッチングステップでパターニングされた第３半導体結晶層１０８を覆う第４カバー層１５０のパターンを形成する。図１７に示すように、第４カバー層１５０をマスクとし、第２エッチング剤を用いて、第２半導体結晶層１０６をエッチングする（第３エッチングステップ）。最後に図１８に示すように、第１半導体結晶層１０４を、第１エッチング剤を用いたエッチングにより除去し、第４カバー層１５０で覆われた第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層２１０を半導体結晶層形成基板１０２から分離する。
　上記した複合基板の製造方法によれば、第３半導体結晶層１０８および第４半導体結晶層２１０が異なる材料からなり、エッチング剤の選択が大きく制限される場合であっても、第３半導体結晶層１０８および第４半導体結晶層２１０が、第４カバー層１５０および第２半導体結晶層１０６で囲まれるので、第３半導体結晶層１０８および第４半導体結晶層２１０、特に第１エッチング剤により容易に腐食される第３半導体結晶層１０８が、第１半導体結晶層１０４のエッチング時に第１エッチング剤に暴露されることがない。また、第４半導体結晶層２１０が、第４カバー層１５０および第３半導体結晶層１０８に囲まれるので、第２エッチング剤により容易に腐食される第４半導体結晶層２１０が、第２半導体結晶層１０６のエッチング時に第２エッチング剤に暴露されることがない。よって、第３半導体結晶層１０８として第１半導体結晶層１０４と同様な材料を用いることができ、第４半導体結晶層２１０とヘテロ接合を形成する第３半導体結晶層１０８の材料に制限されることなくエッチング剤（第１エッチング剤）を選択することができる。よって、複合基板の製造の自由度が向上し、製造が容易になる。なお、本実施形態５でも、実施形態２と同様に転写先基板２２０を適用することが可能である。
（実施形態６）
　図１９から図２１は、半導体基板２００を用いた複合基板の製造方法の他の例を工程順に示した断面図である。半導体基板２００の上に第１カバー層１２０のパターンを形成し、第１カバー層１２０をマスクとし、第２エッチング剤を用いて第４半導体結晶層２１０を、第１エッチング剤を用いて第３半導体結晶層１０８を、エッチングするまでは実施形態５と同様である。本実施形態では、図１９に示すように、さらに第２エッチング剤を用いて第２半導体結晶層１０６を順次エッチングする（第１エッチングステップ）。次に、図２０に示すように、第１エッチングステップでパターニングされた第４半導体結晶層２１０、第３半導体結晶層１０８および第２半導体結晶層１０６を覆う第５カバー層１６０のパターンを形成する。さらに、図２１に示すように、第１半導体結晶層１０４を、第１エッチング剤を用いたエッチングにより除去し、第５カバー層１６０で覆われた第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層２１０を半導体結晶層形成基板１０２から分離する。
　このような複合基板の製造方法でも、実施形態５と同様の効果が得られる。なお、本実施形態６でも、実施形態２と同様に転写先基板２２０を適用することが可能である。
　なお、上記した実施形態において、第１半導体結晶層１０４、第２半導体結晶層１０６および第３半導体結晶層１０８のセット、または、第１半導体結晶層１０４、第２半導体結晶層１０６、第３半導体結晶層１０８および第４半導体結晶層２１０のセットは、複数セットが繰り返し半導体結晶層形成基板１０２上に積層されてもよく、この場合、最上層のセットに対し、上記複合基板の製造方法を適用して、第２半導体結晶層１０６および第３半導体結晶層１０８等を転写先基板２２０に転写し、続いて、一つ下のセットに対し同様に第２半導体結晶層１０６および第３半導体結晶層１０８等の転写を実施できる。これにより、半導体結晶層形成基板１０２へのエピタキシャル成長工程を短縮することができる。
　また、上記した実施形態において、第２カバー層１３０、第３カバー層１４０、第４カバー層１５０および第５カバー層１６０の夫々は、その態様に応じて第３半導体結晶層１０８等を覆うとともに、半導体結晶層形成基板１０２の裏面および側面を覆ってもよい。たとえば、実施形態５において、第４カバー層１５０が半導体結晶層形成基板１０２の裏面および側面を覆う例を説明する。図２２から図２５は、半導体基板２００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。
　第４半導体結晶層２１０および第３半導体結晶層１０８をドライエッチングによりパターニングした後、図２２に示すように、第４半導体結晶層２１０および第３半導体結晶層１０８を覆うとともに半導体結晶層形成基板１０２の裏面および側面を覆うカバー層３０２（第４カバー層１５０に相当）を形成する。本例では、第４半導体結晶層２１０および第３半導体結晶層１０８は複数の分割体に分割されている。また、本例のカバー層３０２は、露出した第２半導体結晶層１０６の表面にも形成されている。カバー層３０２として、たとえばＡＬＤ法を用いて形成したＡｌ２Ｏ３層（ＡＬＤ－Ａｌ２Ｏ３層）を例示することができる。ＡＬＤ－Ａｌ２Ｏ３層の成長温度として３００℃、原料ガスとしてＴＭＡ（トリメチルアルミニウム）および水（Ｈ２Ｏ)が例示できる。ＡＬＤ－Ａｌ２Ｏ３層の厚さはたとえば３３ｎｍとすることができる。ＡＬＤ－Ａｌ２Ｏ３層は形成後にポストアニール処理をすることができる。
　図２３に示すように、第４半導体結晶層２１０および第３半導体結晶層１０８のパターンを含むように、カバー層３０２のパターンを形成する。本例では、カバー層３０２のうち、第４半導体結晶層２１０および第３半導体結晶層１０８を覆っていない部分をエッチングして、カバー層３０２のパターンを形成する。そして、カバー層３０２をマスクとして第２半導体結晶層１０６および第１半導体結晶層１０４をエッチングする。図２４に示すように、転写先基板３０４を貼り合わせた後、図２５に示すように、第１半導体結晶層１０４を、第１エッチング剤を用いたエッチング（たとえばウェットエッチング）により除去し、カバー層３０２および第２半導体結晶層１０６で覆われた、第３半導体結晶層１０８および第４半導体結晶層２１０を半導体結晶層形成基板１０２から分離することができる。
　なお、図２２から図２５に示したカバー層３０２を形成する方法は、上記したいずれの実施形態においても適用できる。図２２から図２５に示した方法によれば、半導体結晶層形成基板１０２の裏面および側面がカバー層３０２により覆われ、半導体結晶層形成基板１０２が保護される。
（実施形態７）
　図２６から図３０は、半導体基板１００を用いた複合基板の製造方法のさらに他の例を工程順に示した断面図である。実施形態７の方法は、半導体結晶層形成基板１０２の裏面および側面をカバー層４０２で覆い、かつ、表面を第１半導体結晶層１０４で覆うことで、半導体結晶層形成基板１０２に対してエッチング選択比がない材質からなる第２半導体結晶層１０６であっても犠牲層として用いることができる例を説明する。本例では、半導体結晶層形成基板１０２の第２エッチング剤によるエッチング速度および第２半導体結晶層１０６の第２エッチング剤によるエッチング速度の何れもが、第１半導体結晶層１０４の第２エッチング剤によるエッチング速度および第３半導体結晶層１０８の第２エッチング剤によるエッチング速度の何れよりも大きい。
　図２６に示すように、半導体基板１００の全面をカバー層４０２で覆う。カバー層４０２として、たとえばＡＬＤ法を用いて形成したＡｌ２Ｏ３層（ＡＬＤ－Ａｌ２Ｏ３層）を例示することができる。ＡＬＤ－Ａｌ２Ｏ３層の成長温度として３００℃、原料ガスとしてＴＭＡ（トリメチルアルミニウム）および水（Ｈ２Ｏ)が例示できる。ＡＬＤ－Ａｌ２Ｏ３層の厚さはたとえば３３ｎｍとすることができる。ＡＬＤ－Ａｌ２Ｏ３層は形成後にポストアニール処理をすることができる。
　図２７に示すように、第３半導体結晶層１０８上にカバー層４０２をパターニングし、図２８に示すように、パターニングしたカバー層４０２をマスクとして第３半導体結晶層１０８をエッチングする。図２８に示すように、第３半導体結晶層１０８をエッチングした後、転写先基板４０４を貼り合わせる前に、第２半導体結晶層１０６を、たとえばドライエッチング法によりエッチングしてもよい。図２９に示すように、転写先基板４０４を貼り合わせた後、図３０に示すように、第２半導体結晶層１０６を、第２エッチング剤を用いたエッチング（たとえばウェットエッチング）により除去し、第３半導体結晶層１０８を半導体結晶層形成基板１０２から分離することができる。半導体結晶層形成基板１０２が第２エッチング剤によりエッチングされるものであっても、半導体結晶層形成基板１０２はカバー層４０２および第１半導体結晶層１０４により保護されているので、第２エッチング剤に晒されることがなく、エッチングから保護される。
（実施形態７の実施例）
　半導体結晶層形成基板１０２である２インチＩｎＰ基板上に１００ｎｍのＩｎ０．５３Ｇａ０．４７Ａｓ層（カバー層として機能する第１半導体結晶層１０４）、１００ｎｍのＩｎＰ層（犠牲層として機能する第２半導体結晶層１０６）、２００ｎｍのＩｎ０．５３Ｇａ０．４７Ａｓ層（活性層として機能する第３半導体結晶層１０８）を低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて、順次形成し、多層膜基板を作製した。その後、多層膜基板をＡＬＤ装置に導入し、ＡＬＤ法により約３３ｎｍのＡｌ２Ｏ３（カバー層４０２）でコーティングした。ＡＬＤ－Ａｌ２Ｏ３の堆積条件は３００℃、３００サイクル、アルミニウム原料としてＴＭＡ（トリメチルアルミニウム）、酸化剤にＨ２Ｏを用いた。ＡＬＤ法を用いることで多層膜基板の表面・裏面・側面に均一なＡｌ２Ｏ３を堆積できた。ここで、ＡＬＤ－Ａｌ２Ｏ３層のコーティング効果（酸性溶液に対する耐性）を強固なものとするために、窒素中でのポストアニール処理を６００℃で９０秒間行った。
　なお、Ａｌ２Ｏ３層のコーティング効果については、ＩｎＰ基板（半導体結晶層をエピタキシャル成長させていない基板）で別途確かめた。すなわち、上記と同条件でＡｌ２Ｏ３をＩｎＰ基板にコーティングして後、ＩｎＰ基板を塩酸に浸漬したが、５時間以上たってもエッチングは進行せず、浸漬前の状態を維持していた。
　本実施例では、ライン幅３００μｍ／ピッチ２００μｍのライン＆スペースパターン（ＬＳパターン）のポジ型レジスト膜を多層膜基板上に形成し、当該レジスト膜をマスクにして、ＣＨＦ３ガスを用いたドライエッチングによりＡＬＤ-Ａｌ２Ｏ３層をエッチングした。レジストはアセトン洗浄とアッシングにより除去し、エッチングした段差を接触式段差計で測定し、約４０ｎｍの測定値を得た。Ａｌ２Ｏ３層の設計値３３ｎｍよりもやや大きい値であるが、Ａｌ２Ｏ３層の下地のＩｎ０．５３Ｇａ０．４７Ａｓ層の一部がエッチングされたためである。次にパターニングしたＡｌ２Ｏ３層をマスクとして、りん酸：過酸化水素水溶液（３：１：５０）を用いてＩｎ０．５３Ｇａ０．４７Ａｓ層をエッチング加工した。このエッチャントはＩｎＰをほとんど溶かさないため、エッチングはＩｎＰ層（犠牲層、第２半導体結晶層１０６）に達したところで止まった。当該エッチングによりＡｌ２Ｏ３／Ｉｎ０．５３Ｇａ０．４７Ａｓ層（活性層、第３半導体結晶層１０８）を複数の分割体に分割した。次に、加工済み多層膜基板表面のＡｌ２Ｏ３層と４インチＳｉ基板を貼りあわせるプロセスを行った。Ａｌ２Ｏ３層表面と転写先基板であるＳｉ基板の表面にアルゴンイオンビームを照射して、当該表面を活性化した。その後、Ａｌ２Ｏ３層の表面とＳｉ基板の表面を向かい合わせ、加工済み多層膜基板とＳｉ基板とを貼り合わせた。圧着は常温で行った。
　最後に、Ａｌ２Ｏ３／Ｉｎ０．５３Ｇａ０．４７Ａｓ層の隣接する分割体間の溝による空洞にエッチング液を導入し、犠牲層であるＩｎＰ層（第２半導体結晶層１０６）をエッチングにより除去して、Ｓｉ基板上にＡｌ２Ｏ３／Ｉｎ０．５３Ｇａ０．４７Ａｓ層を残した状態で多層膜基板とＳｉ基板とを分離した。ＩｎＰ層のエッチングは、貼り合わせ基板の側面を、２３℃、ＨＣｌ濃度が１０質量％のエッチング液（１０％塩化水素水溶液）に浸漬させ、空洞内に毛細管現象によりエッチング液を供給し、そのまま放置することで実行した。Ｉｎ０．５３Ｇａ０．４７Ａｓ層は上記のＨＣｌエッチャントにはほとんど溶けない。またＩｎＰ基板はＡｌ２Ｏ３層とＩｎ０．５３Ｇａ０．４７Ａｓ層（カバー層）により保護されているので、ＨＣｌエッチャントに晒されることがなく保護された。以上のようにして、４インチＳｉ基板上に、厚さ２００ｎｍ、３００／２００μｍＬＳパターンのＩｎ０．５３Ｇａ０．４７Ａｓ層を有する半導体結晶層形成基板が得られた。
　なお本明細書において、層または基板などの第１の要素の「上」に第２の要素があるという場合は、第２の要素が第１の要素の上に直接的に配置される場合だけでなく、第２の要素および第１の要素の間にその他の要素が介在して、第２の要素が第１の要素の上に間接的に配置される場合も含むことができる。第１の要素の「上」に第２の要素を形成する場合も、前記と同様に、第１の要素の上に直接的または間接的に第２の要素を形成する場合を含むことができる。また、「上」、「下」等の方向を指す語句は、半導体基板、複合基板およびデバイスにおける相対的な方向を示しており、地面等の外部の基準面に対する絶対的な方向を示さなくてもよい。
　１００…半導体基板、１０２…半導体結晶層形成基板、１０４…第１半導体結晶層、１０６…第２半導体結晶層、１０８…第３半導体結晶層、１２０…第１カバー層、１３０…第２カバー層、１４０…第３カバー層、１５０…第４カバー層、１６０…第５カバー層、２００…半導体基板、２１０…第４半導体結晶層、２２０…転写先基板、３０２…カバー層、３０４…転写先基板、４０２…カバー層、４０４…転写先基板

Claims (25)

  1. 　半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層を有し、前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層および前記第３半導体結晶層が、前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層、の順に位置し、
    　前記第１半導体結晶層の第１エッチング剤によるエッチング速度および前記第３半導体結晶層の前記第１エッチング剤によるエッチング速度の何れもが、前記第２半導体結晶層の前記第１エッチング剤によるエッチング速度よりも大きく、
    　前記第１半導体結晶層の第２エッチング剤によるエッチング速度および前記第３半導体結晶層の前記第２エッチング剤によるエッチング速度の何れもが、前記第２半導体結晶層の前記第２エッチング剤によるエッチング速度よりも小さい
    　半導体基板。
  2. 　第４半導体結晶層をさらに有し、前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層が、前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層、前記第４半導体結晶層の順に位置し、
    　前記第１半導体結晶層の第１エッチング剤によるエッチング速度および前記第３半導体結晶層の前記第１エッチング剤によるエッチング速度の何れもが、前記第４半導体結晶層の前記第１エッチング剤によるエッチング速度よりも大きく、
    　前記第１半導体結晶層の第２エッチング剤によるエッチング速度および前記第３半導体結晶層の前記第２エッチング剤によるエッチング速度の何れもが、前記第４半導体結晶層の前記第２エッチング剤によるエッチング速度よりも小さい
    　請求項１に記載の半導体基板。
  3. 　前記半導体結晶層形成基板の前記第１エッチング剤によるエッチング速度が、前記第２半導体結晶層の前記第１エッチング剤によるエッチング速度と同等であり、
    　前記半導体結晶層形成基板の前記第２エッチング剤によるエッチング速度が、前記第２半導体結晶層の前記第２エッチング剤によるエッチング速度と同等である
    　請求項１に記載の半導体基板。
  4. 　前記半導体結晶層形成基板がＩｎＰからなり、前記第１半導体結晶層および前記第３半導体結晶層がＩｎＧａＡｓまたはＩｎＡｓからなり、前記第２半導体結晶層がＩｎＰからなる
    　請求項１に記載の半導体基板。
  5. 　前記半導体結晶層形成基板がＩｎＰからなり、前記第１半導体結晶層および前記第３半導体結晶層がＩｎＧａＡｓまたはＩｎＡｓからなり、前記第２半導体結晶層および前記第４半導体結晶層がＩｎＰからなる
    　請求項２に記載の半導体基板。
  6. 　前記第３半導体結晶層が半導体積層構造であり、
    　前記半導体積層構造が、ＩｎＰに格子整合または擬格子整合する、複数の半導体層からなる
    　請求項４に記載の半導体基板。
  7. 　前記半導体結晶層形成基板がＧａＡｓまたはＧｅからなり、前記第１半導体結晶層および前記第３半導体結晶層がＳｉＧｅからなり、前記第２半導体結晶層がＧｅからなる
    　請求項１に記載の半導体基板。
  8. 　前記半導体結晶層形成基板がＧａＡｓまたはＧｅからなり、前記第１半導体結晶層および前記第３半導体結晶層がＳｉＧｅからなり、前記第２半導体結晶層および前記第４半導体結晶層がＧｅからなる
    　請求項２に記載の半導体基板。
  9. 　半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層を、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層の順に、エピタキシャル成長法により形成するステップを有し、
    　前記第１半導体結晶層、前記第２半導体結晶層および前記第３半導体結晶層が、前記第１半導体結晶層の第１エッチング剤によるエッチング速度および前記第３半導体結晶層の前記第１エッチング剤によるエッチング速度の何れもが、前記第２半導体結晶層の前記第１エッチング剤によるエッチング速度よりも大きく、前記第１半導体結晶層の第２エッチング剤によるエッチング速度および前記第３半導体結晶層の前記第２エッチング剤によるエッチング速度の何れもが、前記第２半導体結晶層の前記第２エッチング剤によるエッチング速度よりも小さいものである
    　半導体基板の製造方法。
  10. 　半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層、第３半導体結晶層および第４半導体結晶層を、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層、前記第４半導体結晶層の順に、エピタキシャル成長法により形成するステップを有し、
    　前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層が、前記第１半導体結晶層の第１エッチング剤によるエッチング速度および前記第３半導体結晶層の前記第１エッチング剤によるエッチング速度の何れもが、前記第２半導体結晶層の前記第１エッチング剤によるエッチング速度および前記第４半導体結晶層の前記第１エッチング剤によるエッチング速度の何れよりも大きく、前記第１半導体結晶層の第２エッチング剤によるエッチング速度および前記第３半導体結晶層の前記第２エッチング剤によるエッチング速度の何れもが、前記第２半導体結晶層の前記第２エッチング剤によるエッチング速度および前記第４半導体結晶層の前記第２エッチング剤によるエッチング速度の何れよりも小さいものである
    　半導体基板の製造方法。
  11. 　請求項１に記載の半導体基板の上に第１カバー層のパターンを形成するステップと、
    　前記第１カバー層をマスクとし、前記第３半導体結晶層をエッチングする第１エッチングステップと、
    　前記第１エッチングステップでパターニングされた前記第３半導体結晶層を覆う第２カバー層のパターンを形成するステップと、
    　前記第２カバー層をマスクとし、前記第２エッチング剤を用いて、前記第２半導体結晶層をエッチングする第２エッチングステップと、
    　前記第１半導体結晶層を、前記第１エッチング剤を用いたエッチングにより除去し、前記第２カバー層で覆われた前記第２半導体結晶層および前記第３半導体結晶層を前記半導体結晶層形成基板から分離するステップと
    　を有する複合基板の製造方法。
  12. 　前記第１エッチングステップにおいて、前記第１エッチング剤を用いて前記第３半導体結晶層をエッチングする
    　請求項１１に記載の複合基板の製造方法。
  13. 　前記第２カバー層が、前記第３半導体結晶層を覆うとともに、前記半導体結晶層形成基板の裏面および側面を覆う
    　請求項１１に記載の複合基板の製造方法。
  14. 　請求項１に記載の半導体基板の上に第１カバー層のパターンを形成するステップと、
    　前記第１カバー層をマスクとし、前記第３半導体結晶層をエッチングする第１エッチングステップと、
    　前記第１カバー層または前記第１エッチングステップでパターニングされた前記第３半導体結晶層をマスクとし、前記第２エッチング剤を用いて、前記第２半導体結晶層をエッチングする第２エッチングステップと、
    　前記第１エッチングステップでパターニングされた前記第３半導体結晶層および前記第２エッチングステップでパターニングされた前記第２半導体結晶層を覆う第３カバー層のパターンを形成するステップと、
    　前記第１半導体結晶層を、前記第１エッチング剤を用いたエッチングにより除去し、前記第３カバー層で覆われた前記第２半導体結晶層および前記第３半導体結晶層を前記半導体結晶層形成基板から分離するステップと
    　を有する複合基板の製造方法。
  15. 　前記第３カバー層が、前記第３半導体結晶層および前記第２半導体結晶層を覆うとともに、前記半導体結晶層形成基板の裏面および側面を覆う
    　請求項１４に記載の複合基板の製造方法。
  16. 　請求項２に記載の半導体基板の上に第１カバー層のパターンを形成するステップと、
    　前記第１カバー層をマスクとし、前記第４半導体結晶層をエッチングする第１エッチングステップと、
    　前記第１カバー層または前記第１エッチングステップでパターニングされた前記第４半導体結晶層をマスクとし、前記第３半導体結晶層をエッチングする第２エッチングステップと、
    　前記第１エッチングステップでパターニングされた前記第４半導体結晶層および前記第２エッチングステップでパターニングされた前記第３半導体結晶層を覆う第４カバー層のパターンを形成するステップと、
    　前記第４カバー層をマスクとし、前記第２エッチング剤を用いて、前記第２半導体結晶層をエッチングする第３エッチングステップと、
    　前記第１半導体結晶層を、前記第１エッチング剤を用いたエッチングにより除去し、前記第４カバー層で覆われた前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層を前記半導体結晶層形成基板から分離するステップと
    　を有する複合基板の製造方法。
  17. 　前記第１エッチングステップにおいて、前記第２エッチング剤を用いて前記第４半導体結晶層をエッチングし、
    　前記第２エッチングステップにおいて、前記第１エッチング剤を用いて前記第３半導体結晶層をエッチングする
    　請求項１６に記載の複合基板の製造方法。
  18. 　前記第４カバー層が、前記第４半導体結晶層および前記第３半導体結晶層を覆うとともに、前記半導体結晶層形成基板の裏面および側面を覆う
    　請求項１６に記載の複合基板の製造方法。
  19. 　請求項２に記載の半導体基板の上に第１カバー層のパターンを形成するステップと、
    　前記第１カバー層をマスクとし、前記第４半導体結晶層および前記第３半導体結晶層をエッチングし、更に前記第２エッチング剤を用いて前記第２半導体結晶層をエッチングする第１エッチングステップと、
    　前記第１エッチングステップでパターニングされた前記第４半導体結晶層、前記第３半導体結晶層および前記第２半導体結晶層を覆う第５カバー層のパターンを形成するステップと、
    　前記第１半導体結晶層を、前記第１エッチング剤を用いたエッチングにより除去し、前記第５カバー層で覆われた前記第２半導体結晶層、前記第３半導体結晶層および前記第４半導体結晶層を前記半導体結晶層形成基板から分離するステップと
    　を有する複合基板の製造方法。
  20. 　前記第５カバー層が、前記第４半導体結晶層、前記第３半導体結晶層および前記第２半導体結晶層を覆うとともに、前記半導体結晶層形成基板の裏面および側面を覆う
    　請求項１９に記載の複合基板の製造方法。
  21. 　前記分離するステップの前に、前記半導体基板の前記第３半導体結晶層が形成された側の表面と、転写先基板の表面とを向い合せ、前記半導体基板と前記転写先基板とを貼り合せるステップをさらに有し、
    　前記分離するステップにおいて、前記第２半導体結晶層および前記第３半導体結晶層を含む半導体結晶層を前記転写先基板に残した状態で、前記半導体基板と前記転写先基板とを分離する
    　請求項１１に記載の複合基板の製造方法。
  22. 　請求項１に記載の半導体基板の全面を覆う第６カバー層を形成するステップと、
    　前記第３半導体結晶層の上の前記第６カバー層の一部をパターニングして除去するステップと、
    　前記第３半導体結晶層の上の前記第６カバー層をマスクとし、前記第３半導体結晶層をエッチングするステップと、
    　前記第２半導体結晶層を、前記第２エッチング剤を用いたエッチングにより除去し、前記第６カバー層および前記第１半導体結晶層で覆われた前記半導体結晶層形成基板から前記第３半導体結晶層を分離するステップと、
    　を有する複合基板の製造方法。
  23. 　前記第３半導体結晶層をエッチングするステップの後、前記分離するステップの前に、前記第３半導体結晶層の表面と転写先基板の表面とを向い合せ、前記半導体基板と前記転写先基板とを貼り合せるステップをさらに有し、
    　前記分離するステップにおいて、前記第３半導体結晶層を前記転写先基板に残した状態で、前記半導体基板と前記転写先基板とを分離する
    　請求項２２に記載の複合基板の製造方法。
  24. 　前記第３半導体結晶層をエッチングするステップの後、前記貼り合せるステップの前に、前記第６カバー層をマスクとし、前記第２エッチング剤を用いて前記第２半導体結晶層をエッチングするステップをさらに有する
    　請求項２３に記載の複合基板の製造方法。
  25. 　半導体結晶層形成基板の上に、第１半導体結晶層、第２半導体結晶層および第３半導体結晶層を有し、前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層および前記第３半導体結晶層が、前記半導体結晶層形成基板、前記第１半導体結晶層、前記第２半導体結晶層、前記第３半導体結晶層、の順に位置し、
    　前記半導体結晶層形成基板の第２エッチング剤によるエッチング速度および前記第２半導体結晶層の前記第２エッチング剤によるエッチング速度の何れもが、前記第１半導体結晶層の前記第２エッチング剤によるエッチング速度および前記第３半導体結晶層の前記第２エッチング剤によるエッチング速度の何れよりも大きい半導体基板を用いて複合基板を製造する製造方法であって、
    　前記半導体基板の全面を覆う第６カバー層を形成するステップと、
    　前記第３半導体結晶層上の第６カバー層の一部をパターニングして除去するステップと、
    　前記第３半導体結晶層上の前記第６カバー層をマスクとし、前記第３半導体結晶層をエッチングするステップと、
    　前記第２半導体結晶層を、前記第２エッチング剤を用いたエッチングにより除去し、前記第６カバー層および前記第１半導体結晶層で覆われた前記半導体結晶層形成基板から前記第３半導体結晶層を分離するステップと、
    　を有する複合基板の製造方法。
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