JP2014003106A - 複合基板および複合基板の製造方法 - Google Patents

Abstract

【課題】少面積の結晶成長用基板から大面積の転写先基板に、半導体結晶層を効率良く転写する。
【解決手段】直径２００ｍｍの円またはそれより大きい任意の平面形状を有する転写先基板と、前記転写先基板の上に位置し、厚さが１μｍ以下の半導体結晶層と、を有し、前記半導体結晶層が複数の分割体に分割され、前記複数の分割体のそれぞれが、直径３０ｍｍの円またはそれより小さい任意の平面形状を有し、前記転写先基板の全体または前記分割体側に位置する部分が、非晶質体、多結晶体、または、前記分割体の単結晶構造とは格子整合もしくは擬格子整合しない単結晶構造を有する単結晶体である複合基板を提供する。
【選択図】図１１

Description

本発明は、複合基板および複合基板の製造方法に関する。

ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（以下単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。

単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、結晶成長用基板に形成した半導体結晶層を転写先基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、Ｓｉ基板に転写する技術が開示されている。

S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007. Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)

ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を単一基板上に形成する技術が必要になる。また、ＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。

たとえば非特許文献２に記載の技術を用いて転写対象の半導体結晶層を転写先の基板に転写する場合、転写対象の半導体結晶層として想定される化合物半導体の多くは、結晶成長用の基板として大面積基板を利用することはできない。転写対象の半導体結晶層が、ＧａＡｓ層である場合、結晶の成長性に最も優れた基板として挙げられるのはＧａＡｓ基板であり、結晶成長用のＧａＡｓ基板として得られる大きさは精々直径６インチ〜８インチのウェハサイズである。

一方、ＧａＡｓ等の半導体結晶層が転写された先の基板において、従来のシリコンプロセスで良く用いられる製造装置をそのまま利用しようとすれば、１２インチ以上の直径を有するシリコンウェハを選択する必要がある。これら条件を満足しようとすれば、小面積の結晶成長用基板から大面積の転写先基板に半導体結晶層を転写する必要があり、しかも、低コストを実現する観点から、半導体結晶層を効率的に転写する必要がある。

本発明の目的は、少面積の結晶成長用基板から大面積の転写先基板に、半導体結晶層を効率良く転写できる技術を提供することにある。

上記課題を解決するために、本発明の第１の態様においては、直径２００ｍｍの円またはそれより大きい任意の平面形状を有する転写先基板と、前記転写先基板の上に位置し、厚さが１μｍ以下の半導体結晶層と、を有し、前記半導体結晶層が複数の分割体に分割され、前記複数の分割体のそれぞれが、直径３０ｍｍの円またはそれより小さい任意の平面形状を有し、前記転写先基板の全体または前記分割体側に位置する部分が、非晶質体、多結晶体、または、前記分割体の単結晶構造とは格子整合もしくは擬格子整合しない単結晶構造を有する単結晶体である複合基板を提供する。

前記転写先基板と前記複数の分割体との間に、中間層をさらに有してよく、前記中間層として、３００℃以上の耐熱性を有するものが挙げられる。前記複数の分割体のそれぞれが、１次元配列または２次元配列されていることが好ましい。前記複数の分割体のそれぞれが、横ｎ列および縦ｍ列の２次元アレイ状に配置されている場合、前記２次元アレイの横列数ｎが１０以上、縦列数ｍが１０以上であることが好ましい。前記複数の分割体のそれぞれが、単結晶のＧｅ層からなるものであってよく、この場合、前記Ｇｅ層のＸ線回折法による回折スペクトル半値幅として、４０arcsec以下であることが挙げられる。前記複数の分割体のそれぞれの平滑性として、２ｎｍ以下であることが挙げられる。

本発明の第２の態様においては、直径２００ｍｍの円より小さい任意の平面形状を有する半導体結晶層形成基板の上に、犠牲層および厚さが１μｍ以下の半導体結晶層を、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に形成するステップと、前記犠牲層の一部が露出するように少なくとも前記半導体結晶層をエッチングし、前記半導体結晶層を、直径３０ｍｍの円またはそれより小さい任意の平面形状を有する分割体に分割するステップと、前記半導体結晶層形成基板を、転写に適した大きさに整形するステップと、整形された前記半導体結晶層形成基板に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第１表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体結晶層形成基板とを分離するステップと、を有し、前記転写先基板が、直径２００ｍｍの円またはそれより大きい任意の平面形状を有する
複合基板の製造方法を提供する。前記整形するステップとして、前記半導体結晶層形成基板を、各々が転写に適した形状を有する複数の分割基板に分割するステップが挙げられる。

本発明の第３の態様においては、直径２００ｍｍの円より小さい任意の平面形状を有する半導体結晶層形成基板の上に、犠牲層および厚さが１μｍ以下の半導体結晶層を、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に形成するステップと、前記犠牲層の一部が露出するように少なくとも前記半導体結晶層をエッチングし、前記半導体結晶層を、直径３０ｍｍの円またはそれより小さい任意の平面形状を有する分割体に分割するステップと、前記半導体結晶層形成基板に形成された層の表面であって中間基板または前記中間基板に形成された層に接することとなる第１表面と、前記中間基板または前記中間基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記半導体結晶層形成基板と前記中間基板とを貼り合わせるステップと、前記犠牲層をエッチングし、前記半導体結晶層を前記中間基板側に残した状態で、前記中間基板と前記半導体結晶層形成基板とを分離するステップと、前記中間基板を、転写に適した大きさに整形するステップと、整形された前記中間基板に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第３表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第３表面に接することとなる第４表面と、が向かい合うように、前記中間基板と前記転写先基板とを貼り合わせるステップと、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記中間基板とを分離するステップと、を有し、前記中間基板が、非可撓性基板であり、前記転写先基板が、直径２００ｍｍの円またはそれより大きい任意の平面形状を有する複合基板の製造方法を提供する。前記整形するステップとして、前記中間基板を、各々が転写に適した形状を有する複数の分割基板に分割するステップが挙げられる。

本発明の第４の態様においては、直径２００ｍｍの円より小さい任意の平面形状を有する半導体結晶層形成基板の上に、犠牲層および厚さが１μｍ以下の半導体結晶層を、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に形成するステップと、前記犠牲層の一部が露出するように少なくとも前記半導体結晶層をエッチングし、前記半導体結晶層を、直径３０ｍｍの円またはそれより小さい任意の平面形状を有する分割体に分割するステップと、前記半導体結晶層形成基板に形成された層の表面であって中間基板または前記中間基板に形成された層に接することとなる第１表面と、前記中間基板または前記中間基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記半導体結晶層形成基板と前記中間基板とを貼り合わせるステップと、前記犠牲層をエッチングし、前記半導体結晶層を前記中間基板側に残した状態で、前記中間基板と前記半導体結晶層形成基板とを分離するステップと、前記中間基板に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第３表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第３表面に接することとなる第４表面と、が向かい合うように、前記中間基板と前記転写先基板とを貼り合わせるステップと、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記中間基板とを分離するステップと、を有し、前記中間基板が、転写に適した大きさに整形された非可撓性基板であり、前記転写先基板が、直径２００ｍｍの円またはそれより大きい任意の平面形状を有し、前記半導体結晶層形成基板と前記中間基板とを貼り合わせるステップおよび前記中間基板と前記半導体結晶層形成基板とを分離するステップにおいて、複数の前記中間基板を一つの支持体で支持し、前記支持体で支持された前記複数の中間基板を一括してハンドリングし、前記中間基板と前記転写先基板とを貼り合わせるステップおよび前記転写先基板と前記中間基板とを分離するステップにおいて、前記支持体から切り離した前記中間基板を個別にハンドリングする複合基板の製造方法を提供する。

前記した第３および第４の態様においては、前記中間基板と前記転写先基板とを貼り合わせるステップの後、前記転写先基板と前記中間基板とを分離するステップの前に、前記中間基板と前記半導体結晶層との間に位置する層の物性、前記中間基板と前記半導体結晶層との接着性を支配する界面の物性、前記半導体結晶層と前記転写先基板との間に位置する層の物性、および、前記半導体結晶層と前記転写先基板との接着性を支配する界面の物性、から選択された１以上の物性を変化させるステップ、をさらに有してもよい。

前記犠牲層および前記半導体結晶層を形成するステップの後、前記分割するステップの前に、前記半導体結晶層の上に第１接着層を形成するステップをさらに有してもよい。前記中間基板上に、第２接着層を形成するステップをさらに有してよく、この場合、前記第２接着層の表面が、前記第２表面とすることができる。前記第１表面と前記第２表面を貼り合わせる前に、前記第１表面および前記第２表面から選択された１以上の表面に、前記第１表面と前記第２表面との接合界面における接着性を強化する接着性強化処理を施すステップ、をさらに有してもよい。前記第１表面と前記第２表面との接合界面が圧着されるよう、基板間に１ＭＰａ〜１ＧＰａの圧力を加えるステップをさらに有してもよい。前記第３表面と前記第４表面を貼り合わせる前に、前記第３表面および前記第４表面から選択された１以上の表面に、前記第３表面と前記第４表面との接合界面における接着性を強化する接着性強化処理を施すステップ、をさらに有してもよい。前記第３表面と前記第４表面との接合界面が圧着されるよう、基板間に１ＭＰａ〜１ＧＰａの圧力を加えるステップをさらに有してもよい。前記犠牲層および前記半導体結晶層を形成するステップの後、前記半導体結晶層形成基板と前記中間基板とを貼り合わせるステップの前に、前記半導体結晶層の一部を活性領域とする電子デバイスを前記半導体結晶層に形成するステップをさらに有してもよい。

実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した平面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した平面図である。 実施形態１の複合基板の製造方法を工程順に示した平面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した平面図である。 実施形態１の複合基板の製造方法の変形例を説明するための平面図である。 実施形態１の複合基板の製造方法の変形例を説明するための平面図である。 実施形態１の複合基板の製造方法の変形例を説明するための平面図である。

（実施形態１）
図１〜図１８は、実施形態１の複合基板の製造方法を工程順に示した断面図または平面図である。本実施形態の製造方法は、まず、図１に示すように、半導体結晶層形成基板１０２の上に犠牲層１０４および半導体結晶層１０６を、犠牲層１０４、半導体結晶層１０６の順に形成する。

半導体結晶層形成基板１０２は、高品位な半導体結晶層１０６を形成するための基板である。半導体結晶層形成基板１０２は、直径２００ｍｍの円より小さい任意の平面形状を有する。好ましい半導体結晶層形成基板１０２の材料は、半導体結晶層１０６の材料、形成方法等に依存する。一般に、半導体結晶層形成基板１０２は、形成しようとする半導体結晶層１０６と格子整合または擬格子整合する材料からなることが望ましい。たとえば、半導体結晶層１０６としてＧａＡｓ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、ＳｉＣの単結晶基板が選択可能である。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板である場合、半導体結晶層１０６が形成される面方位として（１００）面または（１１１）面が挙げられる。

犠牲層１０４は、半導体結晶層形成基板１０２と半導体結晶層１０６とを分離するための層である。犠牲層１０４がエッチングにより除去されることで、半導体結晶層形成基板１０２と半導体結晶層１０６とが分離する。犠牲層１０４のエッチングに際し、半導体結晶層形成基板１０２および半導体結晶層１０６が残る必要があるため、犠牲層１０４のエッチング速度は、半導体結晶層形成基板１０２および半導体結晶層１０６のエッチング速度より大きい、好ましくは数倍以上大きい必要がある。半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板が、半導体結晶層１０６としてＧａＡｓ層が選択される場合、犠牲層１０４はＡｌＡｓ層が好ましく、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層が選択できる。犠牲層１０４の厚さが大きくなると、半導体結晶層１０６の結晶性が低下する傾向にあるから、犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。犠牲層１０４の厚さは、０．１ｎｍ〜１０μｍの範囲で選択できる。

犠牲層１０４は、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法により形成することができる。エピタキシャル成長法には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。犠牲層１０４をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ_３（アルシン）、ＰＨ_３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで犠牲層１０４の厚さを制御することができる。

半導体結晶層１０６は、後に説明する転写先基板に転写される転写対象層である。半導体結晶層１０６は、半導体デバイスの活性層等に利用される。半導体結晶層１０６が半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、半導体結晶層１０６の結晶性が高品位に実現される一方、半導体結晶層１０６が転写先基板に転写されることで、基板との格子整合等を考慮すること無く、半導体結晶層１０６を任意の基板上に形成することが可能になる。

半導体結晶層１０６として、Ｇｅ結晶層またはＧｅ_ｘＳｉ_１−ｘ（０＜ｘ＜１）結晶層が挙げられる。Ｇｅ_ｘＳｉ_１−ｘ結晶層のＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅ層に近い半導体特性を得ることができる。半導体結晶層１０６としてＧｅ_ｘＳｉ_１−ｘ（０＜ｘ≦１）結晶層、好ましくはＧｅ_ｘＳｉ_１−ｘ（０．９＜ｘ≦１）結晶層、より好ましくはＧｅ結晶層を用いることにより、半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。

半導体結晶層１０６の厚さは、０．１ｎｍ〜５００μｍの範囲で適宜選択することができる。半導体結晶層１０６の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。半導体結晶層１０６を１μｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。

半導体結晶層１０６は、エピタキシャル成長法、ＡＬＤ法により形成することができる。エピタキシャル成長法には、ＭＯＣＶＤ法、ＭＢＥ法を利用することができる。半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ_３（アルシン）、ＰＨ_３（ホスフィン）等を用いることができる。半導体結晶層１０６がＩＶ族化合物半導体からなり、ＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ_４（ゲルマン）、ＳｉＨ_４（シラン）またはＳｉ_２Ｈ_６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで半導体結晶層１０６の厚さを制御することができる。

図２に示すように、犠牲層１０４の一部を露出するように半導体結晶層１０６をエッチングし、半導体結晶層１０６を複数の分割体１０８に分割する。分割体１０８は、直径３０ｍｍの円またはそれより小さい任意の平面形状を有する。このエッチングにより分割体１０８と隣接する分割体１０８との間に溝１１０が形成される。ここで、「犠牲層１０４の一部を露出するように」とは、溝１１０が形成されるエッチング領域において、犠牲層１０４が実質的に露出していると言える以下のような場合を含む。すなわち、溝１１０の底部において犠牲層１０４が完全にエッチングされ、溝１１０の底部に半導体結晶層形成基板１０２が露出され、犠牲層１０４の断面が溝１１０の側面の一部として露出されるような場合、溝１１０が形成される領域において犠牲層１０４の途中までエッチングされ、溝１１０の底面に犠牲層１０４が露出されるような場合、溝１１０の底部の一部に半導体結晶層１０６が残存し、溝１１０の底部において犠牲層１０４が一部露出しているような場合、あるいは、溝１１０の底部全体に極薄い半導体結晶層１０６が残存するものの、残存する半導体結晶層１０６の厚さはエッチング液が浸透する程度に薄く、実質的に犠牲層１０４が露出していると言える場合、を含む。

溝１１０を形成するエッチングには、ドライ方式またはウェット方式の何れのエッチング方式も採用できる。ドライエッチングの場合、エッチングガスには、ＳＦ_６、ＣＨ_４−ｘＦ_ｘ（ｘ＝１〜４の整数）等のハロゲンガスが利用できる。ウェットエッチングの場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液が利用できる。エッチングのマスクには、エッチング選択比を有する適当な有機物または無機物が利用でき、マスクをパターニングすることにより、溝１１０のパターンを任意に形成できる。なお、溝１１０を形成するエッチングにおいて、半導体結晶層形成基板１０２をエッチングストッパに利用することが可能であるが、半導体結晶層形成基板１０２を再利用することを考慮すれば、犠牲層１０４の表面または途中でエッチングを停止することが望ましい。

溝１１０を形成することにより、犠牲層１０４のエッチングにおいて、エッチング液が溝１１０から供給され、溝１１０を多く形成することで、犠牲層１０４のエッチングが必要な距離を短くし、犠牲層１０４の除去に必要な時間を短縮できる。図３は、半導体結晶層形成基板１０２を上方から見た平面図であり、溝１１０のパターンを示す。図３に示す溝１１０のパターンは、複数の直線状の溝１１０を平行に配列したストライプを２つ直角に交わるよう重ねた格子縞である。隣接する溝１１０との間隔は、犠牲層１０４の除去に必要な時間を短縮する観点から、半導体結晶層１０６（分割体１０８）に必要な大きさの条件を満たす限り、狭いことが望ましい。溝１１０の幅は、平行に配列された隣の溝１１０までの距離に対し、０．００００１〜１倍の範囲内とすることが好ましい。溝１１０の２つのストライプの交差角度を直角にする必然性はなく、０度および１８０度を除く任意の角度で交差させることができる。また、格子縞は部分的な格子縞としてもよい。溝１１０の平面パターンは、さらに、任意の形状であってもよい。つまり溝１１０によって分離される半導体結晶層１０６の平面形状は、短冊状、４角形、方形等に限られず、任意の形状であってもよい。

次に、図４に示すように、中間基板１２０と半導体結晶層１０６との接着性を強化する接着性強化処理を中間基板１２０の表面および半導体結晶層１０６の表面に施す。ここで、半導体結晶層形成基板１０２上の、溝１１０以外の部分の半導体結晶層１０６の表面は、半導体結晶層形成基板１０２に形成された層の表面であって中間基板１２０または中間基板１２０に形成された層に接することとなる「第１表面１１２」の一例である。また、中間基板１２０の表面は、中間基板１２０または中間基板１２０に形成された層の表面であって第１表面１１２に接することとなる「第２表面１２２」の一例である。

接着性強化処理は、中間基板１２０の表面（第２表面１２２）または半導体結晶層１０６の表面（第１表面１１２）の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器１３０によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。接着性強化処理により、中間基板１２０と半導体結晶層１０６との接着性を強化することができる。なお、接着性強化処理は、必須ではない。接着性強化処理に代えて、中間基板１２０上に、接着層を予め形成しておいても良い。

中間基板１２０は、半導体結晶層１０６が転写される先の基板である。中間基板１２０は、半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。中間基板１２０は、第１表面１１２を成す部材および第２表面１２２を成す部材から選択された１以上の部材が有機物からなる。中間基板１２０の全体が有機物からなるものであってもよく、この場合、中間基板１２０の表面が第２表面１２２である。中間基板１２０として、非可撓性基板と有機物層とを有してもよく、この場合、有機物層の表面が、前記第２表面１２２である。中間基板１２０が非可撓性基板と有機物層とを有する場合、非可撓性基板は、有機物または無機物の何れからなるものでもよい。非可撓性基板として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、非可撓性基板は、セラミックス基板、プラスティック基板等の絶縁体基板、金属等の導電体基板であっても良い。非可撓性基板にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。

中間基板１２０が非可撓性基板を含み、シリコン基板等、容易には曲がらない硬い基板である場合、転写する半導体結晶層１０６が機械的振動等から保護され、半導体結晶層１０６の結晶品質を高く保つことができる。中間基板１２０が、可撓性を有する基板である場合、後に説明する犠牲層１０４のエッチング工程において、可撓性基板を半導体結晶層形成基板１０２から離れる方向に曲げ、エッチング液を速やかに供給し、中間基板１２０と半導体結晶層形成基板１０２との分離を迅速に行うことができる。

次に、図５に示すように、中間基板１２０の表面（第２表面１２２）と半導体結晶層形成基板１０２の半導体結晶層１０６の表面（第１表面１１２）とが向かい合うように、中間基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。貼り合わせにおいて、第１表面１１２である半導体結晶層１０６の表面と、第２表面１２２である、中間基板１２０の表面とが接合されるように、中間基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。

次に、図６に示すように、中間基板１２０および半導体結晶層形成基板１０２に荷重Ｆを印加し、中間基板１２０を半導体結晶層形成基板１０２に圧着してもよい。圧着により接着強度を向上させることができる。圧着時または圧着後に熱処理を行ってもよい。熱処理温度として５０〜６００℃が好ましく、さらに好ましくは１００℃〜４００℃がよい。当該圧着により、溝１１０の内壁と中間基板１２０の表面とによって空洞１４０が形成される。なお、中間基板１２０自体が有機物である場合、または中間基板１２０が非可撓性基板と有機物層とを有する場合であって、これら有機物が接着層として機能する場合には、大きな荷重の圧着は必要ではない。接着層を用いて中間基板１２０と半導体結晶層形成基板１０２を接着する場合も、大きな荷重の圧着は必要ない。

次に、図７に示すように、空洞１４０にエッチング液１４２を供給する。空洞１４０にエッチング液１４２を供給する方法として、毛細管現象によりエッチング液１４２を空洞１４０内に供給する方法、空洞１４０の一端をエッチング液１４２に浸漬し、他端からエッチング液１４２を吸引することで強制的にエッチング液１４２を空洞１４０内に供給する方法、空洞１４０の一端が開放され他端が閉塞されている場合に、中間基板１２０および半導体結晶層形成基板１０２を減圧状態に置き、空洞１４０の開放されている一端をエッチング液１４２に浸漬した後、中間基板１２０および半導体結晶層形成基板１０２を大気圧状態にすることで、強制的にエッチング液１４２を空洞１４０内に供給する方法、を挙げることができる。

なお、中間基板１２０と半導体結晶層形成基板１０２とを貼り合わせる前に、溝１１０の内部を親水化してもよい。溝１１０の内部を親水化することで、エッチング液の空洞１４０内への供給がスムーズになる。溝１１０の内部を親水化する方法として、溝１１０の内部をＨＣｌガスで暴露する方法、溝１１０の内部に親水化イオン（たとえば水素イオン）をイオン注入する方法等を例示することができる。

次に、図８に示すように、空洞１４０に供給されたエッチング液１４２により、犠牲層１０４をエッチングする。犠牲層１０４は、選択的にエッチングすることができる。ここで「選択的にエッチングする」とは、犠牲層１０４と同様にエッチング液に晒される他の部材、たとえば半導体結晶層１０６も犠牲層１０４と同様にエッチングされるものの、犠牲層１０４のエッチング速度が他の部材のエッチング速度より高くなるようエッチング液の材料その他の条件を選択し、実質的に犠牲層１０４だけを「選択的に」エッチングすることをいう。犠牲層１０４がＡｌＡｓ層である場合、エッチング液１４２として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液または水を例示することができる。エッチング中の温度は、１０〜９０℃の範囲で制御することが好ましい。エッチング時間は、１分〜２００時間の範囲で適宜制御することができる。

なお、犠牲層１０４をエッチングする間、エッチング液１４２で満たされた空洞１４０内に超音波を印加しつつ犠牲層１０４をエッチングすることができる。超音波の印加により、エッチング速度を増すことができる。また、エッチング処理中に紫外線を照射したり、エッチング液を撹拌したりしてもよい。

犠牲層１０４がエッチングにより除去されると、図９に示すように、半導体結晶層１０６を中間基板１２０側に残した状態で、中間基板１２０と半導体結晶層形成基板１０２とが分離する。これにより、半導体結晶層１０６が中間基板１２０に転写され、中間基板１２０上に半導体結晶層１０６を有する複合基板が製造される。中間基板１２０上の半導体結晶層１０６は、図１０に示すように、多数の分割体として形成される。ここでは、半導体結晶層形成基板１０２と中間基板１２０とは、ほぼ同じ大きさのものを例示する。

図１１に示すように、中間基板１２０を転写に適した大きさに整形する。つまり、中間基板１２０を、各々が転写に適した形状を有する複数の分割基板１２４に分割する。ここでは１枚の中間基板１２０から４枚の分割基板１２４を取得する例を示す。分割基板１２４は、転写に適した程度の大きさを有し、また正方形状であるため、転写の際、転写先の基板にデッドスペースを作ること無く、稠密に半導体結晶層１０６を転写することができる。分割基板１２４には多数の半導体結晶層１０６を有し、分割基板１２４上にある多数の半導体結晶層１０６を一度に取扱えるので、生産性を高くすることができる。

次に、転写先基板１５０を用意し、図１２に示すように、転写先基板１５０と分割基板１２４を対向させる。そして、転写先基板１５０と半導体結晶層１０６の接着性を強化する接着性強化処理を、転写先基板１５０の表面および半導体結晶層１０６の表面に施す。ここで、半導体結晶層１０６の表面は、分割基板１２４に形成された層の表面であって転写先基板１５０または転写先基板１５０に形成された層に接することとなる「第３表面１２６」の一例である。転写先基板１５０の表面は、転写先基板１５０または転写先基板１５０に形成された層の表面であって第３表面１２６に接することとなる「第４表面１５２」の一例である。

接着性強化処理は、転写先基板１５０の表面または半導体結晶層１０６の表面の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器１３０によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。接着性強化処理により、転写先基板１５０と半導体結晶層１０６との接着性を強化することができる。なお、接着性強化処理は、必須ではない。接着性強化処理に代えて、転写先基板１５０上に、接着層を予め形成しておいても良い。

転写先基板１５０は、中間基板１２０と同様、半導体結晶層１０６が転写される先の基板である。転写先基板１５０は、中間基板１２０と同様に、最終的なターゲット基板であってもよく、仮置き基板であってもよいが、概ね最終的なターゲット基板を想定している。転写先基板１５０の材料等については、中間基板１２０と同様であるため、説明を省略する。転写先基板１５０は、直径２００ｍｍの円またはそれより大きい任意の平面形状を有する。転写先基板１５０として、たとえば直径１０インチ以上のシリコンウェハを例示することができる。転写先基板１５０として大口径のシリコンウェハを採用することにより、既存のシリコンウェハプロセスの知見と製造装置を利用することができ、製造コストを大幅に低減することができる。転写先基板１５０（全体または半導体結晶層１０６側に位置する部分）は、非晶質体、多結晶体、または、半導体結晶層１０６の単結晶構造とは格子整合もしくは擬格子整合しない単結晶構造を有する単結晶体とすることができる。半導体結晶層１０６は貼り合わせにより転写先基板１５０上に形成されるので、転写先基板１５０は、半導体結晶層１０６と格子整合または擬格子整合する材料である必要はなく、材料選択の幅を広げることができる。

図１３に示すように、分割基板１２４の半導体結晶層１０６側と転写先基板１５０の表面側とが向かい合うように、分割基板１２４と転写先基板１５０とを貼り合わせる。つまり半導体結晶層１０６の表面（第３表面１２６）と転写先基板１５０の表面（第４表面１５２）とが接合されるように貼り合わせる。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。

次に、図１４に示すように、転写先基板１５０および分割基板１２４に荷重Ｆを印加し、転写先基板１５０を分割基板１２４に圧着してもよい。なお、接着層を用いて転写先基板１５０と分割基板１２４を接着する場合、大きな荷重の圧着は必要ない。

図１５に示すように、分割基板１２４と半導体結晶層１０６との接着性を支配する界面または層の物性を変化させる。界面物性の変化は、たとえば、水素イオンをイオン注入することにより行う。分割基板１２４と半導体結晶層１０６との接着界面に水素イオンをイオン注入することより、当該界面の接着力を低下させることができる。なお、イオン注入は、水素イオンが、当該界面で停止するよう加速電圧を調整して行う。または、１度目の接合の前に、あらかじめ水素イオンをイオン注入した層を形成しておき、剥離の際に加熱により水素イオン注入層に微小クラックを発生させることにより、当該界面からの剥離を容易にすることが出来る。層の物性変化は、当該層が有機物である場合、たとえば有機溶剤や水溶液により有機物層を膨潤または溶解させることにより行う。有機物層を膨潤または溶解させることで、分割基板１２４と半導体結晶層１０６との接着性を低下させることができる。または、ＵＶ剥離型もしくは熱剥離型のダイシングフィルムなどを用いた場合、当該層がＵＶ照射や加熱することで、粘着性を低下させることができる。

以上のようにして、分割基板１２４と半導体結晶層１０６との接着界面の接着力が低下すると、図１６に示すように、半導体結晶層１０６を転写先基板１５０側に残した状態で、分割基板１２４と転写先基板１５０とを分離できる。これにより、半導体結晶層１０６が転写先基板１５０に転写され、転写先基板１５０上に半導体結晶層１０６を有する複合基板が製造される。

図１７は、図１６に示す状態に至った転写先基板１５０を上面から見た平面図である。図１７は、分割基板１２４から転写先基板１５０への最初の転写を行った後の状態を示す。分割基板１２４から転写先基板１５０への一度の転写により、多数の半導体結晶層１０６が転写され、効率良く転写できることが分かる。図１８は、図１２から図１６の工程を複数回繰り返した後の転写先基板１５０を上面から見た平面図である。分割された半導体結晶層１０６は転写先基板１５０の上で整然と２次元配列されている。分割基板１２４が正方形であるため、以前の転写工程で既に形成した半導体結晶層１０６に並べて次の転写工程の半導体結晶層１０６を密に形成できる。このため、転写先基板１５０の面積を有効に活用できる。

なお、分割基板１２４と半導体結晶層１０６との間に接着層を有する場合は、当該接着層の物性を変化させることができる。また、上記の実施形態では分割基板１２４と半導体結晶層１０６との接着性を低下させるよう物性を変化させたが、半導体結晶層１０６と転写先基板１５０との接着性を支配する界面、つまり半導体結晶層１０６と転写先基板１５０と接合界面の物性を、接着性が高くなるように変化させても良い。半導体結晶層１０６と転写先基板１５０との間に接着層を有する場合には、当該接着層の物性を変化させてもよい。物性の変化は、界面における接着性の変化であっても良い。

接着性を増加させる物性変化の例として、界面の活性化、接着性を低下させる物性変化の例として、有機物の有機溶剤による膨潤、有機物の熱または紫外線による硬化等を例示することができる。

上記した実施形態１では、半導体結晶層１０６が転写された中間基板１２０を整形する例を示したが、予め整形した中間基板１６２を複数並べ、当該複数の中間基板１６２に半導体結晶層１０６を転写してもよい。すなわち、図１９に示すように、たとえば正方形に整形した中間基板１６２を４枚並べ、これら４枚の中間基板１６２を支持体１６０で支持する。支持体１６０を図４〜図１０における中間基板１２０と同様に扱うことで、図２０に示すように、予め整形した中間基板１６２に半導体結晶層１０６を転写することができる。整形された中間基板１６２は、図１２〜図１６における分割基板１２４と同様に扱うことができる。

また、図２１に示すように、図２における半導体結晶層形成基板１０２を分割して分割基板１０３とし、図４〜図９の半導体結晶層形成基板１０２に代えて分割基板１０３を用いることができる。この場合、中間基板１２０に代えて最終のターゲット基板である転写先基板１５０を用いることが好ましい。

半導体結晶層１０６と中間基板１２０または転写先基板１５０との間には、中間層を形成してもよい。当該中間層は、３００℃以上の耐熱性を有することが好ましい。中間層は、接着層として機能してもよい。中間層は有機物または無機物の何れでもよい。有機物の中間層として、ポリイミド膜またはレジスト膜を例示することができる。この場合、中間層はスピンコート法等の塗布法により形成することができる。無機物の中間層として、Ａｌ_２Ｏ_３、ＡｌＮ、Ｔａ_２Ｏ_５、ＺｒＯ_２、ＨｆＯ_２、ＳｉＯ_ｘ（例えばＳｉＯ_２）、ＳｉＮ_ｘ（例えばＳｉ_３Ｎ_４）およびＳｉＯ_ｘＮ_ｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層を例示することができる。この場合、中間層は、ＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法により形成することができる。中間層の厚さは、０．１ｎｍ〜１００μｍの範囲とすることができる。

半導体結晶層形成基板１０２上に犠牲層１０４および半導体結晶層１０６を形成した後、半導体結晶層形成基板１０２と中間基板１２０とを貼り合わせる前に、半導体結晶層１０６の一部を活性領域とする電子デバイスを、半導体結晶層１０６に形成してもよい。この場合、半導体結晶層１０６は、そこに電子デバイスを有した状態で転写されることとなる。半導体結晶層１０６は、転写の度に表裏が逆転するので、当該方法を用いれば、半導体結晶層１０６の表裏両面に電子デバイスを作成することができる。

上記した実施形態では、主に製造方法について説明したが、本発明は、上記製造方法により製造された複合基板としても把握できる。すなわち、本発明は、直径２００ｍｍの円またはそれより大きい任意の平面形状を有する転写先基板１５０と、転写先基板１５０の上に位置し、厚さが１μｍ以下の半導体結晶層１０６と、を有し、半導体結晶層１０６が複数の分割体１０８に分割され、複数の分割体１０８のそれぞれが、直径３０ｍｍの円またはそれより小さい任意の平面形状を有し、転写先基板１５０の全体または分割体１０８側に位置する部分が、非晶質体、多結晶体、または、分割体１０８の単結晶構造とは格子整合もしくは擬格子整合しない単結晶構造を有する単結晶体である複合基板として把握できる。半導体結晶層１０６が単結晶Ｇｅ層である場合、単結晶Ｇｅ層のＸ線回折法による回折スペクトル半値幅は、４０arcsec以下であることを特徴とするものであってもよい。半導体結晶層１０６が単結晶Ｉｎ_ｙＧａ_１−ｙＡｓ（０．３≦ｙ≦１）である場合、半導体結晶層１０６のＸ線回折法による回折スペクトル半値幅が、４０arcsec以下であることを特徴とするものであってもよい。半導体結晶層１０６の厚さは、５ｎｍ以上１００ｎｍ以下であることが好ましい。半導体結晶層１０６の厚さは、５ｎｍ以上２０ｎｍ以下であることがさらに好ましい。そして、半導体結晶層１０６には、半導体結晶層１０６の一部を活性領域とする電子デバイスが形成されていてもよい。電子デバイスとしてホール素子を例示することができる。

（実施例１）
本実施例１では、１辺が３００μｍのタイル状の複数のＧａＡｓ結晶層の分割体１０８が直径３００ｍｍのＳｉ基板上に接合された複合基板の例を説明する。半導体結晶層形成基板１０２として６インチのＧａＡｓ基板を５枚、犠牲層１０４としてＡｌＡｓ結晶層を、半導体結晶層１０６としてＧａＡｓ結晶層を、接着層としてＡｌ_２Ｏ_３層を用いる。転写先基板１５０として、直径３００ｍｍのＳｉ基板を用いる。

ＧａＡｓ基板の全面に、ＡｌＡｓ結晶層およびＧａＡｓ結晶層を、低圧ＣＶＤ法によるエピタキシャル結晶成長法を用いて、順次形成する。ＡｌＡｓ結晶層およびＧａＡｓ結晶層の厚さは、各々１５０ｎｍおよび１．０μｍとする。さらにＡＬＤ法によりＡｌ_２Ｏ_３層を形成する。

犠牲層１０４であるＡｌＡｓ結晶層の一部が露出するようにＡｌ_２Ｏ_３層およびＧａＡｓ結晶層をエッチングし、Ａｌ_２Ｏ_３層およびＧａＡｓ結晶層を複数の分割体１０８に分割する。分割体１０８の大きさと溝の幅は、表１に示す通りとする。分割体１０８の形成は以下の通りである。表１に示す分割体１０８の大きさおよび溝の幅を有するマスクパターンを用い、ポジ型レジストを用いてＡｌ_２Ｏ_３層上にレジストマスクを形成する。当該レジストマスクをマスクとして、Ａｌ_２Ｏ_３層を１０％フッ酸溶液によりエッチングした後、水洗し、引き続きＧａＡｓ結晶層をクエン酸系エッチャントによりエッチングし、Ａｌ_２Ｏ_３層およびＧａＡｓ結晶層の分割体１０８を形成する。当該エッチングでは、ＡｌＡｓ層に至るまでＧａＡｓ結晶層をエッチングする。

半導体結晶層形成基板１０２を、転写に適した大きさに整形する。半導体結晶層形成基板１０２を、エッチングにより形成された溝１１０に沿って、２０ｍｍ角の大きさに劈開し、ＧａＡｓ基板１枚当たり３２個、計１６０個の２０ｍｍ角の整形チップ（分割基板１０３）を得る。

半導体結晶層形成基板１０２から整形した整形チップと転写先基板１５０である直径３００ｍｍのＳｉ基板の表面を、イオンビーム活性化することで接着性強化処理を施す。イオンビーム活性化は、真空中でのＡｒイオンビームの照射とする。その後、整形チップと転写先基板１５０とを貼り合わせる。さらに５０００Ｎの荷重を加えて圧着を行い、貼り合わせ基板を得る。圧着は常温で行う。この圧着工程を繰り返すことにより、１４８個の２０ｍｍ角の整形チップを直径３００ｍｍのＳｉ基板表面上に整列して貼り合わせる。この貼り合わせにより、Ａｌ_２Ｏ_３層およびＧａＡｓ結晶層へのエッチングにより形成された溝１１０の内壁と、転写先基板１５０であるＳｉ基板の表面とによって空洞１４０が形成される。

次に、犠牲層１０４であるＡｌＡｓ結晶層をエッチングし、半導体結晶層１０６であるＧａＡｓ結晶層を転写先基板１５０である１２インチＳｉ基板に残した状態で、１２インチＳｉ基板と整形チップとを分離する。ＡｌＡｓ結晶層のエッチングは、貼り合わせ基板を、エッチング液（２５％塩化水素水溶液）に浸漬させ、空洞１４０内に毛細管現象によりエッチング液を供給し、そのまま放置することで行う。これにより犠牲層１０４であるＡｌＡｓ結晶層のエッチングが進行し、１２インチＳｉ基板と各整形チップが分離され、転写先基板１５０である１２インチＳｉ基板上に半導体結晶層１０６であるＧａＡｓ結晶層を有する複合基板が得られる。

上記した実施の形態および実施例では、半導体結晶層１０６が最終的に転写される基板について特に言及していないが、当該基板をシリコンウェハ等の半導体基板、ＳＯＩ基板または絶縁体基板上に半導体層が形成されたものとし、当該半導体基板、ＳＯＩ層または半導体層に予めトランジスタ等電子デバイスが形成されていてもよい。つまり、すでに電子デバイスが形成された基板上に、上記した方法を用いて半導体結晶層１０６を転写により形成できる。これにより、材料組成等が大きく異なる半導体デバイスをモノリシックに形成することができるようになる。特に、半導体結晶層１０６に電子デバイスを予め形成した後に、前記したような予め電子デバイスが形成された基板上に転写により半導体結晶層１０６を形成すると、製造プロセスが大きく異なる異種材料からなる電子デバイスを容易にモノリシックに形成することができるようになる。

１０２…半導体結晶層形成基板、１０３…分割基板、１０４…犠牲層、１０６…半導体結晶層、１０８…分割体、１１０…溝、１１２…第１表面、１２０…中間基板、１２２…第２表面、１２４…分割基板、１２６…第３表面、１３０…イオンビーム生成器、１４０…空洞、１４２…エッチング液、１５０…転写先基板、１５２…第４表面、１６０…支持体、１６２…中間基板。

Claims (19)

1. 直径２００ｍｍの円またはそれより大きい任意の平面形状を有する転写先基板と、
   前記転写先基板の上に位置し、厚さが１μｍ以下の半導体結晶層と、を有し、
   前記半導体結晶層が複数の分割体に分割され、前記複数の分割体のそれぞれが、直径３０ｍｍの円またはそれより小さい任意の平面形状を有し、
   前記転写先基板の全体または前記分割体側に位置する部分が、非晶質体、多結晶体、または、前記分割体の単結晶構造とは格子整合もしくは擬格子整合しない単結晶構造を有する単結晶体である
   複合基板。
2. 前記転写先基板と前記複数の分割体との間に、中間層をさらに有し、
   前記中間層が、３００℃以上の耐熱性を有する
   請求項１に記載の複合基板。
3. 前記複数の分割体のそれぞれが、１次元配列または２次元配列されている
   請求項１または請求項２に記載の複合基板。
4. 前記複数の分割体のそれぞれが、横ｎ列および縦ｍ列の２次元アレイ状に配置され、
   前記２次元アレイの横列数ｎが１０以上、縦列数ｍが１０以上である
   請求項３に記載の複合基板。
5. 前記複数の分割体のそれぞれが、単結晶のＧｅ層からなり、
   前記Ｇｅ層のＸ線回折法による回折スペクトル半値幅が、４０arcsec以下である
   請求項１から請求項４の何れか一項に記載の複合基板。
6. 前記複数の分割体のそれぞれの平滑性が、１０ｎｍ以下である
   請求項１から請求項５の何れか一項に記載の複合基板。
7. 直径２００ｍｍの円より小さい任意の平面形状を有する半導体結晶層形成基板の上に、犠牲層および厚さが１μｍ以下の半導体結晶層を、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に形成するステップと、
   前記犠牲層の一部が露出するように少なくとも前記半導体結晶層をエッチングし、前記半導体結晶層を、直径３０ｍｍの円またはそれより小さい任意の平面形状を有する分割体に分割するステップと、
   前記半導体結晶層形成基板を、転写に適した大きさに整形するステップと、
   整形された前記半導体結晶層形成基板に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第１表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、
   前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体結晶層形成基板とを分離するステップと、を有し、
   前記転写先基板が、直径２００ｍｍの円またはそれより大きい任意の平面形状を有する
   複合基板の製造方法。
8. 前記整形するステップが、前記半導体結晶層形成基板を、各々が転写に適した形状を有する複数の分割基板に分割するステップである
   請求項７に記載の製造方法。
9. 直径２００ｍｍの円より小さい任意の平面形状を有する半導体結晶層形成基板の上に、犠牲層および厚さが１μｍ以下の半導体結晶層を、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に形成するステップと、
   前記犠牲層の一部が露出するように少なくとも前記半導体結晶層をエッチングし、前記半導体結晶層を、直径３０ｍｍの円またはそれより小さい任意の平面形状を有する分割体に分割するステップと、
   前記半導体結晶層形成基板に形成された層の表面であって中間基板または前記中間基板に形成された層に接することとなる第１表面と、前記中間基板または前記中間基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記半導体結晶層形成基板と前記中間基板とを貼り合わせるステップと、
   前記犠牲層をエッチングし、前記半導体結晶層を前記中間基板側に残した状態で、前記中間基板と前記半導体結晶層形成基板とを分離するステップと、
   前記中間基板を、転写に適した大きさに整形するステップと、
   整形された前記中間基板に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第３表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第３表面に接することとなる第４表面と、が向かい合うように、前記中間基板と前記転写先基板とを貼り合わせるステップと、
   前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記中間基板とを分離するステップと、を有し、
   前記中間基板が、非可撓性基板であり、
   前記転写先基板が、直径２００ｍｍの円またはそれより大きい任意の平面形状を有する
   複合基板の製造方法。
10. 前記整形するステップが、前記中間基板を、各々が転写に適した形状を有する複数の分割基板に分割するステップである
    請求項９に記載の製造方法。
11. 直径２００ｍｍの円より小さい任意の平面形状を有する半導体結晶層形成基板の上に、犠牲層および厚さが１μｍ以下の半導体結晶層を、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に形成するステップと、
    前記犠牲層の一部が露出するように少なくとも前記半導体結晶層をエッチングし、前記半導体結晶層を、直径３０ｍｍの円またはそれより小さい任意の平面形状を有する分割体に分割するステップと、
    前記半導体結晶層形成基板に形成された層の表面であって中間基板または前記中間基板に形成された層に接することとなる第１表面と、前記中間基板または前記中間基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記半導体結晶層形成基板と前記中間基板とを貼り合わせるステップと、
    前記犠牲層をエッチングし、前記半導体結晶層を前記中間基板側に残した状態で、前記中間基板と前記半導体結晶層形成基板とを分離するステップと、
    前記中間基板に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第３表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第３表面に接することとなる第４表面と、が向かい合うように、前記中間基板と前記転写先基板とを貼り合わせるステップと、
    前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記中間基板とを分離するステップと、を有し、
    前記中間基板が、転写に適した大きさに整形された非可撓性基板であり、
    前記転写先基板が、直径２００ｍｍの円またはそれより大きい任意の平面形状を有し、
    前記半導体結晶層形成基板と前記中間基板とを貼り合わせるステップおよび前記中間基板と前記半導体結晶層形成基板とを分離するステップにおいて、複数の前記中間基板を一つの支持体で支持し、前記支持体で支持された前記複数の中間基板を一括してハンドリングし、
    前記中間基板と前記転写先基板とを貼り合わせるステップおよび前記転写先基板と前記中間基板とを分離するステップにおいて、前記支持体から切り離した前記中間基板を個別にハンドリングする
    複合基板の製造方法。
12. 前記中間基板と前記転写先基板とを貼り合わせるステップの後、前記転写先基板と前記中間基板とを分離するステップの前に、
    前記中間基板と前記半導体結晶層との間に位置する層の物性、
    前記中間基板と前記半導体結晶層との接着性を支配する界面の物性、
    前記半導体結晶層と前記転写先基板との間に位置する層の物性、および、
    前記半導体結晶層と前記転写先基板との接着性を支配する界面の物性、
    から選択された１以上の物性を変化させるステップ、をさらに有する
    請求項９から請求項１１の何れか一項に記載の製造方法。
13. 前記犠牲層および前記半導体結晶層を形成するステップの後、前記分割するステップの前に、前記半導体結晶層の上に第１接着層を形成するステップをさらに有する
    請求項７から請求項１２の何れか一項に記載の製造方法。
14. 前記中間基板上に、第２接着層を形成するステップをさらに有し、
    前記第２接着層の表面が、前記第２表面である
    請求項７から請求項１３の何れか一項に記載の製造方法。
15. 前記第１表面と前記第２表面を貼り合わせる前に、前記第１表面および前記第２表面から選択された１以上の表面に、前記第１表面と前記第２表面との接合界面における接着性を強化する接着性強化処理を施すステップ、をさらに有する
    請求項７から請求項１４の何れか一項に記載の製造方法。
16. 前記第１表面と前記第２表面との接合界面が圧着されるよう、基板間に１ＭＰａ〜１ＧＰａの圧力を加えるステップをさらに有する
    請求項１５に記載の製造方法。
17. 前記第３表面と前記第４表面を貼り合わせる前に、前記第３表面および前記第４表面から選択された１以上の表面に、前記第３表面と前記第４表面との接合界面における接着性を強化する接着性強化処理を施すステップ、をさらに有する
    請求項９から請求項１６の何れか一項に記載の製造方法。
18. 前記第３表面と前記第４表面との接合界面が圧着されるよう、基板間に１ＭＰａ〜１ＧＰａの圧力を加えるステップをさらに有する
    請求項１７に記載の製造方法。
19. 前記犠牲層および前記半導体結晶層を形成するステップの後、前記半導体結晶層形成基板と前記中間基板とを貼り合わせるステップの前に、前記半導体結晶層の一部を活性領域とする電子デバイスを前記半導体結晶層に形成するステップをさらに有する
    請求項７から請求項１８の何れか一項に記載の製造方法。

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