WO2013042382A1 - 複合基板の製造方法 - Google Patents

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WO2013042382A1
WO2013042382A1 PCT/JP2012/006028 JP2012006028W WO2013042382A1 WO 2013042382 A1 WO2013042382 A1 WO 2013042382A1 JP 2012006028 W JP2012006028 W JP 2012006028W WO 2013042382 A1 WO2013042382 A1 WO 2013042382A1
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crystal layer
substrate
semiconductor crystal
transfer destination
layer
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高田　朋幸
山田　永
秦　雅彦
辰郎 前田
太郎 板谷
哲二 安田
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住友化学株式会社
独立行政法人産業技術総合研究所
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Definitions

  • the present invention relates to a method for manufacturing a composite substrate.
  • Non-Patent Document 1 discloses a CMOSFET structure in which an N-channel MOSFET using a III-V group compound semiconductor as a channel and a P-channel MOSFET using Ge as a channel are formed on a single substrate.
  • An N-channel MISFET having a III-V group compound semiconductor as a channel (Metal-Insulator-Semiconductor-Field-Effect-Transistor; hereinafter, an N-channel MISFET may be simply referred to as "nMISFET") and a group IV semiconductor as a channel
  • nMISFET Metal-Insulator-Semiconductor-Field-Effect-Transistor
  • pMISFET P-channel type MISFET
  • a III-V group compound semiconductor crystal layer for nMISFET and a group IV semiconductor for pMISFET on a silicon substrate capable of utilizing existing manufacturing equipment and existing processes. It is preferable to form a crystal layer.
  • Non-Patent Document 2 discloses a technique in which an AlAs layer is formed as a sacrificial layer on a GaAs substrate, and the Ge layer formed on the sacrificial layer (AlAs layer) is transferred to the Si substrate.
  • Patent Document 1 for the purpose of solving the problem that it takes a long time to etch the sacrificial layer, the upper surface of the semiconductor thin film provided on the first substrate via the release layer is formed on the first substrate of the second substrate.
  • a method for manufacturing a semiconductor device including a step of attaching to a surface and peeling the semiconductor thin film from the first substrate is disclosed. Further, in Patent Document 1, in the method, an etching solution passage including a through-hole penetrating the second substrate is provided in a dicing scheduled region of the second substrate, and the peeling is performed through the etching solution passage. It describes that the peeling layer is dissolved by the supplied etching solution.
  • Patent Document 1 JP 2004-363213 A Non-Patent Document 1 S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
  • Non-Patent Document 2 Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
  • Non-Patent Document 2 the AlAs layer that is a sacrificial layer is removed by etching, and the Ge layer that is the semiconductor crystal layer to be transferred is separated from the GaAs substrate that is the crystal growth substrate.
  • the sacrificial layer is disposed between the crystal growth substrate and the Ge layer, and is removed by lateral etching in the gap between the crystal growth substrate and the Ge layer. If it is thin, the etching solution is not sufficiently supplied, and there is a problem that it takes a long time to remove the sacrificial layer.
  • an etchant passage including a through hole is provided in the second substrate, the etchant is supplied through the etchant passage.
  • the second substrate which is the transfer destination substrate
  • the number of processing steps increases and the manufacturing cost increases.
  • the region provided with the through hole cannot be used as a region for forming a device, it adversely affects the integration.
  • the etching solution can be supplied quickly and the time for removing the sacrificial layer can be shortened.
  • the sacrificial layer having a large layer thickness reduces the crystallinity of the semiconductor crystal layer formed on the sacrificial layer. Is not preferable.
  • the thickness of the sacrificial layer is increased, the flatness of the surface of the sacrificial layer is reduced, and sacrificial The flatness of the semiconductor crystal layer formed on the layer is also lowered.
  • the semiconductor crystal layer transferred from the crystal growth substrate to the transfer destination substrate is further transferred to another transfer destination substrate.
  • the adhesion layer (or adhesion mechanism) between the transfer destination substrate and the semiconductor crystal layer in the transfer stage from the crystal growth substrate to the transfer destination substrate is a sacrificial layer in the transfer stage from the transfer destination substrate to the next transfer destination substrate. (Or desorption mechanism). For this reason, it is necessary to select the etching solution and the material of the adhesive layer (sacrificial layer) (or the adhesive mechanism in each transfer step) in each transfer step so that the relationship between the etching resistance and the adhesive strength is appropriate. In order to increase the degree of freedom of selection, it is preferable that the physical properties (such as etching resistance or adhesive strength) of the adhesive layer (sacrificial layer) can be dynamically changed and controlled.
  • An object of the present invention is to provide a technique for increasing the etching rate of a sacrificial layer when a semiconductor crystal layer formed on a crystal growth substrate is transferred to a transfer destination substrate. Another object is to control the adhesion of the adhesive layer or the sacrificial layer in each transfer stage.
  • a sacrificial layer and a semiconductor crystal layer are formed on a semiconductor crystal layer forming substrate in the order of the sacrificial layer and the semiconductor crystal layer, Etching the semiconductor crystal layer so that a part thereof is exposed, dividing the semiconductor crystal layer into a plurality of divided bodies, a first surface that is a surface of a layer formed on the semiconductor crystal layer forming substrate, and a transfer destination substrate Alternatively, the step of bonding the semiconductor crystal layer forming substrate and the transfer destination substrate so that the second surface that is in contact with the first surface, which is the surface of the layer formed on the transfer destination substrate, faces the semiconductor crystal;
  • the transfer destination substrate and the semiconductor crystal layer formation substrate are formed by immersing all or part of the layer formation substrate and the transfer destination substrate in an etching solution to etch the sacrificial layer and leaving the semiconductor crystal layer on the transfer destination substrate side.
  • a semiconductor crystal layer comprises a Ge x Si 1-x (0
  • the transfer destination substrate may have a non-flexible substrate and an organic layer, and in this case, the surface of the organic layer is the second surface.
  • a step of forming an organic adhesive layer on the semiconductor crystal layer after the step of forming the sacrificial layer and the semiconductor crystal layer and before the step of bonding the semiconductor crystal layer forming substrate and the transfer destination substrate together.
  • the surface of the adhesive layer is the first surface.
  • the thickness of the semiconductor crystal layer may be not less than 0.1 nm and less than 1 ⁇ m.
  • the method may further include a step of forming an adhesive layer on the semiconductor crystal layer, and in this case, in the step of dividing Then, the adhesive layer and the semiconductor crystal layer are etched so that a part of the sacrificial layer is exposed, and the adhesive layer and the semiconductor crystal layer are divided into a plurality of divided bodies.
  • the first surface and the first surface are formed on one or more surfaces selected from the first surface and the second surface. You may further have the step of performing the adhesive reinforcement
  • the groove can be formed by etching the semiconductor crystal layer so as to expose a part of the sacrificial layer.
  • the separating step one of the semiconductor crystal layer forming substrate and the transfer destination substrate is formed.
  • the etching solution is supplied to the cavity formed by the groove inner wall of the semiconductor crystal layer forming substrate and the surface of the transfer destination substrate, and the sacrificial layer is etched by the etching solution supplied to the cavity. can do.
  • Examples of the groove pattern seen from above the semiconductor crystal layer forming substrate include stripes in which a plurality of linear grooves are arranged in parallel, or lattice stripes in which a plurality of stripes are superposed at different angles.
  • the width of the groove is preferably in the range of 0.00001 to 1 times the distance to the adjacent grooves arranged in parallel.
  • the etching solution may be supplied into the cavity by capillary action.
  • the etching solution may be supplied into the cavity by immersing one end of the cavity in the etching solution and sucking the etching solution from the other end.
  • One end of the cavity may be opened to the outside of the semiconductor crystal layer forming substrate at the edge of the semiconductor crystal layer forming substrate, and the other end may be closed.
  • the transfer destination substrate and the semiconductor crystal layer are formed. Even if the substrate is placed in a reduced pressure state and one end of the cavity opened is immersed in the etching solution, the transfer destination substrate and the semiconductor crystal layer forming substrate are brought into an atmospheric pressure state so that the etching solution can be supplied into the cavity.
  • the method may further comprise the step of hydrophilizing the inner wall of the groove or cavity.
  • the sacrificial layer may be etched while applying ultrasonic waves into the cavity filled with the etching solution.
  • the transfer destination substrate and the second transfer destination are arranged so that the semiconductor crystal layer side of the transfer destination substrate faces the surface side of the second transfer destination substrate. Bonding the substrate, physical properties of a layer located between the transfer destination substrate and the semiconductor crystal layer, physical properties of an interface governing adhesion between the transfer destination substrate and the semiconductor crystal layer, the semiconductor crystal layer and the second layer Changing one or more physical properties selected from the physical properties of a layer located between the transfer destination substrate and the physical properties of the interface governing the adhesion between the semiconductor crystal layer and the second transfer destination substrate; There may be further included a step of separating the transfer destination substrate and the second transfer destination substrate with the semiconductor crystal layer left on the second transfer destination substrate side.
  • an electronic device having a part of the semiconductor crystal layer as an active region is a semiconductor. You may further have the step formed in a crystal layer.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 3 is a plan view illustrating the method for manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 5 is a plan view showing a modification example of a pattern of grooves 110 in the first embodiment.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 5 is a cross-sectional view showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • FIG. 5 is a cross-sectional view illustrating a method of manufacturing a composite substrate according to Embodiment 2 in the order of steps.
  • FIG. 5 is a cross-sectional view illustrating a method of manufacturing a composite substrate according to Embodiment 2 in the order of steps.
  • FIG. 5 is a cross-sectional view illustrating a method of manufacturing a composite substrate according to Embodiment 2 in the order of steps.
  • FIG. 5 is a cross-sectional view illustrating a method of manufacturing a composite substrate according to Embodiment 2 in the order of steps.
  • FIG. 5 is a cross-sectional view illustrating a method of manufacturing a composite substrate according to Embodiment 2 in the order of steps. It is sectional drawing which showed the manufacturing method of the composite substrate of Embodiment 3 to process order. It is sectional drawing which showed the manufacturing method of the composite substrate of Embodiment 3 to process order. It is sectional drawing which showed the manufacturing method of the composite substrate of Embodiment 3 to process order.
  • a Ge crystal layer (left photo) bonded to a plastic substrate and a GaAs substrate (right photo) after separating the Ge crystal layer are shown.
  • 9 shows a cross section of the semiconductor substrate of Example 2 in the manufacturing process.
  • 9 shows a cross section of the semiconductor substrate of Example 2 in the manufacturing process. It is the optical microscope photograph which observed the state after the patterned Ge crystal layer was transcribe
  • 8 shows a cross section in the process of manufacturing a semiconductor substrate of Example 3.
  • 8 shows a cross section in the process of manufacturing a semiconductor substrate of Example 3.
  • 8 shows a cross section in the process of manufacturing a semiconductor substrate of Example 3.
  • 8 shows a cross section in the process of manufacturing a semiconductor substrate of Example 3.
  • 8 shows a cross section in the process of manufacturing a semiconductor substrate of Example 3.
  • FIG. 1 to 10 are cross-sectional views or plan views showing the method of manufacturing the composite substrate of Embodiment 1 in the order of steps.
  • a sacrificial layer 104 and a semiconductor crystal layer 106 are formed on a semiconductor crystal layer forming substrate 102 in the order of the sacrificial layer 104 and the semiconductor crystal layer 106.
  • the semiconductor crystal layer forming substrate 102 is a substrate for forming a high-quality semiconductor crystal layer 106.
  • a preferable material of the semiconductor crystal layer forming substrate 102 depends on a material, a forming method, and the like of the semiconductor crystal layer 106.
  • the semiconductor crystal layer forming substrate 102 is preferably made of a material that lattice-matches or pseudo-lattice-matches with the semiconductor crystal layer 106 to be formed.
  • the semiconductor crystal layer forming substrate 102 is preferably a GaAs single crystal substrate, and a single crystal substrate of InP, sapphire, Ge, or SiC can be selected.
  • a (100) plane or a (111) plane can be cited as a plane orientation on which the semiconductor crystal layer 106 is formed.
  • the sacrificial layer 104 is a layer for separating the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106. By removing the sacrificial layer 104 by etching, the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106 are separated. Since the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106 need to remain when the sacrificial layer 104 is etched, the etching rate of the sacrificial layer 104 is set to any of the etching rates of the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106. On the other hand, it needs to be larger, preferably several times larger.
  • the sacrificial layer 104 is preferably an AlAs layer, and an InAlAs layer, an InGaP layer, an InAlP layer, an InGaAlP layer, or an AlSb layer. Can be selected.
  • the thickness of the sacrificial layer 104 increases, the crystallinity of the semiconductor crystal layer 106 tends to decrease. Therefore, the thickness of the sacrificial layer 104 is preferably as thin as possible to ensure the function as the sacrificial layer.
  • the thickness of the sacrificial layer 104 can be selected in the range of 0.1 nm to 10 ⁇ m.
  • the sacrificial layer 104 may be thinner than any of the semiconductor crystal layer formation substrate 102 and the semiconductor crystal layer 106.
  • the sacrificial layer 104 can be formed by an epitaxial growth method, a CVD (Chemical Vapor Deposition) method, a sputtering method, or an ALD (Atomic Layer Deposition) method.
  • a MOCVD (Metal Organic Chemical Vapor Deposition) method or MBE (Molecular Beam Epitaxy) method can be used as the epitaxial growth method.
  • MOCVD Metal Organic Chemical Vapor Deposition
  • MBE Molecular Beam Epitaxy
  • a source gas TMGa (trimethyl gallium), TMA (trimethyl aluminum), TMIn (trimethyl indium), AsH 3 (arsine), or be used PH 3 (phosphine) etc. it can.
  • Hydrogen can be used as the carrier gas.
  • a compound in which a part of a plurality of hydrogen atom groups of the source gas is substituted with a chlorine atom or a hydrocarbon group can also be used.
  • the reaction temperature can be appropriately selected within the range of 300 ° C to 900 ° C, preferably within the range of 400 to 800 ° C.
  • the thickness of the sacrificial layer 104 can be controlled by appropriately selecting the source gas supply amount and the reaction time.
  • the semiconductor crystal layer 106 is a transfer target layer transferred to a transfer destination substrate described later.
  • the semiconductor crystal layer 106 is used as an active layer of a semiconductor device.
  • the semiconductor crystal layer 106 is formed on the semiconductor crystal layer forming substrate 102 by an epitaxial growth method or the like, whereby the crystallinity of the semiconductor crystal layer 106 is realized with high quality, while the semiconductor crystal layer 106 is transferred to the transfer destination substrate.
  • the semiconductor crystal layer 106 can be formed on an arbitrary transfer destination substrate without considering lattice matching with the transfer destination substrate.
  • Examples of the semiconductor crystal layer 106 include a Ge crystal layer and a Ge x Si 1-x (0 ⁇ x ⁇ 1) crystal layer.
  • the Ge composition ratio x of the Ge x Si 1-x crystal layer is preferably 0.9 or more. By setting the Ge composition ratio x to 0.9 or more, semiconductor characteristics close to the Ge layer can be obtained.
  • a Ge x Si 1-x (0 ⁇ x ⁇ 1) crystal layer, preferably a Ge x Si 1-x (0.9 ⁇ x ⁇ 1) crystal layer, more preferably a Ge crystal layer is used as the semiconductor crystal layer 106.
  • the semiconductor crystal layer 106 can be used as an active layer of a high mobility field effect transistor, particularly a high mobility complementary field effect transistor.
  • the thickness of the semiconductor crystal layer 106 can be appropriately selected within the range of 0.1 nm to 500 ⁇ m.
  • the thickness of the semiconductor crystal layer 106 is preferably 0.1 nm or more and less than 1 ⁇ m. By making the semiconductor crystal layer 106 less than 1 ⁇ m, it can be used for a composite substrate suitable for manufacturing a high-performance transistor such as an ultra-thin body MISFET.
  • the semiconductor crystal layer 106 can be formed by an epitaxial growth method or an ALD method.
  • an MOCVD method or an MBE method can be used as the epitaxial growth method.
  • TMGa trimethylgallium
  • TMA trimethylaluminum
  • TMIn trimethylindium
  • AsH 3 arsine
  • PH phosphine
  • the semiconductor crystal layer 106 made of a group IV compound semiconductor is formed by the MOCVD method, GeH 4 (germane), SiH 4 (silane), Si 2 H 6 (disilane), or the like can be used as a source gas.
  • Hydrogen can be used as the carrier gas.
  • a compound in which a part of a plurality of hydrogen atom groups of the source gas is substituted with a chlorine atom or a hydrocarbon group can also be used.
  • the reaction temperature can be appropriately selected within the range of 300 ° C to 900 ° C, preferably within the range of 400 to 800 ° C.
  • the thickness of the semiconductor crystal layer 106 can be controlled by appropriately selecting the source gas supply amount and the reaction time.
  • the semiconductor crystal layer 106 is etched so that a part of the sacrificial layer 104 is exposed, and the semiconductor crystal layer 106 is divided into a plurality of divided bodies 108. By this etching, a groove 110 is formed between the divided body 108 and the adjacent divided body 108.
  • “so that a part of the sacrificial layer 104 is exposed” includes the following cases where it can be said that the sacrificial layer 104 is substantially exposed in the etching region where the groove 110 is formed.
  • the sacrificial layer 104 is completely etched at the bottom of the groove 110, the semiconductor crystal layer forming substrate 102 is exposed at the bottom of the groove 110, and the cross section of the sacrificial layer 104 is exposed as part of the side surface of the groove 110.
  • the semiconductor crystal layer 106 remains at a part of the bottom of the groove 110.
  • the thickness of the remaining semiconductor crystal layer 106 is etched.
  • the case where the sacrificial layer 104 can be said to be substantially exposed is thin.
  • etching for forming the groove 110 either a dry method or a wet method can be employed.
  • HCl, HF, phosphoric acid, citric acid, hydrogen peroxide solution, ammonia, or an aqueous solution of sodium hydroxide can be used as an etchant.
  • etching mask an appropriate organic or inorganic material having an etching selectivity can be used, and the pattern of the groove 110 can be arbitrarily formed by patterning the mask.
  • the semiconductor crystal layer formation substrate 102 can be used as an etching stopper.
  • the surface of the sacrificial layer 104 is used. Alternatively, it is desirable to stop etching halfway.
  • FIG. 3 is a plan view of the semiconductor crystal layer forming substrate 102 as viewed from above, and shows the pattern of the grooves 110.
  • the pattern of the grooves 110 shown in FIG. 3 is a stripe pattern in which a plurality of linear grooves 110 are arranged in parallel.
  • the distance between adjacent trenches 110 is desirably narrow as long as the size necessary for the semiconductor crystal layer 106 (divided body 108) is satisfied from the viewpoint of shortening the time required for removing the sacrificial layer 104.
  • the width of the groove 110 is preferably within a range of 0.00001 to 1 times the distance to the adjacent grooves 110 arranged in parallel.
  • the distance between adjacent grooves 110 refers to the shortest distance between two opposing sides.
  • the pattern of the groove 110 may be a lattice pattern in which two stripes are overlapped at a right angle. From the viewpoint of shortening the time required for removing the sacrificial layer 104, it is preferable to use a lattice pattern as shown in FIG.
  • the crossing angle of the two stripes is not necessarily a right angle, and the crossing can be made at any angle other than 0 degrees and 180 degrees.
  • the checkered pattern may be a partial checkered pattern.
  • the planar pattern of the groove 110 may further have an arbitrary shape. That is, the planar shape of the semiconductor crystal layer 106 separated by the groove 110 is not limited to a strip shape, a square shape, a square shape, or the like, and may be an arbitrary shape.
  • an adhesion enhancing process for enhancing the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 is performed on the surface of the transfer destination substrate 120 and the surface of the semiconductor crystal layer 106.
  • the surface 112 of the semiconductor crystal layer 106 at a portion other than the groove 110 on the semiconductor crystal layer forming substrate 102 is the transfer destination substrate 120 or the transfer destination substrate 120 when the semiconductor crystal layer forming substrate 102 and the transfer destination substrate 120 are bonded together.
  • This is an example of a “first surface” that comes into contact with a layer formed on the transfer destination substrate 120.
  • the “first surface” refers to the surface of the uppermost layer.
  • the surface 122 of the transfer destination substrate 120 is an example of a “second surface” that comes into contact with the surface 112 of the semiconductor crystal layer 106 when the semiconductor crystal layer formation substrate 102 and the transfer destination substrate 120 are bonded together. .
  • the adhesion strengthening treatment may be performed only on either the surface 122 (second surface) of the transfer destination substrate 120 or the surface 112 (first surface) of the semiconductor crystal layer 106.
  • ion beam activation by the ion beam generator 130 can be exemplified.
  • the ions to be irradiated are, for example, argon ions.
  • Plasma activation may be performed as an adhesion strengthening treatment.
  • oxygen plasma treatment can be exemplified.
  • the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 can be enhanced by the adhesion enhancement process. Note that the adhesion strengthening treatment is not essential. Instead of the adhesion strengthening treatment, an adhesive layer may be formed in advance on the transfer destination substrate 120.
  • the transfer destination substrate 120 is a substrate to which the semiconductor crystal layer 106 is transferred.
  • the transfer destination substrate 120 may be a target substrate on which an electronic device using the semiconductor crystal layer 106 as an active layer is finally disposed, and an intermediate state until the semiconductor crystal layer 106 is transferred to another target substrate
  • the temporary substrate may be used.
  • the member which comprises the surface 122 consists of organic substance.
  • the entire transfer destination substrate 120 may be made of an organic material.
  • the surface 122 of the transfer destination substrate 120 is the second surface.
  • the transfer destination substrate 120 may have a non-flexible substrate and an organic material layer. In this case, the surface of the organic material layer is the second surface.
  • the inflexible substrate may be made of either an organic material or an inorganic material.
  • a silicon substrate, an SOI (Silicon-on-insulator) substrate, a glass substrate, a sapphire substrate, an SiC substrate, or an AlN substrate can be exemplified.
  • the non-flexible substrate may be an insulator substrate such as a ceramic substrate or a plastic substrate, or a conductor substrate such as a metal substrate.
  • a silicon substrate or an SOI substrate is used as the non-flexible substrate, a manufacturing apparatus used in an existing silicon process can be used, and knowledge of the known silicon process can be used to increase research and development and manufacturing efficiency.
  • the surface 122 of the transfer destination substrate 120 may not be formed of an organic material, but the surface 112 may be formed of an organic material, and both the surface 122 and the surface 112 may be formed of an organic material.
  • the transfer destination substrate 120 includes a hard inflexible substrate that does not bend easily, such as a silicon substrate, the semiconductor crystal layer 106 to be transferred is protected from mechanical vibration and the like, and the crystal quality of the semiconductor crystal layer 106 is kept high. be able to.
  • the transfer destination substrate 120 is a flexible substrate, in the etching process of the sacrificial layer 104 to be described later, the flexible substrate is bent in a direction away from the semiconductor crystal layer forming substrate 102 to transfer the transfer destination substrate 120.
  • the etchant can be quickly supplied between the semiconductor crystal layer forming substrate 102 and the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 can be quickly separated.
  • the transfer is performed so that the surface 122 (second surface) of the transfer destination substrate 120 and the surface 112 (first surface) of the semiconductor crystal layer 106 of the semiconductor crystal layer forming substrate 102 face each other.
  • the front substrate 120 and the semiconductor crystal layer forming substrate 102 are bonded together.
  • the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are bonded so that the surface 112 of the semiconductor crystal layer 106 and the surface 122 of the transfer destination substrate 120 are bonded.
  • the bonding can be performed at room temperature.
  • a load F may be applied to the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102, and the transfer destination substrate 120 may be pressure bonded to the semiconductor crystal layer forming substrate 102.
  • Adhesive strength can be improved by pressure bonding. You may heat-process at the time of pressure bonding or after pressure bonding.
  • the heat treatment temperature is preferably 50 to 600 ° C, more preferably 100 ° C to 400 ° C.
  • a cavity 140 is formed by the inner wall of the groove 110 and the surface of the transfer destination substrate 120.
  • the transfer destination substrate 120 itself is an organic material, or the transfer destination substrate 120 has an inflexible substrate and an organic material layer, and these organic materials function as an adhesive layer. A large load is not necessary. Even when the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are bonded using an adhesive layer, a large load is not required.
  • an etching solution 142 is supplied to the cavity 140.
  • a method of supplying the etching solution 142 to the cavity 140 a method of supplying the etching solution 142 into the cavity 140 by capillary action, as shown in FIG. 3, one end of the cavity 140 when the semiconductor crystal layer forming substrate 102 is viewed from above. Is etched in the etching solution 142, and the etching solution 142 is forcibly supplied into the cavity 140 by sucking the etching solution 142 from the other end, when one end of the cavity 140 is opened and the other end is closed.
  • the transfer destination substrate 120 and the semiconductor crystal layer formation substrate 102 are placed in a reduced pressure state, and one end of the cavity 140 that is open is immersed in the etching solution 142, and then the transfer destination substrate 120 and the semiconductor crystal layer formation substrate 102 are in an atmospheric pressure state.
  • a method of forcibly supplying the etching solution 142 into the cavity 140 can be mentioned.
  • the plurality of divided bodies 108 may not be completely separated. For example, when one end of each groove 110 in the stripe pattern as shown in FIG.
  • the plurality of divided bodies 108 are connected to each other at the end of the semiconductor crystal layer forming substrate 102 and are not completely separated from each other.
  • “dividing the semiconductor crystal layer 106 into a plurality of divided bodies 108” means that the plurality of divided bodies 108 are connected at the end of the semiconductor crystal layer forming substrate 102 as described above, and are completely connected to each other. Includes making it not separated.
  • the inner wall of the groove 110 may be hydrophilized before the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are bonded together.
  • the inner wall of the groove 110 refers to a surface exposed to the inside of the groove 110 such as a side wall or a bottom surface of the groove 110.
  • the inner wall of the cavity 140 may be hydrophilized.
  • the inner wall of the cavity 140 refers to a surface exposed to the inside of the cavity 140 such as a side wall, a bottom surface, and a top surface.
  • a method of hydrophilizing the inside of the groove 110 or the cavity 140 As a method of hydrophilizing the inside of the groove 110 or the cavity 140, a method of exposing the inside of the groove 110 or the cavity 140 with HCl gas, and a method of ion-implanting hydrophilic ions (for example, hydrogen ions) into the groove 110 or the cavity 140. Etc. can be illustrated.
  • hydrophilic ions for example, hydrogen ions
  • the sacrificial layer 104 is etched by the etching solution 142 supplied to the cavity 140.
  • the sacrificial layer 104 can be selectively etched.
  • “selectively etch” refers to etching of the sacrificial layer 104, although other members exposed to the etchant, such as the semiconductor crystal layer 106, are also etched in the same manner as the sacrificial layer 104. This involves selecting the etchant material and other conditions such that the rate is higher than the etch rate of the other members, and “selectively” etching only the sacrificial layer 104 substantially.
  • examples of the etching solution 142 include HCl, HF, phosphoric acid, citric acid, hydrogen peroxide solution, ammonia, an aqueous solution of sodium hydroxide, or water.
  • the temperature during etching is preferably controlled in the range of 10 to 90 ° C.
  • the etching time can be appropriately controlled in the range of 1 minute to 200 hours.
  • the sacrificial layer 104 can be etched while applying an ultrasonic wave into the cavity 140 filled with the etchant 142.
  • the etching rate can be increased.
  • the transfer destination substrate 120 and the semiconductor crystal layer forming substrate are left in a state where the semiconductor crystal layer 106 is left on the transfer destination substrate 120 side as shown in FIG. 102 is separated.
  • the semiconductor crystal layer 106 is transferred to the transfer destination substrate 120, and a composite substrate having the semiconductor crystal layer 106 on the transfer destination substrate 120 is manufactured.
  • the cavity 140 is formed when the semiconductor crystal layer forming substrate 102 and the transfer destination substrate 120 are bonded together.
  • the etching solution is supplied via the cavity 140. Therefore, even when the transfer destination substrate 120 is an inflexible hard substrate, the sacrificial layer 104 is quickly etched and removed. Therefore, the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 can be quickly separated, and the manufacturing throughput can be improved.
  • the transfer destination substrate 120 is a flexible substrate
  • the transfer destination substrate 120 is bent away from the semiconductor crystal layer formation substrate 102 when the transfer destination substrate 120 and the semiconductor crystal layer formation substrate 102 are separated.
  • the supply of the etching solution can be promoted, and more rapid separation can be realized.
  • Embodiment 2 11 to 15 are cross-sectional views showing the method of manufacturing the composite substrate of Embodiment 2 in the order of steps.
  • the composite substrate composite substrate having the semiconductor crystal layer 106 on the transfer destination substrate 120
  • the semiconductor crystal layer 106 on the transfer destination substrate 120 is further replaced with the second substrate. Transfer to the transfer destination substrate 150. Thereby, a composite substrate having the semiconductor crystal layer 106 on the second transfer destination substrate 150 is manufactured.
  • an adhesion enhancing process for enhancing the adhesion between the second transfer destination substrate 150 and the semiconductor crystal layer 106 is performed on the surface of the second transfer destination substrate 150 and the surface of the semiconductor crystal layer 106.
  • the adhesion strengthening treatment may be performed only on either the surface of the second transfer destination substrate 150 or the surface of the semiconductor crystal layer 106.
  • ion beam activation by the ion beam generator 130 can be exemplified.
  • the ions to be irradiated are, for example, argon ions. Plasma activation may be performed as an adhesion strengthening treatment.
  • the adhesion strengthening process the adhesion between the second transfer destination substrate 150 and the semiconductor crystal layer 106 can be enhanced.
  • the adhesion strengthening treatment is not essential. Instead of the adhesion strengthening process, an adhesive layer may be formed in advance on the second transfer destination substrate 150.
  • the second transfer destination substrate 150 is a substrate to which the semiconductor crystal layer 106 is transferred. Similar to the transfer destination substrate 120, the second transfer destination substrate 150 may be a final target substrate or a temporary placement substrate. Since the material and the like of the second transfer destination substrate 150 are the same as those of the transfer destination substrate 120, description thereof is omitted.
  • the transfer destination substrate 120 and the second transfer destination substrate 150 are bonded so that the semiconductor crystal layer 106 side of the transfer destination substrate 120 and the surface side of the second transfer destination substrate 150 face each other. . That is, the bonding is performed so that the surface of the semiconductor crystal layer 106 and the surface of the second transfer destination substrate 150 are bonded.
  • the bonding can be performed at room temperature.
  • a load F may be applied to the second transfer destination substrate 150 and the transfer destination substrate 120, and the second transfer destination substrate 150 may be pressure bonded to the transfer destination substrate 120.
  • the organic material of the second transfer destination substrate 150 functions as an adhesive layer, or when the second transfer destination substrate 150 and the transfer destination substrate 120 are bonded using the adhesive layer, a large load is not necessary.
  • the physical properties of the interface or layer that governs the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 are changed.
  • the change in the interface physical properties is performed, for example, by implanting hydrogen ions.
  • the adhesion force at the interface can be reduced.
  • ion implantation is performed by adjusting the acceleration voltage so that hydrogen ions stop at the interface.
  • the layer is organic
  • the physical properties of the layer are changed by, for example, swelling the organic layer with an organic solvent. By swelling the organic layer, the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 can be reduced.
  • the semiconductor crystal layer 106 is left on the second transfer destination substrate 150 side as shown in FIG.
  • the transfer destination substrate 120 and the second transfer destination substrate 150 can be separated.
  • the semiconductor crystal layer 106 is transferred to the second transfer destination substrate 150, and a composite substrate having the semiconductor crystal layer 106 on the second transfer destination substrate 150 is manufactured.
  • the physical properties that reduce the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 after the transfer destination substrate 120 and the second transfer destination substrate 150 are bonded together. Since the change is generated, it is possible to control the adhesive force according to the transfer stage, and it is possible to stably perform the transfer process over a plurality of stages.
  • the physical properties of the adhesive layer can be changed.
  • the physical properties are changed so as to reduce the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106, but the adhesion between the semiconductor crystal layer 106 and the second transfer destination substrate 150 is controlled.
  • the physical properties of the interface that is, the bonding interface between the semiconductor crystal layer 106 and the second transfer destination substrate 150 may be changed so as to increase the adhesiveness.
  • the physical properties of the adhesive layer may be changed.
  • the change in physical properties may be a change in adhesion at the interface.
  • Examples of changes in physical properties that increase adhesiveness include interface activation, swelling of organic substances due to organic solvents, and curing of organic substances by heat or ultraviolet rays, and the like.
  • Embodiment 3 16 to 19 are cross-sectional views illustrating the composite substrate manufacturing method of Embodiment 3 in the order of steps.
  • the adhesive layer 160 is formed between the semiconductor crystal layer 106 and the transfer destination substrate 120 will be described. Since the manufacturing method of the third embodiment is common to the manufacturing method of the first embodiment in many cases, different parts will be mainly described and description of the common parts will be omitted.
  • an adhesive layer 160 is formed on the semiconductor crystal layer 106.
  • the adhesive layer 160 is a layer that improves the adhesion between the semiconductor crystal layer 106 and the transfer destination substrate 120, and is made of an organic material. Since the adhesive layer 160 is an organic material, even if the surface of the semiconductor crystal layer 106 has irregularities, some irregularities are absorbed by the adhesive layer 160 and are favorably bonded to the transfer destination substrate 120. For this reason, the level of surface flatness required for the semiconductor crystal layer 106 of this example may be low.
  • the adhesive layer 160 a polyimide film or a resist film can be exemplified.
  • the adhesive layer 160 can be formed by a coating method such as a spin coating method.
  • the thickness of the adhesive layer 160 can be in the range of 0.1 nm to 100 ⁇ m.
  • the transfer destination substrate 120 is preferably a non-flexible substrate. Even when an inflexible substrate is used as the transfer destination substrate 120, since a layer made of an organic material is used as the adhesive layer 160, the semiconductor crystal layer forming substrate 102, the transfer destination substrate 120, and the like, as in the first embodiment, are used. Can be adhered satisfactorily.
  • the adhesive layer 160 and the semiconductor crystal layer 106 are etched so that a part of the sacrificial layer 104 is exposed. Thereby, the groove 110 is formed.
  • the formation of the groove 110 is the same as in the first embodiment.
  • the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are pasted so that the surface of the transfer destination substrate 120 and the surface of the adhesive layer 160 other than the groove 110 are bonded.
  • the surface of the adhesive layer 160 other than the groove 110 is in contact with the transfer destination substrate 120 or the layer formed on the transfer destination substrate 120 when the semiconductor crystal layer forming substrate 102 and the transfer destination substrate 120 are bonded together. This is an example of the “first surface”.
  • the surface of the transfer destination substrate 120 is an example of a “second surface” that comes into contact with the first surface when the semiconductor crystal layer forming substrate 102 and the transfer destination substrate 120 are bonded together.
  • the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are bonded so that the surface of the adhesive layer 160 that is the first surface and the surface of the transfer destination substrate 120 that is the second surface are bonded.
  • Match. The bonding is the same as in the first embodiment.
  • the adhesion between the transfer destination substrate 120 and the adhesive layer 160 is enhanced.
  • the property enhancement treatment may be performed on one or more surfaces selected from the surface of the transfer destination substrate 120 and the surface of the adhesive layer 160.
  • the sacrificial layer 104 is etched, and the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are separated while leaving the adhesive layer 160 and the semiconductor crystal layer 106 on the transfer destination substrate 120 side as shown in FIG. To do.
  • the separation method is the same as in the first embodiment.
  • the adhesive layer 160 and the semiconductor crystal layer 106 are transferred to the transfer destination substrate 120, and a composite substrate having the adhesive layer 160 and the semiconductor crystal layer 106 on the transfer destination substrate 120 is manufactured.
  • the adhesive layer 160 since the adhesive layer 160 is provided, the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 becomes more reliable. Since the adhesive layer 160 is an organic substance, the unevenness on the surface of the semiconductor crystal layer 106 is absorbed by the adhesive layer 160, so that the level of flatness required for the semiconductor crystal layer 106 is lowered.
  • the semiconductor crystal layer 106 on the transfer destination substrate 120 can be further transferred to the second transfer destination substrate using the composite substrate of Embodiment 3 as in the second embodiment.
  • the adhesive layer 160 can be used as a sacrificial layer when the semiconductor crystal layer 106 is separated from the transfer destination substrate 120 after the semiconductor crystal layer 106 is transferred to the second transfer destination substrate. Further, an adhesive layer may be formed between the second transfer destination substrate and the semiconductor crystal layer 106.
  • the semiconductor crystal layer 106 is activated before the semiconductor crystal layer formation substrate 102 and the transfer destination substrate 120 are bonded to each other.
  • An electronic device serving as a region may be formed in the semiconductor crystal layer 106.
  • the semiconductor crystal layer 106 is transferred with an electronic device provided there. Since the semiconductor crystal layer 106 reverses every time it is transferred, an electronic device can be formed on both the front and back surfaces of the semiconductor crystal layer 106 by using this method.
  • a GaAs substrate was used as the semiconductor crystal layer forming substrate 102, and an AlAs crystal layer and a Ge crystal layer were formed on the GaAs substrate by an epitaxial crystal growth method using a low pressure CVD method.
  • the AlAs crystal layer corresponds to the sacrificial layer 104
  • the Ge crystal layer corresponds to the semiconductor crystal layer 106.
  • the size of the GaAs substrate was 10 mm ⁇ 10 mm, and the AlAs crystal layer and the Ge crystal layer were formed on the entire surface of the GaAs substrate.
  • the thicknesses of the AlAs crystal layer and the Ge crystal layer were 150 nm and 4.8 ⁇ m, respectively.
  • FIG. 20 and 21 are SEM photographs in which cross sections of the AlAs crystal layer and Ge crystal layer on the GaAs substrate fabricated as described above are observed, and FIG. 21 is an SEM photograph in which a portion of the AlAs crystal layer is enlarged and observed. It is.
  • FIG. 22 is a graph showing the results of X-ray rocking curve measurement on the (004) plane of the AlAs crystal layer and Ge crystal layer on the GaAs substrate. In FIG. 22, clear peaks derived from the AlAs crystal layer, the Ge crystal layer, and the GaAs substrate can be read. The full width at half maximum of the peak derived from the Ge crystal layer is 25.0 (arc sec.), Indicating that the crystal quality of the Ge crystal layer is very high.
  • FIG. 23 is a photograph showing a state after a GaAs substrate on which an AlAs crystal layer and a Ge crystal layer are formed is immersed in a 49% HF solution and 5 hours have passed at room temperature.
  • the AlAs crystal layer was dissolved by the 49% HF solution, and the Ge crystal layer was peeled off from the GaAs substrate. It can be seen that the peeled Ge crystal layer floats on the HF solution surface. In other words, even a Ge crystal layer having a die size of about 10 mm ⁇ 10 mm can be neatly stripped with a 49% HF solution by using a 150 nm thick AlAs crystal layer as the sacrificial layer 104.
  • the usefulness of the epitaxial lift-off method was confirmed. Since the peeled Ge crystal layer is fragile, when transferring the Ge crystal layer to another substrate, it is preferable to apply the epitaxial lift-off method after bonding the Ge crystal layer to the transfer substrate.
  • a flexible plastic substrate (transfer destination substrate 120) is bonded to the Ge crystal layer side, and the plastic substrate / Ge crystal layer /
  • the AlAs crystal layer / GaAs substrate was immersed in a 49% HF solution. The immersed state was maintained at room temperature for 5 hours, the AlAs crystal layer was dissolved, and the plastic substrate / Ge crystal layer and the GaAs substrate were separated.
  • FIG. 24 shows a Ge crystal layer (left photo) bonded to a plastic substrate and a GaAs substrate (right photo) after separating the Ge crystal layer. It was found that a high-quality Ge crystal layer having a die size of about 10 mm ⁇ 10 mm can be formed on a plastic substrate by using the above-described method (epitaxial lift-off method: ELO method).
  • the substrate material is not limited as long as it is insoluble in the etching solution (here, HF solution) of the crystalline sacrificial layer (here, the AlAs crystal layer). Therefore, it can be said that a Ge crystal layer with good crystallinity can be formed on an arbitrary substrate.
  • Example 1 In the first embodiment, an example in which a Ge crystal layer having a device size smaller than 100 ⁇ m ⁇ 100 ⁇ m is formed by the ELO method will be described.
  • a sacrificial layer 104 and a semiconductor crystal layer 106 were sequentially formed on the semiconductor crystal layer forming substrate 102 by an epitaxial crystal growth method. Thereafter, the semiconductor crystal layer 106 was patterned to a size of 50 ⁇ m ⁇ 50 ⁇ m.
  • a GaAs substrate was used as the semiconductor crystal layer forming substrate 102, and an AlAs crystal layer was used as the sacrificial layer 104. The thickness of the AlAs crystal layer was 150 nm.
  • a Ge crystal layer was applied as the semiconductor crystal layer 106.
  • a reactive ion etching method (RIE method) was used for patterning the Ge crystal layer.
  • the AlAs crystal layer was patterned by subsequent exposure to pure water.
  • a silicon substrate was used as the inflexible substrate 126, and a polyimide film was formed on the silicon substrate as the organic material layer 128 by spin coating.
  • the polyimide film also functions as an adhesive layer.
  • the GaAs substrate (semiconductor crystal layer forming substrate 102) and the silicon substrate (transfer destination substrate) were bonded so that the patterned Ge crystal layer (semiconductor crystal layer 106) and the polyimide film (organic layer 128) were in contact with each other.
  • the AlAs crystal layer sacrificial layer 104 was dissolved with a 49% HF solution to separate the Ge crystal layer and the GaAs substrate.
  • the dissolution of the AlAs crystal layer with the 49% HF solution was achieved in 10 minutes or less. An etching time of 10 minutes or less seems to be a sufficiently practical level.
  • FIG. 27 is an optical micrograph observing the state after the patterned Ge crystal layer is transferred onto the silicon substrate via the polyimide film.
  • the Ge crystal layer in FIG. 27 has a device region with a size of 50 ⁇ m ⁇ 50 ⁇ m, and the four corners of the device region have a planar shape in contact with another Ge crystal layer region. That is, it can be seen that even in a constricted portion such as the four corners of FIG. 27, transfer can be performed while maintaining a precise pattern shape without destroying the Ge crystal layer. If the ELO method is used, the Ge crystal layer can be transferred onto the transfer destination substrate 120 while maintaining the pattern even after the Ge crystal layer is patterned.
  • FIG. 28 shows an example in which the Ge crystal layer of FIG. 27 is applied to a Hall element.
  • the Ge crystal layer has a device region 402 having a size of 50 ⁇ m ⁇ 50 ⁇ m, and electrode regions 404 are formed at four corners of the device region 402.
  • the device region 402 and the electrode region 404 are connected by a connection portion 406 having a narrow line width.
  • Current is passed through each electrode 408 of one of the two electrode pairs in a diagonal position, and the voltage generated at each electrode 410 of the other electrode pair is measured to measure the strength of magnetic field B. it can.
  • Example 2 In Example 2, an example will be described in which a Ge crystal layer is transferred onto a glass substrate using an ELO method after a device is formed on the Ge crystal layer.
  • an AlAs crystal layer as a sacrificial layer 104 and a Ge crystal layer as a semiconductor crystal layer 106 were formed on a GaAs substrate as a semiconductor crystal layer formation substrate 102 by an epitaxial crystal growth method.
  • An element 302 such as a P-channel MOSFET, a diode, or a resistor was formed on the Ge crystal layer, and a transfer silicon substrate 306 was bonded through an adhesive layer 304. Note that the silicon substrate 306 is an intermediate substrate for transfer.
  • the AlAs layer (sacrificial layer 104) was dissolved with an HF solution to separate the Ge crystal layer and the GaAs substrate.
  • a glass substrate was applied as the base substrate 310, and the glass substrate (base substrate 310) and the Ge crystal layer (semiconductor crystal layer 106) were bonded using van der Waals force as shown in FIG.
  • the adhesive layer 304 was dissolved or peeled, and the transfer silicon substrate 306 was separated from the Ge crystal layer.
  • a Ge crystal layer on which a device was formed was formed by transfer on a base substrate 310 as a target substrate via a silicon substrate 306 as an intermediate substrate.
  • Figure 33 shows the I DS -V G characteristics of P-channel type MOSFET after transferring to a glass substrate, which is one of the elements 302 formed in the Ge crystal layer.
  • the gate length of the P-channel MOSFET is 4 ⁇ m.
  • FIG. 33 shows a case where V DS is ⁇ 1V and ⁇ 50 mV.
  • the on / off ratio of the source-drain current is two digits or more, and it can be seen that the device is not broken down and is operating normally even after the ELO method is applied.
  • the substrate is not limited to a semiconductor layer such as a silicon wafer, an SOI substrate, or an insulator substrate.
  • An electronic device such as a transistor may be formed in advance on the semiconductor substrate, the SOI layer, or the semiconductor layer. That is, the semiconductor crystal layer 106 can be formed by transfer on a substrate on which an electronic device has already been formed, using the method described above. This makes it possible to monolithically form semiconductor devices having greatly different material compositions and the like.
  • an electronic device when an electronic device is formed in advance on the semiconductor crystal layer 106 and then the semiconductor crystal layer 106 is formed by transfer on the substrate on which the electronic device is formed as described above, an electronic device made of a dissimilar material having a significantly different manufacturing process. Can be easily formed monolithically.
  • a layer on a substrate in this specification includes not only a layer formed in contact with the substrate but also a layer formed on the substrate with another layer interposed therebetween.

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Abstract

　半導体結晶層形成基板の上に犠牲層および半導体結晶層を順に形成するステップと、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割するステップと、半導体結晶層形成基板側の第１表面と、第１表面に接することとなる転写先基板側の第２表面と、が向かい合うように、半導体結晶層形成基板と転写先基板とを貼り合わせるステップと、半導体結晶層形成基板および転写先基板をエッチング液に浸漬して犠牲層をエッチングし、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体結晶層形成基板とを分離するステップと、を有し、前記半導体結晶層が、ＧｅｘＳｉ１－ｘ（０＜ｘ≦１）からなる、複合基板の製造方法を提供する。

Description

複合基板の製造方法
　本発明は、複合基板の製造方法に関する。
　ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ－Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ－Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor、また、以下においてＮチャネル型のＭＯＳＦＥＴを単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（以下単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
　ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor、また、以下においてＮチャネル型ＭＩＳＦＥＴを単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ－Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体を単一基板上に形成する技術が必要になる。また、ＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ－Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。
　単一基板（たとえばシリコン基板）上に、ＩＩＩ－Ｖ族化合物半導体層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、結晶成長用基板に形成した半導体結晶層を転写先基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、Ｓｉ基板に転写する技術が開示されている。
　特許文献１には、犠牲層のエッチングに長い時間がかかる問題の解決を目的として、第１の基板上に剥離層を介して設けられた半導体薄膜の上面を、第２の基板の第１の面に貼り付け、当該半導体薄膜を当該第１の基板から剥離する工程を含む半導体装置の製造方法が開示されている。また、特許文献１には、当該方法において、当該第２の基板のダイシング予定領域に、当該第２の基板を貫通する貫通孔を含むエッチング液通路を設け、当該剥離を、当該エッチング液通路を通じて供給されるエッチング液によって当該剥離層を溶解することにより行うことが記載されている。
　特許文献１　特開２００４－３６３２１３号公報
　非特許文献１　S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
　非特許文献２　Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
　非特許文献２に記載の技術では、犠牲層であるＡｌＡｓ層をエッチングにより除去し、転写対象の半導体結晶層であるＧｅ層を、結晶成長用基板であるＧａＡｓ基板から分離する。しかし、犠牲層は、結晶成長用基板とＧｅ層との間に挟まれて配置されており、結晶成長用基板とＧｅ層の間隙における横方向エッチングにより除去されるため、犠牲層の層厚が薄い場合には、エッチング液が十分に供給されず、犠牲層の除去に長時間を要する問題がある。この点、特許文献１に記載のように、貫通孔を含むエッチング液通路を第２の基板に設ければ、エッチング液通路を介してエッチング液が供給されるようになる。しかし、転写先基板である第２の基板に貫通孔を設けると、加工の工数が増え、製造コストが上昇する。また、貫通孔を設けた領域はデバイスを形成する領域には使えないので、集積化に不利に作用する。
　犠牲層を厚く形成すれば、エッチング液の供給が速やかになり、犠牲層除去の時間も短縮できるが、層厚が大きい犠牲層は、犠牲層上に形成する半導体結晶層の結晶性を低下させ、好ましくない。また、転写先基板への接着性を高く保つ観点から、半導体結晶層の平坦性を高く維持することが好ましいが、犠牲層の層厚が大きくなると、犠牲層表面の平坦性が低下し、犠牲層上に形成する半導体結晶層の平坦性も低下する。
　また、結晶成長用基板から転写先基板に転写された半導体結晶層は、さらに他の転写先基板に転写されることが想定される。ここで、結晶成長用基板から転写先基板への転写段階における転写先基板と半導体結晶層との接着層（または接着機構）は、転写先基板から次の転写先基板への転写段階における犠牲層（または脱着機構）となる。このため、各転写段階におけるエッチング液と接着層（犠牲層）の材料（または各転写段階における接着機構）はエッチング耐性または接着強度の大小関係が適切になるよう選択する必要がある。これら選択の自由度を増すためには、接着層（犠牲層）の物性（エッチング耐性または接着強度等）を動的に変化させ、制御できることが好ましい。
　本発明の目的は、結晶成長用基板に形成した半導体結晶層を転写先基板に転写する場合の犠牲層のエッチング速度を高める技術を提供することにある。また、各転写段階における接着層または犠牲層の接着性を制御することにある。
　上記課題を解決するために、本発明の第１の態様においては、半導体結晶層形成基板の上に犠牲層および半導体結晶層を、犠牲層、半導体結晶層の順に形成するステップと、犠牲層の一部が露出するように半導体結晶層をエッチングし、半導体結晶層を複数の分割体に分割するステップと、半導体結晶層形成基板に形成された層の表面である第１表面と、転写先基板または転写先基板に形成された層の表面であって第１表面に接することとなる第２表面と、が向かい合うように、半導体結晶層形成基板と転写先基板とを貼り合わせるステップと、半導体結晶層形成基板および転写先基板の全部または一部をエッチング液に浸漬して犠牲層をエッチングし、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体結晶層形成基板とを分離するステップと、を有し、半導体結晶層が、ＧｅｘＳｉ１－ｘ（０＜ｘ≦１）からなる、半導体結晶層を備えた複合基板の製造方法を提供する。
　転写先基板が、非可撓性基板と有機物層とを有するものであってもよく、この場合、有機物層の表面が、第２表面である。犠牲層および半導体結晶層を形成するステップの後であり、且つ、半導体結晶層形成基板と転写先基板とを貼り合わせるステップの前に、半導体結晶層の上に有機物からなる接着層を形成するステップをさらに有してもよく、この場合、接着層の表面が、第１表面である。半導体結晶層の厚さは、０．１ｎｍ以上１μｍ未満であってもよい。
　犠牲層および半導体結晶層を形成するステップの後であり、且つ、分割するステップの前に、半導体結晶層の上に接着層を形成するステップをさらに有してよく、この場合、分割するステップにおいて、犠牲層の一部が露出するように接着層および半導体結晶層をエッチングし、接着層および半導体結晶層を複数の分割体に分割する。分割するステップの後であり、且つ、半導体結晶層形成基板と転写先基板とを貼り合わせるステップの前に、第１表面および第２表面から選択された１以上の表面に、第１表面と第２表面との接合界面における接着性を強化する接着性強化処理を施すステップをさらに有してもよい。
　分割するステップにおいて、犠牲層の一部を露出するように半導体結晶層をエッチングすることにより溝を形成することができ、この場合、分離するステップにおいて、半導体結晶層形成基板および転写先基板の一部をエッチング液に浸漬することにより、半導体結晶層形成基板の溝の内壁と転写先基板の表面とで形成された空洞にエッチング液を供給し、空洞に供給されたエッチング液により犠牲層をエッチングすることができる。半導体結晶層形成基板の上方から見た溝のパターンとして、複数の直線溝を平行に配列したストライプ、または、複数のストライプを互いに異なる角度で重ね合わせた格子縞が挙げられる。溝の幅は、平行に配列された隣の溝までの距離に対し、０．００００１～１倍の範囲内であることが好ましい。
　分離するステップにおいて、毛細管現象によりエッチング液を空洞内に供給してもよい。分離するステップにおいて、空洞の一端をエッチング液に浸漬し、他端からエッチング液を吸引することでエッチング液を空洞内に供給してもよい。空洞の一端が半導体結晶層形成基板の縁部で半導体結晶層形成基板の外側に開放され、他端が閉塞されていてもよく、この場合、分離するステップにおいて、転写先基板および半導体結晶層形成基板を減圧状態に置き、空洞の開放されている一端をエッチング液に浸漬した後、転写先基板および半導体結晶層形成基板を大気圧状態にすることで、エッチング液を空洞内に供給してもよい。エッチング液を空洞に供給する前に、溝または空洞の内壁を親水化するステップをさらに有してもよい。転写先基板と半導体結晶層形成基板とを分離するステップにおいて、エッチング液で満たされた空洞内に、超音波を印加しつつ犠牲層をエッチングしてもよい。
　転写先基板と半導体結晶層形成基板とを分離するステップの後に、転写先基板の半導体結晶層側と第２の転写先基板の表面側とが向かい合うように、転写先基板と第２の転写先基板とを貼り合わせるステップと、転写先基板と半導体結晶層との間に位置する層の物性、転写先基板と半導体結晶層との接着性を支配する界面の物性、半導体結晶層と第２の転写先基板との間に位置する層の物性、および、半導体結晶層と第２の転写先基板との接着性を支配する界面の物性、から選択された１以上の物性を変化させるステップと、半導体結晶層を第２の転写先基板側に残した状態で、転写先基板と第２の転写先基板とを分離するステップと、をさらに有してもよい。犠牲層および半導体結晶層を形成するステップの後であり、且つ、半導体結晶層形成基板と転写先基板とを貼り合わせるステップの前に、半導体結晶層の一部を活性領域とする電子デバイスを半導体結晶層に形成するステップをさらに有してもよい。
実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した平面図である。 実施形態１における溝１１０のパターンの変更例を示した平面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態１の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 実施形態３の複合基板の製造方法を工程順に示した断面図である。 ＧａＡｓ基板上のＡｌＡｓ結晶層およびＧｅ結晶層の断面を観察したＳＥＭ写真である。 ＧａＡｓ基板上のＡｌＡｓ結晶層およびＧｅ結晶層の断面を観察したＳＥＭ写真である。 ＧａＡｓ基板上のＡｌＡｓ結晶層およびＧｅ結晶層の（００４）面におけるＸ線ロッキングカーブ測定の結果を示したグラフである。 ＡｌＡｓ結晶層およびＧｅ結晶層を形成したＧａＡｓ基板を４９％ＨＦ溶液に浸漬し、室温で５時間経過した後の様子を示した写真である。 プラスチック基板に接着されているＧｅ結晶層（左側の写真）と、Ｇｅ結晶層を分離した後のＧａＡｓ基板（右側の写真）を示す。 実施例２の半導体基板の製造過程における断面を示す。 実施例２の半導体基板の製造過程における断面を示す。 パターニングされたＧｅ結晶層が、ポリイミド膜を介してシリコン基板上に転写された後の状態を観察した光学顕微鏡写真である。 図２７のＧｅ結晶層をホール素子に適用した例を示す。 実施例３の半導体基板の製造過程における断面を示す。 実施例３の半導体基板の製造過程における断面を示す。 実施例３の半導体基板の製造過程における断面を示す。 実施例３の半導体基板の製造過程における断面を示す。 ガラス基板上に転写した後の、Ｇｅ結晶層に形成した素子３０２の一つであるＰチャネル型ＭＯＳＦＥＴのＩＤＳ－ＶＧ特性を示す。
（実施形態１）
　図１～図１０は、実施形態１の複合基板の製造方法を工程順に示した断面図または平面図である。本実施形態の製造方法は、まず、図１に示すように、半導体結晶層形成基板１０２の上に犠牲層１０４および半導体結晶層１０６を、犠牲層１０４、半導体結晶層１０６の順に形成する。
　半導体結晶層形成基板１０２は、高品位な半導体結晶層１０６を形成するための基板である。好ましい半導体結晶層形成基板１０２の材料は、半導体結晶層１０６の材料、形成方法等に依存する。一般に、半導体結晶層形成基板１０２は、形成しようとする半導体結晶層１０６と格子整合または擬格子整合する材料からなることが望ましい。たとえば、半導体結晶層１０６としてＧａＡｓ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、またはＳｉＣの単結晶基板が選択可能である。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板である場合、半導体結晶層１０６が形成される面方位として（１００）面または（１１１）面が挙げられる。
　犠牲層１０４は、半導体結晶層形成基板１０２と半導体結晶層１０６とを分離するための層である。犠牲層１０４がエッチングにより除去されることで、半導体結晶層形成基板１０２と半導体結晶層１０６とが分離する。犠牲層１０４のエッチングに際し、半導体結晶層形成基板１０２および半導体結晶層１０６が残る必要があるため、犠牲層１０４のエッチング速度は、半導体結晶層形成基板１０２および半導体結晶層１０６のいずれのエッチング速度に対しても、より大きい、好ましくは数倍以上大きい必要がある。半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板が、半導体結晶層１０６としてＧａＡｓ層が選択される場合、犠牲層１０４はＡｌＡｓ層が好ましく、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、またはＡｌＳｂ層が選択できる。犠牲層１０４の厚さが大きくなると、半導体結晶層１０６の結晶性が低下する傾向にあるから、犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。犠牲層１０４の厚さは、０．１ｎｍ～１０μｍの範囲で選択できる。また、犠牲層１０４は、半導体結晶層形成基板１０２および半導体結晶層１０６のいずれよりも薄くてよい。
　犠牲層１０４は、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法により形成することができる。エピタキシャル成長法には、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。犠牲層１０４をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、またはＰＨ３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００～８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで犠牲層１０４の厚さを制御することができる。
　半導体結晶層１０６は、後に説明する転写先基板に転写される転写対象層である。半導体結晶層１０６は、半導体デバイスの活性層等に利用される。半導体結晶層１０６が半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、半導体結晶層１０６の結晶性が高品位に実現される一方、半導体結晶層１０６が転写先基板に転写されることで、転写先基板との格子整合等を考慮すること無く、半導体結晶層１０６を任意の転写先基板上に形成することが可能になる。
　半導体結晶層１０６として、Ｇｅ結晶層またはＧｅｘＳｉ１－ｘ（０＜ｘ＜１）結晶層が挙げられる。ＧｅｘＳｉ１－ｘ結晶層のＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅ層に近い半導体特性を得ることができる。半導体結晶層１０６としてＧｅｘＳｉ１－ｘ（０＜ｘ≦１）結晶層、好ましくはＧｅｘＳｉ１－ｘ（０．９＜ｘ≦１）結晶層、より好ましくはＧｅ結晶層を用いることにより、半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。
　半導体結晶層１０６の厚さは、０．１ｎｍ～５００μｍの範囲で適宜選択することができる。半導体結晶層１０６の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。半導体結晶層１０６を１μｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。
　半導体結晶層１０６は、エピタキシャル成長法、またはＡＬＤ法により形成することができる。エピタキシャル成長法には、ＭＯＣＶＤ法、またはＭＢＥ法を利用することができる。ＩＩＩ－Ｖ族化合物半導体からなる半導体結晶層１０６をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、またはＰＨ３（ホスフィン）等を用いることができる。ＩＶ族化合物半導体からなる半導体結晶層１０６をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００～８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで半導体結晶層１０６の厚さを制御することができる。
　図２に示すように、犠牲層１０４の一部を露出するように半導体結晶層１０６をエッチングし、半導体結晶層１０６を複数の分割体１０８に分割する。このエッチングにより分割体１０８と隣接する分割体１０８との間に溝１１０が形成される。ここで、「犠牲層１０４の一部を露出するように」とは、溝１１０が形成されるエッチング領域において、犠牲層１０４が実質的に露出していると言える以下のような場合を含む。すなわち、溝１１０の底部において犠牲層１０４が完全にエッチングされ、溝１１０の底部に半導体結晶層形成基板１０２が露出され、犠牲層１０４の断面が溝１１０の側面の一部として露出されるような場合、溝１１０が形成される領域において犠牲層１０４の途中までエッチングされ、溝１１０の底面に犠牲層１０４が露出されるような場合、溝１１０の底部の一部に半導体結晶層１０６が残存し、溝１１０の底部において犠牲層１０４が一部露出しているような場合、あるいは、溝１１０の底部全体に極薄い半導体結晶層１０６が残存するものの、残存する半導体結晶層１０６の厚さはエッチング液が浸透する程度に薄く、実質的に犠牲層１０４が露出していると言える場合、を含む。
　溝１１０を形成するエッチングには、ドライ方式またはウェット方式の何れのエッチング方式も採用できる。ドライエッチングの場合、エッチングガスには、ＳＦ６、またはＣＨ４－ｘＦｘ（ｘ＝１～４の整数）等のハロゲンガスが利用できる。ウェットエッチングの場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、または水酸化ナトリウムの水溶液が利用できる。エッチングのマスクには、エッチング選択比を有する適当な有機物または無機物が利用でき、マスクをパターニングすることにより、溝１１０のパターンを任意に形成できる。なお、溝１１０を形成するエッチングにおいて、半導体結晶層形成基板１０２をエッチングストッパに利用することが可能であるが、半導体結晶層形成基板１０２を再利用することを考慮すれば、犠牲層１０４の表面または途中でエッチングを停止することが望ましい。
　溝１１０を形成することにより、犠牲層１０４のエッチングにおいて、エッチング液が溝１１０から供給され、溝１１０を多く形成することで、犠牲層１０４のエッチングが必要な距離を短くし、犠牲層１０４の除去に必要な時間を短縮できる。図３は、半導体結晶層形成基板１０２を上方から見た平面図であり、溝１１０のパターンを示す。図３に示す溝１１０のパターンは、複数の直線状の溝１１０を平行に配列したストライプパターンである。隣接する溝１１０との間隔は、犠牲層１０４の除去に必要な時間を短縮する観点から、半導体結晶層１０６（分割体１０８）に必要な大きさの条件を満たす限り、狭いことが望ましい。溝１１０の幅は、平行に配列された隣の溝１１０までの距離に対し、０．００００１～１倍の範囲内とすることが好ましい。隣り合う溝１１０の距離は、対向する２つの辺の間の最短距離を指す。なお、溝１１０のパターンは、図４に示すように、２つのストライプを直角に交わるよう重ねた格子縞とすることもできる。犠牲層１０４の除去に必要な時間を短縮する観点から、むしろ図４に示すような格子縞とする方が好ましい。溝１１０のパターンを格子縞とする場合、２つのストライプの交差角度を直角にする必然性はなく、０度および１８０度を除く任意の角度で交差させることができる。また、格子縞は部分的な格子縞としてもよい。溝１１０の平面パターンは、さらに、任意の形状であってもよい。つまり溝１１０によって分離される半導体結晶層１０６の平面形状は、短冊状、４角形、方形等に限られず、任意の形状であってもよい。
　次に、図５に示すように、転写先基板１２０と半導体結晶層１０６との接着性を強化する接着性強化処理を転写先基板１２０の表面および半導体結晶層１０６の表面に施す。ここで、半導体結晶層形成基板１０２上の、溝１１０以外の部分の半導体結晶層１０６の表面１１２は、半導体結晶層形成基板１０２および転写先基板１２０を貼り合わせた場合に、転写先基板１２０または転写先基板１２０に形成された層に接することとなる「第１表面」の一例である。なお、半導体結晶層１０６上に更に他の層が形成されている場合、「第１表面」は最上層の表面を指す。また、転写先基板１２０の表面１２２は、半導体結晶層形成基板１０２および転写先基板１２０を貼り合わせた場合に、半導体結晶層１０６の表面１１２に接することとなる「第２表面」の一例である。
　接着性強化処理は、転写先基板１２０の表面１２２（第２表面）または半導体結晶層１０６の表面１１２（第１表面）の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器１３０によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。接着性強化処理により、転写先基板１２０と半導体結晶層１０６との接着性を強化することができる。なお、接着性強化処理は、必須ではない。接着性強化処理に代えて、転写先基板１２０上に、接着層を予め形成しておいても良い。
　転写先基板１２０は、半導体結晶層１０６が転写される先の基板である。転写先基板１２０は、半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、半導体結晶層１０６が他のターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。本例では、表面１２２を成す部材が有機物からなる。転写先基板１２０の全体が有機物からなるものであってもよく、この場合、転写先基板１２０の表面１２２が第２表面である。転写先基板１２０は、非可撓性基板と有機物層とを有してもよく、この場合、当該有機物層の表面が、第２表面である。転写先基板１２０が非可撓性基板と有機物層とを有する場合、非可撓性基板は、有機物または無機物の何れからなるものでもよい。非可撓性基板として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、またはＡｌＮ基板を例示することができる。他に、非可撓性基板は、セラミックス基板、プラスティック基板等の絶縁体基板、金属基板等の導電体基板であっても良い。非可撓性基板にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。後述するように、転写先基板１２０の表面１２２が有機物で構成されずに、表面１１２が有機物で構成されてよく、表面１２２および表面１１２の双方が有機物で構成されてもよい。
　転写先基板１２０が、シリコン基板等の容易には曲がらない硬い非可撓性基板を含む場合、転写する半導体結晶層１０６が機械的振動等から保護され、半導体結晶層１０６の結晶品質を高く保つことができる。一方、転写先基板１２０が、可撓性を有する基板である場合、後に説明する犠牲層１０４のエッチング工程において、可撓性基板を半導体結晶層形成基板１０２から離れる方向に曲げ、転写先基板１２０および半導体結晶層形成基板１０２の間にエッチング液を速やかに供給し、転写先基板１２０と半導体結晶層形成基板１０２との分離を迅速に行うことができる。
　次に、図６に示すように、転写先基板１２０の表面１２２（第２表面）と、半導体結晶層形成基板１０２の半導体結晶層１０６の表面１１２（第１表面）とが向かい合うように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。本例では、貼り合わせにおいて、半導体結晶層１０６の表面１１２と、転写先基板１２０の表面１２２とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。
　次に、図７に示すように、転写先基板１２０および半導体結晶層形成基板１０２に荷重Ｆを印加し、転写先基板１２０を半導体結晶層形成基板１０２に圧着してもよい。圧着により接着強度を向上させることができる。圧着時または圧着後に熱処理を行ってもよい。熱処理温度として５０～６００℃が好ましく、さらに好ましくは１００℃～４００℃がよい。当該圧着により、溝１１０の内壁と転写先基板１２０の表面とによって空洞１４０が形成される。なお、転写先基板１２０自体が有機物である場合、または転写先基板１２０が非可撓性基板と有機物層とを有する場合、のいずれかの場合であって、これら有機物が接着層として機能する場合には、大きな荷重は必要ではない。接着層を用いて転写先基板１２０と半導体結晶層形成基板１０２を接着する場合も、大きな荷重は必要ない。
　次に、図８に示すように、空洞１４０にエッチング液１４２を供給する。空洞１４０にエッチング液１４２を供給する方法として、毛細管現象によりエッチング液１４２を空洞１４０内に供給する方法、図３に示すように半導体結晶層形成基板１０２を上方から見たときの空洞１４０の一端をエッチング液１４２に浸漬し、他端からエッチング液１４２を吸引することで強制的にエッチング液１４２を空洞１４０内に供給する方法、空洞１４０の一端が開放され他端が閉塞されている場合に、転写先基板１２０および半導体結晶層形成基板１０２を減圧状態に置き、空洞１４０の開放されている一端をエッチング液１４２に浸漬した後、転写先基板１２０および半導体結晶層形成基板１０２を大気圧状態にすることで、強制的にエッチング液１４２を空洞１４０内に供給する方法、を挙げることができる。なお、空洞１４０の一端が開放され他端が閉塞されている場合、複数の分割体１０８は、完全に分離していなくともよい。例えば、図３に示すようなストライプパターンの各溝１１０の一端が半導体結晶層形成基板１０２の端部に達しており、他端が半導体結晶層形成基板１０２の端部にまで達していない場合、複数の分割体１０８は、半導体結晶層形成基板１０２の端部で互いにつながっており、完全には互いに分離されない。本明細書において、「半導体結晶層１０６を複数の分割体１０８に分割する」とは、上記のように複数の分割体１０８が半導体結晶層形成基板１０２の端部でつながっており、互いに完全には分離していない状態にすることも含む。
　なお、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる前に、溝１１０の内壁を親水化してもよい。溝１１０の内壁とは、溝１１０の側壁、底面等の、溝１１０の内側に露出する面を指す。また、空洞１４０の内壁を親水化してもよい。空洞１４０の内壁とは、側壁、底面、上面等の、空洞１４０の内側に露出する面を指す。溝１１０または空洞１４０の内部を親水化することで、エッチング液の空洞１４０内への供給がスムーズになる。溝１１０または空洞１４０の内部を親水化する方法として、溝１１０または空洞１４０の内部をＨＣｌガスで暴露する方法、溝１１０または空洞１４０の内部に親水化イオン（たとえば水素イオン）をイオン注入する方法等を例示することができる。
　次に、図９に示すように、空洞１４０に供給されたエッチング液１４２により、犠牲層１０４をエッチングする。犠牲層１０４は、選択的にエッチングすることができる。ここで「選択的にエッチングする」とは、犠牲層１０４と同様にエッチング液に晒される他の部材、たとえば半導体結晶層１０６、も犠牲層１０４と同様にエッチングされるものの、犠牲層１０４のエッチング速度が他の部材のエッチング速度より高くなるようエッチング液の材料その他の条件を選択し、実質的に犠牲層１０４だけを「選択的に」エッチングすることを含む。犠牲層１０４がＡｌＡｓ層である場合、エッチング液１４２として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液または水を例示することができる。エッチング中の温度は、１０～９０℃の範囲で制御することが好ましい。エッチング時間は、１分～２００時間の範囲で適宜制御することができる。
　なお、犠牲層１０４をエッチングする間、エッチング液１４２で満たされた空洞１４０内に超音波を印加しつつ犠牲層１０４をエッチングすることができる。超音波の印加により、エッチング速度を増すことができる。また、エッチング処理中に紫外線を照射したり、エッチング液を撹拌したりしてもよい。
　以上のようにして、犠牲層１０４がエッチングにより除去されると、図１０に示すように、半導体結晶層１０６を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とが分離する。これにより、半導体結晶層１０６が転写先基板１２０に転写され、転写先基板１２０上に半導体結晶層１０６を有する複合基板が製造される。
　上記した実施形態１の複合基板の製造方法によれば、半導体結晶層形成基板１０２に溝１１０を形成するので、半導体結晶層形成基板１０２と転写先基板１２０とを貼り合わせた場合に空洞１４０が形成され、犠牲層１０４のエッチングの際に、空洞１４０を経由してエッチング液が供給される。よって、転写先基板１２０が非可撓性の硬い基板の場合であっても、犠牲層１０４が迅速にエッチングされ除去される。このため、転写先基板１２０と半導体結晶層形成基板１０２とを速やかに分離することができ、製造のスループットを向上することができる。なお、転写先基板１２０が可撓性の基板である場合、転写先基板１２０と半導体結晶層形成基板１０２との分離の際、転写先基板１２０を半導体結晶層形成基板１０２から離れる方向に曲げることができ、エッチング液の供給を促進して、より迅速な分離が実現できる。
（実施形態２）
　図１１～図１５は、実施形態２の複合基板の製造方法を工程順に示した断面図である。実施形態２では、実施形態１の方法で製造した複合基板（転写先基板１２０上に半導体結晶層１０６を有する複合基板）を用い、転写先基板１２０上の半導体結晶層１０６を、さらに第２の転写先基板１５０に転写する。これにより、第２の転写先基板１５０上に半導体結晶層１０６を有する複合基板を製造する。
　図１１に示すように、第２の転写先基板１５０と半導体結晶層１０６の接着性を強化する接着性強化処理を、第２の転写先基板１５０の表面および半導体結晶層１０６の表面に施す。接着性強化処理は、第２の転写先基板１５０の表面または半導体結晶層１０６の表面の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器１３０によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。接着性強化処理により、第２の転写先基板１５０と半導体結晶層１０６との接着性を強化することができる。なお、接着性強化処理は、必須ではない。接着性強化処理に代えて、第２の転写先基板１５０上に、接着層を予め形成しておいても良い。
　第２の転写先基板１５０は、転写先基板１２０と同様、半導体結晶層１０６が転写される先の基板である。第２の転写先基板１５０は、転写先基板１２０と同様に、最終的なターゲット基板であってもよく、仮置き基板であってもよい。第２の転写先基板１５０の材料等については、転写先基板１２０と同様であるため、説明を省略する。
　図１２に示すように、転写先基板１２０の半導体結晶層１０６側と第２の転写先基板１５０の表面側とが向かい合うように、転写先基板１２０と第２の転写先基板１５０とを貼り合わせる。つまり半導体結晶層１０６の表面と第２の転写先基板１５０の表面とが接合されるように貼り合わせる。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。
　次に、図１３に示すように、第２の転写先基板１５０および転写先基板１２０に荷重Ｆを印加し、第２の転写先基板１５０を転写先基板１２０に圧着してもよい。なお、第２の転写先基板１５０の有機物が接着層として機能する場合、あるいは、接着層を用いて第２の転写先基板１５０と転写先基板１２０を接着する場合、大きな荷重は必要ない。
　さらに、図１４に示すように、転写先基板１２０と半導体結晶層１０６との接着性を支配する界面または層の物性を変化させる。界面物性の変化は、たとえば、水素イオンをイオン注入することにより行う。転写先基板１２０と半導体結晶層１０６との接着界面に水素イオンをイオン注入することより、当該界面の接着力を低下させることができる。なお、イオン注入は、水素イオンが、当該界面で停止するよう加速電圧を調整して行う。層の物性変化は、当該層が有機物である場合、たとえば有機溶剤により有機物層を膨潤させることにより行う。有機物層を膨潤させることで、転写先基板１２０と半導体結晶層１０６との接着性を低下させることができる。
　以上のようにして、転写先基板１２０と半導体結晶層１０６との接着界面の接着力が低下すると、図１５に示すように、半導体結晶層１０６を第２の転写先基板１５０側に残した状態で、転写先基板１２０と第２の転写先基板１５０とを分離できる。これにより、半導体結晶層１０６が第２の転写先基板１５０に転写され、第２の転写先基板１５０上に半導体結晶層１０６を有する複合基板が製造される。
　上記した実施形態２の複合基板の製造方法によれば、転写先基板１２０と第２の転写先基板１５０とを張り合わせた後に、転写先基板１２０と半導体結晶層１０６との接着性を低下する物性変化を発生させるため、転写段階に応じた接着力の制御が可能となり、複数段階に渡る転写工程を安定的に実施できるようになる。
　なお、転写先基板１２０と半導体結晶層１０６との間に接着層を有する場合は、当該接着層の物性を変化させることができる。また、上記の実施形態では転写先基板１２０と半導体結晶層１０６との接着性を低下させるよう物性を変化させたが、半導体結晶層１０６と第２の転写先基板１５０との接着性を支配する界面、つまり半導体結晶層１０６と第２の転写先基板１５０と接合界面の物性を、接着性が高くなるように変化させても良い。半導体結晶層１０６と第２の転写先基板１５０との間に接着層を有する場合には、当該接着層の物性を変化させてもよい。物性の変化は、界面における接着性の変化であっても良い。
　接着性を増加させる物性変化の例として、界面の活性化、接着性を低下させる物性変化の例として、有機物の有機溶剤による膨潤、有機物の熱または紫外線による硬化等を例示することができる。
（実施形態３）
　図１６～図１９は、実施形態３の複合基板の製造方法を工程順に示した断面図である。本実施形態３では、半導体結晶層１０６と転写先基板１２０との間に接着層１６０を形成する場合の例を説明する。実施形態３の製造方法は、多くの場合に実施形態１の製造方法と共通するので、主に異なる部分について説明し、共通する部分の説明は省略する。
　図１６に示すように、犠牲層１０４および半導体結晶層１０６を形成した後、半導体結晶層１０６の上に接着層１６０を形成する。接着層１６０は、半導体結晶層１０６と転写先基板１２０との接着性を高める層であり、有機物からなる。接着層１６０が有機物であるため、半導体結晶層１０６の表面に凹凸があっても、ある程度の凹凸は接着層１６０に吸収され、転写先基板１２０と良好に接合される。このため、本例の半導体結晶層１０６に要求される表面平坦性のレベルは低くて良い。
　接着層１６０として、ポリイミド膜またはレジスト膜を例示することができる。この場合、接着層１６０はスピンコート法等の塗布法により形成することができる。接着層１６０の厚さは、０．１ｎｍ～１００μｍの範囲とすることができる。転写先基板１２０は、非可撓性基板であることが好ましい。転写先基板１２０として非可撓性基板を用いた場合であっても、接着層１６０として有機物からなる層を用いるので、実施形態１と同様に、半導体結晶層形成基板１０２と転写先基板１２０とを良好に接着することができる。
　次に、図１７に示すように、犠牲層１０４の一部を露出するように接着層１６０および半導体結晶層１０６をエッチングする。これにより溝１１０を形成する。溝１１０の形成については、実施形態１と同様である。さらに、図１８に示すように、転写先基板１２０の表面と、溝１１０以外の部分の接着層１６０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。ここで、溝１１０以外の部分の接着層１６０の表面は、半導体結晶層形成基板１０２および転写先基板１２０を貼り合わせた場合に、転写先基板１２０または転写先基板１２０に形成された層に接することとなる「第１表面」の一例である。転写先基板１２０の表面は、半導体結晶層形成基板１０２および転写先基板１２０を貼り合わせた場合に、第１表面に接することとなる「第２表面」の一例である。貼り合わせにおいて、第１表面である接着層１６０の表面と、第２表面である、転写先基板１２０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。貼り合わせについては、実施形態１と同様である。
　なお、実施形態１と同様に、溝１１０を形成した後、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる前に、転写先基板１２０と接着層１６０との接着性を強化する接着性強化処理を転写先基板１２０の表面および接着層１６０の表面から選択された１以上の表面に施してよい。
　その後、犠牲層１０４をエッチングし、図１９に示すように、接着層１６０および半導体結晶層１０６を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とを分離する。分離方法は、実施形態１と同様である。これにより、接着層１６０および半導体結晶層１０６が転写先基板１２０に転写され、転写先基板１２０上に接着層１６０および半導体結晶層１０６を有する複合基板が製造される。
　上記した実施形態３の複合基板の製造方法によれば、接着層１６０を有するので、転写先基板１２０と半導体結晶層１０６との接着がより確実になる。接着層１６０が有機物であるため、接着層１６０により半導体結晶層１０６表面の凹凸が吸収されるので、半導体結晶層１０６に要求される平坦性の水準が低くなる。
　なお、実施形態３の複合基板を用いて、転写先基板１２０上の半導体結晶層１０６を、さらに第２の転写先基板に転写できることは、実施形態２と同様である。この場合、接着層１６０は、半導体結晶層１０６を第２の転写先基板に転写した後に、転写先基板１２０から半導体結晶層１０６を分離する際の犠牲層として用いることができる。また、第２の転写先基板と半導体結晶層１０６との間には、接着層を形成してもよい。
　また、半導体結晶層形成基板１０２上に犠牲層１０４および半導体結晶層１０６を形成した後、半導体結晶層形成基板１０２と転写先基板１２０とを貼り合わせる前に、半導体結晶層１０６の一部を活性領域とする電子デバイスを、半導体結晶層１０６に形成してもよい。この場合、半導体結晶層１０６は、そこに電子デバイスを有した状態で転写されることとなる。半導体結晶層１０６は、転写の度に表裏が逆転するので、当該方法を用いれば、半導体結晶層１０６の表裏両面に電子デバイスを作成することができる。
（参考例１）
　半導体結晶層形成基板１０２としてＧａＡｓ基板を用い、当該ＧａＡｓ基板の上に、ＡｌＡｓ結晶層およびＧｅ結晶層を、低圧ＣＶＤ法によるエピタキシャル結晶成長法を用いて形成した。ＡｌＡｓ結晶層は、犠牲層１０４に対応し、Ｇｅ結晶層は半導体結晶層１０６に対応する。ＧａＡｓ基板の大きさは、１０ｍｍ×１０ｍｍとし、ＡｌＡｓ結晶層およびＧｅ結晶層は、ＧａＡｓ基板の全面に形成した。ＡｌＡｓ結晶層およびＧｅ結晶層の厚さは、各々１５０ｎｍおよび４．８μｍとした。
　図２０および図２１は、上記の通り作製したＧａＡｓ基板上のＡｌＡｓ結晶層およびＧｅ結晶層の断面を観察したＳＥＭ写真であり、図２１は、ＡｌＡｓ結晶層の部分を拡大して観察したＳＥＭ写真である。図２２は、当該ＧａＡｓ基板上のＡｌＡｓ結晶層およびＧｅ結晶層の（００４）面におけるＸ線ロッキングカーブ測定の結果を示したグラフである。図２２において、ＡｌＡｓ結晶層、Ｇｅ結晶層およびＧａＡｓ基板に由来する明瞭なピークが読み取れる。Ｇｅ結晶層に由来するピークの半値幅は２５．０ (arc sec.)であり、Ｇｅ結晶層の結晶品質が非常に高いことが分かる。
　図２３は、ＡｌＡｓ結晶層およびＧｅ結晶層を形成したＧａＡｓ基板を４９％ＨＦ溶液に浸漬し、室温で５時間経過した後の様子を示した写真である。４９％ＨＦ溶液によりＡｌＡｓ結晶層が溶解され、Ｇｅ結晶層がＧａＡｓ基板から剥離した。剥離したＧｅ結晶層はＨＦ溶液面に浮いていることが分かる。すなわち、１０ｍｍ×１０ｍｍ程度のダイサイズの大きさを有するＧｅ結晶層であっても、１５０ｎｍ厚さのＡｌＡｓ結晶層を犠牲層１０４として用いることにより、４９％ＨＦ溶液により綺麗に剥離することが可能であり、エピタキシャルリフトオフ法（ＥＬＯ法）の有用性が確認できた。なお、剥離したＧｅ結晶層は壊れやすいので、Ｇｅ結晶層を他の基板に転写する場合には、Ｇｅ結晶層を転写基板に接着した後にエピタキシャルリフトオフ法を適用することが好ましい。
　ＧａＡｓ基板の上にＡｌＡｓ結晶層およびＧｅ結晶層を形成した後、Ｇｅ結晶層側にフレキシブルなプラスチック基板（転写先基板１２０）を接着し、プラスチック基板を接着した後のプラスチック基板／Ｇｅ結晶層／ＡｌＡｓ結晶層／ＧａＡｓ基板を、４９％ＨＦ溶液に浸漬した。浸漬した状態を室温にて５時間維持し、ＡｌＡｓ結晶層を溶解させ、プラスチック基板／Ｇｅ結晶層と、ＧａＡｓ基板とを分離した。
　図２４は、プラスチック基板に接着されているＧｅ結晶層（左側の写真）と、Ｇｅ結晶層を分離した後のＧａＡｓ基板（右側の写真）を示す。上記した方法（エピタキシャルリフトオフ法：ＥＬＯ法）を用いて、１０ｍｍ×１０ｍｍ程度のダイサイズの大きさを有する良質なＧｅ結晶層が、プラスチック基板上に形成できることが分かった。なお、結晶性の犠牲層（ここではＡｌＡｓ結晶層）のエッチング液（ここではＨＦ溶液）に不溶である限り、基板材料に限定はない。よって、任意の基板上に結晶性が良好なＧｅ結晶層が形成できるといえる。
（実施例１）
　本実施例１では、１００μｍ×１００μｍより小さいデバイスサイズのＧｅ結晶層をＥＬＯ法により形成する例を説明する。まず、図２５に示すように、半導体結晶層形成基板１０２の上に、犠牲層１０４および半導体結晶層１０６を順次エピタキシャル結晶成長法により形成した。その後、半導体結晶層１０６を、５０μｍ×５０μｍの大きさにパターニングした。半導体結晶層形成基板１０２としてＧａＡｓ基板を用い、犠牲層１０４としてＡｌＡｓ結晶層を用いた。ＡｌＡｓ結晶層の厚さは１５０ｎｍとした。半導体結晶層１０６としてＧｅ結晶層を適用した。Ｇｅ結晶層のパターニングには反応性イオンエッチング法（ＲＩＥ法）を用いた。Ｇｅ結晶層のパターニングの後に、続けて純水に晒すことによりＡｌＡｓ結晶層をパターニングした。
　非可撓性基板１２６としてシリコン基板を用い、有機物層１２８としてシリコン基板上にポリイミド膜をスピンコート法により形成した。ポリイミド膜は、接着層としても機能する。パターニングしたＧｅ結晶層（半導体結晶層１０６）とポリイミド膜（有機物層１２８）とが接するようにＧａＡｓ基板（半導体結晶層形成基板１０２）とシリコン基板（転写先基板）とを貼り合わせた。次に、図２６に示すように、４９％ＨＦ溶液によってＡｌＡｓ結晶層（犠牲層１０４）を溶解し、Ｇｅ結晶層とＧａＡｓ基板とを分離した。なお、４９％ＨＦ溶液によるＡｌＡｓ結晶層の溶解（Ｇｅ結晶層とＧａＡｓ基板との分離）は１０分以下で達成された。１０分以下のエッチング時間は、十分に実用的な水準であると思われる。
　図２７は、パターニングされたＧｅ結晶層が、ポリイミド膜を介してシリコン基板上に転写された後の状態を観察した光学顕微鏡写真である。図２７のＧｅ結晶層は、５０μｍ×５０μｍの大きさのデバイス領域を有し、当該デバイス領域の４隅が、他のＧｅ結晶層領域と接する平面形状を呈している。すなわち、図２７の４隅のような括れた部分においても、Ｇｅ結晶層が破壊されることなく、精密なパターン形状を維持したまま転写できることが分かる。ＥＬＯ法を用いれば、Ｇｅ結晶層をパターニングした後であっても、当該パターンを維持した状態で、転写先基板１２０上にＧｅ結晶層が転写できる。
　ところで、転写したＧｅ結晶層は、ホール素子等の半導体デバイスに加工できる。図２８は、図２７のＧｅ結晶層をホール素子に適用した例を示す。Ｇｅ結晶層は、５０μｍ×５０μｍの大きさのデバイス領域４０２を有し、デバイス領域４０２の４隅には電極領域４０４を形成する。デバイス領域４０２と電極領域４０４は狭い線幅の接続部４０６で接続される。互いに対角の位置の関係にある２つの電極対のうち一方の電極対の各電極４０８に電流を流し、他方の電極対の各電極４１０に生じる電圧を計測して磁場Ｂの強さが測定できる。
（実施例２）
　本実施例２では、Ｇｅ結晶層にデバイスを形成した後、ＥＬＯ法を用いてＧｅ結晶層をガラス基板上に転写する例を説明する。図２９に示すように、半導体結晶層形成基板１０２であるＧａＡｓ基板の上に、犠牲層１０４であるＡｌＡｓ結晶層および半導体結晶層１０６であるＧｅ結晶層をエピタキシャル結晶成長法により形成した。Ｇｅ結晶層に、Ｐチャネル型ＭＯＳＦＥＴ、ダイオード、抵抗等の素子３０２を形成し、接着層３０４を介して転写用のシリコン基板３０６を貼り合せた。なお、シリコン基板３０６は転写用の中間基板である。
　図３０に示すように、ＨＦ溶液によりＡｌＡｓ層（犠牲層１０４）を溶解し、Ｇｅ結晶層とＧａＡｓ基板とを分離した。ベース基板３１０としてガラス基板を適用し、図３１に示すように、ガラス基板（ベース基板３１０）とＧｅ結晶層（半導体結晶層１０６）とをファンデルワールス力を利用して接着した。さらに、図３２に示すように、接着層３０４を溶解または剥離し、Ｇｅ結晶層から転写用のシリコン基板３０６を分離した。このようにして、ターゲット基板であるベース基板３１０に、中間基板であるシリコン基板３０６を経由して、デバイスを形成したＧｅ結晶層を転写により形成した。
　図３３は、ガラス基板上に転写した後の、Ｇｅ結晶層に形成した素子３０２の一つであるＰチャネル型ＭＯＳＦＥＴのＩＤＳ－ＶＧ特性を示す。Ｐチャネル型ＭＯＳＦＥＴのゲート長は４μｍである。図３３においてＶＤＳが－１Ｖの場合と－５０ｍＶの場合を示している。図３３が示すように、ソースドレイン間電流のオンオフ比は２桁以上であり、ＥＬＯ法を適用した後であっても素子が破壊されず、正常に動作していることがわかる。
　上記した実施の形態および実施例では、半導体結晶層１０６が最終的に転写される基板について特に言及していないが、当該基板をシリコンウェハ等の半導体基板、ＳＯＩ基板または絶縁体基板上に半導体層が形成されたものとし、当該半導体基板、ＳＯＩ層または半導体層に予めトランジスタ等電子デバイスが形成されていてもよい。つまり、すでに電子デバイスが形成された基板上に、上記した方法を用いて半導体結晶層１０６を転写により形成できる。これにより、材料組成等が大きく異なる半導体デバイスをモノリシックに形成することができるようになる。特に、半導体結晶層１０６に電子デバイスを予め形成した後に、上記したような予め電子デバイスが形成された基板上に転写により半導体結晶層１０６を形成すると、製造プロセスが大きく異なる異種材料からなる電子デバイスを容易にモノリシックに形成することができるようになる。なお、本明細書において「基板上の層」と表現した場合、基板に接して形成された層のみでなく、他の層を間に挟んで基板に形成された層を含む場合がある。
　１０２　半導体結晶層形成基板、１０４　犠牲層、１０６　半導体結晶層、１０８　分割体、１１０　溝、１１２　表面、１２０　転写先基板、１２２　表面、１２６　非可撓性基板、１２８　有機物層、１３０　イオンビーム生成器、１４０　空洞、１４２　エッチング液、１５０　第２の転写先基板、１６０　接着層、３０２　素子、３０４　接着層、３０６　転写用のシリコン基板、３１０　ベース基板、４０２　デバイス領域、４０４　電極領域、４０６　接続部、４０８　電極、４１０　電極

Claims (16)

  1. 　半導体結晶層形成基板の上に犠牲層および半導体結晶層を、前記犠牲層、前記半導体結晶層の順に形成するステップと、
    　前記犠牲層の一部が露出するように前記半導体結晶層をエッチングし、前記半導体結晶層を複数の分割体に分割するステップと、
    　前記半導体結晶層形成基板に形成された層の表面である第１表面と、転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、
    　前記半導体結晶層形成基板および前記転写先基板の全部または一部をエッチング液に浸漬して前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体結晶層形成基板とを分離するステップと、
    　を有し、
    　前記半導体結晶層が、ＧｅｘＳｉ１－ｘ（０＜ｘ≦１）からなる、
    　前記半導体結晶層を備えた複合基板の製造方法。
  2. 　前記転写先基板が、非可撓性基板と有機物層とを有し、
    　前記有機物層の表面が、前記第２表面である
    　請求項１に記載の製造方法。
  3. 　前記犠牲層および前記半導体結晶層を形成するステップの後であり、且つ、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップの前に、前記半導体結晶層の上に有機物からなる接着層を形成するステップをさらに有し、
    　前記接着層の表面が、前記第１表面である
    　請求項１に記載の製造方法。
  4. 　前記半導体結晶層の厚さが、０．１ｎｍ以上１μｍ未満である
    　請求項１から請求項３の何れか一項に記載の製造方法。
  5. 　前記犠牲層および前記半導体結晶層を形成するステップの後であり、且つ、前記分割するステップの前に、前記半導体結晶層の上に接着層を形成するステップをさらに有し、
    　前記分割するステップにおいて、前記犠牲層の一部が露出するように前記接着層および前記半導体結晶層をエッチングし、前記接着層および前記半導体結晶層を複数の分割体に分割する
    　請求項１に記載の製造方法。
  6. 　前記分割するステップの後であり、且つ、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップの前に、前記第１表面および前記第２表面から選択された１以上の表面に、前記第１表面と前記第２表面との接合界面における接着性を強化する接着性強化処理を施すステップ、をさらに有する
    　請求項１に記載の製造方法。
  7. 　前記分割するステップにおいて、前記犠牲層の一部を露出するように前記半導体結晶層をエッチングすることにより溝を形成し、
    　前記分離するステップにおいて、前記半導体結晶層形成基板および前記転写先基板の一部をエッチング液に浸漬することにより、前記半導体結晶層形成基板の前記溝の内壁と前記転写先基板の表面とで形成された空洞にエッチング液を供給し、前記空洞に供給された前記エッチング液により前記犠牲層をエッチングする
    　請求項１に記載の製造方法。
  8. 　前記半導体結晶層形成基板の上方から見た前記溝のパターンが、複数の直線溝を平行に配列したストライプ、または、複数の前記ストライプを互いに異なる角度で重ね合わせた格子縞である
    　請求項７に記載の製造方法。
  9. 　前記溝の幅が、平行に配列された隣の溝までの距離に対し、０．００００１～１倍の範囲内である
    　請求項８に記載の製造方法。
  10. 　前記分離するステップにおいて、毛細管現象により前記エッチング液を前記空洞内に供給する
    　請求項７に記載の製造方法。
  11. 　前記分離するステップにおいて、前記空洞の一端を前記エッチング液に浸漬し、他端から前記エッチング液を吸引することで前記エッチング液を前記空洞内に供給する
    　請求項７に記載の製造方法。
  12. 　前記空洞の一端が前記半導体結晶層形成基板の縁部で前記半導体結晶層形成基板の外側に開放され、他端が閉塞されており、
    　前記分離するステップにおいて、前記転写先基板および前記半導体結晶層形成基板を減圧状態に置き、前記空洞の開放されている一端を前記エッチング液に浸漬した後、前記転写先基板および前記半導体結晶層形成基板を大気圧状態にすることで、前記エッチング液を前記空洞内に供給する
    　請求項７に記載の製造方法。
  13. 　前記エッチング液を前記空洞に供給する前に、前記溝または前記空洞の内壁を親水化するステップをさらに有する
    　請求項７に記載の製造方法。
  14. 　前記転写先基板と前記半導体結晶層形成基板とを分離するステップにおいて、前記エッチング液で満たされた前記空洞内に、超音波を印加しつつ前記犠牲層をエッチングする
    　請求項７に記載の製造方法。
  15. 　前記転写先基板と前記半導体結晶層形成基板とを分離するステップの後に、前記転写先基板の前記半導体結晶層側と第２の転写先基板の表面側とが向かい合うように、前記転写先基板と前記第２の転写先基板とを貼り合わせるステップと、
    　前記転写先基板と前記半導体結晶層との間に位置する層の物性、
    　前記転写先基板と前記半導体結晶層との接着性を支配する界面の物性、
    　前記半導体結晶層と前記第２の転写先基板との間に位置する層の物性、および、
    　前記半導体結晶層と前記第２の転写先基板との接着性を支配する界面の物性、から選択された１以上の物性を変化させるステップと、
    　前記半導体結晶層を前記第２の転写先基板側に残した状態で、前記転写先基板と前記第２の転写先基板とを分離するステップと、
    　をさらに有する請求項１に記載の製造方法。
  16. 　前記犠牲層および前記半導体結晶層を形成するステップの後であり、且つ、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップの前に、前記半導体結晶層の一部を活性領域とする電子デバイスを前記半導体結晶層に形成するステップをさらに有する
    　請求項１に記載の製造方法。
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