WO2013187076A1 - 半導体基板、半導体基板の製造方法および複合基板の製造方法 - Google Patents

半導体基板、半導体基板の製造方法および複合基板の製造方法 Download PDF

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剛規 長田
高田　朋幸
秦　雅彦
哲二 安田
辰郎 前田
太郎 板谷
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住友化学株式会社
独立行政法人産業技術総合研究所
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    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Definitions

  • the present invention relates to a semiconductor substrate, a semiconductor substrate manufacturing method, and a composite substrate manufacturing method.
  • Non-Patent Document 1 discloses a CMOSFET structure in which an N-channel MOSFET using a III-V group compound semiconductor as a channel and a P-channel MOSFET using Ge as a channel are formed on a single substrate.
  • Non-Patent Document 2 discloses a technique in which an AlAs layer is formed as a sacrificial layer on a GaAs substrate, and the Ge layer formed on the sacrificial layer (AlAs layer) is transferred to a silicon substrate.
  • N-channel type MISFET having a channel of III-V compound semiconductor (Metal-Insulator-Semiconductor Field ⁇ Effect Transistor, sometimes referred to simply as “nMISFET” in this specification) and P-channel having a group IV semiconductor as a channel
  • III-V compound semiconductor Metal-Insulator-Semiconductor Field ⁇ Effect Transistor, sometimes referred to simply as “nMISFET” in this specification
  • pMISFET group III-V compound semiconductor for nMISFET and a group IV semiconductor for pMISFET are formed.
  • a technique for forming on a single substrate is required.
  • a III-V group compound semiconductor crystal layer for nMISFET and a pMISFET on a silicon substrate that can utilize existing manufacturing equipment and existing processes. It is preferable to form a group IV semiconductor crystal layer.
  • a III-V group compound single crystal substrate such as GaAs is used as the semiconductor crystal layer formation substrate, and a III-V group compound semiconductor crystal such as AlAs is used as a sacrificial layer when the semiconductor crystal layer is peeled off from the semiconductor crystal layer formation substrate by etching.
  • a semiconductor crystal layer for transfer may be formed by epitaxially growing a group IV semiconductor such as Ge using a layer.
  • a group III atom such as Ga and a group V atom such as As may function as a donor or acceptor inside a group IV semiconductor such as Ge. Therefore, when the semiconductor crystal layer is formed by epitaxial growth, it is necessary to avoid contamination of unintended impurity atoms from the semiconductor crystal layer forming substrate or the sacrificial layer as much as possible.
  • An object of the present invention is to prevent unintended impurity atoms from being mixed into a semiconductor crystal layer when a semiconductor crystal layer for transfer is formed by an epitaxial growth method.
  • a sacrificial layer and a semiconductor crystal layer are provided above the semiconductor crystal layer forming substrate, and the semiconductor crystal layer forming substrate, the sacrificial layer and the semiconductor crystal layer are provided.
  • a semiconductor substrate having a diffusion suppressing layer that suppresses the diffusion of one kind of first atoms selected from a plurality of kinds of atoms constituting a layer forming substrate or a sacrificial layer.
  • the semiconductor crystal layer forming substrate or the sacrificial layer may include a single type or a plurality of types of group V atoms.
  • the diffusion suppression layer may be included among the group V atoms included in the semiconductor crystal layer forming substrate or the sacrificial layer. You may have a V group atom of an atomic radius smaller than the atomic radius of the V group atom contained most.
  • the sacrificial layer can include a group III-V semiconductor layer
  • the diffusion suppression layer can include a group III-V semiconductor layer
  • the semiconductor crystal layer can include a group IV semiconductor layer.
  • the sacrificial layer Al a Ga b In (1-ab) As c P 1-c (0.9 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 0.1, 0.9 ⁇ a + b ⁇ 1, 0 ⁇ c ⁇ 1). More specifically, as the semiconductor crystal layer, C d Si e Ge f Sn (1-d-ef) (0 ⁇ d ⁇ 1, 0 ⁇ e ⁇ 1, 0 ⁇ f ⁇ 1, 0 ⁇ d + e + f ⁇ ) The layer consisting of 1) can be mentioned.
  • the semiconductor crystal layer forming substrate includes a single crystal GaAs substrate or a substrate composed of single crystal Ge
  • the sacrificial layer includes a layer composed of single crystal AlAs
  • the semiconductor crystal layer includes a single crystal Ge.
  • the diffusion suppressing layer include a layer made of single crystal InGaP
  • examples of the first atom include an Al atom, a Ga atom, and an As atom.
  • the semiconductor crystal layer forming substrate or the sacrificial layer is one or more atoms selected from Ga atoms and As atoms
  • examples of the diffusion suppression layer include a group III-V semiconductor crystal layer composed of a group III atom excluding Ga atoms and a group V atom excluding As atoms.
  • the semiconductor crystal layer forming substrate may be a substrate made of single crystal GaAs or single crystal Ge
  • the sacrificial layer may be a layer made of single crystal AlAs
  • the semiconductor crystal layer may be a layer made of single crystal Ge.
  • the diffusion suppression layer include a layer made of single crystal InAlP
  • examples of the first atom include a Ga atom or an As atom.
  • the half width of the diffraction spectrum of the (004) plane by the X-ray diffraction method of the semiconductor crystal layer is 40 arcsec or less.
  • the flatness of the semiconductor crystal layer include those having a root mean square roughness (Rms) of 2 nm or less.
  • the sacrificial layer and the semiconductor crystal layer are formed above the semiconductor crystal layer formation substrate by an epitaxial growth method so that the semiconductor crystal layer formation substrate, the sacrificial layer, and the semiconductor crystal layer are positioned in this order. Selected from a plurality of types of atoms constituting the semiconductor crystal layer forming substrate or the sacrificial layer after forming the sacrificial layer and before forming the semiconductor crystal layer, or while forming the semiconductor crystal layer And a step of forming a diffusion suppression layer that suppresses the diffusion of one kind of first atoms.
  • a composite substrate manufacturing method for manufacturing a composite substrate using the semiconductor substrate manufactured by the above-described manufacturing method, wherein the semiconductor substrate is formed in a semiconductor crystal layer or a layer above the semiconductor crystal layer.
  • a first surface which is in contact with the transfer destination substrate or a layer formed on the transfer destination substrate, and a surface of the layer formed on the transfer destination substrate or the transfer destination substrate, the first surface.
  • the sacrificial layer is etched, and the semiconductor crystal layer is left on the transfer destination substrate side. And a step of separating the substrate and the semiconductor substrate.
  • FIG. 1 is a cross-sectional view showing a semiconductor substrate 100 of Embodiment 1.
  • FIG. 5 is a cross-sectional view showing a modified example of a semiconductor substrate 100.
  • FIG. 5 is a cross-sectional view showing a modified example of a semiconductor substrate 100.
  • FIG. 5 is a cross-sectional view illustrating a method of manufacturing a composite substrate according to Embodiment 2 in the order of steps.
  • FIG. 5 is a cross-sectional view illustrating a method of manufacturing a composite substrate according to Embodiment 2 in the order of steps.
  • FIG. 5 is a cross-sectional view illustrating a method of manufacturing a composite substrate according to Embodiment 2 in the order of steps.
  • FIG. 5 is a cross-sectional view illustrating a method of manufacturing a composite substrate according to Embodiment 2 in the order of steps.
  • FIG. 1 is a cross-sectional view illustrating a semiconductor substrate 100 according to the first embodiment.
  • the semiconductor substrate 100 is a semiconductor substrate that can be used when a composite substrate having a semiconductor crystal layer is formed by an epitaxial lift-off method.
  • the semiconductor substrate 100 includes a semiconductor crystal layer formation substrate 102, a sacrificial layer 104, a semiconductor crystal layer 106, and a diffusion suppression layer 108.
  • the semiconductor crystal layer formation substrate 102, the sacrificial layer 104, the semiconductor crystal layer 106, and the diffusion suppression layer 108 are positioned in the order of the semiconductor crystal layer formation substrate 102, the sacrificial layer 104, the diffusion suppression layer 108, and the semiconductor crystal layer 106.
  • the semiconductor crystal layer forming substrate 102 is a substrate for forming a high-quality semiconductor crystal layer 106.
  • a preferable material of the semiconductor crystal layer forming substrate 102 depends on a material, a forming method, and the like of the semiconductor crystal layer 106.
  • the semiconductor crystal layer forming substrate 102 is preferably made of a material that lattice-matches or pseudo-lattice-matches with the semiconductor crystal layer 106 to be formed.
  • the semiconductor crystal layer forming substrate 102 is preferably a GaAs single crystal substrate, and a single crystal substrate of InP, sapphire, Ge, or SiC can be selected.
  • the semiconductor crystal layer forming substrate 102 is a GaAs single crystal substrate, a (100) plane or a (111) plane can be cited as a plane orientation on which the semiconductor crystal layer 106 is formed.
  • the sacrificial layer 104 is a layer for separating the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106. By removing the sacrificial layer 104 by etching, the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106 are separated. When the sacrificial layer 104 is etched, at least a part of the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106 needs to remain without being etched. For this reason, the etching rate of the sacrificial layer 104 needs to be higher than the etching rate of the semiconductor crystal layer forming substrate 102 and the semiconductor crystal layer 106, and preferably several times higher. Examples of the sacrificial layer 104 include a III-V compound semiconductor layer.
  • the sacrificial layer 104 As a material of the sacrificial layer 104, Al a Ga b In (1-ab) As c P 1-c (0.9 ⁇ a ⁇ 1, 0 ⁇ b ⁇ 0.1, 0.9 ⁇ a + b ⁇ 1, 0 ⁇ c ⁇ 1).
  • the sacrificial layer 104 is preferably an AlAs layer.
  • an InAlAs layer As the sacrificial layer 104, an InAlAs layer, an InGaP layer, an InAlP layer, an InGaAlP layer, an AlSb layer, or an AlGaAs layer can be selected. As the thickness of the sacrificial layer 104 increases, the crystallinity of the semiconductor crystal layer 106 tends to decrease. Therefore, the thickness of the sacrificial layer 104 is preferably as thin as possible to ensure the function as the sacrificial layer. The thickness of the sacrificial layer 104 can be selected in the range of 0.1 nm to 10 ⁇ m.
  • the semiconductor crystal layer 106 is a transfer target layer transferred to a transfer destination substrate described later.
  • the semiconductor crystal layer 106 is used as an active layer of a semiconductor device.
  • the crystallinity of the semiconductor crystal layer 106 is realized with high quality.
  • the high-quality semiconductor crystal layer 106 can be formed on an arbitrary transfer destination substrate without considering lattice matching with the transfer destination substrate. It becomes possible.
  • Examples of the semiconductor crystal layer 106 include a crystal layer made of a group III-V compound semiconductor, a crystal layer made of a group IV semiconductor, a crystal layer made of a group II-VI compound semiconductor, or a laminate in which a plurality of these crystal layers are stacked.
  • the group III-V compound semiconductor Al u Ga v In 1- u-v N m P n As q Sb 1-m-n-q (0 ⁇ u ⁇ 1,0 ⁇ v ⁇ 1,0 ⁇ m ⁇ 1 0 ⁇ n ⁇ 1, 0 ⁇ q ⁇ 1), for example, GaAs, In y Ga 1-y As (0 ⁇ y ⁇ 1), InP, or GaSb.
  • Examples of the group IV semiconductor include C d Si e Ge f Sn (1-d ⁇ e ⁇ f) (0 ⁇ d ⁇ 1, 0 ⁇ e ⁇ 1, 0 ⁇ f ⁇ 1, 0 ⁇ d + e + f ⁇ 1).
  • the II-VI group compound semiconductor examples include ZnO, ZnSe, ZnTe, CdS, CdSe, and CdTe.
  • the group IV semiconductor is Ge x Si 1-x (0 ⁇ x ⁇ 1)
  • the Ge composition ratio x of Ge x Si 1-x is preferably 0.9 or more.
  • semiconductor characteristics close to Ge can be obtained.
  • the semiconductor crystal layer 106 can be used as an active layer of a high mobility field effect transistor, in particular, a high mobility complementary field effect transistor. Become.
  • the thickness of the semiconductor crystal layer 106 can be appropriately selected within the range of 0.1 nm to 500 ⁇ m.
  • the thickness of the semiconductor crystal layer 106 is preferably 0.1 nm or more and less than 1 ⁇ m. By setting the thickness of the semiconductor crystal layer 106 to less than 1 ⁇ m, it can be used for a composite substrate suitable for manufacturing a high-performance transistor such as an ultra-thin body MISFET.
  • the diffusion suppression layer 108 suppresses the diffusion of one type of first atoms selected from a plurality of types of atoms constituting the semiconductor crystal layer forming substrate 102 or the sacrificial layer 104.
  • the diffusion suppression layer 108 is an arbitrary cross section from the interface on the sacrificial layer 104 side of the semiconductor crystal layer forming substrate 102 (in this example, the interface between the semiconductor crystal layer forming substrate 102 and the sacrificial layer 104) to the middle of the semiconductor crystal layer 106. Can be formed in position.
  • FIG. 1 illustrates the semiconductor substrate 100 in which the diffusion suppression layer 108 is located between the sacrificial layer 104 and the semiconductor crystal layer 106.
  • the diffusion suppression layer 108 includes the semiconductor crystal layer formation substrate 102 and the sacrificial layer 104 as illustrated in FIG. 3. The case where it is located between can be illustrated.
  • the diffusion suppression layer 108 is formed at an arbitrary cross-sectional position from the interface on the sacrificial layer 104 side of the semiconductor crystal layer forming substrate 102 to the middle of the semiconductor crystal layer 106, whereby the first atoms from the semiconductor crystal layer forming substrate 102 are formed. Can be suppressed. In many cases, the first atom functions as a donor or an acceptor in the semiconductor crystal layer 106, which causes a decrease in the performance of the semiconductor crystal layer 106. However, by forming the diffusion suppression layer 108, the first atoms can be prevented from entering the semiconductor crystal layer 106, and a high quality semiconductor crystal layer 106 can be provided.
  • the diffusion suppression layer 108 When the diffusion suppression layer 108 is formed between the sacrificial layer 104 and the semiconductor crystal layer 106 as shown in FIG. 1 or 2, diffusion of the first atoms from the sacrificial layer 104 is also suppressed, and the semiconductor The quality of the crystal layer 106 can be further improved.
  • An example of the diffusion suppression layer 108 is a group III-V semiconductor. More specifically, the material of the diffusion suppression layer 108 includes InGaP or InAlP.
  • the thickness can be in the range of 5 nm to 1000 nm, preferably in the range of 10 nm to 500 nm, and more preferably in the range of 50 nm to 100 nm.
  • the thickness can be in the range of 5 nm to 1000 nm, preferably in the range of 10 nm to 500 nm, and more preferably in the range of 50 nm to 100 nm.
  • the preferable range of the thickness of the diffusion suppressing layer 108 varies depending on the formation temperature and the formation time (thickness) of the semiconductor crystal layer 106 formed thereon.
  • the thickness when the diffusion suppression layer 108 is InGaP is preferably 50 nm to 100 nm.
  • the thickness is preferably 50 nm to 100 nm.
  • the diffusion suppression layer 108 is included in the V group atoms included in the semiconductor crystal layer forming substrate 102 or the sacrificial layer 104. It is possible to have a group V atom having an atomic radius smaller than the atomic radius of the most frequently included group V atom.
  • the diffusion suppression layer 108 includes a group III-V containing P which is a group V atom having an atomic radius smaller than that of the As atom.
  • the group V atoms contained in the semiconductor crystal layer forming substrate 102 or the sacrificial layer 104 are As atoms and P atoms, and As atoms are the most contained among the group V atoms contained in the semiconductor crystal layer forming substrate 102 or the sacrificial layer 104.
  • the diffusion suppressing layer 108 is preferably a III-V group semiconductor crystal layer containing a P atom or an N atom having an atomic radius smaller than that of an As atom. Examples of III-V semiconductors containing P or N atoms include InGaP, InAlP, InGaN, and AlGaN.
  • the diffusion suppression layer 108 is a group III-V semiconductor crystal layer having a group V atom having an atomic radius smaller than that of the group V atom contained most in the semiconductor crystal layer forming substrate 102 or the sacrificial layer 104, the diffusion suppression layer 108.
  • the bond energy between III-V group atoms in is large, and the ability to prevent the diffusion of the first atom can be increased.
  • a III-V semiconductor layer can be exemplified as the sacrificial layer 104, a III-V semiconductor layer can be exemplified as the diffusion suppressing layer 108, and a IV group semiconductor layer can be exemplified as the semiconductor crystal layer 106.
  • the semiconductor crystal layer forming substrate 102 is made of single crystal GaAs or single crystal Ge
  • the sacrificial layer 104 is made of single crystal AlAs
  • the semiconductor crystal layer 106 is made of single crystal Ge
  • the diffusion suppression layer 108 is made of a single crystal.
  • examples of the first atom include an Al atom, a Ga atom, and an As atom.
  • the semiconductor crystal layer forming substrate 102 or the sacrificial layer 104 is selected from Ga atoms and As atoms.
  • the diffusion suppression layer 108 is a group III-V semiconductor crystal layer composed of a group III atom excluding Ga atoms and a group V atom excluding As atoms. Since diffusion suppression layer 108 does not contain Ga atoms and As atoms, supply of Ga atoms and As atoms from diffusion suppression layer 108 does not occur, and the purity quality of semiconductor crystal layer 106 can be further improved.
  • a single crystal GaAs substrate or a single crystal Ge substrate is used as the semiconductor crystal layer forming substrate 102
  • a single crystal AlAs layer is used as the sacrificial layer 104
  • a single crystal Ge layer is used as the semiconductor crystal layer 106
  • a single crystal InAlP is used as the diffusion suppression layer 108.
  • Ga atoms or As atoms can be exemplified as the first atoms.
  • the half width of the diffraction spectrum of the (004) plane by the X-ray diffraction method can be set to 40 arcsec or less.
  • the flatness of the semiconductor crystal layer 106 can be 2 nm or less in terms of root mean square roughness (Rms). If necessary, the surface of the semiconductor crystal layer 106 may be planarized by polishing.
  • a buffer layer may be formed between the semiconductor crystal layer formation substrate 102 and the sacrificial layer 104. When the semiconductor crystal layer forming substrate 102 is GaAs, a GaAs layer can be used as the buffer layer.
  • the semiconductor substrate 100 of Embodiment 1 can be manufactured by sequentially forming the sacrificial layer 104, the diffusion suppressing layer 108, and the semiconductor crystal layer 106 on the semiconductor crystal layer forming substrate 102.
  • the sacrificial layer 104 can be formed by an epitaxial growth method, a CVD (Chemical Vapor Deposition) method, a sputtering method, or an ALD (Atomic Layer Deposition) method.
  • a MOCVD (Metal Organic Chemical Vapor Deposition) method or an MBE (Molecular Beam Epitaxy) method can be used as the epitaxial growth method.
  • TMGa trimethylgallium
  • TMA trimethylaluminum
  • TMIn trimethylindium
  • AsH 3 arsine
  • PH 3 phosphine
  • Hydrogen can be used as the carrier gas.
  • a compound in which a part of a plurality of hydrogen atom groups of the source gas is substituted with a chlorine atom or a hydrocarbon group can also be used.
  • the growth temperature also referred to as reaction temperature
  • the thickness of the sacrificial layer 104 can be controlled by appropriately selecting the source gas supply amount and the reaction time.
  • the diffusion suppression layer 108 can be formed by an epitaxial growth method or an ALD method.
  • the MOCVD method or the MBE method can be used.
  • the source gases are TMGa (trimethylgallium), TMA (trimethylaluminum), TMIn (trimethylindium), AsH 3 (arsine), PH 3 (phosphine) or the like can be used.
  • Hydrogen can be used as the carrier gas.
  • a compound in which a part of a plurality of hydrogen atom groups of the source gas is substituted with a chlorine atom or a hydrocarbon group can also be used.
  • the growth temperature can be appropriately selected in the range of 300 ° C. to 900 ° C., preferably in the range of 400 to 800 ° C.
  • the thickness of the diffusion suppression layer 108 can be controlled by appropriately selecting the source gas supply amount and the reaction time.
  • the semiconductor crystal layer 106 can be formed by an epitaxial growth method or an ALD method.
  • an MOCVD method or an MBE method can be used as the epitaxial growth method.
  • TMGa trimethylgallium
  • TMA trimethylaluminum
  • TMIn trimethylindium
  • AsH 3 arsine
  • PH phosphine
  • the semiconductor crystal layer 106 is made of a group IV compound semiconductor and is formed by a CVD method, GeH 4 (germane), SiH 4 (silane), Si 2 H 6 (disilane), or the like can be used as a source gas.
  • Hydrogen can be used as the carrier gas.
  • a compound in which a part of a plurality of hydrogen atom groups of the source gas is substituted with a chlorine atom or a hydrocarbon group can also be used.
  • the growth temperature can be appropriately selected in the range of 300 ° C. to 900 ° C., preferably in the range of 400 to 800 ° C.
  • the thickness of the semiconductor crystal layer 106 can be controlled by appropriately selecting the source gas supply amount and the reaction time.
  • FIG. 2 (Embodiment 2) 4 to 7 are sectional views showing the method of manufacturing the composite substrate of Embodiment 2 in the order of steps.
  • the manufacturing method of the second embodiment uses the semiconductor substrate 100 described in the first embodiment. As described in Embodiment 1, the semiconductor substrate 100 is prepared.
  • the surface of the transfer destination substrate 120 and the surface of the semiconductor crystal layer 106 of the semiconductor crystal layer forming substrate 102 are faced to each other.
  • the surface of the semiconductor crystal layer 106 is the surface of the layer formed on the semiconductor crystal layer forming substrate 102 and is in contact with the transfer destination substrate 120 or the layer formed on the transfer destination substrate 120.
  • 112 "is an example.
  • the surface of the transfer destination substrate 120 is an example of a “second surface 122” that is in contact with the first surface 112 as a surface of the transfer destination substrate 120 or a layer formed on the transfer destination substrate 120.
  • the transfer destination substrate 120 is a substrate to which the semiconductor crystal layer 106 is transferred.
  • the transfer destination substrate 120 may be a target substrate on which an electronic device using the semiconductor crystal layer 106 as an active layer is finally disposed, and in an intermediate state until the semiconductor crystal layer 106 is transferred to the target substrate. It may be a temporary substrate. That is, the second semiconductor crystal layer 106 may be further transferred from the transfer destination substrate 120 to another substrate.
  • the transfer destination substrate 120 may be made of either an organic material or an inorganic material. Examples of the transfer destination substrate 120 include a silicon substrate, an SOI (Silicon-on-insulator) substrate, a glass substrate, a sapphire substrate, an SiC substrate, and an AlN substrate.
  • the transfer destination substrate 120 may be a ceramic substrate, an insulator substrate such as a plastic substrate, or a conductor substrate such as metal.
  • a silicon substrate or an SOI substrate is used as the transfer destination substrate 120, a manufacturing apparatus used in an existing silicon process can be used, and knowledge of the known silicon process can be used to increase research and development and manufacturing efficiency.
  • the transfer destination substrate 120 is a hard substrate that is not easily bent, such as a silicon substrate, the semiconductor crystal layer 106 to be transferred is protected from mechanical vibration or the like, and the crystal quality of the semiconductor crystal layer 106 can be kept high.
  • the transfer destination substrate 120 is a flexible substrate such as plastic, in the etching process of the sacrificial layer 104 described later, the flexible substrate is bent in a direction away from the semiconductor crystal layer forming substrate 102, and an etching solution is applied. It is possible to quickly supply and to quickly separate the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 from each other.
  • the transfer destination substrate 120 and the semiconductor crystal layer are formed so that the surface of the semiconductor crystal layer 106 as the first surface 112 and the surface of the transfer destination substrate 120 as the second surface 122 are joined.
  • the substrate 102 is attached.
  • an adhesion strengthening process for enhancing the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 is performed using the surface of the transfer destination substrate 120 (second surface 122) and the surface of the semiconductor crystal layer 106 (first surface). 112).
  • the adhesion strengthening treatment may be performed only on either the surface of the transfer destination substrate 120 (second surface 122) or the surface of the semiconductor crystal layer 106 (first surface 112).
  • ion beam activation by an ion beam generator can be exemplified.
  • the ions to be irradiated are, for example, argon ions.
  • Plasma activation may be performed as an adhesion strengthening treatment.
  • oxygen plasma treatment can be exemplified.
  • the adhesion between the transfer destination substrate 120 and the semiconductor crystal layer 106 can be enhanced by the adhesion enhancement process.
  • an adhesive layer may be formed in advance on the transfer destination substrate 120.
  • the bonding can be performed at room temperature.
  • a load can be applied to the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 to press the transfer destination substrate 120 to the semiconductor crystal layer forming substrate 102.
  • Adhesive strength can be improved by pressure bonding. You may heat-process at the time of pressure bonding or after pressure bonding.
  • the heat treatment temperature is preferably 50 to 600 ° C, more preferably 100 ° C to 400 ° C.
  • the load can be appropriately selected within the range of 1 MPa to 1 GPa. Note that when the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are bonded using an adhesive layer, pressure bonding is not necessary.
  • the sacrificial layer 104 is etched by immersing all or part (preferably all) of the semiconductor crystal layer forming substrate 102 and the transfer destination substrate 120 in an etching solution. By etching the sacrificial layer 104, the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 can be separated while the semiconductor crystal layer 106 remains on the transfer destination substrate 120 side.
  • the sacrificial layer 104 can be selectively etched.
  • “selectively etch” means that other members exposed to the etching solution, like the sacrificial layer 104, for example, the semiconductor crystal layer 106 is also etched in the same manner as the sacrificial layer 104, but the etching rate of the sacrificial layer 104 The etching solution material and other conditions are selected so that the etching rate is higher than the etching rate of other members, and substantially only the sacrificial layer 104 is “selectively” etched.
  • examples of the etchant include HCl, HF, phosphoric acid, citric acid, hydrogen peroxide solution, ammonia, an aqueous solution of sodium hydroxide, or water.
  • the temperature during etching is preferably controlled in the range of 10 to 90 ° C.
  • the etching time can be appropriately controlled in the range of 1 minute to 200 hours.
  • the sacrificial layer 104 can also be etched while applying ultrasonic waves to the etchant. By applying ultrasonic waves, the etching rate can be increased. Moreover, you may irradiate an ultraviolet-ray during an etching process, or may stir an etching liquid. Although an example of etching the sacrificial layer 104 with an etchant has been described here, the sacrificial layer 104 can also be etched by a dry method.
  • the transfer destination substrate 120 and the semiconductor crystal layer forming substrate 102 are separated with the semiconductor crystal layer 106 left on the transfer destination substrate 120 side. As a result, the semiconductor crystal layer 106 is transferred to the transfer destination substrate 120.
  • the diffusion suppressing layer 108 is further removed, a composite substrate having the semiconductor crystal layer 106 on the transfer destination substrate 120 is manufactured as shown in FIG.
  • the semiconductor crystal layer 106 in which the diffusion of impurity atoms is suppressed by the diffusion suppressing layer 108 and the high purity is maintained can be formed on the transfer destination substrate 120. .
  • the example in which the semiconductor crystal layer 106 is transferred from the semiconductor crystal layer forming substrate 102 to the transfer destination substrate 120 has been described, but may be transferred to another transfer destination substrate.
  • an adhesive layer may be appropriately formed between the semiconductor crystal layer 106 and the transfer destination substrate 120.
  • the adhesive layer may be either organic or inorganic.
  • a polyimide film or a resist film can be exemplified as the organic adhesive layer.
  • the adhesive layer can be formed by a coating method such as a spin coating method.
  • the adhesive layer As an inorganic adhesive layer, at least one of Al 2 O 3 , AlN, Ta 2 O 5 , ZrO 2 , HfO 2 , SiO x (eg, SiO 2 ), SiN x (eg, Si 3 N 4 ), and SiO x N y A layer consisting of 1, or a laminate of at least two layers selected from these layers can be exemplified.
  • the adhesive layer can be formed by an ALD method, a thermal oxidation method, a vapor deposition method, a CVD method, or a sputtering method.
  • the thickness of the adhesive layer can be in the range of 0.1 nm to 100 ⁇ m.
  • the semiconductor crystal layer 106 An electronic device having a part of the active region as an active region may be formed in the semiconductor crystal layer 106.
  • the semiconductor crystal layer 106 is transferred with an electronic device provided there. Since the semiconductor crystal layer 106 reverses every time it is transferred, an electronic device can be formed on both the front and back surfaces of the semiconductor crystal layer 106 by using this method.
  • a substrate to which the semiconductor crystal layer 106 is finally transferred is not particularly described.
  • a semiconductor layer is formed on a semiconductor substrate such as a silicon wafer, an SOI substrate, or an insulator substrate.
  • an electronic device such as a transistor may be formed in advance on the semiconductor substrate, the SOI layer, or the semiconductor layer. That is, the semiconductor crystal layer 106 can be formed by transfer on a substrate on which an electronic device has already been formed, using the method described above. This makes it possible to monolithically form semiconductor devices having greatly different material compositions and the like.
  • an electronic device when an electronic device is formed in advance on the semiconductor crystal layer 106 and then the semiconductor crystal layer 106 is formed by transfer on the substrate on which the electronic device is formed as described above, an electronic device made of a different material with a significantly different manufacturing process. Can be easily formed monolithically.
  • a GaAs substrate can be used as the semiconductor crystal layer forming substrate 102, and an AlAs layer, for example, can be formed as the sacrificial layer 104 on the semiconductor crystal layer forming substrate 102.
  • the AlAs layer can be formed by crystal growth using an epitaxial growth method by low-pressure MOCVD. For example, trimethylaluminum (TMAl) and arsine (AsH 3 ) are used as raw materials, and the growth temperature is 600 ° C.
  • TMAl trimethylaluminum
  • AsH 3 arsine
  • a semiconductor crystal layer 106 is formed on the sacrificial layer 104.
  • the semiconductor crystal layer 106 of this example has a first Ge layer, a second Ge layer, and a third Ge layer.
  • the first Ge layer is formed on the sacrificial layer 104.
  • the first Ge layer can be formed, for example, by crystal growth using an epitaxial growth method by a low pressure CVD method.
  • the first Ge layer can be formed using monogermane (GeH 4 ) as a raw material at a growth temperature of 550 ° C. and a reaction pressure of 40 Torr. .
  • the thickness of the AlAs layer and the first Ge layer can be 150 nm and 100 nm, respectively.
  • the reaction chamber is cleaned by, for example, etching using hydrogen chloride gas, and then the semiconductor crystal layer forming substrate 102 that has been retracted to the preliminary chamber is placed in the reaction chamber. return.
  • a second Ge layer is further formed on the first Ge layer.
  • the second Ge layer can be formed with a thickness of 100 nm, for example.
  • the second Ge layer can be formed, for example, by crystal growth using an epitaxial growth method by a low pressure CVD method.
  • the raw material can be monogermane (GeH 4 ), the growth temperature can be 650 ° C., and the reaction pressure can be 6 Torr.
  • an InGaP layer or an InAlP layer can be formed as a diffusion suppression layer 108 by using an epitaxial crystal growth method by a low pressure MOCVD method.
  • a third Ge crystal layer similar to the second Ge layer can be formed on the InGaP layer or the InAlP layer that is the diffusion suppression layer 108.
  • the thickness of the third Ge layer can be set to 1.0 ⁇ m, for example.
  • a semiconductor substrate having the diffusion suppression layer 108 (InGaP layer or InAlP layer) in the middle of the semiconductor crystal layer 106 can be manufactured.
  • Example 2 As the semiconductor crystal layer forming substrate 102, a GaAs substrate having a diameter of 150 mm inclined by 2 degrees from the (100) plane toward the (110) plane was used. On the GaAs substrate, an InGaP layer was formed as a diffusion suppression layer 108 by crystal growth using an epitaxial growth method by a low pressure MOCVD method. On the InGaP layer, as the sacrificial layer 104, an AlAs layer was formed by crystal growth using an epitaxial growth method by a low pressure MOCVD method. In the epitaxial growth of the AlAs layer, the raw materials were trimethylaluminum (TMAl) and arsine (AsH 3 ), and the growth temperature was 600 ° C.
  • TMAl trimethylaluminum
  • AsH 3 arsine
  • a Ge layer was formed as a semiconductor crystal layer 106 by crystal growth using an epitaxial growth method by a low pressure CVD method.
  • the raw material was monogermane (GeH 4 )
  • the growth temperature was 650 ° C.
  • the reaction pressure was 6 Torr.
  • a semiconductor substrate having an InGaP layer, an AlAs layer, and a Ge layer in this order on a GaAs substrate was produced.
  • the thicknesses of the InGaP layer, AlAs layer, and Ge layer were 100 nm, 150 nm, and 1.4 ⁇ m, respectively.
  • a semiconductor substrate having no diffusion suppression layer was prepared. That is, a GaAs substrate similar to that of the example was used, an AlAs layer similar to the example was formed as the sacrificial layer 104 without forming a diffusion suppression layer, and a Ge layer similar to the example was formed as the semiconductor crystal layer 106. However, a Ge layer having a growth temperature of 550 ° C. and a reaction pressure of 40 Torr was formed between the AlAs layer and the Ge layer to a thickness of 100 nm.
  • the 1.4-micrometer-thick Ge layer surface was analyzed by SIMS (secondary ion mass spectrum).
  • the average value of the Ga concentration between the position of 0.1 ⁇ m depth and the position of 0.2 ⁇ m depth from the surface of the Ge layer of the example was 1.3 ⁇ 10 16 cm ⁇ 3 .
  • the average value of Ga concentration was 1.9 ⁇ 10 17 cm ⁇ 3 .
  • a Ga atom suppression effect of one digit or more was confirmed as compared with the comparative example.
  • DESCRIPTION OF SYMBOLS 100 ... Semiconductor substrate, 102 ... Semiconductor crystal layer formation substrate, 104 ... Sacrificial layer, 106 ... Semiconductor crystal layer, 108 ... Diffusion suppression layer, 112 ... First surface, 120 ... Transfer destination substrate, 122 ... Second surface

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Abstract

　半導体結晶層形成基板の上方に、犠牲層および半導体結晶層を有し、半導体結晶層形成基板、犠牲層および半導体結晶層が、半導体結晶層形成基板、犠牲層、半導体結晶層の順に位置する半導体基板であって、半導体結晶層形成基板の犠牲層側の界面から半導体結晶層の途中までの任意の断面位置に、半導体結晶層形成基板または犠牲層を構成する複数種類の原子から選択された一の種類の第１原子の拡散を抑制する拡散抑制層を有する半導体基板を提供する。

Description

半導体基板、半導体基板の製造方法および複合基板の製造方法
　本発明は、半導体基板、半導体基板の製造方法および複合基板の製造方法に関する。
　ＧａＡｓ、ＩｎＧａＡｓ等のＩＩＩ－Ｖ族化合物半導体は、高い電子移動度を有する。また、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ－Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（本明細書においては単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）が実現できる。非特許文献１には、ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴとが、単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。
　単一基板（たとえばシリコン基板）上に、ＩＩＩ－Ｖ族化合物半導体層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、結晶成長用基板に形成した半導体結晶層を、単一基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、シリコン基板に転写する技術が開示されている。
　[先行技術文献]
　[非特許文献]
　[非特許文献１]　S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007.
　[非特許文献２]　Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)
　ＩＩＩ－Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor、本明細書においては単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（本明細書においては単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ－Ｖ族化合物半導体と、ｐＭＩＳＦＥＴ用のＩＶ族半導体とを単一基板上に形成する技術が必要になる。また、単一基板をＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上にｎＭＩＳＦＥＴ用のＩＩＩ－Ｖ族化合物半導体結晶層およびｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層を形成することが好ましい。
　半導体結晶層形成基板として、ＧａＡｓ等のＩＩＩ－Ｖ族化合物単結晶基板を用い、半導体結晶層を半導体結晶層形成基板からエッチングにより剥離する際の犠牲層として、ＡｌＡｓ等ＩＩＩ－Ｖ族化合物半導体結晶層を用い、Ｇｅ等のＩＶ族半導体をエピタキシャル成長させることで、転写用の半導体結晶層を形成する場合がある。Ｇａ等のＩＩＩ族原子およびＡｓ等のＶ族原子は、Ｇｅ等のＩＶ族半導体内部でドナーまたはアクセプタとして機能することがある。従って、半導体結晶層をエピタキシャル成長により形成する際には、半導体結晶層形成基板または犠牲層からの意図しない不純物原子の混入を極力避ける必要がある。
　本発明の目的は、転写用の半導体結晶層をエピタキシャル成長法により形成する場合の、半導体結晶層への意図しない不純物原子の混入を抑制することにある。
　上記課題を解決するために、本発明の第１の態様においては、半導体結晶層形成基板の上方に、犠牲層および半導体結晶層を有し、半導体結晶層形成基板、犠牲層および半導体結晶層が、半導体結晶層形成基板、犠牲層、半導体結晶層の順に位置する半導体基板であって、半導体結晶層形成基板の犠牲層側の界面から半導体結晶層の途中までの任意の断面位置に、半導体結晶層形成基板または犠牲層を構成する複数種類の原子から選択された一の種類の第１原子の拡散を抑制する拡散抑制層を有する半導体基板を提供する。
　半導体結晶層形成基板または犠牲層が、単一種類または複数種類のＶ族の原子を含んでよく、この場合、拡散抑制層が、半導体結晶層形成基板または犠牲層に含まれるＶ族原子のうち最も多く含まれるＶ族原子の原子半径より小さな原子半径のＶ族原子を有してもよい。犠牲層として、ＩＩＩ－Ｖ族半導体層を挙げることができ、拡散抑制層として、ＩＩＩ－Ｖ族半導体層を挙げることができ、半導体結晶層として、ＩＶ族半導体層を挙げることができる。犠牲層として、より具体的には、ＡｌａＧａｂＩｎ（１－ａ－ｂ）ＡｓｃＰ１－ｃ（０．９≦ａ≦１、０≦ｂ≦０．１、０．９≦ａ＋ｂ≦１、０＜ｃ≦１）からなる層を挙げることができる。半導体結晶層として、より具体的には、ＣｄＳｉｅＧｅｆＳｎ（１－ｄ－ｅ－ｆ）（０≦ｄ＜１、０≦ｅ＜１、０＜ｆ≦１、０＜ｄ＋ｅ＋ｆ≦１）からなる層を挙げることができる。これらの場合、半導体結晶層形成基板として、単結晶ＧａＡｓ基板または単結晶Ｇｅからなる基板が挙げられ、犠牲層として、単結晶ＡｌＡｓからなる層が挙げられ、半導体結晶層として、単結晶Ｇｅからなる層が挙げられ、拡散抑制層として、単結晶ＩｎＧａＰからなる層が挙げられ、第１原子として、Ａｌ原子、Ｇａ原子またはＡｓ原子が挙げられる。
　拡散抑制層が、犠牲層と半導体結晶層との間、または、半導体結晶層の途中に位置する場合、半導体結晶層形成基板または犠牲層が、Ｇａ原子およびＡｓ原子から選択された１以上の原子を含んでよく、この場合、拡散抑制層として、Ｇａ原子を除くＩＩＩ族原子およびＡｓ原子を除くＶ族原子で構成されるＩＩＩ－Ｖ族半導体結晶層が挙げられる。この場合、半導体結晶層形成基板として、単結晶ＧａＡｓまたは単結晶Ｇｅからなる基板が挙げられ、犠牲層として、単結晶ＡｌＡｓからなる層が挙げられ、半導体結晶層として、単結晶Ｇｅからなる層が挙げられ、拡散抑制層として、単結晶ＩｎＡｌＰからなる層が挙げられ、第１原子として、Ｇａ原子またはＡｓ原子が挙げられる。
　上述した半導体結晶層が単結晶Ｇｅからなる場合、半導体結晶層のＸ線回折法による（００４）面の回折スペクトル半値幅として、４０arcsec以下のものが挙げられる。半導体結晶層の平坦性として、自乗平均面粗さ（Ｒｍｓ）で２ｎｍ以下のものが挙げられる。
　本発明の第２の態様においては、半導体結晶層形成基板の上方に、犠牲層および半導体結晶層を、半導体結晶層形成基板、犠牲層、半導体結晶層の順に位置するよう、エピタキシャル成長法により形成するステップと、犠牲層を形成した後であって半導体結晶層を形成する前、または、半導体結晶層を形成する途中に、半導体結晶層形成基板または犠牲層を構成する複数種類の原子から選択された一の種類の第１原子の拡散を抑制する拡散抑制層を形成するステップと、を有する半導体基板の製造方法を提供する。また、本発明の第３の態様においては、上述した製造方法により製造された半導体基板を用いて複合基板を製造する複合基板の製造方法であって、半導体結晶層または半導体結晶層より上層に形成された層の表面であって転写先基板または転写先基板に形成された層に接することとなる第１表面と、転写先基板または転写先基板に形成された層の表面であって第１表面に接することとなる第２表面と、が向かい合うように、半導体基板と転写先基板とを貼り合わせるステップと、犠牲層をエッチングし、半導体結晶層を転写先基板側に残した状態で、転写先基板と半導体基板とを分離するステップと、を有する複合基板の製造方法を提供する。
実施形態１の半導体基板１００を示した断面図である。 半導体基板１００の変更例を示した断面図である。 半導体基板１００の変更例を示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。 実施形態２の複合基板の製造方法を工程順に示した断面図である。
（実施形態１）
　図１は、実施形態１の半導体基板１００を示した断面図である。半導体基板１００は、半導体結晶層を有する複合基板をエピタキシャルリフトオフ法により形成する場合に用いることができる半導体基板である。半導体基板１００は、半導体結晶層形成基板１０２と、犠牲層１０４と、半導体結晶層１０６と、拡散抑制層１０８とを有する。半導体結晶層形成基板１０２、犠牲層１０４、半導体結晶層１０６および拡散抑制層１０８は、半導体結晶層形成基板１０２、犠牲層１０４、拡散抑制層１０８、半導体結晶層１０６の順に位置する。
　半導体結晶層形成基板１０２は、高品位な半導体結晶層１０６を形成するための基板である。好ましい半導体結晶層形成基板１０２の材料は、半導体結晶層１０６の材料、形成方法等に依存する。一般に、半導体結晶層形成基板１０２は、形成しようとする半導体結晶層１０６と格子整合または擬格子整合する材料からなることが望ましい。たとえば、半導体結晶層１０６としてＧａＡｓ層をエピタキシャル成長法により形成する場合、半導体結晶層形成基板１０２は、ＧａＡｓ単結晶基板が好ましく、ＩｎＰ、サファイア、Ｇｅ、または、ＳｉＣの単結晶基板が選択可能である。半導体結晶層形成基板１０２がＧａＡｓ単結晶基板である場合、半導体結晶層１０６が形成される面方位として（１００）面または（１１１）面が挙げられる。
　犠牲層１０４は、半導体結晶層形成基板１０２と半導体結晶層１０６とを分離するための層である。犠牲層１０４がエッチングにより除去されることで、半導体結晶層形成基板１０２と半導体結晶層１０６とが分離する。犠牲層１０４のエッチングに際し、半導体結晶層形成基板１０２および半導体結晶層１０６の少なくとも一部がエッチングされずに残る必要がある。このため、犠牲層１０４のエッチング速度は、半導体結晶層形成基板１０２および半導体結晶層１０６のエッチング速度より大きい必要があり、好ましくは数倍以上大きい。犠牲層１０４として、ＩＩＩ－Ｖ族化合物半導体層を挙げることができる。具体的には、犠牲層１０４の材料として、ＡｌａＧａｂＩｎ（１－ａ－ｂ）ＡｓｃＰ１－ｃ（０．９≦ａ≦１、０≦ｂ≦０．１、０．９≦ａ＋ｂ≦１、０＜ｃ≦１）を例示することができる。半導体結晶層形成基板１０２としてＧａＡｓ単結晶基板が、半導体結晶層１０６としてＧａＡｓ層が選択される場合、犠牲層１０４はＡｌＡｓ層が好ましい。犠牲層１０４として、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層、または、ＡｌＧａＡｓ層を選択することもできる。犠牲層１０４の厚さが大きくなると、半導体結晶層１０６の結晶性が低下する傾向にあるから、犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。犠牲層１０４の厚さは、０．１ｎｍ～１０μｍの範囲で選択できる。
　半導体結晶層１０６は、後に説明する転写先基板に転写される転写対象層である。半導体結晶層１０６は、半導体デバイスの活性層等に利用される。半導体結晶層１０６が半導体結晶層形成基板１０２上にエピタキシャル成長法等により形成されることで、半導体結晶層１０６の結晶性が高品位に実現される。更に、半導体結晶層１０６が転写先基板に転写されることで、転写先基板との格子整合等を考慮すること無く、高品位の半導体結晶層１０６を任意の転写先基板上に形成することが可能になる。
　半導体結晶層１０６として、ＩＩＩ－Ｖ族化合物半導体からなる結晶層、ＩＶ族半導体からなる結晶層もしくはＩＩ－ＶＩ族化合物半導体からなる結晶層、または、これら結晶層を複数積層した積層体が挙げられる。ＩＩＩ－Ｖ族化合物半導体として、ＡｌｕＧａｖＩｎ１－ｕ―ｖＮｍＰｎＡｓｑＳｂ１－ｍ－ｎ－ｑ（０≦ｕ≦１、０≦ｖ≦１、０≦ｍ≦１、０≦ｎ≦１、０≦ｑ≦１）、例えば、ＧａＡｓ、ＩｎｙＧａ１－ｙＡｓ（０＜ｙ＜１）、ＩｎＰまたはＧａＳｂが挙げられる。ＩＶ族半導体として、ＣｄＳｉｅＧｅｆＳｎ（１－ｄ－ｅ－ｆ）（０≦ｄ＜１、０≦ｅ＜１、０＜ｆ≦１、０＜ｄ＋ｅ＋ｆ≦１）が挙げられる。具体的には、ｄ＝０の場合が挙げられる。すなわちＳｉｅＧｅｆＳｎ（１－ｅ－ｆ）（０≦ｅ＜１、０＜ｆ≦１、０＜ｅ＋ｆ≦１）が挙げられる。より具体的には、ｄ＝（１－ｅ－ｆ）＝０の場合が挙げられる。すなわちＧｅｘＳｉ１－ｘ（０＜ｘ≦１）が挙げられる。さらに具体的にはｘ＝１の場合が挙げられる。すなわちＧｅが挙げられる。ＩＩ－ＶＩ族化合物半導体として、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅまたはＣｄＴｅ等が挙げられる。ＩＶ族半導体がＧｅｘＳｉ１－ｘ（０＜ｘ＜１）である場合、ＧｅｘＳｉ１－ｘのＧｅ組成比ｘは、０．９以上であることが好ましい。Ｇｅ組成比ｘを０．９以上とすることにより、Ｇｅに近い半導体特性を得ることができる。半導体結晶層１０６として、上記の結晶層または積層体を用いることにより、半導体結晶層１０６を高移動度な電界効果トランジスタ、特に高移動度な相補型電界効果トランジスタの活性層に用いることが可能になる。
　半導体結晶層１０６の厚さは、０．１ｎｍ～５００μｍの範囲で適宜選択することができる。半導体結晶層１０６の厚さは、０．１ｎｍ以上１μｍ未満であることが好ましい。半導体結晶層１０６の厚さを１μｍ未満とすることにより、たとえば極薄ボディＭＩＳＦＥＴ等の高性能トランジスタの製造に適した複合基板に用いることができる。
　拡散抑制層１０８は、半導体結晶層形成基板１０２または犠牲層１０４を構成する複数種類の原子から選択された一の種類の第１原子の拡散を抑制する。拡散抑制層１０８は、半導体結晶層形成基板１０２の犠牲層１０４側の界面（本例では、半導体結晶層形成基板１０２と犠牲層１０４との界面）から半導体結晶層１０６の途中までの任意の断面位置に形成することができる。図１では、拡散抑制層１０８が、犠牲層１０４と半導体結晶層１０６との間に位置する半導体基板１００を例示している。他に、図２に示すように、拡散抑制層１０８が、半導体結晶層１０６の途中に位置する場合、図３に示すように、拡散抑制層１０８が、半導体結晶層形成基板１０２と犠牲層１０４との間に位置する場合を例示することができる。
　拡散抑制層１０８が、半導体結晶層形成基板１０２の犠牲層１０４側の界面から半導体結晶層１０６の途中までの任意の断面位置に形成されることで、半導体結晶層形成基板１０２からの第１原子の拡散を抑制できる。第１原子は多くの場合、半導体結晶層１０６においてドナーまたはアクセプタとして機能するため、半導体結晶層１０６の性能を低下させる要因になる。しかし、拡散抑制層１０８を形成することで第１原子の半導体結晶層１０６への侵入を抑制し、高い品質の半導体結晶層１０６を提供することができる。拡散抑制層１０８が、図１または図２に示すように、犠牲層１０４と半導体結晶層１０６との間に形成された場合には、犠牲層１０４からの第１原子の拡散も抑制され、半導体結晶層１０６の品質をより高めることができる。拡散抑制層１０８として、ＩＩＩ－Ｖ族半導体を挙げることができる。より具体的には、拡散抑制層１０８の材料として、ＩｎＧａＰまたはＩｎＡｌＰが挙げられる。
　拡散抑制層１０８がＩｎＧａＰである場合、厚さを５ｎｍ～１０００ｎｍの範囲、好ましくは１０ｎｍ～５００ｎｍの範囲、さらに好ましくは５０ｎｍ～１００ｎｍの範囲とすることができる。拡散抑制層１０８がＩｎＡｌＰである場合、厚さを５ｎｍ～１０００ｎｍの範囲、好ましくは１０ｎｍ～５００ｎｍの範囲、さらに好ましくは５０ｎｍ～１００ｎｍの範囲とすることができる。これら拡散抑制層１０８の厚さは、その上に形成される半導体結晶層１０６の形成温度、形成時間（厚さ）によって好ましい範囲が変動する。たとえば半導体結晶層１０６を６００℃～６５０℃の形成温度、１分から１０分の形成時間で形成する場合、拡散抑制層１０８がＩｎＧａＰである場合の厚さは５０ｎｍ～１００ｎｍが好ましく、拡散抑制層１０８がＩｎＡｌＰである場合の厚さは５０ｎｍ～１００ｎｍが好ましい。
　半導体結晶層形成基板１０２または犠牲層１０４が、単一種類または複数種類のＶ族原子を含む場合、拡散抑制層１０８は、半導体結晶層形成基板１０２または犠牲層１０４に含まれるＶ族原子のうち最も多く含まれるＶ族原子の原子半径より小さな原子半径のＶ族原子を有するものとすることができる。たとえば、半導体結晶層形成基板１０２または犠牲層１０４に含まれるＶ族原子がＡｓ原子である場合、拡散抑制層１０８は、Ａｓ原子より原子半径の小さいＶ族原子であるＰを含むＩＩＩ－Ｖ族半導体、たとえばＩｎＧａＰ、からなることが好ましい。半導体結晶層形成基板１０２または犠牲層１０４に含まれるＶ族原子がＡｓ原子およびＰ原子であり、Ａｓ原子が半導体結晶層形成基板１０２または犠牲層１０４に含まれるＶ族原子のうち最も多く含まれる原子である場合、拡散抑制層１０８は、Ａｓ原子より原子半径が小さなＰ原子またはＮ原子を含むＩＩＩ－Ｖ族半導体結晶層であることが好ましい。Ｐ原子またはＮ原子を含むＩＩＩ－Ｖ族半導体として、たとえばＩｎＧａＰ、ＩｎＡｌＰ、ＩｎＧａＮ、および、ＡｌＧａＮを例示することができる。拡散抑制層１０８が、半導体結晶層形成基板１０２または犠牲層１０４に最も多く含まれるＶ族原子より原子半径が小さなＶ族原子を有するＩＩＩ－Ｖ族半導体結晶層であることから、拡散抑制層１０８におけるＩＩＩ－Ｖ族原子間の結合エネルギーが大きく、第１原子の拡散を阻止する能力を高くすることができる。
　犠牲層１０４としてＩＩＩ－Ｖ族半導体層を例示することができ、拡散抑制層１０８としてＩＩＩ－Ｖ族半導体層を例示することができ、半導体結晶層１０６としてＩＶ族半導体層を例示することができる。たとえば、半導体結晶層形成基板１０２が、単結晶ＧａＡｓまたは単結晶Ｇｅからなり、犠牲層１０４が、単結晶ＡｌＡｓからなり、半導体結晶層１０６が、単結晶Ｇｅからなり、拡散抑制層１０８が、単結晶ＩｎＧａＰからなる場合において、第１原子として、Ａｌ原子、Ｇａ原子またはＡｓ原子を例示することができる。
　拡散抑制層１０８が、犠牲層１０４と半導体結晶層１０６との間、または、半導体結晶層１０６の途中に位置する場合、半導体結晶層形成基板１０２または犠牲層１０４が、Ｇａ原子およびＡｓ原子から選択された１以上の原子を含んでよい。この場合、拡散抑制層１０８が、Ｇａ原子を除くＩＩＩ族原子およびＡｓ原子を除くＶ族原子で構成されるＩＩＩ－Ｖ族半導体結晶層であることが好ましい。拡散抑制層１０８がＧａ原子およびＡｓ原子を含まないため、拡散抑制層１０８からのＧａ原子およびＡｓ原子の供給が発生せず、半導体結晶層１０６の純度品質をさらに高めることができる。この場合、半導体結晶層形成基板１０２として単結晶ＧａＡｓ基板または単結晶Ｇｅ基板を、犠牲層１０４として単結晶ＡｌＡｓ層を、半導体結晶層１０６として単結晶Ｇｅ層を、拡散抑制層１０８として単結晶ＩｎＡｌＰ層を、第１原子としてＧａ原子またはＡｓ原子を例示することができる。
　半導体結晶層１０６が単結晶Ｇｅからなるものである場合、Ｘ線回折法による（００４）面の回折スペクトル半値幅を４０arcsec以下とすることができる。また、半導体結晶層１０６の平坦性は自乗平均面粗さ（Ｒｍｓ）で２ｎｍ以下とすることができる。必要により、半導体結晶層１０６の表面を研磨により平坦化してもよい。なお、半導体結晶層形成基板１０２と犠牲層１０４との間にバッファ層を形成してもよい。半導体結晶層形成基板１０２がＧａＡｓである場合、バッファ層としてＧａＡｓ層が挙げられる。
　本実施形態１の半導体基板１００は、半導体結晶層形成基板１０２上に、犠牲層１０４、拡散抑制層１０８および半導体結晶層１０６を、順次形成することにより製造できる。
　犠牲層１０４は、エピタキシャル成長法、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法またはＡＬＤ（Atomic Layer Deposition）法により形成することができる。エピタキシャル成長法として、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法またはＭＢＥ（Molecular Beam Epitaxy）法を利用することができる。犠牲層１０４をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。成長温度（反応温度とも称される）は、３００℃から９００℃の範囲で、好ましくは４００～８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで犠牲層１０４の厚さを制御することができる。
　拡散抑制層１０８は、エピタキシャル成長法またはＡＬＤ法により形成することができる。エピタキシャル成長法として、ＭＯＣＶＤ法またはＭＢＥ法を利用することができる。拡散抑制層１０８がＩＩＩ－Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。成長温度は、３００℃から９００℃の範囲で、好ましくは４００～８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで拡散抑制層１０８の厚さを制御することができる。
　半導体結晶層１０６は、エピタキシャル成長法またはＡＬＤ法により形成することができる。エピタキシャル成長法には、ＭＯＣＶＤ法、ＭＢＥ法を利用することができる。半導体結晶層１０６がＩＩＩ－Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ３（アルシン）、ＰＨ３（ホスフィン）等を用いることができる。半導体結晶層１０６がＩＶ族化合物半導体からなり、ＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ４（ゲルマン）、ＳｉＨ４（シラン）またはＳｉ２Ｈ６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。成長温度は、３００℃から９００℃の範囲で、好ましくは４００～８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで半導体結晶層１０６の厚さを制御することができる。
（実施形態２）
　図４～図７は、実施形態２の複合基板の製造方法を工程順に示した断面図である。本実施形態２の製造方法は、実施形態１で説明した半導体基板１００を用いる。実施形態１で説明したように半導体基板１００を用意する。
　次に、図４に示すように、転写先基板１２０の表面と半導体結晶層形成基板１０２の半導体結晶層１０６の表面とを向かい合わせる。ここで、半導体結晶層１０６の表面は、半導体結晶層形成基板１０２に形成された層の表面であって転写先基板１２０または転写先基板１２０に形成された層に接することとなる「第１表面１１２」の一例である。また、転写先基板１２０の表面は、転写先基板１２０または転写先基板１２０に形成された層の表面であって第１表面１１２に接することとなる「第２表面１２２」の一例である。
　転写先基板１２０は、半導体結晶層１０６が転写される先の基板である。転写先基板１２０は、半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。つまり、第２半導体結晶層１０６は、転写先基板１２０から、他の基板に更に転写されてもよい。転写先基板１２０は、有機物または無機物の何れからなるものでもよい。転写先基板１２０として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、転写先基板１２０は、セラミックス基板、プラスチック基板等の絶縁体基板、金属等の導電体基板であっても良い。転写先基板１２０にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。
　転写先基板１２０が、シリコン基板等、容易には曲がらない硬い基板である場合、転写する半導体結晶層１０６が機械的振動等から保護され、半導体結晶層１０６の結晶品質を高く保つことができる。転写先基板１２０が、プラスチック等、可撓性を有する基板である場合、後に説明する犠牲層１０４のエッチング工程において、可撓性基板を半導体結晶層形成基板１０２から離れる方向に曲げ、エッチング液を速やかに供給し、転写先基板１２０と半導体結晶層形成基板１０２との分離を迅速に行うことができる。
　図５に示すように、第１表面１１２である半導体結晶層１０６の表面と、第２表面１２２である転写先基板１２０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１０２とを貼り合わせる。
　貼り合わせのとき、転写先基板１２０と半導体結晶層１０６との接着性を強化する接着性強化処理を、転写先基板１２０の表面（第２表面１２２）および半導体結晶層１０６の表面（第１表面１１２）に施してもよい。接着性強化処理は、転写先基板１２０の表面（第２表面１２２）または半導体結晶層１０６の表面（第１表面１１２）の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。接着性強化処理により、転写先基板１２０と半導体結晶層１０６との接着性を強化することができる。接着性強化処理に代えて、転写先基板１２０上に、接着層を予め形成しておいても良い。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。
　また、貼り合わせに続き、転写先基板１２０および半導体結晶層形成基板１０２に荷重を印加し、転写先基板１２０を半導体結晶層形成基板１０２に圧着することができる。圧着により接着強度を向上させることができる。圧着時または圧着後に熱処理を行ってもよい。熱処理温度として５０～６００℃が好ましく、さらに好ましくは１００℃～４００℃がよい。荷重は、１ＭＰａ～１ＧＰａの範囲で適宜選択できる。なお、接着層を用いて転写先基板１２０と半導体結晶層形成基板１０２を接着する場合、圧着は必要ない。
　次に、図６に示すように、半導体結晶層形成基板１０２および転写先基板１２０の全部または一部（好ましくは全部）をエッチング液に浸漬して犠牲層１０４をエッチングする。犠牲層１０４のエッチングにより、半導体結晶層１０６を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とを分離することができる。
　なお、犠牲層１０４は、選択的にエッチングすることができる。ここで「選択的にエッチングする」とは、犠牲層１０４と同様にエッチング液に晒される他の部材、たとえば半導体結晶層１０６も犠牲層１０４と同様にエッチングされるものの、犠牲層１０４のエッチング速度が他の部材のエッチング速度より高くなるようエッチング液の材料その他の条件を選択し、実質的に犠牲層１０４だけを「選択的に」エッチングすることをいう。犠牲層１０４がＡｌＡｓ層である場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液または水を例示することができる。エッチング中の温度は、１０～９０℃の範囲で制御することが好ましい。エッチング時間は、１分～２００時間の範囲で適宜制御することができる。
　エッチング液に超音波を印加しつつ犠牲層１０４をエッチングすることもできる。超音波の印加により、エッチング速度を増すことができる。また、エッチング処理中に紫外線を照射したり、エッチング液を撹拌したりしてもよい。なお、ここではエッチング液による犠牲層１０４のエッチングの例を説明したが、犠牲層１０４は、ドライ方式によりエッチングすることも可能である。
　以上のようにして、犠牲層１０４がエッチングにより除去されると、半導体結晶層１０６を転写先基板１２０側に残した状態で、転写先基板１２０と半導体結晶層形成基板１０２とが分離する。これにより、半導体結晶層１０６が転写先基板１２０に転写される。さらに拡散抑制層１０８を除去すると、図７に示すように、転写先基板１２０上に半導体結晶層１０６を有する複合基板が製造される。
　上記した実施形態１の複合基板の製造方法によれば、拡散抑制層１０８により不純物原子の拡散が抑制され、高い純度が維持された半導体結晶層１０６を転写先基板１２０上に形成することができる。
　なお、上記した実施形態２では、半導体結晶層１０６を半導体結晶層形成基板１０２から転写先基板１２０に転写する例を説明したが、さらに他の転写先基板に転写してもよい。また、半導体結晶層１０６と転写先基板１２０との間には、適宜接着層を形成してもよい。接着層は有機物または無機物の何れでもよい。有機物の接着層として、ポリイミド膜またはレジスト膜を例示することができる。この場合、接着層はスピンコート法等の塗布法により形成することができる。無機物の接着層として、Ａｌ２Ｏ３、ＡｌＮ、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、ＳｉＯｘ（例えばＳｉＯ２）、ＳｉＮｘ（例えばＳｉ３Ｎ４）およびＳｉＯｘＮｙのうちの少なくとも１からなる層、またはこれらの中から選ばれた少なくとも２層の積層を例示することができる。この場合、接着層は、ＡＬＤ法、熱酸化法、蒸着法、ＣＶＤ法、スパッタ法により形成することができる。接着層の厚さは、０．１ｎｍ～１００μｍの範囲とすることができる。
　また、半導体結晶層形成基板１０２上に犠牲層１０４、拡散抑制層１０８および半導体結晶層１０６を形成した後、半導体結晶層形成基板１０２と転写先基板１２０とを貼り合わせる前に、半導体結晶層１０６の一部を活性領域とする電子デバイスを、半導体結晶層１０６に形成してもよい。この場合、半導体結晶層１０６は、そこに電子デバイスを有した状態で転写されることとなる。半導体結晶層１０６は、転写の度に表裏が逆転するので、当該方法を用いれば、半導体結晶層１０６の表裏両面に電子デバイスを作成することができる。
　上記した実施の形態では、半導体結晶層１０６が最終的に転写される基板について特に言及していないが、当該基板をシリコンウェハ等の半導体基板、ＳＯＩ基板または絶縁体基板上に半導体層が形成されたものとし、当該半導体基板、ＳＯＩ層または半導体層に予めトランジスタ等電子デバイスが形成されていてもよい。つまり、すでに電子デバイスが形成された基板上に、上記した方法を用いて半導体結晶層１０６を転写により形成できる。これにより、材料組成等が大きく異なる半導体デバイスをモノリシックに形成することができるようになる。特に、半導体結晶層１０６に電子デバイスを予め形成した後に、上述したような予め電子デバイスが形成された基板上に転写により半導体結晶層１０６を形成すると、製造プロセスが大きく異なる異種材料からなる電子デバイスを容易にモノリシックに形成することができるようになる。
　上記した実施の形態は、以下のように変更することも可能である。すなわち、半導体結晶層形成基板１０２としてＧａＡｓ基板を用いることができ、半導体結晶層形成基板１０２上に、犠牲層１０４として、たとえばＡｌＡｓ層を形成できる。ＡｌＡｓ層は、低圧ＭＯＣＶＤ法によるエピタキシャル成長法を用いた結晶成長により形成でき、たとえば、原料をトリメチルアルミニウム（ＴＭＡｌ）およびアルシン（ＡｓＨ３）、成長温度を６００℃として形成できる。犠牲層１０４上に、半導体結晶層１０６を形成する。本例の半導体結晶層１０６は、第１のＧｅ層、第２のＧｅ層、および、第３のＧｅ層を有する。第１のＧｅ層は、犠牲層１０４上に形成される。第１のＧｅ層は、たとえば低圧ＣＶＤ法によるエピタキシャル成長法を用いた結晶成長により形成でき、たとえばモノゲルマン（ＧｅＨ４）を原料とし、成長時の成長温度を５５０℃、反応圧力を４０Ｔｏｒｒとして形成できる。ＡｌＡｓ層および第１のＧｅ層の厚さは、各々１５０ｎｍおよび１００ｎｍとすることができる。
　半導体結晶層形成基板１０２を反応室から予備室に退避させ、たとえば塩化水素ガスを用いたエッチング法により反応室を洗浄した後、予備室に退避させていた半導体結晶層形成基板１０２を反応室に戻す。そして、第１のＧｅ層上に、さらに第２のＧｅ層を形成する。第２のＧｅ層は、たとえば１００ｎｍの厚さで形成できる。第２のＧｅ層は、たとえば低圧ＣＶＤ法によるエピタキシャル成長法を用いた結晶成長により形成でき、原料をモノゲルマン（ＧｅＨ４）とし、成長温度を６５０℃、反応圧力を６Ｔｏｒｒとすることができる。第２のＧｅ層上に、さらに拡散抑制層１０８として、たとえばＩｎＧａＰ層あるいはＩｎＡｌＰ層を低圧ＭＯＣＶＤ法によるエピタキシャル結晶成長法を用いて形成できる。拡散抑制層１０８であるＩｎＧａＰ層あるいはＩｎＡｌＰ層の上に、第２のＧｅ層と同様の第３のＧｅ結晶層を形成できる。第３のＧｅ層の厚さは、たとえば１．０μｍとすることができる。以上のようにして、半導体結晶層１０６の途中に拡散抑制層１０８（ＩｎＧａＰ層あるいはＩｎＡｌＰ層）を有する半導体基板を製造できる。
　（実施例）
　半導体結晶層形成基板１０２として、（１００）面から（１１０）面に向けて２度傾斜した１５０ｍｍ径のＧａＡｓ基板を用いた。ＧａＡｓ基板上に、拡散抑制層１０８として、ＩｎＧａＰ層を、低圧ＭＯＣＶＤ法によるエピタキシャル成長法を用いた結晶成長により形成した。ＩｎＧａＰ層の上に、犠牲層１０４として、ＡｌＡｓ層を低圧ＭＯＣＶＤ法によるエピタキシャル成長法を用いた結晶成長により形成した。ＡｌＡｓ層のエピタキシャル成長では、原料をトリメチルアルミニウム（ＴＭＡｌ）およびアルシン（ＡｓＨ３）、成長温度を６００℃とした。ＡｌＡｓ層の上に、半導体結晶層１０６として、Ｇｅ層を低圧ＣＶＤ法によるエピタキシャル成長法を用いた結晶成長により形成した。Ｇｅ層のエピタキシャル成長では、原料をモノゲルマン（ＧｅＨ４）とし、成長温度を６５０℃、反応圧力を６Ｔｏｒｒとした。以上のようにして、ＧａＡｓ基板上にＩｎＧａＰ層、ＡｌＡｓ層およびＧｅ層を順に有する半導体基板を作成した。ＩｎＧａＰ層、ＡｌＡｓ層およびＧｅ層の厚さは、それぞれ１００ｎｍ、１５０ｎｍおよび１．４μｍとした。
　（比較例）
　比較例として拡散抑制層を有さない半導体基板を作成した。すなわち、実施例同様のＧａＡｓ基板を用い、拡散抑制層を形成することなく、犠牲層１０４として実施例同様のＡｌＡｓ層を作成し、半導体結晶層１０６として実施例同様のＧｅ層を形成した。ただし、ＡｌＡｓ層とＧｅ層の間に成長温度を５５０℃、反応圧力を４０ＴｏｒｒとしたＧｅ層を１００ｎｍの厚さで形成した。
　実施例の半導体基板と比較例１の半導体基板のそれぞれについて、１．４μｍ厚さのＧｅ層表面をＳＩＭＳ（二次イオン質量スペクトル）により分析した。実施例のＧｅ層の表面から深さ０．１μｍの位置と深さ０．２μｍの位置の間におけるＧａ濃度の平均値が、１．３×１０１6ｃｍ－３であった。これに対し、比較例の同様な条件におけるＳＩＭＳ分析では、Ｇａ濃度の平均値は１．９×１０１７ｃｍ－３であった。実施例の半導体基板では、比較例と比べて１桁以上のＧａ原子抑制効果が確認できた。
１００…半導体基板、１０２…半導体結晶層形成基板、１０４…犠牲層、１０６…半導体結晶層、１０８…拡散抑制層、１１２…第１表面、１２０…転写先基板、１２２…第２表面

Claims (12)

  1. 　半導体結晶層形成基板の上方に、犠牲層および半導体結晶層を有し、
    　前記半導体結晶層形成基板、前記犠牲層および前記半導体結晶層が、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に位置する半導体基板であって、
    　前記半導体結晶層形成基板の前記犠牲層側の界面から前記半導体結晶層の途中までの任意の断面位置に、前記半導体結晶層形成基板または前記犠牲層を構成する複数種類の原子から選択された一の種類の第１原子の拡散を抑制する拡散抑制層を有する
    　半導体基板。
  2. 　前記半導体結晶層形成基板または前記犠牲層が、単一種類または複数種類のＶ族の原子を含み、
    　前記拡散抑制層が、前記半導体結晶層形成基板または前記犠牲層に含まれるＶ族原子のうち最も多く含まれるＶ族原子の原子半径より小さな原子半径のＶ族原子を有する
    　請求項１に記載の半導体基板。
  3. 　前記犠牲層が、ＩＩＩ－Ｖ族半導体からなり、
    　前記拡散抑制層が、ＩＩＩ－Ｖ族半導体からなり、
    　前記半導体結晶層が、ＩＶ族半導体からなる
    　請求項１または請求項２に記載の半導体基板。
  4. 　前記犠牲層が、ＡｌａＧａｂＩｎ（１－ａ－ｂ）ＡｓｃＰ１－ｃ（０．９≦ａ≦１、０≦ｂ≦０．１、０．９≦ａ＋ｂ≦１、０＜ｃ≦１）からなる
    　請求項３に記載の半導体基板。
  5. 　前記半導体結晶層が、ＣｄＳｉｅＧｅｆＳｎ（１－ｄ－ｅ－ｆ）（０≦ｄ＜１、０≦ｅ＜１、０＜ｆ≦１、０＜ｄ＋ｅ＋ｆ≦１）からなる
    　請求項３または請求項４に記載の半導体基板。
  6. 　前記半導体結晶層形成基板が、単結晶ＧａＡｓまたは単結晶Ｇｅからなり、
    　前記犠牲層が、単結晶ＡｌＡｓからなり、
    　前記半導体結晶層が、単結晶Ｇｅからなり、
    　前記拡散抑制層が、単結晶ＩｎＧａＰからなり、
    　前記第１原子が、Ａｌ原子、Ｇａ原子またはＡｓ原子である
    　請求項３から請求項５の何れか一項に記載の半導体基板。
  7. 　前記拡散抑制層が、前記犠牲層と前記半導体結晶層との間、または、前記半導体結晶層の途中に位置し、
    　前記半導体結晶層形成基板または前記犠牲層が、Ｇａ原子およびＡｓ原子から選択された１以上の原子を含み、
    　前記拡散抑制層が、Ｇａ原子を除くＩＩＩ族原子およびＡｓ原子を除くＶ族原子で構成されるＩＩＩ－Ｖ族半導体結晶層である
    　請求項３から請求項５の何れか一項に記載の半導体基板。
  8. 　前記半導体結晶層形成基板が、単結晶ＧａＡｓまたは単結晶Ｇｅからなり、
    　前記犠牲層が、単結晶ＡｌＡｓからなり、
    　前記半導体結晶層が、単結晶Ｇｅからなり、
    　前記拡散抑制層が、単結晶ＩｎＡｌＰからなり、
    　前記第１原子が、Ｇａ原子またはＡｓ原子である
    　請求項７に記載の半導体基板。
  9. 　前記単結晶Ｇｅからなる前記半導体結晶層のＸ線回折法による（００４）面の回折スペクトル半値幅が、４０arcsec以下である
    　請求項６または請求項８に記載の半導体基板。
  10. 　前記半導体結晶層の平坦性が、自乗平均面粗さ（Ｒｍｓ）で２ｎｍ以下である
    　請求項９に記載の半導体基板。
  11. 　半導体結晶層形成基板の上方に、犠牲層および半導体結晶層を、前記半導体結晶層形成基板、前記犠牲層、前記半導体結晶層の順に位置するよう、エピタキシャル成長法により形成するステップと、
    　前記犠牲層を形成した後であって前記半導体結晶層を形成する前、または、前記半導体結晶層を形成する途中に、前記半導体結晶層形成基板または前記犠牲層を構成する複数種類の原子から選択された一の種類の第１原子の拡散を抑制する拡散抑制層を形成するステップと、
    　を有する半導体基板の製造方法。
  12. 　請求項１１に記載の製造方法により製造された半導体基板を用いて複合基板を製造する複合基板の製造方法であって、
    　前記半導体結晶層または前記半導体結晶層より上層に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第１表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、が向かい合うように、前記半導体基板と前記転写先基板とを貼り合わせるステップと、
    　前記犠牲層をエッチングし、前記半導体結晶層を前記転写先基板側に残した状態で、前記転写先基板と前記半導体基板とを分離するステップと、
    　を有する複合基板の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016092121A (ja) * 2014-10-31 2016-05-23 三菱電機株式会社 半導体装置の製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110649132B (zh) * 2018-06-26 2022-09-13 晶元光电股份有限公司 半导体基底、半导体元件及半导体元件的制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074700A (ja) * 1996-08-30 1998-03-17 Fujitsu Ltd 半導体結晶成長方法
GB2467935A (en) * 2009-02-19 2010-08-25 Iqe Silicon Compounds Ltd A method of forming a film of GaAs and germanium materials
JP2011086928A (ja) * 2009-09-17 2011-04-28 Sumitomo Chemical Co Ltd 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5284781A (en) * 1993-04-30 1994-02-08 Motorola, Inc. Method of forming light emitting diode by LPE
US7282425B2 (en) * 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1074700A (ja) * 1996-08-30 1998-03-17 Fujitsu Ltd 半導体結晶成長方法
GB2467935A (en) * 2009-02-19 2010-08-25 Iqe Silicon Compounds Ltd A method of forming a film of GaAs and germanium materials
JP2011086928A (ja) * 2009-09-17 2011-04-28 Sumitomo Chemical Co Ltd 化合物半導体結晶の製造方法、電子デバイスの製造方法、および半導体基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016092121A (ja) * 2014-10-31 2016-05-23 三菱電機株式会社 半導体装置の製造方法

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