JP2014216355A - 半導体結晶層形成基板および複合基板の製造方法 - Google Patents

Abstract

【課題】複数回使用することができる大口径の半導体結晶層形成基板を用いた場合に、支持基板上の単結晶層上に半導体結晶層をエピタキシャル成長させる場合の当該半導体結晶層の臨界厚さ（適切に成長可能な厚さの限界）を示す技術を提供する。
【解決手段】支持基板、単結晶層、犠牲層および半導体結晶層を有し、前記支持基板、前記単結晶層、前記犠牲層および前記半導体結晶層が、前記支持基板、前記単結晶層、前記犠牲層、前記半導体結晶層の順に位置する半導体結晶層形成基板であって、前記単結晶層の厚さが、０．２８ｎｍ以上４０μｍ以下であり、前記半導体結晶層が、前記単結晶層と格子整合または擬格子整合するものであり、前記半導体結晶層の厚さが、所定の数１で示す臨界厚さｈｃ未満である半導体結晶層形成基板を提供する。
【選択図】図３

Description

本発明は、半導体結晶層形成基板および複合基板の製造方法に関する。

ＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ等のＩＩＩ−Ｖ族化合物半導体は、高い電子移動度を有し、Ｇｅ、ＳｉＧｅ等のＩＶ族半導体は、高い正孔移動度を有する。よって、ＩＩＩ−Ｖ族化合物半導体でＮチャネル型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下単に「ｎＭＯＳＦＥＴ」という場合がある。）を構成し、ＩＶ族半導体でＰチャネル型のＭＯＳＦＥＴ（以下単に「ｐＭＯＳＦＥＴ」という場合がある。）を構成すれば、高い性能を備えたＣＭＯＳＦＥＴ（Complementary Metal-Oxide-Semiconductor Field Effect Transistor）を実現することができる。非特許文献１には、ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＯＳＦＥＴとＧｅをチャネルとするＰチャネル型ＭＯＳＦＥＴが単一基板に形成されたＣＭＯＳＦＥＴ構造が開示されている。

単一基板（たとえばシリコン基板）上に、ＩＩＩ−Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層というような異種材料を形成する技術として、半導体結晶層形成基板に形成した半導体結晶層を転写先基板に転写する技術が知られている。たとえば非特許文献２には、ＧａＡｓ基板上に犠牲層としてＡｌＡｓ層を形成し、当該犠牲層（ＡｌＡｓ層）上に形成したＧｅ層を、シリコン基板に転写する技術が開示されている。

S. Takagi, et al., SSE, vol. 51, pp. 526-536, 2007. Y. Bai and E. A. Fitzgerald, ECS Transactions, 33 (6) 927-932 (2010)

ＩＩＩ−Ｖ族化合物半導体をチャネルとするＮチャネル型ＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）（以下単に「ｎＭＩＳＦＥＴ」という場合がある。）と、ＩＶ族半導体をチャネルとするＰチャネル型ＭＩＳＦＥＴ（以下単に「ｐＭＩＳＦＥＴ」という場合がある。）とを、一つの基板上に形成するには、ｎＭＩＳＦＥＴ用のＩＩＩ−Ｖ族化合物半導体結晶層と、ｐＭＩＳＦＥＴ用のＩＶ族半導体結晶層とを単一基板上に形成する技術が必要になる。また、ｎＭＩＳＦＥＴとｐＭＩＳＦＥＴをＬＳＩ（Large Scale Integration）として製造することを考慮すれば、既存製造装置および既存工程の活用が可能なシリコン基板上に、ｎＭＩＳＦＥＴあるいはｐＭＩＳＦＥＴ用の半導体結晶層を形成することが好ましい。非特許文献２の技術を用いることで、ＩＩＩ−Ｖ族化合物半導体結晶層およびＩＶ族半導体結晶層を単一基板上に形成することができ、これら半導体結晶層を、製造に有利なシリコン基板上に形成することができる。

転写対象の半導体結晶層を形成するための半導体結晶層形成基板には、化合物半導体の単結晶基板（ウェハ）等、高価な材料が用いられる。非特許文献２に記載の犠牲層を用いることで、半導体結晶層形成基板の再利用が可能となり、製造コストの低減に一定の効果が期待できる。しかし、高価な材料を使用し続ける限り、コスト削減効果は限定的なものにならざるを得ない。また、半導体結晶層形成基板として大口径の化合物半導体単結晶ウェハを得ることが、シリコンウェハに比べて難しいため、基板サイズの大口径化による製造コストの低減を図ることができない。

また、半導体結晶層を転写先基板に転写した後の平面形状（パターン）を考慮して半導体結晶層を半導体結晶層形成基板に形成することができれば、プロセスを簡略化することが可能になり、製造コストを削減できる可能性が高くなる。

そこで、本発明者らは、大口径のシリコンウェハ等を支持基板に用い、ＧａＡｓ等半導体結晶層を形成するための下地になり得る単結晶層を支持基板上に形成して、複数回使用が可能な半導体結晶層形成基板の作製を検討した。そして当該半導体結晶層形成基板を用いて、単結晶層上に半導体結晶層をエピタキシャル成長法により形成し、形成した半導体結晶層を、転写先基板に転写する方法を検討した。本発明は、これら検討の過程で把握された課題に基づく発明である。

すなわち、支持基板上に形成する単結晶層は、エピタキシャル成長させようとする半導体結晶層に適した材料を選択することが可能であり、たとえば半導体結晶層としてＧａＡｓ層をエピタキシャル成長させようとする場合、単結晶層としてＧａＡｓ層を採用することができる。これによりエピタキシャル成長させる半導体結晶層（ＧａＡｓ層）が基板である単結晶層（ＧａＡｓ層）と格子整合し、半導体結晶層を厚くエピタキシャル成長させることが可能と考えられる。しかし、本発明者らは、検討の過程で、半導体結晶層（エピタキシャル成長層）に適した単結晶層を選択したとしても、必ずしも半導体結晶層が厚く形成できるとは限らず、半導体結晶層を適切にエピタキシャル成長させるには一定の厚さ限界が存在することを見出した。

本発明の目的は、複数回使用することができる大口径の半導体結晶層形成基板を用いた場合に、適切な半導体結晶層を形成することが可能な技術、具体的には、支持基板上の単結晶層上に半導体結晶層をエピタキシャル成長させる場合の当該半導体結晶層の臨界厚さ（適切に成長可能な厚さの限界）を示す技術を提供することにある。

上記課題を解決するために、支持基板、単結晶層、犠牲層および半導体結晶層を有し、前記支持基板、前記単結晶層、前記犠牲層および前記半導体結晶層が、前記支持基板、前記単結晶層、前記犠牲層、前記半導体結晶層の順に位置する半導体結晶層形成基板であって、前記単結晶層の厚さが、０．２８ｎｍ以上４０μｍ以下であり、前記半導体結晶層が、前記単結晶層と格子整合または擬格子整合するものであり、前記半導体結晶層の厚さが、数１で示す臨界厚さｈｃ未満である半導体結晶層形成基板を提供する。
但し、ｂは前記半導体結晶層のバーガーズベクトルの大きさ、ａ_Ｅは２９６Ｋにおける前記半導体結晶層の格子定数、ａ_Ｓは２９６Ｋにおける前記単結晶層の格子定数、α_Ｅは前記半導体結晶層の熱膨張係数、α_Ｗは前記支持基板の熱膨張係数、νは前記半導体結晶層のポアソン比、ΔＴは前記半導体結晶層の形成温度（絶対温度）と２９６Ｋとの差を示す。

本発明の第２の態様においては、支持基板および単結晶層を有し、前記支持基板および前記単結晶層が、前記支持基板、前記単結晶層の順に位置し、前記単結晶層の厚さが０．２８ｎｍ以上４０μｍ以下である、半導体結晶層形成基板を用いた複合基板の製造方法であって、（ａ）前記半導体結晶層形成基板の前記単結晶層の上に、犠牲層と、前記単結晶層に格子整合または擬格子整合する半導体結晶層とを、前記単結晶層、前記犠牲層、前記半導体結晶層の順に形成するステップと、（ｂ）前記半導体結晶層形成基板に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第１表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、を向かい合わせ、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、（ｃ）前記犠牲層をエッチングし、前記転写先基板に前記半導体結晶層を残した状態で前記半導体結晶層形成基板と前記転写先基板とを分離するステップと、を有し、前記（ａ）ステップにおいて、前記半導体結晶層を、数１で示す臨界厚さｈ_ｃ未満の厚さに形成し、前記（ｃ）ステップで分離した前記半導体結晶層形成基板を用いて、前記（ａ）から前記（ｃ）の各ステップを繰り返す前記転写先基板の上に前記半導体結晶層を有する複合基板の製造方法を提供する。
但し、ｂは前記半導体結晶層のバーガーズベクトルの大きさ、ａ_Ｅは２９６Ｋにおける前記半導体結晶層の格子定数、ａ_Ｓは２９６Ｋにおける前記単結晶層の格子定数、α_Ｅは前記半導体結晶層の熱膨張係数、α_Ｗは前記支持基板の熱膨張係数、νは前記半導体結晶層のポアソン比、ΔＴは前記半導体結晶層の形成温度（絶対温度）と２９６Ｋとの差を示す。

前記（ａ）ステップの前に、前記半導体結晶層形成基板の前記単結晶層の表面を平滑化するステップをさらに有してもよい。前記（ａ）ステップの後前記（ｂ）ステップの前に、前記犠牲層の一部が露出するように前記半導体結晶層をエッチングし、前記半導体結晶層を複数の分割体に分割するステップをさらに有してもよい。前記（ａ）ステップの後前記（ｂ）ステップの前に、前記第１表面および前記第２表面から選択された１以上の表面を活性化するステップをさらに有してもよい。前記（ａ）ステップの後前記（ｂ）ステップの前に、前記半導体結晶層の上に絶縁層を形成するステップをさらに有してもよい。前記（ｂ）ステップの前に、前記転写先基板の上に絶縁層を形成するステップをさらに有してもよい。

半導体結晶層形成基板１００の平面図である。 半導体結晶層形成基板１００の断面図である。 臨界厚さを説明するための概念図である。 温度を変えたときの単結晶層と半導体結晶層との格子不整合度を示したグラフである。 温度を変えたときの臨界厚さを示したグラフである。 半導体結晶層形成基板１００の製造方法を工程順に示した断面図である。 半導体結晶層形成基板１００の製造方法を工程順に示した断面図である。 複合基板の製造方法を工程順に示した断面図である。 複合基板の製造方法を工程順に示した断面図である。 複合基板の製造方法を工程順に示した平面図である。 複合基板の製造方法を工程順に示した断面図である。 複合基板の製造方法を工程順に示した断面図である。 複合基板の製造方法を工程順に示した断面図である。 複合基板の製造方法を工程順に示した断面図である。 複合基板２００の平面図である。 目標膜厚の場合（０．１μｍ）のＧａＡｓ層表面を示す。 目標膜厚を超えた場合（２．２μｍ）のＧａＡｓ層表面を示す。 支持基板がＧａＡｓである場合のＧａＡｓ層表面を示す。 図１６から図１８のそれぞれの場合についてＧａＡｓ層をＸＲＤ２θ−ωスキャンにより評価した結果を示すグラフである。

（実施の形態１）
図１は、半導体結晶層形成基板１００の平面図である。図２は、半導体結晶層形成基板１００の断面図である。図２は、図１のＡ−Ａ線における断面を示す。半導体結晶層形成基板１００は、支持基板１０１と、単結晶層１０２と、犠牲層１０４と、半導体結晶層１０６とを有する。単結晶層１０２は、支持基板１０１の表面に直接または中間層を介して支持される。半導体結晶層１０６は、単結晶層１０２上に犠牲層１０４を介して形成されている。図２では、単結晶層１０２が支持基板１０１に直接接して形成されている例を示す。

支持基板１０１は、後に説明するエピタキシャル成長において成長温度に耐え得る耐熱性が必要である。支持基板１０１として、シリコン、ＳｉＣ、石英、サファイア、ＡｌＮ，多結晶アルミナ、多結晶ＡｌＮ、グラッシーカーボン、グラファイト、ダイヤモンドライクカーボン、ゲルマニウムなどを挙げることができ、耐熱性、コスト、半導体プロセスにおける取扱の容易性からシリコンウェハ、ゲルマニウムウェハが好ましい。また、シリコンウェハ、ゲルマニウムウェハの表面に酸化物層を形成したウェハも使用できる。支持基板１０１は、直径２００ｍｍの円またはそれより大きい任意の平面形状とすることができる。大きな支持基板１０１とすることにより、複合基板の製造における生産性を向上できる。任意の平面形状には、円、長方形、正方形、菱形等が含まれる。

支持基板１０１に支持される単結晶層１０２は、一方の面（表面または裏面）の全面を覆ってもよく、一部を覆ってもよい。単結晶層１０２は、単一または複数の何れでもよい。すなわち、単一の支持基板１０１に複数の単結晶層１０２が形成されてもよく、単一の支持基板１０１に単一の単結晶層１０２が形成されてもよい。単一の支持基板１０１に複数の単結晶層１０２が形成される場合、単結晶層１０２の大きさをダイサイズ程度の大きさ、たとえば一辺が０．５ｃｍ〜３ｃｍ程度の正方形または長方形とすることができる。これにより、一つの単結晶層１０２に対応する半導体結晶層を一つのダイに対応するデバイス形成用基板として取り扱うことができる。単一の支持基板１０１に単一の単結晶層１０２が形成される場合、たとえば、支持基板１０１としてシリコン基板（ウェハ）を適用し、単結晶層１０２としてゲルマニウム基板を適用できる。すなわち、支持基板１０１として取り扱いに十分習熟しているシリコン基板を用い、単結晶層１０２としてゲルマニウムを適用することにより、ＧａＡｓ等の化合物半導体のエピタキシャル成長を可能にすることができる。支持基板１０１をシリコンとすることにより、コストを低減することもできる。

単結晶層１０２は、エピタキシャル成長等の膜成長法により形成された薄膜結晶層（単結晶成長層）であってもよく、バルク成長法により形成されたバルク結晶をウェハ等板状に整形し、当該板状結晶をさらに劈開等により適切な大きさに加工形成されたものであってもよい。単結晶層１０２に、エピタキシャル成長法により形成された薄膜単結晶層（単結晶成長層）を用いる場合、支持基板１０１の上に、エピタキシャル結晶成長法を用いて単結晶成長層を形成し、当該単結晶成長層をパターニングすることで支持基板１０１上に単結晶層１０２を形成することができる。

単結晶層１０２は、高品位な半導体結晶層をエピタキシャル成長により形成するためのシード層である。好ましい単結晶層１０２の材料は、エピタキシャル成長させる半導体結晶層の材料に依存する。一般に、単結晶層１０２は、形成しようとする半導体結晶層と格子整合または擬格子整合する材料からなることが望ましい。たとえば、半導体結晶層としてＩｎＰ層をエピタキシャル成長法により形成する場合、単結晶層１０２は、ＩｎＰ単結晶層が好ましく、ＩｎＰ、サファイア、Ｇｅ、ＳｉＣ等の層を選択することができる。たとえば、半導体結晶層としてＧａＡｓ層またはＧｅ層をエピタキシャル成長法により形成する場合、単結晶層１０２は、ＧａＡｓ単結晶層が好ましく、ＩｎＰ、サファイア、Ｇｅ、ＳｉＣの単結晶層が選択可能である。単結晶層１０２がＧａＡｓ単結晶層またはＩｎＰ単結晶層である場合、半導体結晶層が形成される面方位として（１００）面または（１１１）面が挙げられる。

単結晶層１０２の厚さは、０．２８ｎｍ以上４０μｍ以下である。単結晶層１０２は、剥離しない限りにおいて厚い方が好ましいが、本発明が適用される単結晶層１０２の厚さ範囲は、４０μｍ以下に限られる。単結晶層１０２の厚さが４０μｍより大きいと、単結晶層１０２は単結晶層１０２を構成する物質に固有の熱膨張係数で熱伸縮し、本発明を適用する必要がなくなる。一方、単結晶層１０２が４０μｍ以下であれば、本発明を適用して、適切に半導体結晶層１０６を形成することができる。単結晶層１０２は、予め分割して配置することが好ましい。単結晶層１０２を分割して配置することで、支持基板１０１および単結晶層１０２の全体の反りを抑制できる効果が期待できる。

犠牲層１０４は、単結晶層１０２と半導体結晶層１０６とを分離するための層である。犠牲層１０４がエッチングにより除去されることで、単結晶層１０２と半導体結晶層１０６とが分離する。犠牲層１０４のエッチングに際し、単結晶層１０２および半導体結晶層１０６が残る必要があるため、犠牲層１０４のエッチング速度は、単結晶層１０２および半導体結晶層１０６のエッチング速度より大きい、好ましくは数倍以上大きい必要がある。単結晶層１０２としてＧａＡｓ単結晶基板が、半導体結晶層１０６としてＧａＡｓ層が選択される場合、犠牲層１０４はＡｌＡｓ層が好ましく、ＩｎＡｌＡｓ層、ＩｎＧａＰ層、ＩｎＡｌＰ層、ＩｎＧａＡｌＰ層、ＡｌＳｂ層が選択できる。犠牲層１０４の厚さが大きくなると、半導体結晶層１０６の結晶性が低下する傾向にあるから、犠牲層１０４の厚さは、犠牲層としての機能が確保できる限り薄いことが好ましい。犠牲層１０４の厚さは、０．１ｎｍ〜１０μｍの範囲で選択できる。

犠牲層１０４は、ＣＶＤ（Chemical Vapor Deposition）法、スパッタ法、ＭＢＥ（Molecular Beam Epitaxy）法またはＡＬＤ（Atomic Layer Deposition）法により形成することができる。ＣＶＤ法として、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法が挙げられる。ＩＩＩ−Ｖ族化合物半導体のエピタキシャル成長には、ＭＯＣＶＤ法が用いられ、ＩＶ族半導体のエピタキシャル成長にはＣＶＤ法が用いられる。犠牲層１０４をＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ_３（アルシン）、ＰＨ_３（ホスフィン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで犠牲層１０４の厚さを制御することができる。

半導体結晶層１０６は、後に説明する転写先基板に転写される転写対象層である。半導体結晶層１０６は、半導体デバイスの活性層等に利用される。半導体結晶層１０６が単結晶層１０２上にエピタキシャル成長法等により形成されることで、半導体結晶層１０６の結晶性が高品位に実現される一方、半導体結晶層１０６が転写先基板に転写されることで、基板との格子整合等を考慮すること無く、半導体結晶層１０６を任意の基板上に形成することが可能になる。

半導体結晶層１０６は、単結晶層１０２と格子整合または擬格子整合するものであり、数１で示す臨界厚さｈ_ｃ未満の厚さで形成される。

但し、ｂは半導体結晶層１０６のバーガーズベクトルの大きさ、ａ_Ｅは２９６Ｋにおける半導体結晶層１０６の格子定数、ａ_Ｓは２９６Ｋにおける単結晶層１０２の格子定数、α_Ｅは半導体結晶層１０６の熱膨張係数、α_Ｗは支持基板１０１の熱膨張係数、νは半導体結晶層１０６のポアソン比、ΔＴは半導体結晶層１０６の形成温度（絶対温度）と２９６Ｋとの差である。なお、バーガーズベクトルの大きさｂは格子定数ａから計算可能で、ＧａＡｓのような閃亜鉛構造の場合、ｂ＝√２／２×ａとなる。

数１で示す半導体結晶層の臨界厚さｈ_ｃを求める式において、ａ_Ｓ（単結晶層の格子定数）×（１＋α_Ｗ（支持基板の熱膨張係数）×ΔＴ）の項が特徴である。半導体結晶層の形成温度を考慮した臨界膜厚の一般的な計算式においては、この項は、非特許文献３に示されるように（単結晶層の格子定数）×（１＋（単結晶層の熱膨張係数）×ΔＴ）となる。すなわち、数１においては、単結晶層の熱膨張係数を用いず、支持基板の熱膨張係数を用いることを特徴とする。
中嶋一雄編「エピタキシャル成長のメカニズム」（共立出版）ｐ１５

半導体結晶層１０６を数１で示す臨界厚さ未満の厚さで形成することにより、半導体結晶層１０６に剥離などが発生せず、半導体結晶層１０６を適正に形成できる。図３は、臨界厚さを説明するための概念図である。犠牲層１０４および半導体結晶層１０６をエピタキシャル成長により形成する前の支持基板１０１および単結晶層１０２は、室温（常温、通常２９３Ｋ）において、各々の物質固有の格子定数を有する。ここで、エピタキシャル成長のために、基板温度を昇温すると、単結晶層１０２は厚さが４０μｍ以下と薄いため、支持基板１０１に引きずられ、横方向には単結晶層１０２を構成する物質固有の熱膨張係数で伸長することができず、支持基板１０１の伸長と同じだけ伸長すると考えられる。

単結晶層１０２の昇温による伸長が支持基板１０１と同じに制限されることにより単結晶層１０２の格子定数とその上に形成する半導体結晶層１０６の格子定数とが一致しない場合であっても、半導体結晶層１０６が薄膜の場合は格子整合から外れることによる影響が小さい。一方、半導体結晶層１０６が厚膜になると、格子不整合の影響が大きくなり、半導体結晶層１０６中に格子緩和等が発生し、接着性低下、膜質劣化等の原因となりえる欠陥を発生することとなる。

半導体結晶層１０６の厚さを、数１で示す臨界厚さ未満とすることで、これらの問題を回避できる。なお、図４は、支持基板１０１をＳｉ、単結晶層１０２および半導体結晶層１０６をＧａＡｓとした場合、温度を変えたときの単結晶層と半導体結晶層との格子定数および両者の間の格子不整合度を示したグラフであり、図５は、温度を変えたときの半導体結晶層１０６の臨界厚さを示したグラフである。温度の上昇に応じて格子不整合度が大きくなるものの、数１で計算した臨界厚さは、エピタキシャル成長温度（約６６０℃）で目標とする０．１μｍを達成することができる。

半導体結晶層１０６として、ＧａＡｓ結晶層、ＡｌＧａＡｓ結晶層、Ｇｅ結晶層、ＳｉＧｅ結晶層等が挙げられる。半導体結晶層１０６は、ＣＶＤ法、スパッタ法、ＭＢＥ法またはＡＬＤ法により形成することができる。ＣＶＤ法として、ＭＯＣＶＤ法が挙げられる。半導体結晶層１０６がＩＩＩ−Ｖ族化合物半導体からなり、ＭＯＣＶＤ法で形成する場合、ソースガスとして、ＴＭＧａ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ＴＭＩｎ（トリメチルインジウム）、ＡｓＨ_３（アルシン）、ＰＨ_３（ホスフィン）等を用いることができる。半導体結晶層１０６がＩＶ族化合物半導体からなり、ＣＶＤ法で形成する場合、ソースガスとして、ＧｅＨ_４（ゲルマン）、ＳｉＨ_４（シラン）またはＳｉ_２Ｈ_６（ジシラン）等を用いることができる。キャリアガスには水素を用いることができる。ソースガスの複数の水素原子基の一部を塩素原子または炭化水素基で置換した化合物を用いることもできる。反応温度は、３００℃から９００℃の範囲で、好ましくは４００〜８００℃の範囲内で適宜選択することができる。ソースガス供給量や反応時間を適宜選択することで半導体結晶層１０６の厚さを制御することができる。

図６および図７は、半導体結晶層形成基板１００の製造方法を工程順に示した断面図である。図６に示すように、支持基板１０１上に単結晶層１０２を形成し、図７に示すように、単結晶層１０２の表面を平滑化する。平滑化は、たとえば化学機械研磨（ＣＭＰ）法による研磨を例示することができる。化学機械研磨法による研磨は、研磨剤および研磨液を混合したスラリを供給しつつ研磨パッド１０３により単結晶層１０２の表面を摺動することにより実施できる。平滑化により、単結晶層１０２の表面を平滑にするとともに、結晶の劈開等により発生したパーティクルを除去することができる。なお、本平滑化のステップは必須ではない。必要に応じて実施すればよい。平滑化に続いて単結晶層１０２の表面を洗浄してもよい。次に、単結晶層１０２の上に、犠牲層１０４および半導体結晶層１０６を、単結晶層１０２、犠牲層１０４、半導体結晶層１０６の順に形成する。以上のようにして、前記した半導体結晶層形成基板１００が製造できる。

（実施の形態２）
図８〜図１５は、複合基板２００の製造方法を示した断面図または平面図である。実施の形態１で説明した半導体結晶層形成基板１００を用いる。図８に示すように、半導体結晶層１０６の上に絶縁層１０７を形成する。絶縁層１０７は、転写先基板への接着層として機能させることができる。絶縁層１０７として、ＡＬＤ法による酸化アルミニウム層を例示することができる。絶縁層１０７として、ＣＶＤ法によるシリコン酸化物層またはシリコン窒化物層を適用してもよい。なお、絶縁層１０７は必須ではない、必要に応じて絶縁層１０７を形成すればよい。

次に、図９に示すように、犠牲層１０４の一部が露出するように絶縁層１０７および半導体結晶層１０６をエッチングし、絶縁層１０７および半導体結晶層１０６を複数の分割体１０８に分割する。分割体１０８は、直径３０ｍｍの円またはそれより小さい任意の平面形状を有する。このエッチングにより分割体１０８と隣接する分割体１０８との間に溝１１０が形成される。ここで、「犠牲層１０４の一部を露出するように」とは、溝１１０が形成されるエッチング領域において、犠牲層１０４が実質的に露出していると言える以下のような場合を含む。すなわち、溝１１０の底部において犠牲層１０４が完全にエッチングされ、溝１１０の底部に単結晶層１０２が露出され、犠牲層１０４の断面が溝１１０の側面の一部として露出されるような場合、溝１１０が形成される領域において犠牲層１０４の途中までエッチングされ、溝１１０の底面に犠牲層１０４が露出されるような場合、溝１１０の底部の一部に半導体結晶層１０６が残存し、溝１１０の底部において犠牲層１０４が一部露出しているような場合、あるいは、溝１１０の底部全体に極薄い半導体結晶層１０６が残存するものの、残存する半導体結晶層１０６の厚さはエッチング液が浸透する程度に薄く、実質的に犠牲層１０４が露出していると言える場合、を含む。

溝１１０を形成するエッチングには、ドライ方式またはウェット方式の何れのエッチング方式も採用できる。ドライエッチングの場合、エッチングガスには、ＳＦ_６、ＣＨ_４−ｘＦ_ｘ（ｘ＝１〜４の整数）等のハロゲンガスが利用できる。ウェットエッチングの場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液が利用できる。エッチングのマスクには、エッチング選択比を有する適当な有機物または無機物が利用でき、マスクをパターニングすることにより、溝１１０のパターンを任意に形成できる。なお、溝１１０を形成するエッチングにおいて、単結晶層１０２をエッチングストッパに利用することが可能であるが、単結晶層１０２を再利用することを考慮すれば、犠牲層１０４の表面または途中でエッチングを停止することが望ましい。

溝１１０を形成することにより、犠牲層１０４のエッチングにおいて、エッチング液が溝１１０から供給され、溝１１０を多く形成することで、犠牲層１０４のエッチングが必要な距離を短くし、犠牲層１０４の除去に必要な時間を短縮できる。図１０は、半導体結晶層形成基板１００を上方から見た平面図であり、支持基板１０１上の単結晶層１０２に分割体１０８が多数形成されている。

次に、図１１に示すように、転写先基板１２０と絶縁層１０７および半導体結晶層１０６との接着性を強化する接着性強化処理を転写先基板１２０の表面および絶縁層１０７の表面に施す。ここで、単結晶層１０２上の、溝１１０以外の部分の絶縁層１０７の表面は、単結晶層１０２に形成された層の表面であって転写先基板１２０または転写先基板１２０に形成された層に接することとなる「第１表面１１２」の一例である。また、転写先基板１２０の表面は、転写先基板１２０または転写先基板１２０に形成された層の表面であって第１表面１１２に接することとなる「第２表面１２２」の一例である。

接着性強化処理は、転写先基板１２０の表面（第２表面１２２）または絶縁層１０７の表面（第１表面１１２）の何れか一方にだけ施してもよい。接着性強化処理として、イオンビーム生成器１３０によるイオンビーム活性化を例示することができる。照射するイオンは、たとえばアルゴンイオンである。接着性強化処理として、プラズマ活性化を施してもよい。プラズマ活性化として、酸素プラズマ処理を例示することができる。接着性強化処理により、転写先基板１２０と絶縁層１０７との接着性を強化することができる。なお、接着性強化処理は、必須ではない。接着性強化処理に代えて、転写先基板１２０上に、接着層を予め形成しておいても良い。

転写先基板１２０は、半導体結晶層１０６が転写される先の基板である。転写先基板１２０は、半導体結晶層１０６を活性層として利用する電子デバイスが最終的に配置されるターゲット基板であってもよく、半導体結晶層１０６がターゲット基板に転写されるまでの中間状態における、仮置き基板であってもよい。転写先基板１２０は、有機物、無機物の何れであってもよい。転写先基板１２０として、シリコン基板、ＳＯＩ（Silicon on Insulator）基板、ガラス基板、サファイア基板、ＳｉＣ基板、ＡｌＮ基板を例示することができる。他に、セラミックス基板、プラスティック基板等の絶縁体基板、金属等の導電体基板であっても良い。転写先基板１２０にシリコン基板またはＳＯＩ基板を用いる場合、既存のシリコンプロセスで用いられる製造装置が利用でき、既知のシリコンプロセスにおける知見を利用して、研究開発および製造の効率を高めることができる。転写先基板１２０がシリコン基板等、容易には曲がらない硬い基板である場合、転写する半導体結晶層１０６が機械的振動等から保護され、半導体結晶層１０６の結晶品質を高く保つことができる。

なお、転写先基板１２０に耐熱性の絶縁層を形成してもよい。耐熱性の絶縁層として、ＡＬＤ法によるＡｌ_２Ｏ_３、ＣＶＤ法によるＳｉＯ_２、Ｓｉ_３Ｎ_４を例示することができる。転写先基板１２０は、直径２００ｍｍの円またはそれより大きい任意の平面形状を有することが好ましい。転写先基板１２０を大きくすることで、生産性を高めることができる。なお、任意の平面形状には、円、長方形、正方形、菱形等が含まれる。

次に、図１２に示すように、転写先基板１２０の表面（第２表面１２２）と絶縁層１０７の表面（第１表面１１２）とを向かい合わせ、転写先基板１２０と半導体結晶層形成基板１００とを貼り合わせる。貼り合わせにおいて、第１表面１１２である絶縁層１０７の表面と、第２表面１２２である転写先基板１２０の表面とが接合されるように、転写先基板１２０と半導体結晶層形成基板１００とを貼り合わせる。接着性強化処理を行う場合、貼り合わせは室温で行うことができる。貼り合わせにおいて、半導体結晶層形成基板１００と転写先基板１２０を圧着してもよい。この場合の圧力範囲は１ＭＰａ〜１ＧＰａが好ましい。圧着により接着強度を向上させることができる。圧着時または圧着後に加熱してもよい。加熱温度として５０〜６００℃が好ましく、さらに好ましくは１００℃〜４００℃がよい。

貼り合わせにより、図１３に示すように、溝１１０の内壁と転写先基板１２０の表面とによって空洞１４０が形成される。空洞１４０にエッチング液を供給し、犠牲層１０４をエッチングする。なお、エッチングはエッチングガスによるドライエッチングでもよい。犠牲層１０４がＡｌＡｓ層である場合、エッチング液として、ＨＣｌ、ＨＦ、リン酸、クエン酸、過酸化水素水、アンモニア、水酸化ナトリウムの水溶液または水を例示することができる。エッチング中の温度は、１０〜９０℃の範囲で制御することが好ましい。エッチング時間は、１分〜２００時間の範囲で適宜制御することができる。

犠牲層１０４がエッチングにより除去されると、図１４に示すように、半導体結晶層１０６を転写先基板１２０側に残した状態で、転写先基板１２０と単結晶層１０２（半導体結晶層形成基板１００）とが分離する。これにより、半導体結晶層１０６が転写先基板１２０に転写され、転写先基板１２０上に半導体結晶層１０６を有する複合基板が製造される。転写先基板１２０上の半導体結晶層１０６は、図１５に示すように、多数の分割体として形成される。

また、分離された支持基板１０１および単結晶層１０２は、再利用され、図７に示す平滑化のステップから前記同様に利用される。支持基板１０１および単結晶層１０２は、単結晶層１０２が消耗されて使えなくなるまで再利用が可能であり、再利用による大幅な製造コストの削減が期待できる。

（実施例）
支持基板１０１として１００ｍｍ径のシリコンウェハと、単結晶層１０２として厚さ１．０μｍのＧａＡｓ層とを有する半導体結晶層形成用の基板を用いた。当該基板の単結晶層１０２上に、犠牲層１０４として厚さ７．０ｎｍのＡｌＡｓ層および半導体結晶層１０６として厚さ０．１０μｍのＧａＡｓ層を有する半導体結晶層形成基板を形成した。犠牲層１０４であるＡｌＡｓ層と半導体結晶層１０６であるＧａＡｓ層は、いずれもエピタキシャル成長法により形成した。ＡｌＡｓ層のエピタキシャル成長では、原料ガスとしてＴＭＡ（トリメチルアルミニウム）、ＡｓＨ_３（アルシン）および水素を用い、基板温度を６６０℃とした。半導体結晶層１０６であるＧａＡｓ層のエピタキシャル成長では、原料ガスとしてＴＭＧ（トリメチルガリウム）、ＡｓＨ_３（アルシン）および水素を用い、基板温度を６６０℃とした。室温は２３℃である。比較として、半導体結晶層１０６であるＧａＡｓ層の厚さを２．２μｍとしたもの（比較例１）、および、半導体結晶層形成用の基板としてＧａＡｓを用い、ＧａＡｓ層の厚さを２．２μｍとしたもの（比較例２）、を作成した。

実施例の場合の半導体結晶層１０６であるＧａＡｓ層の臨界厚さｈ_ｃは、以下のようにして求められる。ａ_Ｅおよびａ_Ｓが２９６ＫにおけるＧａＡｓ層の格子定数であり、νがＧａＡｓ層のポアソン比であり、α_ＥがＧａＡｓ層の熱膨張係数であり、α_Ｗがシリコンウェハの熱膨張係数であるから、ａ_Ｅ＝ａ_Ｓ＝５．６５３Å、ν＝０．３１、α_Ｅ＝６．０×１０^−６／Ｋ、α_Ｗ＝２．４×１０^−６／Ｋ、ｂ＝√２／２×ａ_Ｅ、ΔＴ＝６３７Ｋを数１の式に代入すると、ｈ_ｃ＝２１３×（ｌｎ（ｈ_ｃ）−０．３９０）が得られる。この式を数値計算により解くと、ｈ_ｃ＝１．５×１０^３Å＝０．１５μｍが得られる。実施例の場合、半導体結晶層１０６であるＧａＡｓ層の厚さは０．１０μｍであり臨界厚さｈ_ｃ未満である。比較例１の場合、半導体結晶層１０６であるＧａＡｓ層の厚さは２．２μｍであり臨界厚さｈ_ｃを超える。

図１６は、実施例の半導体結晶層１０６であるＧａＡｓ層の表面を観察した顕微鏡写真およびＡＦＭ（Atomic Force Microscope）像である。図において上部に顕微鏡写真を示し、下部左側に２μｍ×２μｍ視野におけるＡＦＭ像を、下部右側に１０μｍ×１０μｍ視野におけるＡＦＭ像を示す（以下、図１７および図１８において同様である。）。図１６の顕微鏡写真から、表面は極めて平坦であることがわかる。図１６におけるＡＦＭ像からの粗さ測定では、２μｍ×２μｍ視野でＲＭＳ＝０．１５４ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝０．１９６ｎｍであった。

図１７は、比較例１におけるＧａＡｓ層の表面を観察した顕微鏡写真およびＡＦＭ像である。図１６と比較して、クロスハッチやピットが多数観測され、結晶性の悪さが伺える。図１７におけるＡＦＭ像からの粗さ測定では、２μｍ×２μｍ視野でＲＭＳ＝０．２３５ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝５．９３ｎｍと、図１６の場合と比較して大きく悪化していることがわかる（逆に、実施例では表面平坦性が比較例１と比較して良好であることがわかる。）。

図１８は、比較例２におけるＧａＡｓ層の表面を観察した顕微鏡写真およびＡＦＭ像である。比較例２では、基板としてＧａＡｓを用いているので、半導体結晶層１０６であるＧａＡｓ層と熱膨張係数が一致し、厚膜を積んでもＧａＡｓ層の結晶性は低下しない。図１８におけるＡＦＭ像からの粗さ測定では、２μｍ×２μｍ視野でＲＭＳ＝０．１２２ｎｍ、１０μｍ×１０μｍ視野でＲＭＳ＝０．１５４ｎｍであった。実施例と比較例２を比較すれば、実施例では基板としてＧａＡｓ層とは熱膨張係数が異なるシリコンを用いているにも関わらず、ＧａＡｓ基板上に形成したＧａＡｓ層と同等の結晶層が形成されていることがわかる。

図１９は、図１６から図１８のそれぞれの場合についてＧａＡｓ層を室温でＸＲＤ絶対角２θ−ωスキャンにより評価した結果を示すグラフである。実施例および比較例２の結果より導かれたＧａＡｓ層の格子定数はいずれも文献値と同じ５．６５３Åであり、室温において歪みのない良好な品質のＧａＡｓ結晶層が形成されているが、比較例１の結果より導かれたＧａＡｓ層の格子定数は５．６４７Åであり、実施例および比較例２より小さい。成長温度において格子緩和が生じた後、室温まで冷却した際に歪みが生じており、ＧａＡｓ結晶層の品質が劣化していることがわかる。

１００…半導体結晶層形成基板、１０１…支持基板、１０２…単結晶層、１０３…研磨パッド、１０４…犠牲層、１０６…半導体結晶層、１０７…絶縁層、１０８…分割体、１１０…溝、１１２…第１表面、１２０…転写先基板、１２２…第２表面、１３０…イオンビーム生成器、１４０…空洞、２００…複合基板。

Claims (7)

1. 支持基板、単結晶層、犠牲層および半導体結晶層を有し、
   前記支持基板、前記単結晶層、前記犠牲層および前記半導体結晶層が、前記支持基板、前記単結晶層、前記犠牲層、前記半導体結晶層の順に位置する半導体結晶層形成基板であって、
   前記単結晶層の厚さが、０．２８ｎｍ以上４０μｍ以下であり、
   前記半導体結晶層が、前記単結晶層と格子整合または擬格子整合するものであり、
   前記半導体結晶層の厚さが、数１で示す臨界厚さｈｃ未満である
   半導体結晶層形成基板。
   （数１）
   但し、ｂは前記半導体結晶層のバーガーズベクトルの大きさ、ａ_Ｅは２９６Ｋにおける前記半導体結晶層の格子定数、ａ_Ｓは２９６Ｋにおける前記単結晶層の格子定数、α_Ｅは前記半導体結晶層の熱膨張係数、α_Ｗは前記支持基板の熱膨張係数、νは前記半導体結晶層のポアソン比、ΔＴは前記半導体結晶層の形成温度（絶対温度）と２９６Ｋとの差を示す。
2. 支持基板および単結晶層を有し、前記支持基板および前記単結晶層が、前記支持基板、前記単結晶層の順に位置し、前記単結晶層の厚さが０．２８ｎｍ以上４０μｍ以下である、半導体結晶層形成基板を用いた複合基板の製造方法であって、
   （ａ）前記半導体結晶層形成基板の前記単結晶層の上に、犠牲層と、前記単結晶層に格子整合または擬格子整合する半導体結晶層とを、前記単結晶層、前記犠牲層、前記半導体結晶層の順に形成するステップと、
   （ｂ）前記半導体結晶層形成基板に形成された層の表面であって転写先基板または前記転写先基板に形成された層に接することとなる第１表面と、前記転写先基板または前記転写先基板に形成された層の表面であって前記第１表面に接することとなる第２表面と、を向かい合わせ、前記半導体結晶層形成基板と前記転写先基板とを貼り合わせるステップと、
   （ｃ）前記犠牲層をエッチングし、前記転写先基板に前記半導体結晶層を残した状態で前記半導体結晶層形成基板と前記転写先基板とを分離するステップと、を有し、
   前記（ａ）ステップにおいて、前記半導体結晶層を、数１で示す臨界厚さｈ_ｃ未満の厚さに形成し、
   前記（ｃ）ステップで分離した前記半導体結晶層形成基板を用いて、前記（ａ）から前記（ｃ）の各ステップを繰り返す
   前記転写先基板の上に前記半導体結晶層を有する複合基板の製造方法。
   （数１）
   但し、ｂは前記半導体結晶層のバーガーズベクトルの大きさ、ａ_Ｅは２９６Ｋにおける前記半導体結晶層の格子定数、ａ_Ｓは２９６Ｋにおける前記単結晶層の格子定数、α_Ｅは前記半導体結晶層の熱膨張係数、α_Ｗは前記支持基板の熱膨張係数、νは前記半導体結晶層のポアソン比、ΔＴは前記半導体結晶層の形成温度（絶対温度）と２９６Ｋとの差を示す。
3. 前記（ａ）ステップの前に、前記半導体結晶層形成基板の前記単結晶層の表面を平滑化するステップをさらに有する
   請求項２に記載の複合基板の製造方法。
4. 前記（ａ）ステップの後前記（ｂ）ステップの前に、前記犠牲層の一部が露出するように前記半導体結晶層をエッチングし、前記半導体結晶層を複数の分割体に分割するステップをさらに有する
   請求項２または請求項３に記載の複合基板の製造方法。
5. 前記（ａ）ステップの後前記（ｂ）ステップの前に、前記第１表面および前記第２表面から選択された１以上の表面を活性化するステップをさらに有する
   請求項２から請求項４の何れか一項に記載の複合基板の製造方法。
6. 前記（ａ）ステップの後前記（ｂ）ステップの前に、前記半導体結晶層の上に絶縁層を形成するステップをさらに有する
   請求項２から請求項５の何れか一項に記載の複合基板の製造方法。
7. 前記（ｂ）ステップの前に、前記転写先基板の上に絶縁層を形成するステップをさらに有する
   請求項２から請求項６の何れか一項に記載の複合基板の製造方法。