TWI481027B - 高品質ＧａＮ高電壓矽異質結構場效電晶體 - Google Patents

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Description

高品質GaN高電壓矽異質結構場效電晶體
本發明通常有關氮化鎵(GaN，Gallium Nitride)基材，再更具體地，本發明有關一種用於製造一矽基GaN基材之方法。
寬能隙半導體為廣泛用於製造關於高電壓應用的主動裝置。已知為異質結構場效電晶體(HFET，Heterostructure Field Effect Transistor)(亦稱為高電子遷移率電晶體元件(HEMT，High-Electron Mobility Transistor))之一類型半導體結構利用寬能隙半導體實施用於高效能功率電子組裝設備的電晶體。在一範例中，寬能隙HFET裝置在高電壓切換式功率轉換器中可以當作一開關元件使用。
GaN為已產生特別感興趣的寬能隙半導體之一範例。例如，由於AlGaN/GaN HFET擁有允許高電壓操作的較寬能隙與高電子飽和速度兩者，所以AlGaN/GaN HFET於功率電子組裝設備上呈現相當可能性。不過，形成GaN基材的困難度與費用已將GaN基裝置應用侷限在特定市場上。
由於製造大量GaN晶圓的費用與困難度，所以一GaN基材典型為藉由生長GaN薄膜在另一基材上加以製造。例如，碳化矽(SiC)或藍寶石(Al2 O3 )晶圓可以當作一GaN基材的操作晶圓(即是，一GaN薄膜沉積在操作晶圓上)使用。不過，藍寶石為一不良的熱導體，且在封裝期間可能會有困難度，且SiC晶圓仍非常昂貴。再者，兩類型晶圓只可當作較小直徑晶圓使 用，免除較大直徑尺寸的經濟性。
用於建立GaN基材的另一選擇為使用一矽操作晶圓，不昂貴且可用在大直徑。此外，封裝所需的後段磨光與研磨程序對於矽晶圓已有很好發展。不過，由於介於GaN與矽之間存在大的晶格失配與大的熱失配，所以不容易可靠直接生長GaN在矽(Si)基材上。相反地，矽基無裂痕GaN的磊晶生長可能需要廣泛的緩衝層工程以減少於生長期間及生長後的彎曲度與翹起度。此外，高電壓應用(例如，超過600V)可能需要超過2.5μm(微米)且甚至多達4μm(微米)(例如，針對1,000V應用)的緩衝層。
本發明係關於形成諸如異質結構場效電晶體(HFET，Heterostructure Field Effect Transistor)的電子裝置之矽基GaN的基材、及製造該等基材之方法。空隙於一矽晶圓之頂面上的晶質Al2O3薄膜中形成。該矽晶圓的該頂面為沿著<111>矽晶面方向。該等複數個疊層沉積在該等空隙與該Al2O3薄膜上。每一疊層包括一AlN薄膜與一GaN薄膜。一電晶體或其他裝置可在該頂層GaN薄膜中形成。
100‧‧‧晶圓
102‧‧‧底面
104‧‧‧頂面
200‧‧‧基材
202‧‧‧Al2 O3 薄膜
300‧‧‧基材
302‧‧‧非晶質薄膜
304‧‧‧Al2 O3 薄膜
306‧‧‧空隙
308‧‧‧AlN薄膜
400‧‧‧基材
402‧‧‧GaN薄膜
404‧‧‧穿透差排
500‧‧‧基材
502‧‧‧AlN薄膜
504‧‧‧GaN薄膜
506‧‧‧AlN薄膜
508‧‧‧GaN薄膜
510‧‧‧AlN薄膜
512‧‧‧GaN薄膜
514‧‧‧頂面
<111>‧‧‧矽晶圓
本發明的一些具體實施例的各種不同態樣、特徵與效益可從下面連同附圖的更特別描述變得更明白。
本發明的非限制與未詳盡臚列的具體實施例為參考下圖描述，其中除非特別指定，否則圖中的相同參考數字表示類似元件。
圖1示意說明用在製造根據本發明之一具體實施例的一GaN基材之沿著<111>晶面方向一具暴露表面的範例矽晶圓。
圖2示意說明根據本發明之一具體實施例在晶 圓的頂面上製造一晶質氧化鋁Al2O3薄膜的GaN基材之一階段的基材。
圖3示意說明根據本發明之一具體實施例在Al2O3薄膜下，製造一非晶質薄膜的GaN基材之另外一階段的基材。
圖4示意說明根據本發明之一具體實施例在一GaN薄膜已生長在AlN薄膜的頂端之後，製造一GaN基材之另外一階段的基材。
圖5示意說明根據本發明之一具體實施例在更多GaN與AlN薄膜插入層已生長形成適於HFET形成之一表面之後，製造一GaN基材之還有另外一階段的基材。
圖6為製程適於形成根據本發明之一具體實施例之電晶體及其他裝置之一GaN基材的範例流程圖。
在下列描述中，為了要提供對本發明的完全瞭解，說明許多特定細節。不過，熟諳此技者應明白特定細節不必然用來實施本發明。在其他範例中，熟知的物件或方法未詳盡描述以避免對本發明造成模糊。
本說明書參考的「一具體實施例」或「一範例」意謂有關具體實施例或範例描述的特殊的特性、結構或特徵包括在本發明的至少一具體實施例。因此，在本說明書不同地方引用的用語「在一具體實施例」、或「一範例」不必然全部參考相同的具體實施例或範例。此外，特殊的特性、結構或特徵可在一或多個具體實施例或範例中以任何適當組合及/或子組合方式加以組合。特殊的特性、結構或特徵可包括在一積體電路、一電子電路、一組合邏輯電路、或提供所述功能性的其他適當組件。此外，應明白，同此提供的圖式為對熟諳此技者說明，且不必然依比例製圖。
圖1-5示意說明在圖6顯示一範例製程的各種 不同階段的GaN基材，用於建立適合用在製造諸如HFET之電晶體的GaN基材。流程圖600(圖6)的步驟在以下為參考圖1-5及數個範例製程操作與步驟加以解釋。圖1-5所示基材與結構的特徵、形狀與比例並未限制文後申請專利範圍。此外，應該瞭解，以下解釋是針為一範例且未限制文後申請專利範圍。
如圖1所示，其為描述一GaN基材的最初製造階段，一晶圓100包括一頂面104與一底面102。在圖1顯示的範例中，晶圓100為一<111>矽晶圓。在此範例中，晶圓100為一<111>矽晶圓，因為頂面104與底面102暴露形成晶圓之<111>晶質矽的晶面方向。如下述，晶圓100可當作一操作晶圓使用以生長一GaN薄膜(未在圖顯示)。例如，一GaN薄膜(未在圖顯示)可生長在晶圓100的頂面104上或一中間層。雖然其他厚度亦可使用，但晶圓100可為一典型厚度，例如，介於500μm(微米)與1,000μm(微米)範圍。
請即參考圖2，其為描述在製造一GaN基材期間的階段之後的一基材200，一氧化鋁(Al2 O3 )薄膜202與晶圓100的頂層104形成介面。在一範例中，Al2 O3 薄膜202提供的表面為類似一藍寶石基材的表面，允許再利用為藍寶石基材所建立的製程。此外，Al2 O3 薄膜202亦可充當用於隨後薄膜生長的一晶種層。例如，Al2 O3 薄膜202可為用於隨後氮化鋁(AlN)薄膜的一晶種層。在另一範例中，Al2 O3 薄膜202可有一c軸方向，且符合矽晶圓的<111>表面(兩者為六角形)。晶質Al2 O3 薄膜202可為從5 nm(奈米)至50 nm(奈米)範圍。在一範例中，晶質Al2 O3 薄膜202為約5 nm(奈米)。
如進一步顯示，圖2示意說明在晶質Al2 O3 薄膜202生長在晶圓100的頂面104(圖1)上之後的晶圓100。在一範例中，Al2 O3 薄膜202為利用一分子束磊晶(MBE，Molecular Beam Epitaxy)工具與MBE製程加以生長，使得Al2O3薄膜202直接在晶圓100的表面上。具體地說，該分子束磊晶(MBE)允許在較低溫度上沈積，可避免矽的氧化。當沉積Al2 O3 薄膜202時， 較高的真空度亦可幫助避免矽的氧化。諸如化學氣相沉積(CVD，Chemical Vapor Deposition)製程與工具的其他工具與製程亦可用來形成Al2 O3 薄膜202(介於Al2 O3 薄膜202與晶圓100的矽表面之間可有或沒有一中介層)。
在一範例中，由於介於Al2 O3 薄膜202與晶圓100之間的晶格失配，所以晶圓100可施加一拉伸應力在Al2 O3 薄膜202上。形成在Al2O3薄膜202的差排可能減弱最初拉伸應力及減少翹曲。如以下進一步描述，附加的GaN薄膜層可生長在Al2 O3 薄膜202的頂端上，可允許一壓應力施加在Al2 O3 薄膜202上，且提供減輕在晶圓100的最初拉伸應力及限制翹曲度。
在一範例中，晶質Al2 O3 薄膜202可直接接觸晶圓100，即是，介於晶圓100的頂面104與Al2 O3 薄膜202之間沒有中介薄膜。此為可能的情況，如果(例如)Al2 O3 薄膜202採用一方法沉積，該方法為避免在形成晶質Al2 O3 薄膜202之前晶圓100之表面的氧化。在一具體實施例中，半導體裝置200可以一特別方法處理以允許一中間薄膜(未在圖顯示)形成介於矽晶圓100與Al2 O3 薄膜202之間，以減輕應力或為了另一目的。例如，一矽鋁氧化物層可形成減輕晶圓100與晶質Al2 O3 薄膜202形成介面的應力。
請即參考圖3，其為描述在製造GaN基材期間的一階段之後的一基材300，一非晶質薄膜302為根據本發明之具體實施例形成介於晶圓100與Al2 O3 薄膜304之間。在一範例中，非晶質薄膜302包括來自晶圓100與Al2 O3 薄膜的鋁、矽、與氧(AlSiO)。在一些範例中，當最初生長形成Al2 O3 薄膜304時，空隙306可形成及改變Al2 O3 薄膜202的表面佈局。具體地說，空隙306可允許於透過一消除程序以減少差排的密度。一些空隙306的底部可暴露非晶質AlSiO薄膜302；不過，不是所有空隙必須暴露非晶質AlSiO薄膜302。此外，AlN薄膜308已形成在Al2 O3 薄膜304上且暴露非晶質薄膜302的部分。在其他範例中，非晶質薄膜302可在沒有空隙形成。同時，在一些情況中，AlN 薄膜308可以不形成在非晶質薄膜302的部分上，該等部分為暴露在空隙306的底部。
在一範例中，非晶質薄膜302可於亦能使Al2 O3 薄膜304集中及形成空隙306之高溫回火期間形成在Al2 O3 薄膜304與晶圓100之間，且可能暴露非晶質薄膜302的部分。空隙306可藉由隨後的薄膜沈積予以填補，及/或稍後附晶生長在Al2 O3 薄膜304的表面上，且藉由使穿越差排縮回至其他穿透差排可促進在稍後形成GaN薄膜中的穿越差排消除。在另一範例中，空隙306亦可使差排從向上轉移至基材表面，其中破裂可能發生。即使空隙306形成在Al2 O3 薄膜304，但Al2 O3 薄膜304的區域可仍維持晶質結構。
在一範例中，非晶質薄膜302可減輕介於Al2 O3 薄膜304與晶圓100之間的應力。非晶質薄膜302的厚度可受到晶圓100的溫度、及晶圓100保持在該溫度的時間之控制。在一範例中，非晶質薄膜302可在800℃低點的溫度上開始形成。非晶質薄膜302的典型厚度為2 nm(奈米)至10 nm(奈米)。在一情況中，非晶質薄膜302厚度為2 nm(奈米)。
在一範例製程中，空隙306與非晶質薄膜302係於採用一金屬有機化學氣相沉積(MOCVD，Metal Organic Chemical Vapor deposition)工具生長一最初AlN薄膜308在Al2O3薄膜304上期間形成。生長AlN薄膜308的第一步驟可為一高溫回火，在生長AlN薄膜308之前從Al2 O3 薄膜304的表面移除污染。例如，此高溫回火可在5至20分鐘約850℃至950℃。在此高溫回火期間，空隙306與非晶質薄膜302可形成。建立AlN薄膜308的一範例製程程式可從一氮化製程開始以形成一薄的AlN薄膜在Al2 O3 薄膜308上。然後，一低溫AlN薄膜可在一MOCVD腔室中使用氨(NH3)形成一氮源，及使用三甲基鋁(TMA)形成一鋁源。換句話說，TMA提供鋁，鋁是在含有來自NH3之氮的表面上成核結晶，以在約550℃至650℃的溫度上形成一AlN薄膜。一旦形成AlN薄膜，溫度可提升高達1050℃約1至 5分鐘以使AlN晶質化。在一範例中，AlN薄膜308可為(例如)約20 nm(奈米)厚度，但厚度亦可為介於10 nm(奈米)與200 nm(奈米)範圍。
圖4示意說明在製造一GaN基材期間之一階段之後的基材400。一第一疊層已形成，包括上面圖3討論的AlN薄膜308與GaN薄膜402。如圖4所示，來自Al2 O3 薄膜304的空隙仍然存在GaN薄膜402的表面。不過，空隙的尺寸已明顯減少。此外，穿透差排404可在GaN薄膜402中看見，特別是在Al2 O3 薄膜304的空隙上面的區域中。
如果AlN薄膜為第一疊層的一部分，AlN薄膜可生長在Al2 O3 薄膜，且暴露非晶質薄膜。隨後的疊層可有一生長在前面疊層的GaN薄膜上的AlN薄膜。AlN薄膜可如上面步驟604所述加以生長。或者，可使用具有不同溫度、生長率、與V/III比的其他製程。例如，第一疊層(其中AlN薄膜形成在Al2 O3 薄膜與暴露的非晶質薄膜上)包括一AlN薄膜，該AlN薄膜可使用一高溫製程加以形成，但在隨後疊層中使用的AlN薄膜之隨後層可使用一製程程式，該製程程式使用的峰值溫度為低於第一疊層的AlN薄膜所使用製程程式的峰值溫度。如其他範例，稍後生長AlN薄膜的製程程式可省略晶質化或氮化步驟。每一疊層的AlN薄膜可為(例如)約20 nm(奈米)厚度，但厚度亦可介於10 nm(奈米)與200 nm(奈米)範圍。
在生長AlN薄膜之後，一GaN薄膜生長在AlN薄膜上。例如，一MOCVD工具可用來生長GaN薄膜。一範例製程程式可包括1030℃溫度、一100托爾(Torr)的壓力、與一V/III比(例如，NH3與三甲基鎵(TMGA))約2000、與2μm(微米)/hr(小時)的生長率。在一些情況中，用於生長AlN薄膜的相同MOCVD腔室可在沒有從工具移除晶圓用於GaN薄膜。在其他情況中，分開工具可用於AlN薄膜與GaN薄膜。複數個疊層之每一者的GaN薄膜可從500 nm(奈米)至50,000 nm(奈米)厚度。最後GaN薄膜可為數個微米厚度以支援高電壓(例如，超過600 V)裝置。
由於空隙形成在Al2 O3 薄膜(上面圖3的討論)，所以第一疊層的GaN薄膜將不會生長為一完美晶格。相反地，此GaN薄膜將有相當高的缺陷密度，諸如差排，且特別係，穿透差排。覆蓋在Al2 O3 的空隙上的GaN薄膜中的區域可有一特別高穿透差排密度。在至少兩(例如，兩、三、四、五、或多個)疊層之後，一諸如AlGaN/GaN HFET的電晶體(或其他裝置)可形成在頂端疊層的GaN薄膜中。此頂端GaN薄膜可有適於待形成特別類型裝置的厚度。例如，如果形成高電壓(例如，超過600 V)裝置，一至少2.5μm(微米)的頂端GaN薄膜厚度可能想要。如果要形成甚至高電壓(例如，1000 V)裝置，4μm(微米)的頂端GaN薄膜厚度可能想要。
圖5描述在製造GaN基材期間之另一階段之後的一基材500。三附加疊層已生長。具體地說，一AlN薄膜502與GaN薄膜504的疊層、一AlN薄膜506與GaN薄膜508的疊層、與一AlN薄膜510與GaN薄膜512的疊層已生長。如所示，穿透差排密度在每一隨後疊層的GaN薄膜中減少。同樣地係，來自Al2 O3 薄膜302的空隙會隨每一附加的疊層縮小。GaN薄膜512的頂面514可適於形成一電晶體(或其他裝置)，諸如一AlGaN/GaN HFET。
在至少兩(例如，兩、三、四、五、或多個)疊層之後，諸如AlGaN/GaN HFET之一電晶體(或其他裝置)可形成在頂端疊層的GaN薄膜中。此頂端GaN薄膜可具有適於待形成特別類型裝置的厚度。例如，如果形成高電壓(例如，超過600 V)裝置，可能需要至少2.5μm(微米)的頂端GaN薄膜厚度。如果甚至形成高電壓(例如，1000 V)裝置，可能需要4μm(微米)的頂端GaN薄膜厚度。此外，當GaN薄膜512以沒有任何穿透差排示例時，相較一些或所有先前疊層，此代表GaN薄膜512具有一改善的穿透差排密度。
一或多個空隙可仍然出現在GaN薄膜的表面上，此取決於第一GaN薄膜的厚度。不過，當生長附加的疊層 時，在空隙上的區域可具有高的穿透差排消除率，甚至在只是一第二疊層之後。換句話說，每一疊層的GaN薄膜可具有較低於先前疊層的GaN薄膜的穿透差排密度。因此，在一些數目的疊層之後，GaN薄膜可為平坦(空隙在表面上無法看見)，且穿透差排密度可在一可接受的位準上。此外，藉由使用多重疊層而不是單一厚層，一些差排線可垂直從向上重新導向至表面及形成裂縫。
因此，上述新的緩衝層可充當一藍寶石基材，允許容易轉變在藍寶石上建立的磊晶製程。該緩衝允許用於一GaN基材，比使用藍寶石基材較不昂貴。特別係，在Al2O3上生長GaN薄膜亦可在連續的壓應力(不像當GaN直接生長在矽上時，其中GaN薄膜可拉伸或壓縮，此取決於用於應力工程的層組合)下。GaN的壓應力在基材的冷却過程可補償由矽與GaN之間的熱失配所引起的拉伸應力。此補償可能導致無裂痕GaN薄膜，一針對高電壓應用的較厚GaN薄膜，且簡化轉變成6吋或8吋矽基材。
圖6為顯示建立一GaN基材的範例製程之流程圖600。在步驟602中，一<111>矽晶圓的獲得是在頂面上具有一Al2 O3 薄膜。在步驟603中，一非晶質層是在Si晶圓與Al2 O3 之間的介面上形成。在步驟604中，空隙為利用(例如)一高溫回火在Al2 O3 薄膜上形成。在步驟606中，複數個疊層形成。每一疊層包括一在AlN薄膜之頂端上的GaN薄膜。
上面本發明的示意範例之描述(包括發明摘要的描述)不是詳盡無遺或侷限於確實揭示的形式。雖然在此描述的本發明特殊具體實施例與範例用於示意說明，但可有各種不同等效修改，不致悖離本發明的廣泛精神與範疇。的確，應明白，厚度、物件、製程操作等的特殊範例為提供作為解釋目的，且其他的厚度、物件、製程操作等亦可用在根據本發明之說明的其他具體實施例、範例、與製程。
鑒於上面的詳細描述，這些修改可達成本發明 的範例。文後申請專利範圍使用的術語應不構成將本發明侷限於說明書與申請專利範圍揭示的特殊具體實施例。不過，範疇完全界定於根據申請專利範圍解釋確立之申請項所構成的文後申請專利範圍。本說明書與圖式因此只是說明而不是限制。
100‧‧‧晶圓
302‧‧‧非晶質薄膜
304‧‧‧Al2 O3 薄膜
308‧‧‧AlN薄膜
402‧‧‧GaN薄膜
500‧‧‧基材
502‧‧‧AlN薄膜
504‧‧‧GaN薄膜
506‧‧‧AlN薄膜
508‧‧‧GaN薄膜
510‧‧‧AlN薄膜
512‧‧‧GaN薄膜
514‧‧‧頂面
<111>‧‧‧矽晶圓

Claims (22)

  1. 一種形成GaN層在矽基材上之方法，該方法包括：形成一AlSiO的非晶質薄膜介於一矽晶圓與該矽晶圓之一表面上的一Al2 O3 薄膜之間；及沉積複數個疊層在該Al2 O3 薄膜上，其中每一疊層包括一GaN層，且覆蓋於一AlN層上。
  2. 如申請專利範圍第1項之方法，其中形成一非晶質薄膜包括加熱該矽晶圓超過600℃。
  3. 如申請專利範圍第2項之方法，更包括：形成空隙在一矽晶圓之一頂面上的該Al2 O3 薄膜中，其中該矽晶圓的該頂面為沿著<111>矽晶面方向，且其中該等空隙為填補AlN與GaN。
  4. 如申請專利範圍第3項之方法，其中形成空隙包括沿著該等空隙的底部暴露該非晶質薄膜的部分。
  5. 如申請專利範圍第4項之方法，其中形成該等空隙及形成該非晶質薄膜為同時發生。
  6. 如申請專利範圍第4項之方法，其中形成該等空隙作為一有機金屬化學氣相沉積(MOCVD)製程的一部分。
  7. 如申請專利範圍第4項之方法，其中沉積該疊層作為MOCVD製程的一部分。
  8. 如申請專利範圍第5項之方法，其中形成該等空隙包括加熱該矽晶圓超過1000℃。
  9. 如申請專利範圍第5項之方法，其中該等複數個疊層只為三疊層。
  10. 如申請專利範圍第5項之方法，其中該等複數個疊層只為四疊層。
  11. 如申請專利範圍第1項之方法，其中該等複數個疊層之一最後形成疊層的GaN薄膜為至少2.5μm(微米)厚度。
  12. 如申請專利範圍第11項之方法，其中該最後形成疊層的該GaN薄膜為至少4μm(微米)厚度。
  13. 如申請專利範圍第1項之方法，更包括：形成一電晶體在該等複數個疊層之一最後形成疊層的GaN薄膜上。
  14. 一種GaN基材，包括：一矽基材，具有沿著該<111>晶面方向之一頂面與一底面；一Al2 O3 薄膜，覆蓋於該矽基材的該頂面上，其中該Al2 O3 薄膜為晶質；一非晶質薄膜，介於該矽基材的該頂面與該Al2 O3 薄膜之間；及複數個疊層，覆蓋於該Al2 O3 薄膜上，其中每一疊層包括一GaN薄膜，且覆蓋於一AlN薄膜上。
  15. 如申請專利範圍第14項之GaN基材，更包括：複數個空隙，該等複數個空隙定義在該Al2 O3 薄膜中。
  16. 如申請專利範圍第15項之GaN基材，其中最遠離該矽基材之一最後疊層的該GaN薄膜為至少2.5μm(微米)厚。
  17. 如申請專利範圍第16項之GaN基材，其中該最後疊層的GaN薄膜為至少4μm(微米)厚。
  18. 如申請專利範圍第15項之GaN基材，更包括：一電晶體，形成在最遠離該矽基材的一最後疊層上。
  19. 如申請專利範圍第15項之GaN基材，其中最接近該矽基材的該頂面之一第一疊層填補該等空隙。
  20. 如申請專利範圍第19項之GaN基材，其中一第二疊層具有較小於該第一疊層之一穿透差排密度，其中相較於該第一疊層，該第二疊層為更遠離該矽基材的該頂面。
  21. 如申請專利範圍第14項之GaN基材，其中該等複數個疊層只為三疊層。
  22. 如申請專利範圍第14項之GaN基材，其中該等複數個疊層只為四疊層。
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