JP4208078B2 - InN半導体及びその製造方法 - Google Patents

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Description

本発明は、InN(窒化インジウム)半導体及びその製造方法に関する。
InN半導体は、III 族窒化物半導体の中でバンドギャップと有効質量が最も小さく、電子の移動度、ピーク速度、飽和速度がいずれも一番大きい等の特徴を有しているため、長波長側の発光、受光素子等の光電子デバイス、超高周波、超高速電子デバイスへの応用が期待されている。
InNを含めた窒化物半導体には、大型のバルク結晶がないため、異種基板を用いたヘテロエピタキシャル成長を行わなければならないが、格子定数差、熱膨張係数差といった点において、窒化物半導体に適合する基板がないのが実状である。
従来、InN半導体は、主に、サファイア(Al23)c面基板上への成長を行って製造されており、近年になって、高品質な薄膜が報告されるようになってきた。
又、3C−SiC(立方晶炭化ケイ素)(100)面上に、窒素源としてN2−Plasmaを用いたRF−MBE法(高周波−分子線エピタキシー法)を用いて高品質c−InN(立方晶窒化インジウム)膜を成長させることも報告されている。
しかし、光電子デバイス、電子デバイスとしての利用を目的とするのであれば、電子デバイス材料として成熟している単結晶Si(シリコン)基板に成膜するのが得策である。
Siは、導電性という特徴を有するだけでなく、成熟したシリコンテクノロジーを流用できるといった利点がある。
又、InNにとってSiは、他の基板材料に比べ比較的格子定数差が小さいという利点もある。
単結晶Si基板上へのInN成長は、InN膜が殆どc軸配向されてはいるものの、単結晶には至っていなかったが、最近、InN成長初期過程で、Si基板窒化処理、及び低温バッファ層堆積処理を用いることにより、単結晶Si基板上への単結晶InN薄膜作製に成功した事例がある。
しかしながら、InNとSiの格子定数差が比較的小さいとはいえ、7%程度の差があり、ミスフィット転位の発生は避けられない。
第64回応用物理学会学術講演会(2003年秋 福岡大学)「RF−MBE法を用いた立方晶InNの結晶成長」西田謙二他7名
本発明は、格子不整合を抑制した極めて高品質なInN半導体及びその製造方法の提供を課題とする。
本発明の第1のInN半導体は、Si(100)基板上にc−BP単結晶層とSi単結晶層とを交互に多数層積層し、かつ、最上層をc−BP単結晶層とした超格子構造のバッファ層を介在してc−InN単結晶膜が形成されていることを特徴とする。
又、第2のInN半導体は、第1のものにおいて、前記バッファ層とc−InN単結晶膜との間にInN低温成長層が介在されていることを特徴とする。
一方、第1のInN半導体の製造方法は、Si(100)基板上にc−BP単結晶層とSi単結晶層とを交互に多数回エピタキシャル成長させ、かつ、最後にc−BP単結晶層をエピタキシャル成長させた後、c−BP単結晶層上にc−InN単結晶膜をエピタキシャル成長させることを特徴とする。
又、第2のInN半導体の製造方法は、第1の製法において、前記c−InN単結晶膜のエピタキシャル成長の前に、c−BP単結晶層上にInN低温成長層を成長させることを特徴とする。
本発明の第1のInN半導体及びその製造方法によれば、InNの格子定数より大きい格子定数を有するSiと、InNより小さい格子定数を持つBP(リン化ホウ素)との超格子構造を作製することによって、InNの格子定数に見合ったバッファ層が介在しているので、格子不整合を抑制した極めて高品質なInN半導体を得ることができる。
又、Si(100)基板のみならず、バッファ層のSi/BPも導電性を有しているので、Siを電極とした直列の回路を形成することができる。
又、第2のInN半導体及びその製造方法によれば、第1のもの及びその製法による作用効果の他、InN低温成長層がバッファ層とc−InN単結晶膜との格子不整合を抑制緩和するので、第1のInN半導体より一層高品質とすることができる。
c−BP単結晶層とSi単結晶層の厚さは、0.5〜5nm程度が好ましく、より好ましくは1〜2nmである。
c−BP単結晶層とSi単結晶層の厚さが、0.5nm未満、もしくは5nmを超えると、表面が荒れて多結晶となる。
c−BP単結晶層とSi単結晶層の積層は、50セット以上(1つのc−BP単結晶層と1つのSi単結晶層の積層を1セットとする合計厚さ1〜10nm程度)が好ましく、より好ましくは70セット以上である。
c−BP単結晶層とSi単結晶層の積層が、50セット未満であると、その上に成膜されるInMは多結晶となる。
c−InN単結晶膜の厚さは、0.2〜2μm程度が好ましく、より好ましくは、0.8〜1.5μm程度である。
c−InN単結晶膜の厚さが、0.2μm未満であると、InMの結晶性が上がらない。一方、2μmを超えると、ウエハの反りが著しくなる。
又、InN低温成長層の厚さは、5〜50nm程度が好ましく、より好ましくは8〜20nm程度である。
InN低温成長層の厚さが、5nm未満であると、InNは多結晶となる。一方、50nmを超えると、InNの表面が荒れる。
一方、c−BP単結晶層のエピタキシャル成長時の温度は、850〜1050℃が好ましく、より好ましくは900〜980℃である。
c−BP単結晶層のエピタキシャル成長時の温度が、850℃未満であると、多結晶となり、品質が低下する。一方、1050℃を超えると、ガス分解して成長できない状態となる。
c−BP単結晶層のエピタキシャル成長用の原料としては、B(ジボラン)及びPH(ホスフィン)が用いられる。
Si単結晶層のエピタキシャル成長時の温度は、800〜1100℃が好ましく、より好ましくは900〜1000℃である。
Si単結晶層のエピタキシャル成長時の温度が、800℃未満であると、Siは均一な膜にならない。一方、1100℃を超えると、下層のBP層が分解して表面が荒れる。
Si単結晶層のエピタキシャル成長用の原料としては、SiH(モノシラン)が用いられる。
c−InN単結晶膜のエピタキシャル成長時の温度は、500〜700℃が好ましく、より好ましくは550〜600℃である。
c−InN単結晶膜のエピタキシャル成長時の温度が、500℃未満であると、単結晶にならない。一方、700℃を超えると、Inが析出して結晶にならない。
c−InN単結晶膜のエピタキシャル成長用の原料としては、(CHIn(TMIn:トリメチルインジウム)及びCHNHNH(MMHy:モノメチルヒドラジン)が用いられる。
なお、Si(100)基板へのc−BP単結晶層のエピタキシャル成長の前に、Si(100)基板をH(水素ガス)雰囲気において、1000℃以上の温度で加熱し、自然酸化膜を除去しておくことが望ましい。
又、InN低温成長層の低温成長時の温度は、200〜400℃が好ましく、より好ましくは250〜300℃である。
InN低温成長層の低温成長時の温度が、200℃未満であると、後のInNの層が単結晶にならない。一方、400℃を超えると、後のInN層の表面が荒れてしまう。
InN低温成長層の低温成長用の原料としては、(CHIn及びCHNHNHが用いられる。
図1は、本発明に係るInN半導体の一実施例を示す概念的な断面図である。
このInN半導体は、Si(100)基板1上に、厚さ1nm程度のc−BP単結晶層2aと厚さ1nm程度のSi単結晶層2bとを多数層(図1においては1つのc−BP単結晶層と1つのSi単結晶層の積層を1セットとして4セットしか示していないが、実際には、50セット以上)積層し、かつ、最上層をc−BP単結晶層2aとした超格子構造のバッファ層2及び厚さ10nm程度のInN低温成長層3を順に介在して、厚さ1μm程度のc−InN単結晶膜4が形成されているものである。
上述したInN半導体を製造するには、先ず、Si(100)基板1をH2雰囲気において、1000℃以上の温度で加熱することにより自然酸化膜を除去する。
次に、Si(100)基板1の温度を950℃として、その上にB及びPHを供給して(図2(a)参照)、c−BP単結晶層2a(図2(b)参照)を1nm程度の厚さにエピタキシャル成長させる。
次いで、Si(100)基板1の温度を950℃として、c−BP単結晶層2a上にSiHを供給し(図2(b)参照)、Si単結晶層2b(図2(c)参照)を1nm程度の厚さにエピタキシャル成長させる。
そして、c−BP単結晶層2aとSi単結晶層2bのエピタキシャル成長を80回程繰り返し、かつ、最後にc−BP単結晶層2aをエピタキシャル成長させ、超格子構造の160nm程度の厚さのバッファ層2を形成する(図2(c)参照)。
次に、Si(100)基板1の温度を250℃として、バッファ層2上に(CHIn(TMIn:トリメチルインジウム)及びCHNHNH(MMHy:モノメチルヒドラジン)を供給し(図2(c)参照)、InN低温成長層3(図2(d)参照)を10nm程度の厚さに成長させる。
次いで、Si(100)基板1の温度を580℃として、InN低温成長層3上にTMIn及びMMHyを供給し(図2(d)参照)、c−InN単結晶膜4(図1参照)を1μm程度の厚さにエピタキシャル成長させる。
なお、上述した実施例においては、バッファ層2とc−InN単結晶膜4との間にInN低温成長層3を介在させる場合について説明したが、これに限定されるものではなく、バッファ層2上に直にc−InN単結晶膜4を形成するようにしてもよい。
本発明に係るInN半導体の一実施例を示す概念的な断面図である。 (a)は図1のInN半導体の製造方法の第1工程説明図、(b)は上記製造方法の第2工程説明図、(c)は上記製造方法の第3工程説明図、(d)は上記製造方法の最終工程説明図である。
符号の説明
1 Si(100)基板
2 バッファ層
2a c−BP単結晶層
2b Si単結晶層
3 InN低温成長層
4 c−InN単結晶膜

Claims (4)

  1. Si(100)基板上にc−BP単結晶層とSi単結晶層とを交互に多数層積層し、かつ、最上層をc−BP単結晶層とした超格子構造のバッファ層を介在してc−InN単結晶膜が形成されていることを特徴とするInN半導体。
  2. 前記バッファ層とc−InN単結晶膜との間にInN低温成長層が介在されていることを特徴とする請求項1記載のInN半導体。
  3. Si(100)基板上にc−BP単結晶層とSi単結晶層とを交互に多数回エピタキシャル成長させ、かつ、最後にc−BP単結晶層をエピタキシャル成長させた後、c−BP単結晶層上にc−InN単結晶膜をエピタキシャル成長させることを特徴とするInN半導体の製造方法。
  4. 前記c−InN単結晶膜のエピタキシャル成長の前に、c−BP単結晶層上にInN低温成長層を成長させることを特徴とする請求項3記載のInN半導体の製造方法。
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