JP2020038968A - 半導体積層構造体の製造方法及び半導体積層構造体 - Google Patents

Abstract

【課題】従来に比べて低転位密度の半導体層を形成する半導体積層構造体の製造方法及び半導体積層構造体を提供する。【解決手段】半導体積層構造体の製造方法は、基板１上にシングルドメインのシード層２が臨界膜厚以下で積層される工程と、シード層２が積層された基板１が熱処理されてシード層２との界面に犠牲層３１が形成され、基板１とシード層２との結合を分子間力を主とした結合とすることでシード層２が犠牲シード層３０とされる工程と、犠牲シード層３０上に単元素又は化合物の半導体結晶層４が成長される工程とを含む。【選択図】図３

Description

本発明は、半導体積層構造体の製造方法及び半導体積層構造体に関する。

従来の半導体の製造方法として、バッファ層上の窒化物系ＩＩＩ‐Ｖ族化合物半導体の転位密度を小さくする半導体積層構造体の製造方法が知られている（例えば、特許文献１参照。）。

この半導体積層構造体の製造方法は、ＳｉＣ基板上にＡｌＮからなるバッファ層を形成し、当該バッファ層上にＧａ層を堆積させ、当該Ｇａ層の表面に窒素源を照射し、当該Ｇａ層を転位が少ないＧａＮ層の下層部と、当該下層部より転位の少ないＧａＮ層の上層部として再構築し、当該ＧａＮ層の上層部上にＧａＮ層を形成することで転位密度の小さいＧａＮ層を得る。

また、同様に、バッファ層上の窒化物系ＩＩＩ‐Ｖ族化合物半導体の転位密度を小さくする半導体積層構造体の製造方法が知られている（例えば、特許文献２参照。）。

この半導体積層構造の製造方法は、ＳｉＣ基板上にＡｌＮからなるバッファ層を形成し、当該バッファ層上にＧａＮ層を成長させ、バッファ層とＧａＮ層の界面近傍にＧａイオンを打ち込んでＡｌＮのバッファ層とＧａＮ層との界面付近にアモルファスの層を形成し、その後、基板温度を８００℃まで上げてアモルファスの層の上のＧａＮ層を再結晶化して転位の少ないＧａＮ層を形成する。

特開２００４‐２９６６３６号公報 特開２００９‐２３９３１５号公報

しかし、上記した特許文献１の半導体積層構造の製造方法によると、ＧａＮ層は、ランダムに結晶化するのではなく下地のバッファ層の影響を受けて下地と同じ構造で再結晶化するが、ＧａＮ層の下層部ではＧａ原子が転位を終焉させるため、バッファ層の転位情報がＧａＮ層の上層部に伝えられることがないため、ＧａＮ層の上層部の上に成長させる窒化物系ＩＩＩ‐Ｖ族化合物半導体層の転位密度を減少させることができるものの、格子不整合や熱膨張係数の不整合により、転位密度は依然として１０^８ｃｍ^‐２オーダーである。

また、上記した特許文献２の半導体積層構造の製造方法によると、バッファ層形成工程でＳｉＣ基板上に形成した転位のあるＡｌＮのバッファ層に、Ｇａ堆積工程でＧａ層を堆積して、さらに、結晶化工程でＧａ層の表面にＮ源を照射してＧａ層の結晶化を行うので、Ｎ源の照射を行う結晶化工程の後、バッファ層上に形成されるＧａＮ層の下層部の結晶構造が、転位が消滅した高品質な結晶構造になる。したがって、ＧａＮ層の下層部のＧａＮの結晶構造が、ダングリングボンドが解消された高品質なものになるため、ＧａＮ層の上層部まで、バッファ層のダングリングボンドの情報が到達して転位情報が及ぶことを防止でき、ＧａＮ層の上層部に、下地のバッファ層の転位情報以外の情報のみを伝達することができ、ＧａＮ層の上層部の結晶構造を転位がないバッファ層の結晶構造と略同一な構造にすることができるものの、転位密度は依然として１０^８ｃｍ^‐２オーダーである。

つまり、上記した特許文献１及び特許文献２のいずれの半導体積層構造の製造方法も、低温バッファ層を用いた２段階成長法を基礎とした格子不整合ヘテロエピタキシャル成長であるが、当該半導体積層構造の製造方法において、基板全面における平均転位密度は１０^８ｃｍ^‐２オーダーであって、例えば、発光ダイオード、レーザーダイオード、光電変換ダイオード等のパワー素子の大面積化及び大容量化の実現には十分とは言えないという問題がある。また、低温バッファ層を用いた２段階成長法以外の半導体積層構造の製造方法として、低転位密度化を図るためのＥＬＯＧ（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅｒ Ｇｒｏｗｔｈ）法やその他の格子不整合ヘテロ積層構造形成法があるが、これらの半導体積層構造の製造方法においても上記した平均転位密度１０^８ｃｍ^‐２を改善するために少なくとも現状では限界がある。

本発明の目的は、従来に比べて低転位密度の半導体層を形成する半導体積層構造体の製造方法及び半導体積層構造体を提供する。

本発明の一態様は、上記目的を達成するため、以下の半導体積層構造体の製造方法及び半導体積層構造体を提供する。

［１］基板上にシングルドメインのシード層が臨界膜厚以下で積層される工程と、
前記シード層が積層された前記基板が熱処理されて前記シード層との界面に犠牲層が形成され、当該犠牲層によって前記基板と前記シード層との結合が分子間力を主とした結合にされることで前記シード層が犠牲シード層とされる工程と、
前記犠牲シード層上に単元素又は化合物の半導体結晶層が前記犠牲シード層の膜厚以上に成長される工程とを含む半導体積層構造体の製造方法。
［２］前記基板と前記犠牲シード層とが前記犠牲層で剥離される工程をさらに含む前記［１］に記載の半導体積層構造体の製造方法。
［３］前記半導体結晶層の前記犠牲シード層側の面が研磨又はエッチングされ前記犠牲シード層が剥離される工程をさらに含む前記［２］に記載の半導体積層構造体の製造方法。
［４］前記犠牲層の膜厚は、前記シード層が積層された前記基板が熱処理される際の条件、及び前記シード層の膜厚に基づき定められる前記［１］から［３］のいずれかに記載の半導体積層構造の製造方法。
［５］ＳｉＣ基板上にシングルドメインのＡｌＮ層が臨界膜厚以下で積層される工程と、
前記ＡｌＮ層が積層されたＳｉＣ基板が熱処理されて前記ＡｌＮ層との界面にグラフェン層が形成され、当該グラフェン層によって前記ＳｉＣ基板と前記ＡｌＮ層との結合が分子間力を主とした結合にされることで前記ＡｌＮ層が犠牲シード層とされる工程と、
前記犠牲シード層となったＡｌＮ層上に単元素又は化合物の半導体結晶層が成長される工程とを含む半導体積層構造体の製造方法。
［６］前記ＳｉＣ基板と前記ＡｌＮ層が前記グラフェン層で剥離される工程をさらに含む前記［５］に記載の半導体積層構造体の製造方法。
［７］前記半導体結晶層の前記ＡｌＮ層側の面が研磨され前記ＡｌＮ層が剥離される工程をさらに含む前記［６］に記載の半導体積層構造体の製造方法。
［８］シングルドメインの犠牲シード層と、
前記犠牲シード層上に成長された単元素又は化合物の半導体結晶層とを有する半導体積層構造体。
［９］基板上にシード層が形成された後、当該基板と当該シード層が熱処理され当該基板の当該シード層との界面に得られた分子間力を主とした結合力で結合する犠牲層を前記犠牲シード層下にさらに有する前記［８］に記載の半導体積層構造体。
［１０］前記基板をさらに有する前記［９］に記載の半導体積層構造体。
［１１］シングルドメインのＡｌＮ層と、
前記ＡｌＮ層上に成長されたＳｉ又はＩＩＩ‐Ｖ族化合物半導体層とを有する半導体積層構造体。
［１２］ＳｉＣ基板上に臨界膜厚以下で前記ＡｌＮ層が形成された後、当該ＳｉＣ基板と当該ＡｌＮ層が熱処理され当該ＳｉＣ基板の当該ＡｌＮ層との界面に得られた分子間力を主とした結合力で結合するグラフェン層をさらに有する前記［１１］に記載の半導体積層構造体。
［１３］前記ＳｉＣ基板をさらに有する前記［１２］に記載の半導体積層構造体。

請求項１、５、８、１１に記載された発明によれば、従来に比べて低転位密度の半導体層を形成することができる。
請求項２、６に記載された発明によれば、基板とシード層とを犠牲層で剥離することができる。
請求項３、７に記載された発明によれば、半導体結晶層のシード層側の面を研磨又はエッチングしてシード層を剥離することができる。
請求項４に記載された発明によれば、犠牲層の膜厚は、シード層が積層された基板が熱処理される際の条件、及びシード層の膜厚に基づき定めることができる。
請求項９、１２に記載された発明によれば、基板上にシード層を形成した後、当該基板と当該シード層を熱処理して当該基板の当該シード層との界面に得られた犠牲層をシード層下にさらに有することができる。
請求項１０、１３に記載された発明によれば、基板をさらに有することができる。

図１は、本発明の実施の形態に係る半導体積層構造体の製造方法の一例を示す断面図である。 図２は、本発明の実施の形態に係る半導体積層構造体の製造方法の一例を示す断面図である。 図３は、本発明の実施の形態に係る半導体積層構造体の製造方法の一例を示す断面図である。 図４は、本発明の実施の形態に係る半導体積層構造体の製造方法の一例を示す断面図である。 図５は、本発明の実施の形態に係る半導体積層構造体の製造方法の一例を示す断面図である。 図６は、本発明の実施の形態に係る半導体積層構造体の製造方法の一例を示す断面図である。 図７（ａ）及び（ｂ）は、熱処理前のＡｌＮ層表面の高速電子線回折像及び熱処理後の中間層表面の高速電子線回折像の一例を示す図である。 図８（ａ）及び（ｂ）は、熱処理前のＡｌＮ層表面の高速電子線回折像及び熱処理後の中間層表面の高速電子線回折像の他の例を示す図である。 図９は、中間層表面のラマン散乱スペクトルの一例を示す図である。 図１０は、中間層表面の原子間力顕微鏡表面像の一例を示す図である。 図１１（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層からの対称反射Ｘ線ロッキングカーブの一例を示す図である。 図１２（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層からの非対称反射Ｘ線ロッキングカーブの一例を示す図である。 図１３（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層からの非対称反射Ｘ線ロッキングカーブの他の例を示す図である。 図１４（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層から非対称反射Ｘ線ロッキングカーブの他の例を示す図である。 図１５（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層からの非対称反射Ｘ線ロッキングカーブの他の例を示す図である。 図１６は、ＡｌＮを用いた場合のシード層の層数と熱処理後に得られる犠牲層としてのグラフェン層の層数との関係を示すグラフ図である。 図１７（ａ）及び（ｂ）は、ＡｌＮを用いた場合の犠牲シード層の層数が、熱処理の際に犠牲層としてのグラフェン層の層数に及ぼす影響を説明するための概略斜視図及び概略断面図である。 図１８は、半導体結晶層としてのＧａＮ層からの非対称反射Ｘ線ロッキングカーブの例、並びに比較対象のためのサファイア基板上に成長したＧａＮ層及びグラフェン上に成長したＧａＮ層からの非対称反射Ｘ線ロッキングカーブを示す図である。 図１９は、半導体結晶層としてのＧａＮ層表面のラマン散乱スペクトルの一例、並びに比較対象のためのサファイア基板上に成長したＧａＮ層及びグラフェン上に成長したＧａＮ層表面のラマン散乱スペクトルを示す図である。 図２０は、実施例１〜４の結果を示す表である。

［実施の形態］
（半導体積層構造体の製造方法）
図１〜図６は、本発明の実施の形態に係る半導体積層構造体の製造方法の一例を示す断面図である。

まず、図１に示すように、基板１を用意し、有機金属気相成長法、分子線エピタキシャル法、レーザーアブレーション法、昇華法等などによりその表面にシングルドメインのシード層２を形成する。

基板１は、シングルドメインのシード層２を形成可能な表面を有する必要があり、シード層２に採用する結晶の格子定数に依存するが、互いに格子不整合率が低いもの（例えば、好ましくは４％以下）を採用する。基板１は、例えば、ＳｉＣ、ｃＢＮ（立方晶窒化ホウ素）、ＧａＳｅ等の基板を用いることができる。

シード層２は、例えば、基板１にＳｉＣを採用した場合にはＡｌＮを用いることができ、この場合、基板１とシード層２の格子不整合率は１．２７％である。ここで、シード層２とは基板１との界面に後述する犠牲層（３１）が生成されることで犠牲シード層（３０）となり、自ら格子欠陥をともなうことで、犠牲シード層上に成長される半導体結晶層（４）の犠牲となるための層である。シード層２は、半導体結晶層４の成長の基礎となるため、配向性の良好な単結晶であることが好ましく、基板１に対して格子不整合率が低い材料（互いの格子不整合率が、好ましくは４％以下。）であることが好ましい。基板１とシード層２との間に格子不整合がある場合（好ましい格子不整合率より高い場合）、シード層２の膜厚がある値（「臨界膜厚」という。）より大きくなると、格子不整合による歪みエネルギーを緩和するためにシード層２に転位が発生して格子緩和が生じて、本来の格子定数の値に近づこうとする。シード層２は、有機金属気相成長法、分子線エピタキシャル法、レーザーアブレーション法等の方法により基板１上に形成されるが、転位を生じさせないためにはシード層２は臨界膜厚（格子不整合率１．２７％の場合、臨界膜厚５０Å）以下の厚みを有する必要があり、上記格子不整合率の場合、数モノレーヤーの厚みであれば十分に臨界膜厚より小さくできる。また、ＳｉＣ上に成長されるＡｌＮの結晶構造は六方晶系であるため、ｃ軸については配向性が良好であり、六方晶系のａ軸については、十分に臨界膜厚より小さい条件であれば、配向性が良好な単結晶となる。つまり、ｃ軸及びａ軸配向について、Ｘ線回折半値半幅が好ましい目標値以下（例えば、５ａｒｃｓｅｃ以下）に制御される。また、参考文献１（Ｍ． Ｋａｎｅｋｏ， Ｔ． Ｋｉｍｏｔｏ， ａｎｄ Ｊ． Ｓｕｄａ， “Ｐｈｏｎｏｎ ｆｒｅｑｕｅｎｃｉｅｓ ｏｆ ａ ｈｉｇｈｌｙ ｓｔｒａｉｎｅｄ ＡｌＮ ｌａｙｅｒ ｃｏｈｅｒｅｎｔｌｙ ｇｒｏｗｎ ｏｎ ６Ｈ‐ＳｉＣ （０００１）”， ＡＩＰ ＡＤＶＡＮＣＥＳ ７， ０１５１０５ （２０１７），ｐ２）に記載の発明によれば、６Ｈ‐ＳｉＣ基板上の厚膜（７００ｎｍ）成長のＡｌＮ層でＸ線回折半値半幅が、対称及び非対称ともに２０ａｒｃｓｅｃ程度になるため、本実施の形態によれば、シード層２として１〜３モノレーヤーのＡｌＮを採用しているので、Ｘ線回折半値半幅が好ましい目標値以下の配向の良好なシード層２を得ることが可能である。

次に、図２に示すように、熱処理により基板１の界面を熱分解することで、基板１とシード層２との界面に中間層３を得る。熱処理は、例えば、窒素ガス又は不活性ガス中における１３００°Ｃ以上（好ましくは１６５０℃付近）、数ｔｏｒｒ以上の圧力（好ましくは、大気圧付近）で約２０分以上の熱処理である。中間層３は、シード層２に対応する犠牲シード層３０と、基板１の界面が変化して形成された犠牲層３１とを有する（上記条件によりＡｌＮの場合、２モノレーヤーの犠牲層３１が得られる）。基板１にＳｉＣを、シード層２にＡｌＮを採用した場合には、犠牲シード層３０はＡｌＮ層であり、犠牲層３１はＳｉＣ基板の界面においてＳｉＣからＳｉを選択的に脱離させることで得られるグラフェン層である。つまり、ＡｌＮ／グラフェン構造が中間層３として得られる。

ここで、犠牲シード層３０とは、シード層２と基板１を熱分解することで生成された層であってシード層２に対応するものであり、基板１上に臨界膜厚より小さい膜厚で生成されたシード層２に対応するものであるからｃ軸配向及びａ軸配向が良好に制御された層であるとともに、犠牲シード層３０上に成長される半導体結晶層（４）の犠牲となって格子欠陥を伴い、半導体結晶層（４）との格子不整合に伴い発生する界面応力が緩和されるように設けられた層のことである。また、犠牲層３１とは、シード層２と基板１を熱分解することで基板１側に生成された層であって、上記犠牲シード層３０が半導体結晶層（４）の犠牲となりうるために犠牲シード層３０と基板１との格子不整合に伴い発生する界面応力が開放されるように設けられた層のことである。

犠牲層３１は、数モノレーヤー（好ましくは、１〜５モノレーヤー、より好ましくは、１モノレーヤー）の厚みを有する。なお、犠牲層３１がグラフェンである場合は、エピタキシャルグラフェンであってもよいし、ターボスタックグラフェンであってもよい。

図１６は、ＡｌＮを用いた場合のシード層２の層数と熱処理後に得られる犠牲層３１としてのグラフェン層の層数との関係を示すグラフ図である。

図１７（ａ）及び（ｂ）は、ＡｌＮを用いた場合の犠牲シード層３０の層数が、熱処理の際に犠牲層３１としてのグラフェン層の層数に及ぼす影響を説明するための概略斜視図及び概略断面図である。図１７（ａ）はＡｌＮの層数が２モノレーヤーの場合、図１７（ｂ）はＡｌＮの層数が３モノレーヤーの場合である。なお、層数は面あたりの平均値であるため被覆率を考慮すると整数値以外の値をとりうる。

熱処理の条件が、窒素ガス又は不活性ガス中における１６５０℃付近、５００ｔｏｒｒの圧力で２０分間であって、図１７（ａ）に示すように熱処理シード層２の厚みが２モノレーヤーの場合、シード層２から露出する基板１（ＳｉＣ基板）の露出部１ａからＳｉが脱離するが、図１７（ｂ）に示すように熱処理シード層２の厚みが３モノレーヤーの場合、シード層２から基板１（ＳｉＣ基板）が露出しづらくなり、Ｓｉが脱離しづらくなる。この結果、図１６に示すようにシード層２としてのＡｌＮ層の厚みが２モノレーヤーより大きくとなると犠牲層３１としてのグラフェン層がほぼ０となるが、シード層２としてのＡｌＮ層の厚みが２モノレーヤー以下の場合は、犠牲層３１が好ましい層数として２〜３モノレーヤー得られる。シード層２の層数が少ないほど犠牲層３１の層数が増加するため、シード層２の層数を制御することで犠牲層３１の層数として好ましい層数を得ることができる。なお、シード層２の層数が０であっても、最表面をエピタキシャル・グラフェン層が覆うことで、基板１のSi昇華が起きづらくなることで、グラフェン層が成長せず、上記した熱処理の条件下では、犠牲層３１の層数は３より増加しない。

上記した犠牲層３１としての好ましい層数のグラフェン層が得られるか否かの境界となるシード層２の膜厚（以下、「犠牲層誘導最適膜厚」という。）は、上述したようなＳｉの離脱減少を誘発させる熱処理の条件により変動する（例えば、上記した熱処理の条件の場合、犠牲層誘導最適膜厚は４モノレーヤー。）。熱処理の条件は、雰囲気、温度、時間、圧力により定められる。

また、犠牲層誘導最適膜厚は、上述したようなＳｉの離脱減少を誘発させる熱処理の条件により変動するため、逆に熱処理条件を制御することで、シード層２の膜厚を犠牲層誘導最適膜厚とすることができる（この際の熱処理条件を「犠牲層誘導最適熱処理条件」という。）。つまり、一般的にシード層２の厚みが厚い場合であっても熱処理の時間を長くすることでシード層２の厚みが薄くなり、Ｓｉが離脱することとなり、グラフェン層が得られると考えられる。なお、犠牲層誘導最適熱処理条件は、予め試験することで定めることができる。また、残留Ｏ_２がＳｉの脱離を阻害すると考えられるため、雰囲気としては何らかの方法で残留Ｏ_２を除去したN₂が望ましい。

次に、図３に示すように、中間層３上に分子線エピタキシャル法等の方法によって半導体結晶層４を成長させる。

半導体結晶層４は、単元素半導体又はＩＩＩ‐Ｖ族若しくはＩＩ‐ＩＶ族化合物半導体等の化合物半導体であり、その厚みは少なくとも犠牲シード層３０の膜厚以上である必要があるが、数原子層から数百ミクロン程度以上まで、適用するデバイス構造に応じた任意の厚みを選択できる。また、半導体結晶層４は、シード層がシングル・ドメインの高品質層であるため、ｃ軸及びａ軸配向が極低転位密度に制御され、好ましくは転位密度１０^２ｃｍ^‐２以下である。上記した例のように、ＡｌＮ／グラフェン構造上には、単元素半導体としては、例えば、Ｓｉ単結晶層が低転位密度で成長可能であり、ＩＩＩ‐Ｖ族化合物半導体としては、例えば、ＧａＮが低転位密度で成長可能であり、さらには格子定数に大きな違いのあるＩｎＮであっても低転位密度で成長可能である。

次に、図４に示すように、犠牲層３１において半導体結晶層４を引き剥がす。犠牲層３１は、犠牲層３１が犠牲シード層３０の裏面に犠牲層３１０として、基板１の表面に犠牲層３１１として残留する。中間層３が上記したＡｌ／グラフェン構造の場合、基板１との界面、つまりグラフェン／ＳｉＣ界面にて機械的に容易に剥離可能である。

次に、図５に示すように、犠牲シード層３０の裏面の犠牲層３１０を適当な気相及び液相でのエッチングなどの方法により取り除く。また、犠牲層３１０を取り除くことなく、次に説明するように犠牲シード層３０とともに取り除くものであってもよい。

次に、図６に示すように、犠牲シード層３０を研磨により取り除く。この状態において、レーザーやケミカルによるリフトオフを必要とせずに、半導体結晶層４を基板１と異なる基板上に転写することができる。

（実施の形態の効果）
上記した実施の形態によれば、まず、格子不整合率が比較的小さい基板１とシード層２を選択し、シード層２の形成後に基板１とシード層２との界面に犠牲層３１を形成することにより、ファンデルワールス力を主として結合された界面（基板１と犠牲層３１との間、犠牲シード層３０と犠牲層３１との間）を形成できる。ファンデルワールス結合を主とした結合であってその結合力が弱いため、犠牲シード層３０は、基板１との間の格子不整合から開放される。その結果、半導体結晶層４の膜厚が犠牲シード層３０の膜厚に比べて厚くなると、犠牲シード層３０が半導体結晶層４の犠牲となって格子欠陥を伴うことで、半導体結晶層４とシード層２（犠牲シード層３０）との格子不整合や熱膨張係数の不整合を許容することとなり、シード層２（犠牲シード層３０）と半導体結晶層４との間の格子不整合や熱膨張係数の影響を半導体結晶層４がほとんど受けずに成長することができ、半導体結晶層４として極低転位密度（１０^２ｃｍ^‐２オーダー）の高品質単結晶薄膜層を形成することができる。また、シード層２の膜厚を臨界膜厚より薄くすることでシード層２（犠牲シード層３０）のｃ軸及びａ軸の配向性を良好に形成出来るため、犠牲シード層３０上に成長される半導体結晶層４についてもｃ軸及びａ軸配向について、Ｘ線回折半値半幅が目標値以下に制御することができる。また、犠牲層３１において機械的に基板１を容易に剥離可能であるため、半導体結晶層４を任意の基板上へ転写できる。

ここで、一般的に半導体の結晶の品質を低下させている原因は結晶を成長させる表面と結晶との格子不整合及び熱膨張係数不整合に伴い発生する界面応力であるが、本発明は、犠牲シード層３０が格子欠陥を伴って犠牲となることで、成長させたい種々の単結晶層と結晶を成長させる表面である犠牲シード層３０との格子不整合及び熱膨張係数不整合を考慮せずに済むものであり、従来の２段階成長法における低温バッファ層に代わり得る、より高品質な半導体結晶を得られる積層構造体である。また、本発明の適応できる範囲は単元素半導体又はＩＩＩ‐Ｖ族若しくはＩＩ‐ＩＶ族化合物半導体等の化合物半導体であって、広く半導体デバイスに応用可能である。

なお、本実施の形態と比較する比較例としての半導体積層構造体の製造方法として、ＳｉＣ基板上にまず先にグラフェン層を成長させて、次に当該グラフェン層上にＡｌＮ層を成長させる方法もあるが、グラフェン層の六角形格子構造に対してＡｌＮの六方晶の六角形の大きさが大きいため、ｃ軸配向は良好となるものの、表面ポテンシャルに対する熱揺らぎにより初期成長核の結晶軸が揺らいでａ軸配向が良好なものとはならず、本実施の形態の犠牲シード層３０と同等のａ軸配向特性を有するＡｌＮ層は達成できない。つまり、比較例としてのＡｌＮ層は、基板上に臨界膜厚より薄い膜厚で生成されたものではないからｃ軸配向及びａ軸配向が良好に制御された層でない。従って、このような比較例としてのＡｌＮ層上には本実施の形態の半導体結晶層４と同等品質の半導体結晶層を成長させることができない。

また、特にＩＩＩ‐Ｖ族窒化物半導体混晶は、一般に格子不整合及び熱膨張係数不整合を原因として高密度刃状転位及び貫通転位を有し、格子欠陥がドナーの役割を果たすため高い残留電子濃度を有するｎ型の電気特性を示す。このため、アクセプター不純物を添加してもｐ型伝導度制御は困難であったが、本願発明によって結晶欠陥を低密度に制御することで、ＩＩＩ‐Ｖ族窒化物半導体混晶においてもｐ型の伝導度制御も可能となる。

（実施例１）
まず、基板１としてＳｉＣ単結晶基板を用意した。基板サイズは１０ｍｍ×１０ｍｍ×０．３５ｍｍのものを用いた。次に、基板１の表面にシングルドメインのシード層２として単結晶のＡｌＮを１モノレーヤーの厚みで形成した。なお、成長法は、分子線エピタキシャル法、有機金属気相成長法やレーザーアブレーション法等を用いてもよい。シード層２は、臨界膜厚以下の層数を有することでｃ軸及びａ軸配向が制御された転位密度１０^２ｃｍ^‐２以下のＡｌＮの単結晶である。

次に高温熱処理装置を用いて窒素雰囲気中、１６５０℃、５００Ｔｏｒｒ、２０分間の熱処理を行い中間層３としてＡｌＮ／グラフェン構造を形成した。なお、高温熱処理はアルゴン雰囲気中で行ってもよい。

図７（ａ）及び（ｂ）は、熱処理前のシード層２としてのＡｌＮ層表面の高速電子線回折（ＲＨＥＥＤ：Ｒｅｆｆｒｅｃｔｉｏｎ ｏｆ Ｈｉｇｈ Ｅｎｅｒｇｙ Ｄｉｆｆｒａｃｔｉｏｎ）像及び熱処理後の中間層３表面の高速電子線回折像の一例を示す図である。なお、図７（ａ）及び（ｂ）は、電子線の方向を［１０‐１０］と平行にした場合の回折像である。

図８（ａ）及び（ｂ）は、熱処理前のシード層２としてのＡｌＮ層表面の高速電子線回折像及び熱処理後の中間層３表面の高速電子線回折像の他の例を示す図である。なお、図８（ａ）及び（ｂ）は、電子線の方向を［１１‐２０］と平行にした場合の回折像である。

図７（ａ）及び図８（ａ）に示すように、熱処理前はＡｌＮからの回折像のみが観察され、図７（ｂ）及び図８（ｂ）に示すように、熱処理後はＡｌＮからの回折像及びグラフェンからの回折像が共存して観察された。つまり、グラフェン層である犠牲層３１がＳｉＣである基板１とＡｌＮである犠牲シード層３０の間に形成されていることがわかる。

図９は、中間層３表面のラマン散乱スペクトルの一例を示す図である。

図９に示すように、ラマン散乱スペクトルから図中左側ピークにＧバンド、図中右側にＧ’バンドが観測され、ＧバンドとＧ’バンドの強度比から２から３モノレイヤーのグラフェン層である犠牲層３１がＳｉＣの基板１とＡｌＮの犠牲シード層３０の間に形成されていることがわかる。

図１０は、中間層３表面の原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）表面像の一例を示す図である。

図１０に示すように、原子間力顕微鏡法による表面像から中間層３の表面が原子レベルで平坦であり、かつ転位やドメインの存在を示す異常は観測されなかった。

図１１（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層３からの対称反射Ｘ線ロッキングカーブの一例を示す図である。なお、図１１（ａ）及び（ｂ）は、［０００２］面に対する対称反射Ｘ線ロッキングカーブである。

図１２（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層３からの非対称反射Ｘ線ロッキングカーブの一例を示す図である。なお、図１２（ａ）及び（ｂ）は、［１０‐１１］面に対する対称反射Ｘ線ロッキングカーブである。

図１３（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層３からの非対称反射Ｘ線ロッキングカーブの他の例を示す図である。なお、図１３（ａ）及び（ｂ）は、［１０‐１２］面に対する対称反射Ｘ線ロッキングカーブである。

図１４（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層３からの非対称反射Ｘ線ロッキングカーブの他の例を示す図である。なお、図１４（ａ）及び（ｂ）は、［１０‐１３］面に対する対称反射Ｘ線ロッキングカーブである。

図１５（ａ）及び（ｂ）は、４Ｈ‐ＳｉＣ基板及び中間層３からの非対称反射Ｘ線ロッキングカーブの他の例を示す図である。なお、図１５（ａ）及び（ｂ）は、［３０‐３２］面に対する対称反射Ｘ線ロッキングカーブである。

図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）及び図１５（ａ）に示すように、犠牲シード層３０及び犠牲層３１がそれぞれ０．５ミクロン以下の膜厚の薄膜であるにも関わらず、対称及び非対称反射ロッキングカーブ半値半幅は２，０００ａｒｃｓｅｃ以下であった。つまり、ａ軸、ｃ軸配向性があるレベルで実現されていることがわかる。なお、前述した参考文献１に記載の発明によれば、ＳｉＣ基板の表面を洗浄後、ＳｉＣ基板上にＡｌＮを７００ｎｍ成長させることで、達成できる対称及び非対称反射ロッキングカーブ半値半幅は２０ａｒｃｓｅｃ台であるため、原理的には、適宜成長条件を調整することでシード層２及び犠牲シード層３０としてのＡｌＮ層についても対称及び非対称反射ロッキングカーブ半値半幅を２０ａｒｃｓｅｃ以下とすることができると推測される。

次に、分子線エピタキシャル法を用いて半導体結晶層４として、ＡｌＮと最も格子定数に違いのあるＩＩＩ‐Ｖ族窒化物であるＩｎＮ層を１μｍ形成した。

その後、半導体結晶層４としてのＩｎＮ層の結晶性を測定したところ、ラマン散乱スペクトルにおいて界面応力によるピークシフトは観測されなかった。

また、半導体結晶層４としてのＩｎＮ層の対称反射及び非対称反射のＸ線ロッキングカーブの半値半幅は、実施例１のＡｌＮ薄膜の場合と同様に、それぞれ２，０００ａｒｃｓｅｃ以下であった。また、上記したシード層２及び犠牲シード層３０としてのＡｌＮ層についても対称及び非対称反射ロッキングカーブ半値半幅を２０ａｒｃｓｅｃ以下とすることができれば、原理的には、同様に半導体結晶層４としてのＩｎＮ層についても対称及び非対称反射ロッキングカーブ半値半幅を２０ａｒｃｓｅｃ以下とすることができると推測される。また、転位密度についても同様に１０^２ｃｍ^‐２オーダーを実現可能と推測される。

（実施例２）
まず、実施例１と同様に基板１としてＳｉＣ単結晶基板を用意した。

次に、分子線エピタキシャル法を用いて、基板１の表面にシングルドメインのシード層２として単結晶のＡｌＮを１モノレーヤーの厚みで形成した。

次に高温熱処理装置を用いて窒素雰囲気中、１６５０℃、５００Ｔｏｒｒ、２０分間の熱処理を行い中間層３としてＡｌＮ／グラフェン構造を形成した。

次に、分子線エピタキシャル法を用いて半導体結晶層４として犠牲シード層３０上に半導体結晶層４としてＡｌＮ層を１μｍ形成した。

ここで、図９のラマン散乱スペクトルにおけるＧａＮ‐ＬＯフォノンモードのピーク位置から、成長層である半導体結晶層４には全く界面応力が働いていないことがわかる。

半導体結晶層４としてのＡｌＮ層の結晶性を測定したところ、ラマン散乱スペクトルにおいて界面応力によるピークシフトは観測されず、また、対称反射及び非対称反射のＸ線ロッキングカーブの半値半幅は、双方ともそれぞれ２，０００ａｒｃｓｅｃ以下であった。

（実施例３）
まず、実施例１と同様に基板１としてＳｉＣ単結晶基板を用意した。

次に、分子線エピタキシャル法を用いて、基板１の表面にシングルドメインのシード層２として単結晶のＡｌＮを１モノレーヤーの厚みで形成した。

次に高温熱処理装置を用いて窒素雰囲気中、１６５０℃、５００Ｔｏｒｒ、２０分間の熱処理を行い中間層３としてＡｌＮ／グラフェン構造を形成した。

次に、分子線エピタキシャル法を用いて半導体結晶層４として犠牲シード層３０上に半導体結晶層４としてＧａＮ層を１μｍ形成した。

図１８は、半導体結晶層４としてのＧａＮ層からの非対称反射Ｘ線ロッキングカーブの例、並びに比較対象のためのサファイア基板上に成長したＧａＮ層及びグラフェン上に成長したＧａＮ層からの非対称反射Ｘ線ロッキングカーブを示す図である。なお、図１８は、［１０‐１３］面に対する対称反射Ｘ線ロッキングカーブである。

図１８に示すように、対称及び非対称反射ロッキングカーブ半値半幅は１，８０６と２，０００ａｒｃｓｅｃ以下であった。つまり、ａ軸、ｃ軸配向性があるレベルで実現されていることがわかる。なお、サファイア基板上にＧａＮを１μｍ成長させた場合の非対称反射ロッキングカーブ半値半幅は１，７５０ａｒｃｓｅｃであり、グラフェン上にＧａＮを１μｍ直接成長させた場合の非対称反射ロッキングカーブ半値半幅は４，７２１ａｒｃｓｅｃであった。つまり、現在高品質とされるサファイア基板上のGaNと同程度の結晶品質のGaN層が中間層３上に界面応力のほぼ無い状態で得られていることが分かる。

図１９は、半導体結晶層４としてのＧａＮ層表面のラマン散乱スペクトルの一例、並びに比較対象のためのサファイア基板上に成長したＧａＮ層及びグラフェン上に成長したＧａＮ層表面のラマン散乱スペクトルを示す図である。

図１９に示すように、ラマン散乱スペクトルにおいて界面応力によるピークシフトはバルクＧａＮ基板のピーク値５６７ｃｍ^−１と比べてわずか０．３ｃｍ^−１であり、サファイア基板上に成長したＧａＮ層のピークシフトである１．９ｃｍ^−１と比べて十分に小さいものであった。

（実施例４）
まず、実施例１と同様に基板１としてＳｉＣ単結晶基板を用意した。

次に、分子線エピタキシャル法を用いて、基板１の表面にシングルドメインのシード層２として単結晶のＡｌＮを１モノレーヤーの厚みで形成した。

次に高温熱処理装置を用いて窒素雰囲気中、１６５０℃、５００Ｔｏｒｒ、２０分間の熱処理を行い中間層３としてＡｌＮ／グラフェン構造を形成した。

次に、分子線エピタキシャル法を用いて半導体結晶層４として犠牲シード層３０上に半導体結晶層４としてＳｉ層を1モノレーヤー形成した。

半導体結晶層４としてのＳｉ層の結晶性をRHEED測定したところ、単結晶Si層からの電子線回折パターンが観測され、単結晶層が形成されていることが確認できた。

図２０は、実施例１〜４の結果を示す表である。

以上の実施例１〜４の結果は、単結晶薄膜形成後のＳｉＣ基板面方位や膜厚に依存した結晶軸の揺らぎなどを考慮すると、中間層３の形成条件最適化を図ることにより結晶方位が制御された極低転位密度（転位密度１０^２ｃｍ^‐２以下）の高品質単結晶薄膜層を任意基板上へ形成することが可能であることを示している。

なお、本発明は、上記実施の形態に限定されず、本発明の趣旨を逸脱しない範囲内において種々に変形実施が可能である。

本発明の他の態様は、上記目的を達成するため、以下の半導体積層構造体の製造方法及び半導体積層構造体を提供する。

［１］基板上にシングルドメインのシード層を臨界膜厚以下で積層する工程と、
前記シード層が積層された前記基板を熱処理して前記シード層との界面に犠牲層を形成し、当該犠牲層によって前記基板と前記シード層との結合を分子間力を主とした結合にすることで前記シード層を犠牲シード層とする工程と、
前記犠牲シード層上に単元素又は化合物の半導体結晶層を前記犠牲シード層の膜厚以上に成長する工程とを含む半導体積層構造体の製造方法。
［２］前記基板と前記犠牲シード層とを前記犠牲層で剥離する工程をさらに含む前記［１］に記載の半導体積層構造体の製造方法。
［３］前記半導体結晶層の前記犠牲シード層側の面を研磨又はエッチングして前記犠牲シード層を剥離する工程をさらに含む前記［２］に記載の半導体積層構造体の製造方法。
［４］ＳｉＣ基板上にシングルドメインのＡｌＮ層を臨界膜厚以下で積層する工程と、
前記ＡｌＮ層が積層されたＳｉＣ基板を熱処理して前記ＡｌＮ層との界面にグラフェン層を形成し、当該グラフェン層によって前記ＳｉＣ基板と前記ＡｌＮ層との結合を分子間力を主とした結合にすることで前記ＡｌＮ層を犠牲シード層とする工程と、
前記犠牲シード層となったＡｌＮ層上に単元素又は化合物の半導体結晶層を成長する工程とを含む半導体積層構造体の製造方法。
［５］前記ＳｉＣ基板と前記ＡｌＮ層を前記グラフェン層で剥離する工程をさらに含む前記［４］に記載の半導体積層構造体の製造方法。
［６］前記半導体結晶層の前記ＡｌＮ層側の面を研磨して前記ＡｌＮ層を剥離する工程をさらに含む前記［５］に記載の半導体積層構造体の製造方法。
［７］シングルドメインの犠牲シード層と、
前記犠牲シード層上に成長した単元素又は化合物の半導体結晶層とを有する半導体積層構造体。
［８］基板上にシード層を形成した後、当該基板と当該シード層を熱処理して当該基板の当該シード層との界面に得られた分子間力を主とした結合力で結合する犠牲層を前記犠牲シード層下にさらに有する前記［７］に記載の半導体積層構造体。
［９］前記基板をさらに有する前記［８］に記載の半導体積層構造体。
［１０］シングルドメインのＡｌＮ層と、
前記ＡｌＮ層上に成長したＳｉ又はＩＩＩ‐Ｖ族化合物半導体層とを有する半導体積層構造体。
［１１］ＳｉＣ基板上に臨界膜厚以下で前記ＡｌＮ層を形成した後、当該ＳｉＣ基板と当該ＡｌＮ層を熱処理して当該ＳｉＣ基板の当該ＡｌＮ層との界面に得られた分子間力を主とした結合力で結合するグラフェン層をさらに有する前記［１０］に記載の半導体積層構造体。
［１２］前記ＳｉＣ基板をさらに有する前記［１１］に記載の半導体積層構造体。

１ ：基板
２ ：シード層
３ ：中間層
３ ：犠牲層
４ ：半導体結晶層
３０ ：犠牲シード層
３１ ：犠牲層
３１０ ：犠牲層
３１１ ：犠牲層

Claims (13)

1. 基板上にシングルドメインのシード層が臨界膜厚以下で積層される工程と、
   前記シード層が積層された前記基板が熱処理されて前記シード層との界面に犠牲層が形成され、当該犠牲層によって前記基板と前記シード層との結合が分子間力を主とした結合にされることで前記シード層が犠牲シード層とされる工程と、
   前記犠牲シード層上に単元素又は化合物の半導体結晶層が前記犠牲シード層の膜厚以上に成長される工程とを含む半導体積層構造体の製造方法。
2. 前記基板と前記犠牲シード層とが前記犠牲層で剥離される工程をさらに含む請求項１に記載の半導体積層構造体の製造方法。
3. 前記半導体結晶層の前記犠牲シード層側の面が研磨又はエッチングされ前記犠牲シード層が剥離される工程をさらに含む請求項２に記載の半導体積層構造体の製造方法。
4. 前記犠牲層の膜厚は、前記シード層が積層された前記基板が熱処理される際の条件、及び前記シード層の膜厚に基づき定められる請求項１から３のいずれか１項に記載の半導体積層構造の製造方法。
5. ＳｉＣ基板上にシングルドメインのＡｌＮ層が臨界膜厚以下で積層される工程と、
   前記ＡｌＮ層が積層されたＳｉＣ基板が熱処理されて前記ＡｌＮ層との界面にグラフェン層が形成され、当該グラフェン層によって前記ＳｉＣ基板と前記ＡｌＮ層との結合が分子間力を主とした結合にされることで前記ＡｌＮ層が犠牲シード層とされる工程と、
   前記犠牲シード層となったＡｌＮ層上に単元素又は化合物の半導体結晶層が成長される工程とを含む半導体積層構造体の製造方法。
6. 前記ＳｉＣ基板と前記ＡｌＮ層が前記グラフェン層で剥離される工程をさらに含む請求項５に記載の半導体積層構造体の製造方法。
7. 前記半導体結晶層の前記ＡｌＮ層側の面が研磨され前記ＡｌＮ層が剥離される工程をさらに含む請求項６に記載の半導体積層構造体の製造方法。
8. シングルドメインの犠牲シード層と、
   前記犠牲シード層上に成長された単元素又は化合物の半導体結晶層とを有する半導体積層構造体。
9. 基板上にシード層が形成された後、当該基板と当該シード層が熱処理され当該基板の当該シード層との界面に得られた分子間力を主とした結合力で結合する犠牲層を前記犠牲シード層下にさらに有する請求項８に記載の半導体積層構造体。
10. 前記基板をさらに有する請求項９に記載の半導体積層構造体。
11. シングルドメインのＡｌＮ層と、
    前記ＡｌＮ層上に成長されたＳｉ又はＩＩＩ‐Ｖ族化合物半導体層とを有する半導体積層構造体。
12. ＳｉＣ基板上に臨界膜厚以下で前記ＡｌＮ層が形成された後、当該ＳｉＣ基板と当該ＡｌＮ層が熱処理され当該ＳｉＣ基板の当該ＡｌＮ層との界面に得られた分子間力を主とした結合力で結合するグラフェン層をさらに有する請求項１１に記載の半導体積層構造体。
13. 前記ＳｉＣ基板をさらに有する請求項１２に記載の半導体積層構造体。
    
    
    

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