KR20230056686A - 다이아몬드 방열판을 갖는 헤테로에피택셜 구조 - Google Patents

다이아몬드 방열판을 갖는 헤테로에피택셜 구조 Download PDF

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알렉산드르 알렉산드로비치 안드리브
드미트리 알렉산드로비치 마미체브
이고르 아나톨예비치 체르니크
이반 올레고비치 마이보로다
알렉산드르 세르기비치 알타코브
바딤 스타니스라보비치 세도브
비탈리 르바노비치 코노브
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리미티드 라이어빌리티 컴퍼니 “원더시브이디 매니지먼트 서비시즈”
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Abstract

헤테로에피택셜 구조는 실리콘-온-인슐레이터(silicon-on-insulator) 구조를 갖는 기판을 포함한다. (111) 표면 배향을 갖는 단결정 실리콘 층의 한 표면에 다결정 다이아몬드의 층이 도포된다. 유전체층 및 또 다른 단결정 실리콘 층이 먼저 제거된 실리콘-온-인슐레이터 구조의 (111) 표면 배향을 갖는 상기 단결정 실리콘 층의 다른 표면에 와이드-밴드갭 III-질화물에 기반한 반도체 장치의 에피택셜 구조가 형성된다.

Description

다이아몬드 방열판을 갖는 헤테로에피택셜 구조
본 발명은 반도체 기술에 관한 것이며 고전자 이동도 트랜지스터(HEMT), 양극성 접합 트랜지스터(BJT), 이종접합 양극성 트랜지스터(HBT), PIN 다이오드, 쇼트키 다이오드, 정류기 등과 같은 마이크로파 장치 및 전력 전자 장치를 제조하기 위한 능동 구조로 사용될 수 있다.
현재 AlGaN/GaN, InAlGaN/GaN 등과 같은 헤테로에피택셜 구조(HES)를 기반으로 하는 장치가 널리 사용되고 있다. HES 층은 금속 유기 화학 기상 증착(MOCVD), 분자 빔 에피택시(MBE), 하이드라이드 기상 에피택시(HVPE) 등과 같은 에피택셜 방법으로 성장된다. 통상적인 반도체 재료와 달리 와이드 밴드갭 Ⅲ-질화물은 육각형의 결정 격자를 가지며 기판 위에 얇은 헤테로에피택셜 구조로 성장한다. 단결정 질화갈륨 기판은 결정 격자 파라미터의 측면에서 와이드 밴드갭 III-질화물에 대해 가장 일관된 기판이다. 이들은 작은 크기(최대 50 mm), 매우 높은 비용 및 제한된 열전도도로 인해 여전히 제한된 적용 범위를 갖는다. 이를 위해 사파이어(Al2O3), 실리콘 카바이드(SiC) 및 단결정 실리콘(Si) 기판뿐만 아니라 서로 다른 재료의 층을 조합한 복합 기판이 일반적으로 산업 분야에서 사용된다[1-3].
그러나, 상기 방법으로 제조된 장치의 전력은 헤테로에피택셜 및 전이층의 열전도도, 열 경계 저항, 및 상당 부분 성장하는 기판의 열전도도에 의해 제한된다. 최대 열 방출은 게이트 또는 제어 전극 근처의 좁은(측면 길이 - 0.5-2.5 μm) 표면-근처(표면에서 0.25 μm 이하) 영역에서 관찰된다. 상기 영역 부근(100 μm 이하)에 있는 재료의 열전도도는 장치 파라미터에 핵심적인 영향을 미친다.
이 문제를 해결하기 위한 기술적 해결책은 종래 기술에 알려져 있다.
종래 기술은 기판, 기판 상에 도포된 질화갈륨 화합물 기반의 헤테로에피택셜 구조, 헤테로에피택셜 구조 상에 도포되고 서로 공간적으로 분리된 소스, 게이트 및 드레인을 포함하는 전극, 전극 접점 사이의 헤테로에피택셜 구조 상에 증착된 절연 보호막, 헤테로에피택셜 구조 상에 형성된 방열판, 및 열-확산층을 포함하는 질화갈륨 기반의 고출력 마이크로파 트랜지스터를 개시하고 있다[특허 RU 2581726, 2016년 4월 20일에 공개됨]. 기판은 고저항 실리콘으로 제조된다. 열-확산층은 드레인 접점과 방열판 사이에 위치한다.
이러한 기술적 해결책의 단점은 방열판의 복잡한 구성뿐만 아니라 방열판이 드레인 영역에만 위치함으로 인한 제한적이고 불균일한 열 제거이다.
종래 기술은 (111) 평면 배향((111) 배향)을 갖는 p-타입 단결정 실리콘의 얇은 기판을 포함하고, 그 위에 질화알루미늄(AlN)의 버퍼층이 형성되며, 이의 상부에는 두께가 적어도 0.1 mm인 증착된 다결정 다이아몬드 층 형태의 열전도성 기판이 있는 반도체 장치 및 상기 장치를 제조하는 방법을 개시하고 있다[특허 RU 2507634, 2014년 2월 20일에 공개됨]. 기판의 다른 측에는 와이드 밴드갭 GaN III-질화물에 기반한 반도체 에피택셜 구조, AlGaN 소스, 게이트, AlGaN 드레인, 소스와 드레인에 대한 옴 접점, 및 AuSn, 구리 받침대 및 플랜지를 포함하는 층 형태의 솔더가 있다. 소스, 게이트 및 드레인 사이에는 절연 다결정 다이아몬드 층이 있다.
이러한 기술적 해결책의 단점은 질화알루미늄 층에 결함이 매우 집중되어 성장하는 동안 다이아몬드 층에 유사한 결함을 유발한다는 것이다.
본 발명의 공통적인 특징은 질화갈륨(GaN)에 기반한 반도체 헤테로에피택셜 구조의 형성, 베이스 기판으로서 다결정 CVD 다이아몬드 및 단결정 실리콘의 사용이다.
종래 기술은 베이스 실리콘 기판, 열전도성 다결정 다이아몬드 층, 와이드 밴드갭 III-질화물에 기반한 에피택셜 구조, 버퍼층, 소스, 게이트, 드레인 및 옴 접점을 포함하는 다층 에피택셜 구조를 갖는 고출력 마이크로파 트랜지스터를 개시하고 있다[특허 RU 2519054, 2014년 6월 10일에 공개됨]. 열전도성 다결정 다이아몬드 층은 0.1-0.15 mm의 두께를 갖는다. 보조 열전도성 다결정 다이아몬드 층, 이산화하프늄 장벽층 및 산화알루미늄 보조 장벽층은 소스, 게이트 및 드레인 사이의 에피택셜 구조의 표면 상에 직렬로 배열된다. 이산화하프늄과 산화알루미늄의 장벽층은 1.0-4.0 nm의 총 두께를 갖고 n-타입 전도도를 갖는 고체 AlGaN 용액 층으로서 게이트 아래, 에피택셜 구조 바로 위에 위치한다.
이러한 기술적 해결책의 단점은 질화알루미늄/질화하프늄 층에 결함이 매우 집중되어 성장하는 동안 다이아몬드 층으로 이전될 수 있다는 것이다.
본 발명의 공통적인 특징은 GaN을 기반으로 한 반도체 헤테로에피택셜 구조의 형성, 베이스 기판으로서 다결정 CVD 다이아몬드 및 단결정 실리콘의 사용이다.
종래 기술은 베이스 실리콘 기판, 열전도성 다결정 다이아몬드 층, 와이드 밴드갭 III-질화물에 기반한 에피택셜 구조, 버퍼층, 소스, 게이트, 드레인 및 옴 접점을 포함하는 고출력 마이크로파 트랜지스터를 개시하고 있다[특허 RF 2519055, 2014년 6월 10일에 공개됨]. 베이스 실리콘 기판은 10 μm 미만의 두께를 갖고; 열전도성 다결정 다이아몬드 층은 적어도 0.1 mm의 두께를 갖고; 열전도성 다결정 다이아몬드의 추가 층과 1.0-4.0 nm 두께를 갖는 이산화하프늄의 장벽층은 에피택셜 구조의 표면 상에 직렬로 배열된다. 이산화하프늄의 장벽층은 n-타입 전도도를 갖는 고체 AlGaN 용액 층으로서 게이트 아래 에피택셜 구조 바로 위에 위치한다.
이러한 기술적 해결책의 단점은 또한 질화알루미늄/질화하프늄 층에 결함이 매우 집중되어 성장하는 동안 다이아몬드 층에 유사한 결함을 유발한다는 것이다.
청구된 헤테로에피택셜 구조의 공통적인 특징은 베이스 실리콘 기판, 열전도성 다결정 다이아몬드 층, 및 와이드 밴드갭 III-질화물에 기반한 에피택셜 구조이다.
종래 기술은 플랜지에 솔더 층의 증착, 받침대 형성, 받침대에 트랜지스터 다이를 고정하는 하위층의 증착, 베이스 기판 상에 (111) 평면 배향을 갖는 p-타입 단결정 실리콘의 보조 에피택셜 층의 성장, 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 성장시키기 위한 베이스 층 및 버퍼층의 증착, 베이스 층에 다결정 CVD 다이아몬드의 열전도성 층의 증착, 베이스 층까지 보조 에피택셜 층을 갖는 베이스 기판의 제거, 베이스 층 상에 와이드 밴드갭 III-질화물에 기반한 헤테로에피택셜 구조의 성장, 및 소스, 게이트 및 드레인의 형성을 포함하는 고출력 마이크로파 트랜지스터를 제조하는 방법을 개시하고 있다[특허 RU 2534442, 2014년 11월 27일에 공개됨]. CVD 다결정 다이아몬드의 열전도성 층은 니켈이 주입되고 어닐링되는 표면 근처 영역에 대한 받침대로 사용된다. 소스, 게이트 및 드레인을 형성하기 전에 절연 다결정 다이아몬드의 추가 층 및 총 두께 1.0-4.0 nm의 이산화하프늄 및 산화알루미늄의 추가 층이 트랜지스터 결정 위에 직렬로 증착된다.
이러한 기술적 해결책의 단점은 AlxGa1-xN 층에 결함이 상대적으로 매우 집중되어 성장하는 동안 다이아몬드 층으로 이전된다는 것이다.
헤테로에피택셜 구조를 제조하기 위한 본 발명의 방법의 공통적인 특징은 (111) 평면 배향을 갖는 단결정 실리콘의 베이스 기판 상에 보조 에피택셜 층의 형성, 와이드 밴드갭 GaN III-질화물에 기반한 반도체 에피택셜 구조를 성장시키기 위한 베이스 층 및 버퍼층의 증착, 베이스 층에 다결정 CVD 다이아몬드의 열전도성 층의 증착, 베이스 층까지 보조 에피택셜 층을 갖는 베이스 기판의 제거, 베이스 층 상에 와이드 밴드갭 III-질화물에 기반한 헤테로에피택셜 구조의 성장이다.
청구된 다이아몬드 방열판을 갖는 헤테로에피택셜 구조의 가장 가까운 유사체는 베이스 기판, 열전도성 다결정 다이아몬드 층, 및 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 포함하는 [특허 RF 2368031, 2009년 9월 20일에 공개됨, 공식 저널 No. 26]에 개시된 구조이다.
청구된 방법의 가장 가까운 유사체는 다결정 다이아몬의 베이스 기판 상에 보조 에피택셜 층 및 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 성장시키는 것을 포함하는 [특허 RF 2368031, 2009년 9월 20일에 공개됨]에 개시된 반도체 장치를 제조하는 방법이다. 보조 에피택셜 층(그 중 하나는 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 성장시키기 위한 베이스 층임)이 베이스 기판의 표면 상에 형성되고; 다결정 다이아몬드가 보조 에피택셜 층 상에서 성장하고; 다이아몬드를 성장시킨 후 보조 에피택셜 층을 갖는 베이스 기판을 베이스 층까지 제거하고, 그 위에 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조가 성장한다. 에피택셜 III-질화물 구조를 성장시키기 위해서는 보조 에피택셜 층 시스템에서 베이스 층으로서 AlxGa1-xN 층(여기서 0≤x≤1)을 성장시키는 것이 바람직하다. 이 방법은 제조 공정을 단순화하고 장치의 출력을 높이며 구조의 휨을 실질적으로 제거한다.
이 방법의 단점은 다결정 다이아몬드의 열전도성 층이 AlxGa1-xN, 질화알루미늄(AlN) 또는 질화갈륨(GaN)의 고용체 층 상에서 성장한다는 것이다. 상기 층에 결함이 매우 집중되어 있으며 성장하는 동안 다이아몬드 층으로 이전되어 열전도도를 크게 감소시킨다. 또한, 이 방법에 사용된 베이스 층의 열전도도는 단결정 실리콘의 열전도도보다 상당히 낮은 반면, 베이스 층/다이아몬드 전이는 충분히 높은 열 저항을 갖는다.
본 발명의 방법의 공통적인 특징은 베이스 다층 기판 상에 다결정 다이아몬드 및 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 성장시키고, 다결정 다이아몬드의 성장 후 베이스 층까지 베이스 기판 층의 일부를 제거하는 것이다.
발명의 개요
헤테로에피택셜 구조 및 이를 제조하는 방법을 고안하는데 있어서 기술적 문제는 얇은 열전도성 다결정 다이아몬드 층으로 인해 반도체 구조로부터 열을 효율적으로 제거하지 못하는 것이다. 한편, 재료 층의 과도한 두께도 열 저항의 원인이다.
청구된 발명 그룹의 주요 목적은 단결정 실리콘 기판 상에 고품질 다결정 다이아몬드 층 및 다이아몬드 방열판을 갖는 와이드 밴드갭 III-질화물에 기반한 반도체 헤테로에피택셜 구조를 생성하고, 또한 장치의 능동 영역을 줄이고 다이-패키지의 열 저항을 감소시키는 것이다.
기술적 결과는 구조의 열전도도 계수를 증가시키고 다이-패키지의 열 저항을 줄임으로써 달성되는 반도체 장치 구조로부터 개선된 열 제거이다.
반도체 장치에서 열 제거를 개선함으로써 다음과 같은 실질적으로 중요한 결과를 달성할 수 있다: 더 높은 출력 전력 및/또는 개선된 선형성 특성, 잡음 요인 및/또는 수명, 및/또는 더 작은 치수를 가진 장치 및 기기 생성.
본 발명은 반도체 장치를 제조하는 공정을 단순화하고 최대 300 mm까지 다양한 직경의 기판으로 제조 공정을 확대하는 것을 가능하게 한다.
기술적 결과는 다음과 같이 달성된다: 다이아몬드 방열판을 갖는 헤테로에피택셜 구조를 제조하기 위한 종래 방법에 따라서, 다결정 다이아몬드 및 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 베이스 다층 기판 상에서 성장시키고, 다결정 다이아몬드의 성장 후 베이스 기판 층의 일부를 베이스 층까지 제거하고; SOI 구조의 다층 기판을 베이스 기판으로 사용하고; 다결정 다이아몬드 층을 SOI 구조의 (111) 표면 배향을 갖는 단결정 실리콘 층의 한 표면에서 성장시키고; SOI 구조의 다른 베이스 기판 층을 다결정 다이아몬드 층의 증착 후에 제거하고; 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 (111) 표면 배향을 갖는 실리콘 층의 다른 표면 상에 형성한다.
기술적 결과는 또한 다음과 같이 달성된다: 베이스 기판, 열전도성 다결정 다이아몬드 층 및 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 포함하는 헤테로에피택셜 구조에서, 베이스 기판은 SOI 구조를 기초로 하여 제조되고; 다결정 다이아몬드 층을 SOI 구조의 (111) 표면 배향을 갖는 단결정 실리콘 층의 한 표면에 증착하고; 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 유전체층 및 단결정 실리콘 층이 제거된 SOI 구조의 (111) 표면 배향을 갖는 단결정 실리콘 층의 다른 표면에 형성한다.
바람직하게는, (111), (110) 또는 (100) 표면 배향을 갖는 200-1,200 μm 두께의 단결정 실리콘(c-Si)이 베이스 기판 층 중 하나로 사용되며, 이는 크세논 디플루오라이드 증기에서 실리콘을 에칭하거나 액체 에칭에 의해 제거된다.
바람직하게는, 두께가 < 500 nm인 이산화규소 구조가 SOI 구조에서 유전체층으로 사용되며, 이는 플루오르화수소산 용액에서 액체 에칭에 의해 또는 사플루오르화탄소 및 산소 혼합물(CF4/O2)에서 플라즈마-화학적 에칭에 의해 제거된다.
바람직하게는, 다결정 다이아몬드 층의 두께는 50 μm 이상이다.
다결정 다이아몬드 층은 (111) 표면 배향을 갖는 실리콘 표면 상에 5-10 nm 다이아몬드 나노입자의 단층 증착 후에 형성되고; 다이아몬드 나노입자의 단층은 다이아몬드 나노입자의 변형된 3%(w/w) 수성 현탁액의 초음파 조에서 실리콘의 표면(111) 상에 증착되는 것이 바람직하다.
바람직하게는, 다결정 다이아몬드 층의 성장 동안 베이스 기판의 온도는 750-1,000℃ 내에서 유지된다.
바람직하게는, 다결정 다이아몬드의 증착 후 베이스 기판의 두께는 0.2 μm로 감소된다.
최적의 에피택셜 반도체 구조는 AlxGa1-xN/GaN/AlxGa1-xN 형태의 와이드 밴드갭 III-질화물을 기초로 하여 형성되며, 여기서 0≤x≤1이다.
와이드 밴드갭 GaN III-질화물에 기반한 반도체 에피택셜 구조에서 GaN 층은 p-타입 불순물로 도핑되는 것이 바람직하다.
바람직하게는, 반도체 에피택셜 구조는 AlxGa1-xN(0<x<1) 버퍼층을 형성하고 그 표면에 질화갈륨(GaN) 층을 성장시킨 후, AIN 또는 AlxGa1-xN(0.2≤x≤1) 장벽층을 형성함으로써 (111) 표면 배향을 갖는 실리콘 층 상에 형성된다.
바람직하게는, 다결정 다이아몬드 층은 5-10 nm 다이아몬드 나노입자의 단층으로 (111) 표면 배향을 갖고 조도 R a < 0.1 nm인 고순도 실리콘의 표면 상에 형성된다.
저 두께(예를 들어, 최대 200 nm)의 고순도 단결정 실리콘 층에서 성장한 고품질 다결정 다이아몬드 층을 갖는 SOI 구조에 기반한 청구된 방법 및 헤테로에피택셜 구조는 헤테로에피택셜 구조로부터 열 제거를 크게 증가시킬 수 있는데, 그 이유는, [4]에서 다음과 같이, 상기 실리콘 층의 열전도도가 벌크 재료의 열전도도(148 W/(m*K))와 유사하므로 단결정 실리콘의 얇은 층의 열전도도는 벌크 재료의 열전도도에 근접한 반면, 실리콘/다이아몬드 전이의 열 접촉 저항은 7-20 m2*K/GW이기 때문이다[5, 6]. 다결정 다이아몬드의 성장 표면은 이후 획득 구조를 장치 패키지(예를 들어, 트랜지스터)에 장착하는데 사용될 수 있다.
상기 결과는 180 W/(m*K)의 열전도도를 갖는 단결정 벌크 AlN 기판 상의 GaN 층 및 130 W/(m*K)의 열전도도를 갖는 GaN에 대해 얻은 결과보다 약간 열등할 수 있으나, 이와 대조적으로, 큰 직경(100 mm 이상)의 기판에 대해 구현될 수 있다. 또한, 개시된 방법은 비정질의 고도로 교란된 재료, 예를 들어, 낮은 열전도도(2 W/(m*K)) 및 전이의 높은 열 접촉 저항(12-50 m2*K/GW)을 갖는 비정질 질화실리콘(SiNx) 층을 사용하지 않는다[6, 7].
종래 기술에 개시된 바와 같이, SOI(실리콘-온-인슐레이터(silicon-on-insulator)) 구조는 통상적인 실리콘 웨이퍼에 기반한 유사한 장치에 비해 개선된 성능을 갖는 장치를 제조하기 위해 반도체에서 사용될 수 있다. 그러나, 반도체 전자 장치의 SOI 구조는 주로 마이크로 전자 장치의 전력 소비를 줄이고, 기생 용량 감소로 인해 성능을 높이고, 방사 저항을 높이고, 회로 및 기판의 나머지 부분으로부터 작업 공간을 안정적으로 분리하기 위해 개발되어 사용되고 있다. 이 경우 다층 SOI 구조는 최종 반도체 제품에서 보존된다.
본 발명에서 SOI 구조는 그 층이 c-Si(111)까지 후속적으로 제거되는 기판으로만 사용되며, 이를 베이스 기판으로 사용하는 것은 생성된 장치의 열전도 특성을 개선하여 성능을 향상시키는 것을 목적으로 한다.
종래 기술은, 예를 들어, 최대 200 nm의 두께를 갖는 고순도 단결정 실리콘 층의 매끄러운 표면 상에 다이아몬드 필름을 성장시켜 실리콘/다이아몬드 전이의 열 접촉 저항을 감소시킴으로써 반도체 구조로부터의 열 제거를 개선하기 위해 SOI 구조를 사용할 가능성을 전혀 개시하고 있지 않다.
도 1은 SOI 구조의 베이스 기판을 예시한다.
도 2는 증착된 다결정 다이아몬드 층을 갖는 SOI 구조의 베이스 기판을 예시한다.
도 3은 다이아몬드 방열판을 갖는 최종 에피택셜 구조를 예시한다.
도 1에 예시된 구조의 SOI(실리콘-온-인슐레이터) 기판이 베이스 기판으로 사용되며, 그 위에 다결정 다이아몬드 층이 형성되고 이어서 헤테로에피택셜 구조가 형성된다. 층 1은 (111) 표면 배향 또는 (110) 또는 (100)을 갖는 단결정 실리콘(c-Si)이다. 층 2는 이산화규소(SiO2)이고; 층 3은 (111) 표면 배향을 갖는 단결정 실리콘이다.
다결정 다이아몬드 층(층 4)은 플라즈마-강화 화학 기상 증착(PECVD)에 의해 베이스 기판의 층 3 위에 증착된다(도 2).
미래 반도체 장치의 기초가 되는 AlGaN/GaN(층 5)과 같은 와이드 밴드갭 GaN III-질화물에 기반한 헤테로에피택셜 구조는 (111) 표면 배향을 갖는 실리콘의 표면(층 3) 위에서 성장한다(도 3).
SOI(실리콘-온-인슐레이터) 구조가 베이스 기판으로 사용되어 그 위에 다결정 다이아몬드 층 및 이어서 헤테로에피택셜 구조가 형성된다. 층 1은 (111) 표면 배향 또는 (110) 또는 (100)을 갖고 두께가 200-1,200 μm인 단결정 실리콘(c-Si)이다. 층 2는 두께가 500 nm 미만(최적 두께 - 300 nm)인 이산화규소(SiO2)이다. 층 3은 (111) 표면 배향을 갖고 두께가 2 μm 미만(최적 두께 - 500 nm)인 단결정 실리콘이다.
플라즈마-강화 화학 기상 증착(PECVD)에 의해 베이스 기판의 층 3 위에 적어도 50 μm 두께의 다결정 다이아몬드 층(층 4)이 증착된다. 다결정 다이아몬드 층은 2개의 주요 단계, 즉, 핵생성 센터 생성 및 마이크로파 반응기에서 다이아몬드 필름 합성으로 성장된다. 기판을 마이크로파 반응기에 넣기 전에 다이아몬드 입자를 시딩한다. 다이아몬드 나노입자는 핵생성 부위를 생성하기 위해 실리콘 표면에 증착된다. 균질한 필름을 얻기 위해 다이아몬드 나노입자는 기판 표면에 걸쳐 균일하게 분포되어야 한다. 이를 위해 5-50 nm 다이아몬드 나노입자를 갖는 초분산(디토네이션) 다이아몬드의 수성 또는 알코올성 현탁액이 사용된다. 기판을 상기 현탁액에 침지시키고 초음파 조에 15분 동안 두었다. 상기 처리는 109-1010 cm-2 정도의 높은 핵생성 밀도(단위 면적당 다이아몬드 입자 수) 및 표면에 걸쳐 입자 분포의 우수한 균일성을 제공한다. 그 후, 상기 기판은 다이아몬드 필름이 메탄-수소 혼합물에서 합성되는 마이크로파 플라즈마 화학 반응기에 배치된다. 가스 H2(99.99999%) 및 CH4(99.995%)가 사용된다. 다결정 다이아몬드 필름은 2.5-3.5 kW의 마이크로파 출력, 50-70 torr의 챔버 압력, 300-500 cm3/분의 H2 유량, 2-20 cm3/분의 CH4 유량 및 750-1,000℃의 기판 온도에서 합성된다.
다결정 다이아몬드 층이 성장된 후, 단결정 실리콘 층(층 1) 및 이산화규소 층(층 2)이 제거된다. 층 1은 대부분의 표준 반도체 재료에 대해 높은 실리콘 에칭 선택성을 갖는 크세논 디플루오라이드 증기(XeF2)에서 실리콘을 에칭하여 제거된다. 순도 99.999%의 XeF2가 에칭에 사용된다. 실리콘은 2,000-3,000 mTorr의 XeF2 증기압에서 펄스 방법(1펄스의 시간은 20-120초이다)으로 에칭하였다. 상기 조건 하에서, 에칭 속도는 4-인치 기판에 대해 약 270 nm/분이다. 전체 에칭 시간 및 에칭 주기의 수는 완전한 제거를 위해 층 1의 두께에 따라 선택된다.
층 2는 플루오르화수소산 용액에서 잘 알려진 액체 에칭 기술 또는 불소 플라즈마에서 건식 플라즈마-화학적 에칭에 의해 제거된다. 예를 들어, 액체 에칭(HF:NH4F=12.5:87.5%)에 의해 이산화규소를 제거하기 위해 화학적으로 순수한 완충 용액을 사용할 수 있다. 상기 용액에서 이산화규소의 에칭 속도는 80-100 nm/분이었다. 에칭 시간은 완전한 제거를 위해 층 2의 두께에 따라 선택된다. 또한, 이산화규소 층은 CF4/O2 가스 혼합물을 포함하는 플라즈마에서 에칭함으로써, 플라즈마-화학적 방법을 사용하여 제거될 수 있다. 사플루오르화탄소(CF4) 및 산소의 순도는 모두 99.999%이다. 에칭은 30 mTorr의 압력, 20 표준 cm3/분의 CF4 유량, 2 표준 cm3/분의 O2 유량, 및 75 W의 출력에서 수행된다. 상기 조건 하에서, 이산화규소의 에칭 속도는 30-50 nm/분이다. 에칭 시간은 완전한 제거를 위해 층 2의 두께에 따라 선택된다.
다음 공정 단계에서, 미래 반도체 장치의 기초가 되는 AlGaN/GaN(층 5)과 같은 와이드 밴드갭 GaN III-질화물에 기반한 헤테로에피택셜 구조가 (111) 표면 배향을 갖는 실리콘의 표면(층 3) 위에서 성장한다. 헤테로에피택셜 구조는 대부분 분자 빔 에피택시 방법 또는 화학 기상 증착에 의해 획득된다.
분자 빔 에피택시에 의해 AlGaN/GaN 헤테로구조를 얻기 위해, Ga(99.9995%) 및 Al(99.999%) 소스뿐만 아니라 암모니아 NH3(99.99995%)를 사용한다. 구조의 형성은 AlxGa1-xN 버퍼층(여기서 0≤x≤1)의 성장으로 시작되며, 실리콘 기판의 표면 상의 총 두께는 0.2-1.4 μm이다. 버퍼층은 1,150 내지 800℃의 온도 구배에서 성장한다. 버퍼층이 성장하는 동안 압력은 5·10-5 내지 3·10-3 Pa의 범위로 유지된다. 0.1-5 μm 질화갈륨(GaN) 층은 이후 800℃의 온도 및 3·10-3 Pa 이하의 압력에서 성장한다. 다음으로, 2-30 nm 두께의 AlN 또는 AlxGa1-xN 장벽층(여기서 0.2<x<1)은 800℃에서 성장한다. 3-10 nm 두께의 유전체층 SiO2 또는 Si3N4 층은 이후 800℃에서 증착될 수 있다.
기상 에피택시에 의해 헤테로구조를 얻기 위해, 트리메틸알루미늄(99.999%), 트리메틸갈륨(99.999%), 암모니아(99.9999%)를 전구체로 사용한다. 수소(99.9999%)는 담체 가스로 사용된다. 0.2-1.4 μm 두께의 AlxGa1-xN 버퍼층(여기서 0≤x≤1)은 먼저 795-925℃에서 실리콘 기판 상에서 성장한다. 버퍼층이 성장하는 동안 압력은 5 kPa로 유지된다. 그 후, 930℃ 및 10 kPa에서 0.1-5 μm 두께의 GaN 층이 형성된다. 2-30 nm의 AlN 또는 AlxGa1-xN 장벽층(여기서 0.2<x<1)은 이후 900-930℃에서 증착된다. 마지막으로, 3-10 nm 두께의 유전체층 SiO2 또는 Si3N4 층이 800℃에서 증착될 수 있다.
생성된 헤테로구조의 열전도도는 실질적으로 그 층의 두께 및 구성에 따라 달라질 것이다. 이 경우 헤테로구조의 열전도도는 제조 방법에 크게 의존하지 않을 것이다.
그 결과는 저 두께(200 nm 이상)의 고순도 단결정 실리콘 층 상에서 성장한 고품질 다결정 다이아몬드 층을 갖는 헤테로에피택셜 구조이며, 이는 헤테로에피택셜 구조로부터 열 제거를 크게 증가시킬 수 있는데, 그 이유는 상기 실리콘 층의 열전도도가 벌크 재료의 열전도(148 W/(m*K))에 상응하는 반면, 실리콘/다이아몬드 전이의 열 접촉 저항은 7-20 m2*K/GW이기 때문이다. 다결정 다이아몬드의 성장 표면은 이후 생성된 반도체 구조를 장치 패키지(예를 들어, 트랜지스터)에 장착하는데 사용될 수 있다. 또한, 다이아몬드 방열판을 갖는 반도체 구조의 모든 층의 높은 결정 품질은 반도체 장치의 수율을 증가시킨다.
전술한 제조 방법은 최대 300 mm까지 다양한 직경의 기판을 제조하도록 쉽게 확장될 수 있다.
발명의 구현예
구현예 1.
플라즈마-강화 화학 기상 증착을 위한 실험 설정을 사용하여 200 μm 두께의 다결정 다이아몬드를 0.1 μm 두께의 AlN 베이스 에피택셜 층을 갖는 실리콘 기판에서 성장시켰다. 상기 다이아몬드는 개시된 프로토타입 방법에 따라 반응 혼합물 CH4(10%)/H2(88.5%)/O2(1.5%)를 사용하여 마이크로파 방전에서 성장하였다. 증착 조건은 다음과 같았다: 챔버 압력 - 95 Torr, 수소 유량 - 0.53 l/분, 입력 마이크로파 출력 - 4.6 kW, 기판 온도 - 940℃.
다결정 다이아몬드 층이 형성된 후, 실리콘 기판을 제거하고, III-질화물에 기반한 에피택셜 헤테로구조를 종래 기술 방법을 사용하여 AlN 베이스 층의 반대쪽에서 성장시켰다.
그 결과 AlN 층에 매우 집중된 결함 및 헤테로에피택셜 구조의 층 및 다이아몬드 층 둘 모두로의 이의 후속 이전으로 인해, 프로토타입에 따라 형성된 다이아몬드 방열판을 갖는 헤테로구조의 열전도도는 190 W/(m*K)인 반면, 열 저항은 395 m2*K/GW였다.
구현예 2.
SOI 구조를 베이스 기판으로 사용하였다. 이는 층 1로서 (111) 표면 배향을 갖는 200 μm 두께의 단결정 실리콘(c-Si), 층 2로서 300 nm 두께의 이산화규소(SiO2) 및 층 3으로서 (111) 표면 배향을 갖는 500 nm 두께의 단결정 실리콘을 포함한다.
50 μm 두께의 다결정 다이아몬드 층(층 4)이 플라즈마-강화 화학 기상 증착(PECVD)에 의해 베이스 기판의 층 3에 도포되었다. 다결정 다이아몬드 층은 2개의 주요 단계, 즉, 핵생성 센터 생성 및 마이크로파 반응기에서 다이아몬드 필름 합성으로 성장되었다. 기판을 마이크로파 반응기에 넣기 전에 다이아몬드 나노입자를 시딩하였다. 기판은 이후 H2(99.99999%) 및 CH4(99.995%) 가스를 사용하여 메탄-수소 혼합물에서 다이아몬드 필름이 합성되는 마이크로파 플라즈마 화학 반응기에 배치되었다. 다결정 다이아몬드 필름은 3.5 kW의 마이크로파 출력, 70 Torr의 챔버 압력, 400 cm3/분의 H2 유량, 10 cm3/분의 CH4 유량 및 800℃의 기판 온도에서 합성되었다.
다결정 다이아몬드 층이 증착된 후, 단결정 실리콘 층(층 1) 및 이산화규소 층(층 2)이 제거되었다. 3,000 mTorr의 XeF2 증기압에서 펄스 방법(1펄스의 시간 - 60초)을 사용하여 순도 99.999%의 크세논 디플루오라이드 증기(XeF2)에서 실리콘을 에칭하여 층 1을 제거하였다. 에칭 속도는 4-인치 기판에 대해 약 270 nm/분이었다. 에칭 시간 및 에칭 주기의 수는 층 1이 완전히 제거될 수 있도록 선택되었다. 층 2는 화학적으로 순수한 버퍼 용액(HF:NH4F=12.5:87.5%)을 사용하여 액체 에칭에 의해 제거되었다. 상기 용액에서 이산화규소의 에칭 속도는 90 nm/분이었다. 층 2가 완전히 제거될 수 있도록 에칭 시간을 선택하였다.
다음으로, AlGaN/GaN(층 5)과 같은 와이드 밴드갭 III-질화물에 기반한 헤테로에피택셜 구조를 (111) 표면 배향을 갖는 실리콘의 표면(층 3) 상에서 성장시켰다. 헤테로에피택셜 구조는 암모니아 NH3(99.99995%)뿐만 아니라 Ga(99.9995%) 및 Al(99.999%) 소스를 사용한 분자 빔 에피택시에 의해 형성되었다. 구조의 형성은 실리콘 기판의 표면 상에 0.2 μm의 총 두께를 갖는 AlxGa1-xN 버퍼층(여기서 0≤x≤1)의 성장으로 시작되었다. 버퍼층은 1,150 내지 800℃의 온도 구배에서 성장하였다. 버퍼층이 성장하는 동안 압력은 5·10-5 내지 3·10-3 Pa의 범위로 유지된다. 그 후, 0.1 μm 두께의 질화갈륨(GaN) 층은 800℃의 온도 및 3·10-3 Pa 이하의 압력에서 성장하였다. 다음으로, 2 nm 두께의 AlN 또는 AlxGa1-xN 장벽층(여기서 0.2<x<1)은 800℃에서 형성되었다. 3 nm 두께의 SiO2 유전체층이 이후 800℃에서 증착되었다.
그 결과는 열전도도가 315 W/(m*K)이고 열 저항이 165 m2*K/GW인 다이아몬드 방열판을 갖는 헤테로에피택셜 구조였다.
구현예 3.
다결정 다이아몬드 층 및 헤테로에피택셜 구조는 구현예 2에 개시된 바와 같이 형성되었으나, 다음 방법 및 다음 작동 조건을 사용한다.
SOI 구조를 베이스 기판으로 사용하였다. 이는 층 1로서 (110) 표면 배향을 갖는 1,200 μm 두께의 단결정 실리콘(c-Si), 층 2로서 500 nm 두께의 이산화규소(SiO2) 및 층 3으로서 (111) 표면 배향을 갖는 2 μm 두께의 단결정 실리콘을 포함한다.
50 μm 두께의 다결정 다이아몬드 층(층 4)이 플라즈마-강화 화학 기상 증착(PECVD)에 의해 베이스 기판의 층 3에 증착되었다.
다결정 다이아몬드 층이 성장한 후, 단결정 실리콘 층(층 1) 및 이산화규소 층(층 2)이 제거되었다. 3,000 mTorr의 XeF2 증기압에서 펄스 방법(1펄스의 시간 - 60초)을 사용하여 순도 99.999%의 크세논 디플루오라이드 증기(XeF2)에서 실리콘을 에칭하여 층 1을 제거하였다. 이러한 조건 하에서, 에칭 속도는 4-인치 기판에 대해 약 270 nm/분이었다. 에칭 시간 및 에칭 주기의 수는 층 1이 완전히 제거될 수 있도록 선택되었다. 층 2는 CF4/O2 가스 혼합물을 포함하는 플라즈마에서 에칭함으로써 플라즈마-화학적 방법을 사용하여 제거되었다. 사플루오르화탄소(CF4) 및 산소의 순도는 모두 99.999%이었다. 에칭은 30 mTorr의 압력, 20 표준 cm3/분의 CF4 유량, 2 표준 cm3/분의 O2 유량, 및 75 W의 출력에서 수행되었다. 이산화규소의 에칭 속도는 50 nm/분이었다. 층 2가 완전히 제거될 수 있도록 에칭 시간을 선택하였다.
다음으로, AlGaN/GaN(층 5)과 같은 와이드 밴드갭 III-질화물에 기반한 헤테로에피택셜 구조를 (111) 표면 배향을 갖는 실리콘의 표면(층 3) 상에서 성장시켰다. 헤테로에피택셜 구조는 암모니아 NH3(99.99995%)뿐만 아니라 Ga(99.9995%) 및 Al(99.999%) 소스를 사용한 분자 빔 에피택시에 의해 형성되었다. 구조의 형성은 실리콘 기판의 표면 상에 1.4 μm의 총 두께를 갖는 AlxGa1-xN 버퍼층(여기서 0≤x≤1)의 성장으로 시작되었다. 버퍼층은 1,150 내지 800℃의 온도 구배에서 성장하였다. 버퍼층이 성장하는 동안 압력은 5·10-5 내지 3·10-3 Pa의 범위로 유지된다. 5 μm 두께의 질화갈륨(GaN) 층은 800℃의 온도 및 3·10-3 Pa 이하의 압력에서 성장하였다. 다음으로, 30 nm AlN 장벽층이 800℃에서 증착되었다. 그 후, 10 nm 두께의 Si3N4 유전체층이 800℃에서 증착되었다.
그 결과는 열전도도가 277 W/(m*K)이고 열 저항이 290 m2*K/GW인 다이아몬드 방열판을 갖는 헤테로에피택셜 구조이다.
구현예 4.
다결정질 다이아몬드 층은 구현예 2에 개시된 바와 같이 수득되었으나, 다음 방법 및 다음 작동 조건을 사용한다.
SOI 구조를 베이스 기판으로 사용하였다. 이는 층 1로서 (100) 표면 배향을 갖는 500 μm 두께의 단결정 실리콘(c-Si), 층 2로서 300 nm 두께의 이산화규소(SiO2) 및 층 3으로서 (111) 표면 배향을 갖는 500 nm 두께의 단결정 실리콘을 포함한다.
200 μm 두께의 다결정 다이아몬드 층(층 4)이 플라즈마-강화 화학 기상 증착(PECVD)에 의해 베이스 기판의 층 3에 증착되었다.
다결정 다이아몬드 층이 증착된 후, 단결정 실리콘 층(층 1) 및 이산화규소 층(층 2)이 제거되었다. 3,000 mTorr의 XeF2 증기압에서 펄스 방법(1펄스의 시간 - 60초)을 사용하여 순도 99.999%의 크세논 디플루오라이드 증기(XeF2)에서 실리콘을 에칭하여 층 1을 제거하였다. 에칭 속도는 4-인치 기판에 대해 약 270 nm/분이었다. 에칭 시간 및 에칭 주기의 수는 층 1이 완전히 제거될 수 있도록 선택되었다. 층 2는 화학적으로 순수한 버퍼 용액(HF:NH4F=12.5:87.5%)을 사용하여 액체 에칭에 의해 제거되었다. 상기 용액에서 이산화규소의 에칭 속도는 90 nm/분이었다. 에칭 시간은 층 2의 완전한 제거를 위해 선택되었다.
층 3을 이후 실리콘의 기계적 연삭/연마에 의해 200 nm 두께로 얇게 만들었다.
기상 에피택시에 의해 헤테로구조를 얻기 위해, 트리메틸알루미늄(99.999%), 트리메틸갈륨(99.999%), 암모니아(99.9999%)를 전구체로 사용하였다. 수소(99.999%)는 담체 가스로 사용되었다. 두께가 1 μm인 AlxGa1-xN 버퍼층(여기서 0≤x≤1)은 먼저 795-925℃에서 실리콘 기판 상에서 성장시켰다. 버퍼층이 성장하는 동안 압력은 5 kPa로 유지되었다. 이후 930℃ 및 10 kPa에서 5 μm GaN 층이 형성되었다. 두께가 30 nm인 AlN 또는 AlxGa1-xN 장벽층(여기서 0.2 <x<1)이 900℃에서 성장되었다. 마지막으로, 10 nm 두께의 SiO2 유전체층이 900℃에서 증착되었다.
그 결과는 열전도도가 514 W/(m*K)이고 열 저항이 201 m2*K/GW인 다이아몬드 방열판을 갖는 헤테로에피택셜 구조였다.
청구된 발명 그룹은 반도체 구조로부터 열 제거를 개선함으로써 고전자 이동도 트랜지스터(HEMT), 양극성 접합 트랜지스터(BJT), 이종접합 양극성 트랜지스터(HBT), PIN 다이오드, 쇼트키 다이오드, 정류기 등과 같은 마이크로파 장치 및 전력 전자 장치를 제조하기 위한 반도체 기술에 널리 사용될 수 있다. 이를 통해 반도체 장치의 성능을 개선하고 최대 300 mm까지 다양한 직경의 기판에 본 발명의 방법에 기반한 제조 공정을 확장할 수 있다.
참고 문헌
Figure pct00001

Claims (14)

  1. 다결정 다이아몬드 및 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 베이스 다층 기판 상에서 성장시키고, 베이스 기판 층의 일부를 베이스 층까지 제거하는, 반도체 장치용 다이아몬드 방열판을 갖는 헤테로에피택셜(heteroepitaxial) 구조를 제조하는 방법으로서,
    SOI 구조의 다층 기판을 베이스 기판으로 사용하고, 상기 SOI 구조의 (111) 표면 배향을 갖는 단결정 실리콘 층의 한 표면에서 다결정 다이아몬드 층을 성장시키고, 다결정 다이아몬드 층의 증착 후 또 다른 단결정 실리콘 층 및 SOI 구조의 이산화규소 층을 제거하는 한편, 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 (111) 표면 배향을 갖는 단결정 실리콘 층의 다른 표면에 형성하는, 방법.
  2. 제1항에 있어서, (111) 표면 배향, 또는 (110) 또는 (100)을 갖는 200-1,200 μm 단결정 실리콘(c-Si)을 SOI 구조의 베이스 기판 층 중 하나로 사용하고, 이를 크세논 디플루오라이드 증기에서 실리콘을 에칭하거나 액체 에칭에 의해 제거하는 방법.
  3. 제1항에 있어서, 두께가 500 nm 이하인 이산화규소 구조를 유전체층으로 사용하고, 이를 플루오르화수소산 용액에서 액체 에칭에 의해 또는 사플루오르화탄소 및 산소 혼합물(CF4/O2)에서 플라즈마-화학적 에칭에 의해 제거하는 방법.
  4. 제1항에 있어서, 다결정 다이아몬드 층의 바람직한 두께가 50 μm 이상인 방법.
  5. 제1항에 있어서, 다결정 다이아몬드 층이 (111) 표면 배향을 갖는 실리콘의 표면 상에 5-10 nm 다이아몬드 나노입자의 단층 증착 후에 형성되는 방법.
  6. 제1항에 있어서, 다이아몬드 나노입자의 단층이 다이아몬드 나노입자의 변형된 3%(w/w) 수성 현탁액의 초음파 조에서 실리콘의 표면(111) 상에 증착되는 방법.
  7. 제1항에 있어서, 다결정 다이아몬드 층의 성장 동안 베이스 기판의 온도가 750-1,000℃ 내에서 유지되는 방법.
  8. 제1항에 있어서, (111) 표면 배향을 갖는 단결정 실리콘 층의 두께가 다결정 다이아몬드의 도포 후에 적어도 0.2 μm까지 감소되는 방법.
  9. 제1항에 있어서, 에피택셜 반도체 구조가 AlxGa1-xN/GaN/AlxGa1-xN(여기서 0≤x≤1) 형태의 와이드 밴드갭 III-질화물을 기초로 하여 형성되는 방법.
  10. 제9항에 있어서, 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조에서 GaN 층이 p-타입 불순물로 도핑되는 방법.
  11. 제9항에 있어서, 반도체 에피택셜 구조가 AlxGa1-xN 버퍼층(0<x<1)을 형성하고 버퍼층 상에 질화갈륨(GaN) 층을 성장시킨 후, AIN 또는 AlxGa1-xN 장벽층(0.2≤x≤1)을 증착시킴으로써 (111) 표면 배향을 갖는 실리콘 층 상에 형성되는 방법.
  12. 베이스 기판, 다결정 다이아몬드 층 및 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조를 포함하는 반도체 장치용 다이아몬드 방열판을 갖는 헤테로에피택셜 구조로서, 여기서 베이스 기판이 SOI 구조에 기반하고, 다결정 다이아몬드 층이 SOI 구조의 (111) 표면 배향을 갖는 단결정 실리콘 층의 한 표면에 증착되고, 와이드 밴드갭 III-질화물에 기반한 반도체 에피택셜 구조가 유전체층 및 다른 단결정 실리콘 층이 이전에 제거된 SOI 구조의 (111) 표면 배향을 갖는 단결정 실리콘 층의 다른 표면에 도포되는, 헤테로에피택셜 구조.
  13. 제12항에 있어서, 다결정 다이아몬드 층의 두께가 50 μm 이상인 헤테로에피택셜 구조.
  14. 제12항에 있어서, 에피택셜 반도체 구조가 AlxGa1-xN/GaN/AlxGa1-xN(여기서 0≤x≤1) 형태의 와이드 밴드갭 III-질화물을 기초로 하여 형성되는 헤테로에피택셜 구조.
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