CN103165444B - 硅上的高质量GaN高压HFET - Google Patents

硅上的高质量GaN高压HFET Download PDF

Info

Publication number
CN103165444B
CN103165444B CN201210520205.3A CN201210520205A CN103165444B CN 103165444 B CN103165444 B CN 103165444B CN 201210520205 A CN201210520205 A CN 201210520205A CN 103165444 B CN103165444 B CN 103165444B
Authority
CN
China
Prior art keywords
film
gan
laminate layers
layer
laminate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210520205.3A
Other languages
English (en)
Other versions
CN103165444A (zh
Inventor
J·拉姆德尼
J·P·爱德华兹
L·刘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Power Integrations Inc
Original Assignee
Power Integrations Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Power Integrations Inc filed Critical Power Integrations Inc
Priority to CN201610751506.5A priority Critical patent/CN106206258B/zh
Publication of CN103165444A publication Critical patent/CN103165444A/zh
Application granted granted Critical
Publication of CN103165444B publication Critical patent/CN103165444B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02642—Mask materials other than SiO2 or SiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Abstract

公开了适于形成电子器件的硅上方的GaN衬底，以及制作这些衬底的方法，所述电子器件例如是异质结场效应晶体管（HFET）。在硅晶圆的顶部表面上的晶体Al2O3膜中形成孔隙。所述硅晶圆的顶部表面沿着<111>硅晶体取向。多个层压层沉积在所述孔隙和所述Al2O3膜上方。每个层压层都包括AlN膜和GaN膜。晶体管或其他器件可在顶部GaN膜中形成。

Description

硅上的高质量GaN高压HFET
技术领域
本公开内容总体涉及氮化镓（GaN）衬底，更具体地，本公开内容涉及一种用于在硅上制备GaN衬底的方法。
背景技术
宽带隙半导体广泛用于制备针对高压应用的有源器件。一种称为异质结场效应晶体管（HFET）（也被称作高电子迁移率晶体管（HEMT））的半导体结构类型使用宽带隙半导体来实施用于高性能功率电子器件（power electronics）的晶体管。在一个实施例中，宽带隙HFET器件可被用作高压开关功率转换器中的开关元件。
GaN是已经得到特别关注的宽带隙半导体的一个实施例。例如，AlGaN/GaN HFET由于其较宽的带隙和高的电子饱和速度（这二者都使得能够实现高压操作）而显示出功率电子器件的前景。然而，形成GaN衬底时的困难和成本限制了将基于GaN的器件应用到特定市场。
由于制造大量GaN晶圆（wafer）的成本和困难，通常通过在另一个衬底上生长GaN膜来制造GaN衬底。例如，碳化硅（SiC）或蓝宝石（Al2O3）晶圆可用作GaN衬底的操作晶圆（handle wafer）（即GaN膜沉积在操作晶圆上方）。然而，蓝宝石是一种不良的热导体，在封装期间表现出困难，而SiC晶圆也非常昂贵。此外，两种类型的晶圆都仅能用作小直径晶圆，这省去了较大直径所能提供的规模经济。
形成GaN衬底的另一个选择是使用硅操作晶圆，硅操作晶圆是廉价的，并能够提供大直径。此外，已经很好地开发了针对硅晶圆的封装所需要的后端磨削和抛光。然而，由于GaN和硅之间的大的晶格失配和大的热失配，难于直接在硅（Si）衬底上可靠地生长GaN。而是，硅上无裂纹GaN的外延生长可能需要扩展（extensive）缓冲层，该缓冲层被建造以使得在生长期间以及生长之后的弯曲和翘曲最小化。此外，高压应用（例如600V以上）可能要求超过2.5μm甚至高达4μm（例如对于1000V的应用）的缓冲层。
附图说明
从下文结合附图呈现的更具体的描述，将会更明了本发明的多个实施方案的各个方面、特征和优势。
本发明的非限制及非穷举性的实施方案通过参考下列附图进行描述，其中在各个视图中，相似的附图标记表示相似的部件，除非另有说明。
图1示出了根据本发明的一个实施方案的在制备GaN衬底中使用的沿着<111>晶体取向具有暴露表面的示例性硅晶圆。
图2示出了根据本发明的一个实施方案的处于制备GaN衬底的一个阶段时的衬底，其中在该阶段晶体氧化铝Al2O3膜在晶圆的顶部表面上。
图3示出了根据本发明的一个实施方案的处于制备GaN衬底的另一个阶段时的衬底，其中在该阶段非晶膜（amorphous film）在Al2O3膜下方。
图4示出了根据本发明的一个实施方案的处于制备GaN衬底的又一个阶段时的衬底，该阶段是在已经于AlN膜的顶部上生长GaN膜之后。
图5示出了根据本发明的一个实施方案的处于制备GaN衬底的又一个阶段时的衬底，该阶段是在已经生长多个交错的GaN膜层和AlN膜层从而形成适于HFET成型的表面之后。
图6是根据本发明的一个实施方案的制备可适于形成晶体管和其他器件的GaN衬底的一个示例性工艺的流程图。
具体实施方式
在下文的描述中陈述了多个特定细节，以提供对本发明的透彻理解。然而，对于本领域普通技术人员而言明了的是，不必使用特定细节来实践本发明。在其他实例中，为避免模糊本发明，没有详细描述众所周知的材料或方法。
贯穿本申请文件所参引的“一个实施方案”、“一实施方案”、“一个实施例”或“一实施例”意指，关于所述实施方案或实施例所描述的具体特征、结构或特性包含在本发明的至少一个实施方案中。因此，在整个申请文件的不同地方出现的措词“在一个实施方案中”、“在一实施方案中”、“一个实施例”或“一实施例”未必都指的是相同的实施方案或实施例。而且，所述具体的特征、结构或特性可以任何合适的组合和/或子组合被结合在一个或多个实施方案或实施例中。具体的特征、结构或特性可包括在集成电路、电子电路、组合逻辑电路、或者提供所描述功能的其他合适的部件中。此外，应理解此处提供的附图是用于对本领域普通技术人员进行解释的目的，并且附图未必按比例画出。
图1-5示出了图6所示出的示例性工艺的各个阶段时的GaN衬底，图6示出的示例性工艺用于形成可适于在制备晶体管（例如HFET）中使用的GaN衬底。流程图600（图6）的方框在下文参照图1-5以及多个示例性加工操作和步骤进行解释。图1-5中示出的衬底和结构的特征、形状和比例不对权利要求构成限制。此外，应理解，下文的解释是针对一个实施例，不对权利要求构成限制。
如图1示出的，该图描绘了制备GaN衬底的初始阶段，晶圆100包括顶部表面104和底部表面102。在图1中示出的实施例中，晶圆100是<111>硅晶圆。在该实施例中，晶圆100是<111>硅晶圆，因为顶部表面104和底部表面102暴露了形成晶圆的晶体硅的<111>晶体取向。如下文描述的，晶圆100可用作操作晶圆，以生长GaN膜（未示出）。例如，可在晶圆100的顶部表面104或者一个中间层上方生长GaN膜（未示出）。晶圆100可以是典型的厚度，例如在500μm到1000μm之间，但是也可使用其他厚度。
现参考图2，该图示出了在制备GaN衬底期间一个阶段之后的衬底200，氧化铝（Al2O3）膜202与晶圆100的顶部表面104交界（interface）。在一个实施例中，Al2O3膜202提供了一个类似于蓝宝石衬底的表面的表面，这可允许再利用针对蓝宝石衬底所开发的工艺。此外，Al2O3膜202还可作为用于生长随后的膜的种子层（seedlayer）。例如，Al2O3膜202可以是用于随后的氮化铝（AlN）膜的种子层。在另一个实施例中，Al2O3膜202可具有c-轴线取向，该取向匹配硅晶圆的<111>表面（都是六边形）。晶体Al2O3膜202可以是5nm到50nm。在一个实施例中，晶体Al2O3膜202是约5nm。
如进一步示出的，图2示出了在晶圆100的顶部表面104（图1）上方生长晶体Al2O3膜202之后的晶圆100。在一个实施例中，使用分子束外延（MBE）工具和MBE工艺来生长Al2O3膜202，使得Al2O3膜202直接在晶圆100的表面上。具体地，MBE允许在低温时沉积，这可防止硅的氧化。在沉积Al2O3膜202时较高的真空度还可帮助防止硅氧化。其他的工具和工艺——例如化学气相沉积（CVD）工艺和工具——还可用于形成Al2O3膜202（在Al2O3膜202与晶圆100的硅表面之间具有或者不具有干涉层）。
在一个实施例中，由于Al2O3膜202和晶圆100之间的晶格失配，晶圆100可在Al2O3膜202上施加张应力（tensile stress）。Al2O3膜202中形成的位错（dislocation）可缓和初始张应力，并减少翘曲。如下文将讨论的，可在Al2O3膜202的顶部上生长额外的GaN膜层，这可允许在Al2O3膜202上施加压缩应力，并有助于减轻初始张应力，限制晶圆100中的翘曲。
在一个实施例中，晶体Al2O3膜202可直接接触晶圆100，即，在晶圆100的顶部表面104和Al2O3膜202之间没有干涉膜。如果例如通过防止晶圆100的表面在形成晶体Al2O3膜202之前被氧化的方式沉积Al2O3膜202，则可能是这种情形。在一个实施方案中，可以一种具体的方式加工半导体器件200，以允许在硅晶圆100和Al2O3膜202之间形成中间膜（未示出），从而减轻应力或者用于其他目的。例如，可形成一层硅铝氧化物，以在晶圆100与晶体Al2O3膜202交界处缓解应力。
现参考图3，该图示出了根据本发明的实施方案的在制备GaN衬底期间一个阶段之后的衬底300，非晶膜302在晶圆100与Al2O3膜304之间形成。在一个实施例中，非晶膜302包括来自晶圆100和Al2O3膜的铝、硅和氧（AlSiO）。在一些实施例中，孔隙（void）306可构成和改变原始生长的Al2O3膜202的表面拓扑，以形成Al2O3膜304。具体地，孔隙306可允许通过湮没（annihilation）工艺来减小位错密度。一些孔隙306的底部可暴露非晶AlSiO膜302；然而，并非所有的孔隙都必须暴露非晶AlSiO膜302。此外，AlN膜308已经在Al2O3膜304上方形成，并暴露非晶膜302的一部分。在其他实施例中，可形成不具有孔隙的非晶膜302。此外，在一些情形中，可以不在非晶膜302的暴露在孔隙306的底部处的部分上形成AlN膜308。
在一个实施例中，可在高温退火期间于Al2O3膜304和晶圆100之间形成非晶膜302，所述高温退火还可导致Al2O3膜304汇集（pool）并形成暴露非晶膜302的一部分的孔隙306。孔隙306可由随后的膜沉积和/或后续的在Al2O3膜304的表面上的生长而被填充，并可通过导致穿透位错（threading dislocation）卷回至其他穿透位错，来促进在后续形成的GaN膜中的穿透位错湮没。在另一个实施例中，孔隙306还可使位错从向上行进转向至可发生裂隙的衬底表面。即使在Al2O3膜304中形成孔隙306，Al2O3膜304的区域仍可保持晶体结构。
在一个实施例中，非晶膜302可缓解Al2O3膜304和晶圆100之间的应力。非晶膜302的厚度可由晶圆100的温度以及将晶圆100保持在该温度时的时间来控制。在一个实施例中，非晶膜302可在低至800℃的温度时形成。非晶膜302的典型厚度在2nm到10nm之间。在一种情形中，非晶膜302是2nm厚。
在一个示例性工艺中，孔隙306和AlSiO非晶膜302在如下工艺期间形成，该工艺用以在金属有机化学气相沉积（MOCVD）工具中于Al2O3膜304上生长一个初始AlN膜308。生长AlN膜308的第一步可以是在生长AlN膜308之前从Al2O3膜304的表面移除污染物的高温退火。例如，该高温退火可以是约850℃到950℃，持续5到20分钟。在该高温退火期间，可形成孔隙306和非晶膜302。用于形成AlN膜308的示例性方法开始于氮化工艺，以在Al2O3膜308上形成薄的AlN膜。接着，可使用（氨）NH3作为氮源，使用三甲基铝（TMA）作为铝源，在MOCVD室中形成低温AlN膜。换句话说，TMA提供了铝，该铝在表面处与来自NH3的氮成核（nucleate），从而在约550℃到650℃的温度时形成AlN膜。一旦形成AlN膜，温度可以升高至1050℃且持续约1到5分钟，以使AlN晶体化。在一个实施例中，AlN膜308可以是例如约20nm厚，但是厚度还可以在10nm到200nm之间。
图4示出了在制备GaN衬底期间一个阶段之后的衬底400。第一层压层（laminate layer）已经形成，该层压层包括上文关于图3描述的AlN膜308和GaN膜402。如图4中示出的，Al2O3膜304中的孔隙还存在于GaN膜402的表面中。然而，孔隙的尺寸明显减小。此外，可在GaN膜402中看到穿透位错404，尤其可在Al2O3膜304中的孔隙上方的区域中看到穿透位错404。
如果AlN膜是第一层压层的一部分，则可在Al2O3膜和暴露的非晶膜上方生长AlN膜。随后的层压层可具有在先前的层压层的GaN膜上方生长的AlN膜。可按照上文关于方框604的描述生长AlN膜。或者可使用其他具有不同温度、生长速度和V/Ⅲ比的工艺。例如，第一层压层（其中AlN膜在Al2O3膜和暴露的非晶膜上形成）包括一个可由高温工艺形成的AlN膜，但是在随后的层压层中使用的随后的AlN膜层可使用如下一个工艺方法，该工艺方法使用比用于第一层压层的AlN膜的方法更低的峰值温度。作为其他实施例，用于后续生长的AlN膜的方法可以省略晶体化或氮化步骤。每个层压层的AlN膜可以是例如约20nm厚，但是厚度还可在10nm和200nm之间。
在生长AlN膜之后，在AlN膜上方生长GaN膜。例如，MOCVD工具可用于生长GaN膜。一个示例性方法可包括1030℃的温度、100托的压力、以及约2000的V/Ⅲ比（例如NH3与三甲基镓（TMGA）的比）、以及2μm/hr的生长速度。在一些情形中，用于生长AlN膜的相同的MOCVD室可用于GaN膜，无需将晶圆从工具中移出。在另一些情形中，单独的工具可用于AlN膜和GaN膜。多个层压层中的每一个的GaN膜可以是500nm到50000nm厚。最后的GaN膜可以是若干微米厚，以支撑高压（例如600V以上）器件。
由于在Al2O3膜中形成了孔隙（上文关于图3讨论的），所以第一层压层的GaN膜不会生长成为一个完整晶体。而是，该GaN膜会具有相对高的缺陷密度，例如位错，尤其是穿透位错。GaN膜内位于Al2O3中的孔隙上方的区域可具有尤其高的穿透位错密度。在至少2个（例如2、3、4、5或更多个）层压层后，晶体管（或其他器件）例如AlGaN/GaNHFET可在顶部层压层的GaN膜中形成。该顶部GaN膜可具有适合于待形成的具体类型器件的厚度。例如，如果待形成高压（例如600V以上）器件，则可期望顶部GaN膜的厚度为至少2.5μm。如果待形成甚至更高电压（例如1000V）的器件，则可需要顶部GaN膜的厚度为4μm。
图5示出了在制备GaN衬底期间一个阶段之后的衬底500。已经生长了三个额外的层压层。具体地，已经生长了AlN膜502和GaN膜504的层压层、AlN膜506和GaN膜508的层压层，以及AlN膜510和GaN膜512的层压层。如可看到的，对于每个随后的层压层，GaN膜中的穿透位错密度减小。类似地，Al2O3膜302中的孔隙随着每个额外的层压层而收缩。GaN膜512的顶部表面514可以适合于形成晶体管（或其他器件），例如AlGaN/GaN HFET。
在至少2个（例如2、3、4、5或更多个）层压层后，晶体管（或其他器件）例如AlGaN/GaN HFET可在顶部层压层的GaN膜中形成。该顶部GaN膜可具有适合于待形成的具体类型器件的厚度。例如，如果待形成高压（例如600V以上）器件，则期望顶部GaN膜的厚度为至少2.5μm。如果待形成甚至更高电压（例如1000V）的器件，则需要顶部GaN膜的厚度为4μm。此外，当示出GaN膜512没有任何穿透位错时，这表示与之前层压层中的一些或者所有相比，GaN膜512具有改进的穿透位错密度。
根据第一GaN膜的厚度，一个或多个孔隙仍可存在于GaN膜的表面上。然而，随着生长额外的层压层，孔隙上方的区域可具有高速率的穿透位错湮没，甚至仅仅在第二层压层之后。换句话说，每个层压层的GaN膜可具有比之前的层压层的GaN膜更低的穿透位错密度。因此，在某一数量的层压层之后，GaN膜可以是平坦的（在表面上看不到孔隙），且穿透位错密度在可接受的水平。因此，通过使用多个层压层来代替单个较厚的层，一些位错线可以从竖直向上行进被重新导向至形成裂纹的表面。
因此，上文描述的新的缓冲层可表现得类似于蓝宝石衬底，允许很容易地转用（transfer）针对蓝宝石所开发的外延工艺。该缓冲层允许使用比蓝宝石衬底更便宜的GaN衬底。注意到，GaN膜在Al2O3上的生长还可以是在连续的压缩应力下（不同于当在硅上直接生长GaN时，其中取决于应力工程所使用的各层的组合，GaN膜可以是张紧的或压缩的）。GaN的压缩应力可以补偿在冷却衬底期间由硅和GaN之间的热失配所生成的张应力。该补偿可形成无裂缝的GaN膜，用于高压应用的较厚的GaN膜，以及6英寸或8英寸硅衬底的简单转变。
图6示出了形成GaN衬底的一个示例性工艺的流程图600。在方框602中，获得一个在顶部表面上具有Al2O3膜的<111>硅晶圆。在方框603中，在Si晶圆和Al2O3之间的交界处形成非晶膜。在方框604中，使用例如高温退火在Al2O3膜中形成孔隙。在方框606中，形成多个层压层。每个层压层包括AlN膜顶部上的一个GaN膜。
上述对本发明所示出实施例的描述，包括在摘要中所描述的内容，并不意在是穷举性的或者是对于所公开的精确形式的限制。由于本发明的具体实施方案和实施例是出于说明目的而被描述的，因此在不偏离本发明的更宽精神和范围的情况下，各种等同的修改都是可能的。事实上，应理解，厚度、材料、加工操作等的特定实施例被提供用于解释目的，其他的厚度、材料、加工操作等还可被用在根据本发明教导的其他实施方案、实施例和工艺中。
可以按照上述详细描述，对本发明的实施例进行这些修改。在下面的权利要求中使用的措词不应该被解释为将本发明限制在说明书和权利要求中所公开的特定实施方案。而是，本发明的范围将完全由下面的权利要求决定，所述权利要求将根据权利要求解释的既定规则被解释。本说明书和附图相应地被认为是说明性的而非限制性的。

Claims (21)

1.在硅衬底上形成GaN层的方法，该方法包括：
在一个硅晶圆的顶部表面上的Al2O3膜中形成孔隙，以及在硅晶圆和所述Al2O3膜之间形成一个非晶AlSiO膜；以及
在所述Al2O3膜上方沉积多个层压层，其中每个层压层都包括位于AlN层上方的GaN层，其中所述孔隙被AlN和GaN填充。
2.根据权利要求1所述的方法，其中形成一个非晶膜包括在600℃以上加热所述硅晶圆。
3.根据权利要求2所述的方法，还包括：
其中，所述硅晶圆的顶部表面沿着<111>硅晶体取向。
4.根据权利要求3所述的方法，其中形成所述孔隙包括沿着所述孔隙的底部暴露所述非晶膜的一部分。
5.根据权利要求4所述的方法，其中形成所述孔隙和形成所述非晶膜同时发生。
6.根据权利要求4所述的方法，其中形成所述孔隙作为金属有机化学气相沉积MOCVD工艺的一部分而发生。
7.根据权利要求4所述的方法，其中沉积所述层压层作为MOCVD工艺的一部分而发生。
8.根据权利要求5所述的方法，其中形成所述孔隙包括在1000℃以上加热所述硅晶圆。
9.根据权利要求5所述的方法，其中所述多个层压层是仅三个层压层。
10.根据权利要求5所述的方法，其中所述多个层压层是仅四个层压层。
11.根据权利要求1所述的方法，其中所述多个层压层的最后形成的层压层的GaN膜为至少2.5μm厚。
12.根据权利要求11所述的方法，其中所述最后形成的层压层的GaN膜为至少4μm厚。
13.根据权利要求1所述的方法，还包括：
在所述多个层压层的最后形成的层压层的GaN膜上形成一个晶体管。
14.一种GaN衬底，包括：
一个硅衬底，具有沿着<111>晶体取向的顶部表面和底部表面；
一个Al2O3膜，在所述硅衬底的顶部表面的上方，其中所述Al2O3膜是晶体，并且多个孔隙被限定在所述Al2O3膜中；
一个非晶膜，在所述硅衬底的顶部表面和所述Al2O3膜之间；以及
多个层压层，在所述Al2O3膜上方，其中每个层压层都包括位于AlN膜上方的GaN膜。
15.根据权利要求14所述的GaN衬底，其中距离所述硅衬底最远的最后一个层压层的GaN膜为至少2.5μm厚。
16.根据权利要求15所述的GaN衬底，其中所述最后一个层压层的GaN膜为至少4μm厚。
17.根据权利要求14所述的GaN衬底，还包括：
在距离所述硅衬底最远的最后一个层压层上形成一个晶体管。
18.根据权利要求14所述的GaN衬底，其中最靠近所述硅衬底的顶部表面的第一层压层填充所述孔隙。
19.根据权利要求18所述的GaN衬底，其中第二层压层的穿透位错密度低于所述第一层压层的穿透位错密度，其中与所述第一层压层相比，所述第二层压层进一步远离所述硅衬底的顶部表面。
20.根据权利要求14所述的GaN衬底，其中所述多个层压层是仅三个层压层。
21.根据权利要求14所述的GaN衬底，其中所述多个层压层是仅四个层压层。
CN201210520205.3A 2011-12-09 2012-12-06 硅上的高质量GaN高压HFET Active CN103165444B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610751506.5A CN106206258B (zh) 2011-12-09 2012-12-06 在硅衬底上形成GaN层的方法以及GaN衬底

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/316,305 2011-12-09
US13/316,305 US8507947B2 (en) 2011-12-09 2011-12-09 High quality GaN high-voltage HFETS on silicon

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201610751506.5A Division CN106206258B (zh) 2011-12-09 2012-12-06 在硅衬底上形成GaN层的方法以及GaN衬底

Publications (2)

Publication Number Publication Date
CN103165444A CN103165444A (zh) 2013-06-19
CN103165444B true CN103165444B (zh) 2016-09-21

Family

ID=47263114

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610751506.5A Active CN106206258B (zh) 2011-12-09 2012-12-06 在硅衬底上形成GaN层的方法以及GaN衬底
CN201210520205.3A Active CN103165444B (zh) 2011-12-09 2012-12-06 硅上的高质量GaN高压HFET

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201610751506.5A Active CN106206258B (zh) 2011-12-09 2012-12-06 在硅衬底上形成GaN层的方法以及GaN衬底

Country Status (5)

Country Link
US (4) US8507947B2 (zh)
EP (1) EP2602812B1 (zh)
JP (1) JP6141627B2 (zh)
CN (2) CN106206258B (zh)
TW (2) TWI569444B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8507947B2 (en) * 2011-12-09 2013-08-13 Power Integrations, Inc. High quality GaN high-voltage HFETS on silicon
US9478708B2 (en) 2015-03-11 2016-10-25 International Business Machines Corporation Embedded gallium—nitride in silicon
US10818611B2 (en) 2015-07-01 2020-10-27 Ii-Vi Delaware, Inc. Stress relief in semiconductor wafers
US20170148747A1 (en) * 2015-07-01 2017-05-25 Ii-Vi Optoelectronic Devices, Inc. Stress relief in semiconductor wafers
CN105591004B (zh) 2016-03-29 2020-07-10 苏州晶湛半导体有限公司 基于图形化Si衬底的LED外延片及其制备方法
US9917156B1 (en) 2016-09-02 2018-03-13 IQE, plc Nucleation layer for growth of III-nitride structures
KR20180069403A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 질화 갈륨 기판의 제조 방법
US20220139709A1 (en) * 2020-11-05 2022-05-05 International Business Machines Corporation Confined gallium nitride epitaxial layers
DE102022003646A1 (de) * 2022-09-30 2024-04-04 Azur Space Solar Power Gmbh Halbleiterscheibe zur Ausbildung von GaN-Halbleiterbauelementen

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1429401A (zh) * 2000-03-14 2003-07-09 丰田合成株式会社 用于制造ⅲ族氮化物系化合物半导体的方法以及ⅲ族氮化物系化合物半导体器件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164510A (ja) * 1998-11-26 2000-06-16 Sony Corp 窒化物系ｉｉｉ−ｖ族化合物半導体基板およびその製造方法ならびに半導体装置およびその製造方法
US20030012984A1 (en) * 2001-07-11 2003-01-16 Tetsuzo Ueda Buffer layer and growth method for subsequent epitaxial growth of III-V nitride semiconductors
JP3785970B2 (ja) * 2001-09-03 2006-06-14 日本電気株式会社 Ｉｉｉ族窒化物半導体素子の製造方法
JP2003224071A (ja) * 2002-01-29 2003-08-08 Matsushita Electric Ind Co Ltd 窒化物系半導体の製造方法及びそれを用いた窒化物半導体素子
JP2004051446A (ja) * 2002-07-22 2004-02-19 Asahi Kasei Corp 酸化物単結晶薄膜形成方法および半導体薄膜形成方法
US6818061B2 (en) 2003-04-10 2004-11-16 Honeywell International, Inc. Method for growing single crystal GaN on silicon
US7547925B2 (en) 2005-11-14 2009-06-16 Palo Alto Research Center Incorporated Superlattice strain relief layer for semiconductor devices
US7413982B2 (en) * 2006-03-29 2008-08-19 Eastman Kodak Company Process for atomic layer deposition
RU2326993C2 (ru) * 2006-07-25 2008-06-20 Самсунг Электро-Меканикс Ко., Лтд. Способ выращивания монокристалла нитрида на кремниевой пластине, нитридный полупроводниковый светоизлучающий диод, изготовленный с его использованием, и способ такого изготовления
JP2008053554A (ja) * 2006-08-25 2008-03-06 Osaka Univ 電子デバイスとその製造方法
JP5401758B2 (ja) * 2006-12-12 2014-01-29 サンケン電気株式会社 半導体装置及びその製造方法
KR20090107882A (ko) * 2008-04-10 2009-10-14 삼성전자주식회사 고정층을 포함하는 경사 조성 봉지 박막 및 그의 제조방법
WO2010061617A1 (ja) * 2008-11-28 2010-06-03 国立大学法人山口大学 半導体発光素子及びその製造方法
WO2011055774A1 (ja) * 2009-11-06 2011-05-12 日本碍子株式会社 半導体素子用エピタキシャル基板、半導体素子、および半導体素子用エピタキシャル基板の製造方法
JP2011198837A (ja) * 2010-03-17 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
US8507947B2 (en) * 2011-12-09 2013-08-13 Power Integrations, Inc. High quality GaN high-voltage HFETS on silicon

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1429401A (zh) * 2000-03-14 2003-07-09 丰田合成株式会社 用于制造ⅲ族氮化物系化合物半导体的方法以及ⅲ族氮化物系化合物半导体器件

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
Growth and fabrication of AlGaN/GaN HEMT based on Si(111) substrates by MOCVD;Weijun Luo 等;《Microelectronics Journal》;20080418;第39卷;1108-1111 *
Growth of thick,continuous GaN layer on 4-in, Si substrates by metalorganic chemical vapor deposition;H.P.D.Schenk 等;《Journal or Crystal Growth》;20101119;第314卷;85-91 *
Improvement of Crystal Quality of RF-Plasma-Assisted Molecular Beam Epitaxy Grown Ga-Polarity GaN by High-Temperature Grown AlN Multiple Intermediate layers;Akihiko KIKUCHI 等;《Jpn.J.Appl.Phys》;20000415;第39卷;L330-L333 *
MOCVD growth of GaN on Si(111) substrates using an ALD-grown Al2O3 interlayer;William E 等;《Journal of Crystal Growth》;20090901;第311卷(第18期);4306-4310 *

Also Published As

Publication number Publication date
US20130302972A1 (en) 2013-11-14
JP6141627B2 (ja) 2017-06-07
CN103165444A (zh) 2013-06-19
JP2013123052A (ja) 2013-06-20
EP2602812B1 (en) 2018-01-24
TW201342593A (zh) 2013-10-16
US20150364552A1 (en) 2015-12-17
US9147734B2 (en) 2015-09-29
US20130146863A1 (en) 2013-06-13
US8703561B2 (en) 2014-04-22
TW201539752A (zh) 2015-10-16
TWI481027B (zh) 2015-04-11
EP2602812A1 (en) 2013-06-12
CN106206258A (zh) 2016-12-07
TWI569444B (zh) 2017-02-01
US9437688B2 (en) 2016-09-06
US8507947B2 (en) 2013-08-13
US20140374768A1 (en) 2014-12-25
CN106206258B (zh) 2018-11-09

Similar Documents

Publication Publication Date Title
CN103165444B (zh) 硅上的高质量GaN高压HFET
US7910937B2 (en) Method and structure for fabricating III-V nitride layers on silicon substrates
JP4335187B2 (ja) 窒化物系半導体装置の製造方法
US7811902B2 (en) Method for manufacturing nitride based single crystal substrate and method for manufacturing nitride based light emitting diode using the same
US8216869B2 (en) Group III nitride semiconductor and a manufacturing method thereof
US7785991B2 (en) Process for integrating a III-N type component on a (001) nominal silicium substrate
JP2004111848A (ja) サファイア基板とそれを用いたエピタキシャル基板およびその製造方法
CN105810725A (zh) 硅基氮化镓半导体晶片及其制作方法
CN116590795A (zh) 一种利用陶瓷衬底生长单晶GaN自支撑衬底的方法
JP4130389B2 (ja) Ｉｉｉ族窒化物系化合物半導体基板の製造方法
CN116575123A (zh) 一种在陶瓷衬底上生长单晶iii族氮化物厚膜外延层的方法
JP2017130539A (ja) 窒化物半導体装置、窒化物半導体装置の作製方法、及び製造装置
TWI550689B (zh) 使用晶格調整晶域匹配磊晶之化合物半導體的磊晶成長方法
JP2014511815A (ja) ＩＩＩ／ＶＳｉテンプレートの製造方法
TWI221001B (en) A method for growing a GaAs epitaxial layer on Ge/GeSi/Si substrate
WO2023037838A1 (ja) 窒化物半導体基板の製造方法
JP2004165502A (ja) 窒化物系化合物半導体結晶成長方法
TW201513176A (zh) 半導體晶圓以及生產半導體晶圓的方法
CN115896947A (zh) 一种在陶瓷衬底上生长单晶iii族氮化物的方法
TW201926738A (zh) 於經ibad紋理化之基材上的第三族氮化物裝置及系統

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant