JP2014511815A

JP2014511815A - ＩＩＩ／ＶＳｉテンプレートの製造方法

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Publication number: JP2014511815A
Application number: JP2014502987A
Authority: JP
Inventors: クナート，ベルナデッテ
Original assignee: エヌアーエスペースリー／ヴィーゲーエムベーハー
Priority date: 2011-04-07
Filing date: 2012-01-25
Publication date: 2014-05-19
Anticipated expiration: 2032-01-25
Also published as: CN103548114A; EP2695180A1; CA2831107A1; JP5954677B2; CA2831107C; CN103548114B; EP2695180B1; DE102011016366B4; DE102011016366A1; KR101675187B1; TW201246288A; TWI525663B; SG193498A1; KR20140014216A; WO2012136176A1

Abstract

本発明は、Ｓｉウェハの表面上にエピタキシャル適用されたＩＩＩ／Ｖ半導体の層を有するＳｉウェハを含む、モノリシックテンプレートの製造方法に関する。ＩＩＩ／Ｖ半導体はＳｉの格子定数と１０％未満で異なる格子定数を有する。前記方法は下記の段階を含む：Ａ）必要に応じて、Ｓｉウェハの表面を脱酸素する段階、Ｂ）必要に応じて、脱酸素Ｓｉウェハの表面上でＳｉ層をエピタキシャル成長させる段階、Ｃ）必要に応じて、Ｓｉウェハの表面又はＳｉ層の表面は、エッチング段階及び／又は焼成段階を受ける段階、Ｄ）ＩＩＩ／Ｖ半導体の層を、Ｓｉウェハの表面又は段階Ａ）〜Ｃ）のうちの１つの間に形成された表面上で、３５０〜６５０℃のウェハ温度、０．１〜２μｍ／時の成長速度で、かつ１〜１００ｎｍの層厚に、エピタキシャル成長させる段階、Ｅ）段階Ｄ）で適用されたＩＩＩ／Ｖ半導体と同一又は異なるＩＩＩ／Ｖ半導体の層を、段階Ｄ）で得られた層上で、５００〜８００℃のウェハ温度、０．１〜１０μｍ／時の成長速度で、かつ１０〜１５０ｎｍの層厚に、エピタキシャル成長させる段階。
【選択図】なし

Description

発明の分野。
本発明は、ＩＩＩ／ＶＳｉのテンプレート又はブランクそれぞれを、好ましくは最大３００ｍｍ（直径）超のシリコン基板上に製造する方法、該方法により製造されるテンプレート、及び該テンプレートの使用、に関する。

本発明及び従来技術の背景。
コンピュータ技術及びマイクロチップ技術それぞれにおける進歩のとてつもない速度は、集積回路の個々の部品における小型化の成功に基づくものである。集積回路は、基本的にはデータ処理のための半導体部品と受動部品との電子接続であり、前記部品はシリコン基板の表面で薄い結晶層に作成される。トランジスタ、ダイオード、レジスタ、及びコンデンサなどの集積電子部品の数は非常に多い。マイクロチップの性能を高めるため、かつ同時に製造コストを下げるために、部品の記録密度は新たな技術世代ごとに著しく増加している。集積回路の最も重要な部品は、ｎ型又はｐ型のＭＯＳ−ＦＥＴトランジスタを有するシリコンベースのＣＭＯＳロジックである（相補型金属酸化物半導体）。特に、シリコン及び二酸化シリコンの物理的性質により、ここ数十年でトランジスタサイズの大幅な小型化が可能となった。それに対応して、マイクロチップ開発においてトランジスタ密度は２４か月ごとに倍増することも可能であろう。

トランジスタは、基本的に外部ゲート電圧（制御電極の電圧）によって制御される抵抗である。これらの部品の重要な性能特性は、作動中の高速クロック及び低放熱である。これまで、これらの性能特性はトランジスタの構造縮小により改良することが可能であった。しかしながらその一方で、個々の部品の寸法は非常に小さいため、根本的な物理的限界に到達しており、さらなる小型化は改良につながらないであろう。一方で、シリコン及び二酸化シリコンの他に、現時点では新たな材料が集積回路を製造するために使用されており、前記材料の物理的性質により部品の機能性の改良がもたらされている。

特に、ＣＭＯＳ技術においてＩＩＩ／Ｖ半導体材料の使用が検討されている。ＩＩＩ／Ｖ半導体結晶の種類は、各５０％のＩＩＩ族及びＶ族の化学元素から構成されている。それぞれの化学元素の結合特性は、ＩＩＩ／Ｖ半導体化合物の電子的及び光学的な性質を決定する。ＩＩＩ／Ｖ半導体材料の種類内での構成オプションは非常に広く、それに応じて、非常に様々な半導体部品を実現することができる。Ｓｉベースの集積回路上でのＩＩＩ／Ｖ半導体層の集積化により、一方では、トランジスタにおけるＩＩＩ／Ｖチャネル層の適用など、既存の機能性を改良することが可能となる。他方では、新規デバイスの構想、例えば、マイクロチップレベルでの光データ処理のためのＩＩＩ／Ｖレーザダイオードの集積化などを得ることができる。

集積回路の性能を改良するための新たな材料の適用における他の重要な点は、集積化工程である。新規材料及び／又はデバイス構想にもかかわらず、製造コストを低く抑えることが本明細書では重要である。ハイブリッド集積アプローチ（例えば、欧州特許第０２９７４８３号を参照のこと）とは反対に、Ｓｉ基板上のＩＩＩ／Ｖ半導体層のモノリシック成長は非常に安価な方法である。本明細書において、ＩＩＩ／Ｖ半導体混晶はシリコンキャリア基板と直接結合する（単に例として米国特許第５，９３７，２７４号、又はＰＣＴ／ＤＥ２００６／０００１４０を参照のこと）。

シリコンとＩＩＩ／Ｖ半導体とが異なる材料区分であるために、モノリシック結合において以下の態様を考慮しなければならない：シリコンとＩＩＩ／Ｖ類の元素の原子結合特性は非常に異なるため、大部分のＩＩＩ／Ｖ結晶はシリコンの格子定数とは異なる格子定数を有する。格子定数の差異は、結果としてＳｉ上でのＩＩＩ／Ｖ膜の析出中に、転位欠陥の形成をもたらし得る。その上、シリコン結晶とＩＩＩ／Ｖ結晶との間の境界における相互拡散、及び／又は結晶成長中の汚染の影響により、制御することが難しい各母体結晶中でのドーピングがもたらされ得る。

他の問題は、Ｓｉ結晶とＩＩＩ／Ｖ結晶とが異なる結晶基であることに起因する：Ｓｉ表面が非原子的二層ステップＳｉテラスを含む場合、逆位相欠陥がＩＩＩ／Ｖ膜に形成され得る。８０年代以降、シリコン上でのＩＩＩ／Ｖ層のモノリシック集積化が研究されている。基本的に、最大２インチ（５．０８センチメートル）の直径の小さなＳｉ基板上におけるＩＩＩ／Ｖの析出に対する上記の課題は解決したが、シリコンの格子定数と異なる格子定数を有するＩＩＩ／Ｖ材料の集積化の際の転位の形成は、十分な耐久性を有する高効率な部品の実現化を未だ困難にしている。

シリコン結晶とＩＩＩ／Ｖ混晶とが異なる結晶基であるために、ＩＩＩ／Ｖ層中の逆位相欠陥はモノリシック析出中に非常に早く形成され得る。これらの欠陥は結果として部品の動作特性を損なわせる。逆位相欠陥の形成はシリコン表面の特定の処理によって回避することができる。

各２つのＳｉ原子層の特別な基板前処理ダブルステップが行われる場合、逆位相のないＩＩＩ／Ｖ集積化が可能である。しかしながらこの表面処理は、好ましくは僅かに誤配向した［＜１１０＞方向に２°〜６°オフした（００１）］基板上で可能である。文献、Ｂ．Ｋｕｎｅｒｔ，Ｉ．Ｎｅｍｅｔｈ，Ｓ．Ｒｅｉｎｈａｒｄ，Ｋ．Ｖｏｌｚ，Ｗ．Ｓｔｏｌｚ，ＴｈｉｎＦｉｌｍＳｏｌｉｄ１７（２００８）１４０において、正配向した基板上でのＧａＰの無欠陥析出が初めて示されたが、基板仕様にはさらに追加の要件が適用されている：＜１１０＞方向に０．１５°＞（未満）オフした（００１）。

今日のＳｉベースのＣＭＯＳ技術は非常に複雑かつ高度であるため、新たな材料の集積化はＣＭＯＳ製造工程と極めて正確に適合しなければならない。現在のＣＭＯＳ工程へのいかなる大きな介入又は変更は、開発コストを大幅に増加させる可能性がある。配向に関連するＣＭＯＳ標準Ｓｉ基板仕様は、任意方向に＋／−０．５オフした（００１）である。しかしながら、ＣＭＯＳ技術における誤配向［＜１１０＞方向に２°〜６°オフした（００１）］基板への変更は、工程の新たな調整のためにあまりにも高価で不経済であろう。

しかしながら、＜１１０＞方向に０．１５°＞オフした（００１）の上述の基板仕様は、ＣＭＯＳ工程の仕様に該当し得る。しかしながら、この小さな誤配向のために、特定のウェハソーイング工程は非常に複雑で高価であり、なお大きな技術的課題である。その一方で、実際のＣＭＯＳ技術におけるＳｉ基板の大きさは、直径３００ｍｍである（工場の中にはさらに小さなウェハを扱っているところもある）。しかしながら、＜１１０＞方向に０．１５°＞の誤配向を有する３００ｍｍＳｉウェハの大量生産は製造コストを大幅に増加させるため、これらの基板の適用は経済的に問題があるであろう。したがって、特に３００ｍｍＳｉ基板上での逆位相のないＩＩＩ／Ｖ集積化は、ＣＭＯＳ工程における未解決の技術的及び経済的な問題である。

他の技術的課題は、シリコン結晶とＩＩＩ／Ｖ半導体結晶化合物との異なる熱膨張係数に起因する。格子定数の異なる温度依存性が集積化工程において体系的に考慮されないと、転位又は亀裂がＩＩＩ／Ｖ層におい形成され得る。より大きな基板直径では、Ｓｉウェハであっても影響を受け（ウェハフリッピング（ｗａｆｅｒｆｌｉｐｐｉｎｇ））、かつ緩和欠陥を形成する可能性がある。

欧州特許第０２９７４８３号明細書米国特許第５，９３７，２７４号明細書国際公開第２００６／０７９３３３号

Ｂ．Ｋｕｎｅｒｔ，Ｉ．Ｎｅｍｅｔｈ，Ｓ．Ｒｅｉｎｈａｒｄ，Ｋ．Ｖｏｌｚ，Ｗ．Ｓｔｏｌｚ，ＴｈｉｎＦｉｌｍＳｏｌｉｄ１７（２００８）１４０

本発明の技術的課題。
したがって、本発明の技術的課題は、最小限の転位欠陥、最小限の逆位相欠陥を有し、必要に応じてマスク構造を有し得る２００ｍｍ、３００ｍｍ超の直径の比較的大きなＳｉウェハの使用を可能とする、モノリシックＩＩＩ／ＶＳｉテンプレートの製造方法を提案することである。

本発明の基礎。
この技術的課題を達成するために、本発明は、Ｓｉウェハの表面上にエピタキシャル適用されたＩＩＩ／Ｖ半導体の層を有するＳｉウェハを含む、モノリシックテンプレートの製造方法を教示する。ＩＩＩ／Ｖ半導体はＳｉの格子定数と１０％未満で異なる格子定数を有する。前記方法は下記の段階を含む：Ａ）必要に応じて、Ｓｉウェハの表面を脱酸素する段階、Ｂ）必要に応じて、脱酸素Ｓｉウェハの表面上でＳｉ層をエピタキシャル成長させる段階、Ｃ）必要に応じて、Ｓｉウェハの表面又はＳｉ層の表面は、焼成（ｂａｋｉｎｇ−ｏｕｔ）段階及び／又はエッチング段階を受ける段階、Ｄ）ＩＩＩ／Ｖ半導体の層を、Ｓｉウェハの表面又は段階Ａ）〜Ｃ）のうちの１つの間に形成された表面上で、３５０〜６５０℃のウェハ温度、０．１〜２μｍ／時の成長速度で、かつ１〜１００ｎｍの層厚に、エピタキシャル成長させる段階、Ｅ）段階Ｄ）で適用されたＩＩＩ／Ｖ半導体と同一又は異なるＩＩＩ／Ｖ半導体の層を、段階Ｄ）で得られた層上で、５００〜８００℃のウェハ温度、０．１〜１０μｍ／時の成長速度で、かつ１０〜１５０ｎｍの層厚に、エピタキシャル成長させる段階。

したがって、本発明はＳｉ基板上でのＩＶ族材料及びＩＩＩ／Ｖ半導体化合物の結晶析出における特別な方法を含む。これらのＳｉ基板は２００ｍｍ、３００ｍｍ超の直径を有し、必要に応じてマスキングにより構成される。結晶析出又は結晶成長それぞれは、気相エピタキシーによって通常行われる。この工程により、Ｓｉ基板上での無転位ＩＩＩ／Ｖ半導体薄膜の集積化が意図され、また理想的に達成される。

本工程の始めに、表面から二酸化シリコンを除去するために、第一工程段階でＳｉ基板を焼成することができる。次の段階では、必要であればシリコンバッファを析出させることができる。集積化の構想に応じて、このシリコンバッファはドープされてもよい。追加のバッファ層を有するか、又は有さないＳｉ基板表面は、例えば必ずしも必要ではないが、結晶方位差（オフ配向又は正配向）に応じて特別に処理される。段階Ｄ）及びＥ）の析出は２つの工程段階で起こる：初めにＩＩＩ／Ｖ薄膜は低温で成長し（段階Ｄ））、その後さらなる結晶析出のために反応器温度を大幅に上昇させる（段階Ｅ））。ＩＩＩ／Ｖ層の組成を層厚及び成長温度に応じて調整することで、できる限り転位及び亀裂の形成を回避又は減少させる。

大部分の他のＩＩＩ／Ｖ混晶とは反対に、Ｓｉ基板上でのＧａＰ薄層のモノリシック集積化は、２つの結晶が類似の格子定数を有するために、転位欠陥が形成されることなく可能である。したがって、最初のＩＩＩ／Ｖ核形成層としてのＧａＰの適用は技術的に非常に重要である。なぜなら、これにより異なる格子定数を有する材料のさらなる集積化もかなり単純化されるからである。このＧａＰ／Ｓｉテンプレートはそれ故、Ｓｉマイクロエレクトロニクスにおいて非常に様々なＩＩＩ／Ｖ材料及び（電子）部品の構想に使用することができる。現在のところ、様々な企業、研究所、及び大学がＧａＰ／Ｓｉテンプレートの応用を考慮して、特定の集積化構想の実現に向けて取り組んでいる。

本発明は、最大で３００ｍｍの直径を有する正配向及び誤配向したシリコン基板上での実質的に無転位のＩＩＩ／Ｖ半導体材料の析出を初めて可能とする。工程設計において、ＩＩＩ／Ｖ材料の析出前に、任意にドーピングされたシリコンバッファを実現できることも考慮されてきた。この段階は、一方で基板表面を最適化するため、特にマスク構造化工程のための選択的なシリコンの過成長を可能とするため、かつ標準ＣＭＯＳメタライゼーションのために調整Ｓｉ接触層を析出するために、特に有益である。３００ｍｍウェハの使用は今日のＳｉベースＣＭＯＳ技術に対応しているため、対応するウェハにおける集積化法は、ＣＭＯＳ技術の現在の開発状態との最大限の適合を可能とする。

さらに、３００ｍｍ基板の使用により、製造コストの理想的な費用対効果が保証される。特に、自動ディスクハンドラと接続したエピタキシーシステムにおいて工程は実現されているため、自動基板搬送が可能である。

Ｓｉマイクロ技術における本発明の応用に加えて、大面積Ｓｉ基板上でのＩＩＩ／Ｖ材料の析出もその他の応用に有利である。Ｓｉ基板は従来のＩＩＩ／Ｖ基板と比較してかなり安価であり、かつより大きな基板ディスクも製造できるという事実の利益を得ることが、本明細書において意図されるところである。

Ｓｉ基板上でのＬＥＤ、検出器、又は太陽電池などの従来のＩＩＩ／Ｖベースの部品の集積化により、製造コストを大幅に低減することができる。現在のところ、誤配向（＜１１０＞方向に２°〜６°オフした（００１））Ｓｉ基板の使用も可能である。

特に、本発明による方法の下記の好ましい変形を説明する。

Ｓｉウェハの被覆される表面は、好ましくは＜１１０＞方向に０〜６°、特に０〜２°誤配向した（００１）Ｓｉ表面である。さらに、Ｓｉウェハはマスク構造を有してもよい。１°≧の誤配向について、誤配向の方向は＜１１０＞とは異なり得る。

段階Ａ）は、８００〜１，２００℃、特に９００〜１，１００℃、例えば９５０〜１，０５０℃のウェハ温度で、１秒〜３０分の間、特に１〜３０分の間、例えば５〜１５分の間、不活性ガス雰囲気中で、焼成することにより実施可能である。不活性ガス雰囲気は窒素又は水素とすることができる。（全）ガス圧は５０〜１，０００ｍｂａｒ、好ましくは１００〜３００ｍｂａｒの範囲とすることができる。全ガス流量は６〜２００ｌ／分、特に６〜５０ｌ／分、例えば４０〜５０ｌ／分の範囲とすることができる。

段階Ｂ）では、Ｓｉ層は６００〜１，２００℃、特に７２５〜１，１００℃、例えば８５０〜１，０５０℃のウェハ温度、０．０１〜２０μｍ／時、特に１〜１０μｍ／時、例えば３〜１０μｍ／時の成長速度で、０〜５μｍ、特に０．１〜２μｍ、例えば０．５〜１．５μｍの層厚に成長し得る。不活性ガス雰囲気は、気体のＳｉ遊離体を追加で使用しながら、窒素又は水素とすることができる。必要に応じて、１０^１５〜１０^２１ｃｍ^−３、例えば１０^１７〜１０^２１ｃｍ^−３のｐ型又はｎ型のドーピング濃度で、Ｂ、Ｇａ、Ｐ、Ｓｂ、及び／又はＡｓを用いたドーピングを実施する。（全）ガス圧は５０〜１，０００ｍｂａｒ、好ましくは１００〜３００ｍｂａｒの範囲とすることができる。全ガス流量は６〜２００ｌ／分、特に６〜５０ｌ／分、例えば４０〜５０ｌ／分の範囲とすることができる。

段階Ｃ）では、不活性ガス若しくは保護ガス（例えばＮ_２又はＡｒ）それぞれ、又は活性ガスを、６００〜１，２００℃、特に７２５〜１，１００℃、例えば８５０〜１，０５０℃のウェハ温度で、０〜６０分の間、特に０〜１５分の間、例えば１〜１０分の間、０〜５μｍ／時、好ましくは０〜２μｍ／時のエッチング速度で、表面上に送ることができる。活性ガスとしては、例えばＨＣｌ又は水素を使用することができる（その他：例えば窒素）。（全）ガス圧は５０〜１，０００ｍｂａｒ、好ましくは６００〜９００ｍｂａｒの範囲とすることができる。全ガス流量は６〜２００ｌ／分、特に６〜５０ｌ／分、例えば１０〜１５ｌ／分の範囲とすることができる。

段階Ｄ）では、Ｇａ_ｘＢ_ｙＡｌ_ｚＰ、又はＧａＮ_ｗＰ_ｖ半導体が成長可能である。式中、ｘ＝０−１、ｙ＝０〜０．１及びｚ＝０−１、又はｗ＝０−０．１及びｖ＝１−ｗであり、特にｘ＝１、ｙ＝０及びｚ＝０であり、Ｇａ_ｘＢ_ｙＡｌ_ｚＰにおけるｘ、ｙ及びｚの合計は常に１である。ウェハ温度は４００〜６２５℃、特に４２０〜５００℃の範囲であることが好ましい。ＩＩＩ／Ｖ成長速度は０．１〜２μｍ／時、特に０．５〜１．５単層／秒、例えば１単層／秒の範囲とすることができる。成長モードは、好ましくは流量変調エピタキシー（ＦＭＥ）を用いて、及び原子層析出（ＡＬＤ）を用いて継続することができ、それらは一般に又は特別に他に記載の層にも使用することができる。層厚は、好ましくは２〜５０ｎｍ、特に２〜８ｎｍの範囲である。ガス比率Ｖ／ＩＩＩは５〜２００、特に１０〜１５０、例えば５０〜７０の範囲とすることができる。（全）ガス圧は５０〜１，０００ｍｂａｒ、好ましくは５０〜５００ｍｂａｒ、特に５０〜１５０ｍｂａｒの範囲とすることができる。全ガス流量は６〜２００ｌ／分、特に６〜６０ｌ／分、例えば４０〜６０ｌ／分の範囲とすることができる。必要に応じて、１０^１５〜１０^２１ｃｍ^−３、例えば１０^１７〜１０^２１ｃｍ^−３のｐ型又はｎ型のドーピング濃度で、Ｚｎ、Ｔｅ、Ｓ、Ｃ、Ｍｇ、及び／又はＳｉを用いたドーピングを実施する。しかしながら、本手順はドーピングせずに行われてもよい。

段階Ｅ）では、Ｇａ_ｘＢ_ｙＡｌ_ｚＰ、又はＧａＮ_ｗＰ_ｖ半導体が成長可能である。式中、ｘ＝０−１、ｙ＝０−０．１及びｚ＝０−１、又はｗ＝０−０．１及びｖ＝１−ｗであり、特にｘ＝０−１、ｙ＝０−０．０６及びｚ＝０−1であり、Ｇａ_ｘＢ_ｙＡｌ_ｚＰにおけるｘ、ｙ及びｚの合計は常に１である。ウェハ温度は５２５〜７２５℃、特に６５０〜７００℃の範囲であることが好ましい。ＩＩＩ／Ｖ成長速度は０．１〜１０μｍ／時、特に０．５〜５μｍ／時、例えば２〜２．５μｍ／時の範囲とすることができる。層厚は、好ましくは３０〜１００ｎｍ、特に４０〜７０ｎｍの範囲である。ガス比率Ｖ／ＩＩＩは５〜２００、特に１０〜１００、例えば１０〜３０の範囲とすることができる。（全）ガス圧は５０〜１，０００ｍｂａｒ、好ましくは５０〜９００ｍｂａｒ、特に５０〜１５０ｍｂａｒの範囲とすることができる。全ガス流量は６〜２００ｌ／分、特に６〜６０ｌ／分、例えば４０〜６０ｌ／分の範囲とすることができる。必要に応じて、１０^１５〜１０^２１ｃｍ^−３、例えば１０^１７〜１０^２１ｃｍ^−３のｐ型又はｎ型のドーピング濃度で、Ｚｎ、Ｔｅ、Ｓ、Ｃ、Ｍｇ、及び／又はＳｉを用いたドーピングを実施する。しかしながら、本手順はドーピングせずに行われてもよい。

本発明は、本発明による方法によって得られるモノリシックテンプレートにさらに関する。また、本発明はＳｉ基板上、特に６ｃｍ超、好ましくは１０ｃｍ超、特に２０ｃｍ超の直径を有するＳｉ基板上で、トランジスタ、レーザダイオード、ＬＥＤ、検出器、及び太陽電池などのＩＩＩ／Ｖ半導体層に基づく部品をモノリシック集積化するための、このようなテンプレートの使用に関する。段階Ｅ）に続いて、さらなるＩＩＩ／Ｖ半導体層をエピタキシャル成長させることが可能であり、ＩＩＩ／Ｖ半導体を含む電子部品が形成され得る。

以下において、実施形態のみを表す非限定的な例によって本発明をより詳細に説明する。

使用装置。
結晶析出を気相エピタキシーにより行う。このために、３００ｍｍ（直径）Ｓｉ基板上での結晶成長を可能とするエピタキシーシステムが必要となる。さらに、サセプタの温度分布は、Ｓｉウェハの温度プロファイルを正確に調整するために、本方法において半径方向に変化することが可能である。Ａｉｘｔｒｏｎ社からのＣＣＳ（クローズ・カップルド・シャワーヘッド）Ｃｒｉｕｓシステムを使用することが好ましい。

全ての記載の工程段階は単一エピタキシー反応器内で実施することができる。汚染の影響を最小限にするために、又はさらなる工程段階に対して集積化法を調整するために、２つのエピタキシー反応器を使用してもよい。そこで、工程段階Ｃ）及び／又はＤ）の後に任意の基板搬送をすることが望ましい。

使用するそれぞれの物質又は気体。
下記の遊離体又は前駆体それぞれを本工程において使用することができる：

シリコンに対する遊離体：シラン、ジ−クロルシラン、ジ−シラン、トリ−シラン、ネオペンタ−シラン、テトラ−クロロシラン（ＳｉＣｌ_４）、ジ−ターシャリ−ブチル−シラン（ＤｉｔＢｕｔＳｉ）。

ガリウムに対する遊離体：トリ−エチル−ガリウム（ＴＥＧａ）、トリ−メチル−ガリウム（ＴＭＧａ）、トリ−ターシャリ−ブチル−ガリウム。

ホウ素に対する遊離体：トリ−エチル−ボラン（ＴＥＢ）、トリ−ターシャリ−ブチル−ボラン、ジ−ボラン、ボラン−アミン付加物、例えばジ−メチル−アミノボラン。

アルミニウムに対する遊離体：トリ−メチル−アルミニウム（ＴＭＡｌ）、トリ−ターシャリ−ブチル−アルミニウム、アミン付加物、例えばジ−メチル−アミノアルミニウム。

リンに対する遊離体：ターシャリ−ブチル−ホスフィン（ＴＢＰ）、ホスフィン。

ヒ素に対する遊離体：ターシャリ−ブチル−アルシン（ＴＢＡｓ）、アルシン、トリ−メチル−アルシン（ＴＭＡｓ）。

アンチモンに対する遊離体：トリ−エチル−アンチモン（ＴＥＳｂ）、トリ−メチル−アンチモン（ＴＭＳｂ）。

ＩＩＩ／Ｖ層をドーピングするための遊離体：ジ−エチル−テルル（ＤＥＴｅ）、ジ−メチル−亜鉛（ＤＭＺｎ）、ジ−エチル−亜鉛（ＤＥＺｎ）、ｄｉｔＢｕｔＳｉ、シラン、ジ−ターシャリ−ブチル−スルフィド、ビス−シクロペンタジエニル−マグネシウム、テトラ−ブロモメタン。

Ｃｌ含有遊離体：ＨＣｌ、ジ−クロルシラン、ＳｉＣｌ_４。

窒素又は水素をキャリアガスとして使用する。

下記の遊離体が好ましい：シラン、ジ−シラン、ジ−クロルシラン、ＨＣｌ、ＴＥＧａ、ＴＥＢ、ＴＭＡｌ、及びＴＢＰ。好ましいキャリアガスは水素である。

正配向シリコン（００１）上のＧａＰ。
実行例として、３００ｍｍシリコン基板上でのＧｓＰ薄層の析出を記載する。この実施例では、Ｓｉ基板はｐ型ドープされ、かつ正配向である。ＧａＰ層の厚さは５０ｎｍであり、かつ３＊１０^１８ｃｍ^−３の範囲でｎ型ドープされている。下記の遊離体を使用する：シラン、ＴＥＧａ、ＴＢＰ、及びＤＥＴｅ。

ＳｉウェハをＢｒｏｏｋｓ社からの自動ディスク搬送システムを用いてＡｉｘｔｒｏｎ社からのＣＣＳＣｒｉｕｓ反応器に搬送する。精製水素をキャリアガスとして用い、一方でシラン、ＴＥＧａ、ＴＢＰ、及びＤＥＴｅを、Ｓｉ、Ｇａ、Ｐ、及びＴｅに対する遊離体として利用することができる。

第一段階では、未変性二酸化シリコンを１０分の焼成段階（段階Ａ）にて基板表面から除去する。反応器圧力は２００ｍｂａｒであり、全ガス流量は４８ｌ／分であり、かつウェハ温度は１，０００℃である。

１μｍ厚のＳｉバッファの析出（段階Ｂ））について、下記の成長パラメータを調整する：反応器圧力２００ｍｂａｒ、全ガス流量４８ｌ／分、ウェハ温度９００℃。これらの条件下において、８．９Ｅ−４ｍｏｌ／分のシラン流量は４μｍ／時の成長速度をもたらすことができる。

バッファ成長の後、シリコン表面を処理する（段階Ｃ））。このために、反応器に入る５．４Ｅ−３ｍｏｌ／分のＨＣｌ流が５分間生じる。この表面処理により二層ステップＳｉテラスの形成を開始することで、逆位相欠陥の形成を最小限にする。反応器圧力は７００ｍｂａｒであり、全流量は１２ｌ／分である。

下記のＧａＰ層の核形成は成長条件の調整を再度必要とする：段階Ｄ）ではウェハ温度を４５０℃まで低下させ、１００ｍｂａｒの反応器圧力及び４８ｌ／分の全ガス流量に調整する。ＩＩＩ／Ｖ遊離体のモル流量は、ＴＥＧａに対しては２．５２Ｅ−４ｍｏｌ／分であり、ＴＢＰに対しては１．５１Ｅ−２ｍｏｌ／分である。ＩＩＩ／Ｖ核形成の第一段階では、ＴＢＰを１０秒間反応器に送り込む（ＴＢＰプリフロー）。その後、ＦＥＭ（流量変調エピタキシー）によるＧａＰ成長が続く。これは、特にＴＢＰプリフローの後に、反応器において以下の遊離体スイッチングシーケンスを数回繰り返すことを意味する：遊離体なしの１秒の成長中断−＞１秒のＴＥＧａ−＞遊離体なしの１秒の成長中断−＞１秒のＴＢＰ。このスイッチングループを２２回繰り返す結果、６ｎｍのＧａＰが析出する。ＴＥＧａモル流量は、１秒でウェハ表面が１単層Ｇａで被覆されるように調整する。

次の段階（段階Ｅ））では、ウェハ温度をＴＢＰが安定化した状態で６７５℃まで上昇させる。さらに、遊離体に対する新たなモル流量を調整する：ＴＥＧａに対して５．８１Ｅ−４ｍｏｌ／分、及びＴＢＰに対して１．１６Ｅ−２ｍｏｌ／分。したがって、Ｖ／ＩＩＩ比率は６０から２０に減少する。気相比率ＤＥＴｅ／ＴＥＧａは、６７５℃にて、３＊１０^１８ｃｍ^−３のｎ型ドーピングが達成されるように調整する。４４ｎｍのＧａＰ層は２．３μｍ／秒の成長速度で析出する。その後、このＧａＰ／ＳｉテンプレートをＴＢＰが安定化した状態で冷却する。

これらの工程パラメータは、＜１１０＞方向に最大２°オフした誤配向を有する（００１）Ｓｉウェハにも使用することができる。

Ｓｉウェハの＜１１０＞方向に２°オフした（００１）シリコン上のＧａＰ。
実行例として、３００ｍｍシリコン基板上でのＧｓＰ薄層の析出を記載する。この実施例では、Ｓｉ基板はｐ型ドープされ、かつ＜１１０＞方向に２°オフした誤配向を有している。Ｇａｐ層の厚さは５０ｎｍである。下記の遊離体を使用する：シラン、ＴＥＧａ、及びＴＢＰ。

ＳｉウェハをＢｒｏｏｋｓ社からの自動ディスク搬送システムを用いてＡｉｘｔｒｏｎ社からのＣＣＳＣｒｉｕｓ反応器に搬送する。精製水素をキャリアガスとして用い、一方でシラン、ＴＥＧａ、及びＴＢＰをＳｉ、Ｇａ、及びＰに対する遊離体として利用することができる。

第一段階では、未変性二酸化シリコンを１０分の焼成段階（段階Ａ）にて基板表面から除去する。反応器圧力は２００ｍｂａｒであり、全ガス流量は４８ｌ／分であり、かつウェハ温度は１，０５０℃である。

１μｍ厚のＳｉバッファの析出（段階Ｂ））について、下記の成長パラメータを調整する：反応器圧力２００ｍｂａｒ、全ガス流量４８ｌ／分、ウェハ温度１，０５０℃。これらの条件下において、８．９Ｅ−４ｍｏｌ／分のシラン流量は８．３μｍ／時の成長速度をもたらすることができる。

段階Ｃ）はこの実施例では行わず、段階Ｄ）が直ちに続く。

次の段階（段階Ｅ））では、ウェハ温度をＴＢＰが安定化した状態で６７５℃まで上昇させる。さらに、遊離体に対する新たなモル流量を調整する：ＴＥＧａに対して５．８１Ｅ−４ｍｏｌ／分、及びＴＢＰに対して１．１６Ｅ−２ｍｏｌ／分。したがって、Ｖ／ＩＩＩ比率は６０から２０に減少する。４４ｎｍのＧａＰ層は２．３μｍ／秒の成長速度で析出する。その後、このＧａＰ／ＳｉテンプレートをＴＢＰが安定化した状態で冷却する。

これらの工程パラメータは、＜１１０＞方向に最大６°オフした誤配向を有する（００１）Ｓｉウェハにも使用することができる。

Claims

Ｓｉウェハの表面上にエピタキシャル適用されたＩＩＩ／Ｖ半導体の層を有するＳｉウェハを含む、モノリシックテンプレートの製造方法であって、前記ＩＩＩ／Ｖ半導体は前記Ｓｉの格子定数と１０％未満で異なる格子定数を有し、前記方法は下記の段階を含む：
Ａ）必要に応じて、前記Ｓｉウェハの表面を脱酸素する段階、
Ｂ）必要に応じて、前記脱酸素Ｓｉウェハの表面上でＳｉ層をエピタキシャル成長させる段階、
Ｃ）必要に応じて、前記Ｓｉウェハの表面又は前記Ｓｉ層の表面が、エッチング段階及び／又は焼成段階を受ける段階、
Ｄ）前記ＩＩＩ／Ｖ半導体の層を、前記Ｓｉウェハの表面又は前記段階Ａ）〜Ｃ）のうちの１つの間に形成された表面上で、３５０〜６５０℃のウェハ温度、０．１〜２μｍ／時の成長速度で、かつ１〜１００ｎｍの層厚に、エピタキシャル成長させる段階、
Ｅ）前記段階Ｄ）で適用された前記ＩＩＩ／Ｖ半導体と同一又は異なるＩＩＩ／Ｖ半導体の層を、前記段階Ｄ）で得られた層上で、５００〜８００℃のウェハ温度、０．１〜１０μｍ／時の成長速度で、かつ１０〜１５０ｎｍの層厚に、エピタキシャル成長させる段階、を含む、方法。
請求項１に記載の方法であって、前記Ｓｉウェハの表面は＜１１０＞方向に０〜６°オフした（００１）Ｓｉ表面であり、１°≧の誤配向において、該誤配向の方向は前記＜１１０＞とは異なり得る、方法。
請求項１又は２に記載の方法であって、前記段階Ａ）が８００〜１，２００℃のウェハ温度で１秒〜３０分の間、不活性ガス雰囲気中で焼成することにより実施される、方法。
請求項１〜３のうちいずれか一項に記載の方法であって、前記段階Ｂ）で、前記Ｓｉ層が６００〜１，２００℃のウェハ温度、０．０１〜２０μｍ／時の成長速度で、かつ０〜５μｍの層厚に成長する、方法。
請求項１〜４のうちいずれか一項に記載の方法であって、前記段階Ｃ）で、活性ガス、特にＣｌ含有ガス及び／又は水素が、６００〜１，２００℃のウェハ温度で０〜６０分の間、０〜５μｍ／時のエッチング速度で前記表面上に送られ、及び／又は不活性ガスが６００〜１，２００℃のウェハ温度で０〜６０分の間、前記表面上に送られる、方法。
請求項１〜５のうちいずれか一項に記載の方法であって、前記段階Ｄ）で、Ｇａ_ｘＢ_ｙＡｌ_ｚＰ、又はＧａＮ_ｗＰ_ｖ半導体が成長し、式中、ｘ＝０−１、ｙ＝０−０．１及びｚ＝０−１、又はｗ＝０−０．１及びｖ＝１−ｗであり、前記Ｇａ_ｘＢ_ｙＡｌ_ｚＰにおけるｘ、ｙ及びｚの合計は常に１である、方法。
請求項１〜６のうちいずれか一項に記載の方法であって、前記段階Ｅ）で、前記Ｇａ_ｘＢ_ｙＡｌ_ｚＰ、又は前記ＧａＮ_ｗＰ_ｖ半導体が成長し、式中、ｘ＝０−１、ｙ＝０−０．１及びｚ＝０−１、又はｗ＝０−０．１及びｖ＝１−ｗであり、前記Ｇａ_ｘＢ_ｙＡｌ_ｚＰにおけるｘ、ｙ及びｚの合計は常に１である、方法。
請求項１〜７のうちいずれか一項に記載の方法を用いて得られるモノリシックテンプレート。
Ｓｉ基板上、特に必要に応じて、６ｃｍ超、好ましくは１０ｃｍ超、特に２０ｃｍ超の直径を有するマスク構造を有するＳｉ基板上で、トランジスタ、レーザダイオード、ＬＥＤ、検出器、及び太陽電池などのＩＩＩ／Ｖベースの半導体部品をモノリシック集積化するための、請求項８に記載のテンプレートの使用。
請求項９に記載の使用であって、前記段階Ｅ）に続いて、さらに前記ＩＩＩ／Ｖ半導体層はエピタキシャル成長し、該ＩＩＩ／Ｖ半導体を含む電子部品が形成される、使用。