JP3487393B2 - ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法 - Google Patents
ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特にヘテロエピタキシャル半導体基板を有する化
合物半導体装置およびその製造方法に関する。III-V 族
化合物半導体は高い電子移動度を与えるバンド構造を特
徴とし、 ＭＥＳＦＥＴやＨＥＭＴ、あるいはＨＢＴ等
の高速半導体装置に広く使われている。また、多くの化
合物半導体は直接遷移型のバンド構造を有するため、光
半導体装置に広く使われている。
関し、特にヘテロエピタキシャル半導体基板を有する化
合物半導体装置およびその製造方法に関する。III-V 族
化合物半導体は高い電子移動度を与えるバンド構造を特
徴とし、 ＭＥＳＦＥＴやＨＥＭＴ、あるいはＨＢＴ等
の高速半導体装置に広く使われている。また、多くの化
合物半導体は直接遷移型のバンド構造を有するため、光
半導体装置に広く使われている。
【０００２】一般に、かかる化合物半導体装置は、Ｇａ
Ａｓ等のIII-V 族化合物半導体結晶のインゴットから切
り出された化合物半導体ウェハ上に、あるいはＳｉウェ
ハ上にエピタキシャル成長により形成された化合物半導
体層上に形成されるが、インゴットから切り出された化
合物半導体ウェハを使う前者の方法は、大型結晶を成長
させることが困難であるため、半導体装置の製造費用が
増大してしまう問題点を有する。また、化合物半導体基
板は一般に重くて脆いためその取り扱いが困難で、特に
大口径のウェハを使用しようとした場合に歩留りが低下
し易い問題点が生じる。これに対し、後者の構成では、
確立した技術で安価に製造される大口径のＳｉウェハ上
を基板ベースとして使うことができ、化合物半導体装置
の製造費用を大幅に低下させることが可能であると考え
られる。
Ａｓ等のIII-V 族化合物半導体結晶のインゴットから切
り出された化合物半導体ウェハ上に、あるいはＳｉウェ
ハ上にエピタキシャル成長により形成された化合物半導
体層上に形成されるが、インゴットから切り出された化
合物半導体ウェハを使う前者の方法は、大型結晶を成長
させることが困難であるため、半導体装置の製造費用が
増大してしまう問題点を有する。また、化合物半導体基
板は一般に重くて脆いためその取り扱いが困難で、特に
大口径のウェハを使用しようとした場合に歩留りが低下
し易い問題点が生じる。これに対し、後者の構成では、
確立した技術で安価に製造される大口径のＳｉウェハ上
を基板ベースとして使うことができ、化合物半導体装置
の製造費用を大幅に低下させることが可能であると考え
られる。
【０００３】
【従来の技術】一方、ＳｉとＧａＡｓ等の化合物半導体
結晶の間には、格子定数および熱膨張係数に大幅なくい
ちがいが存在し、その結果化合物半導体層をＳｉウェハ
上にエピタキシャル成長させようとすると様々な困難が
生じる。例えばＳｉの格子定数とＧａＡｓの格子定数と
の間には約４％のくいちがいが存在する。同様に、Ｓｉ
の熱膨張係数とＧａＡｓの熱膨張係数との間には２倍に
達するくいちがいが存在する。このような状態では、Ｓ
ｉ基板上に単純にＧａＡｓ層を堆積しても、所望の良質
な単結晶層は得られない。
結晶の間には、格子定数および熱膨張係数に大幅なくい
ちがいが存在し、その結果化合物半導体層をＳｉウェハ
上にエピタキシャル成長させようとすると様々な困難が
生じる。例えばＳｉの格子定数とＧａＡｓの格子定数と
の間には約４％のくいちがいが存在する。同様に、Ｓｉ
の熱膨張係数とＧａＡｓの熱膨張係数との間には２倍に
達するくいちがいが存在する。このような状態では、Ｓ
ｉ基板上に単純にＧａＡｓ層を堆積しても、所望の良質
な単結晶層は得られない。
【０００４】この問題を解決し、Ｓｉ基板上にIII-V 族
化合物半導体の単結晶層を成長させるため、特開昭５９
−１９７６２は、Ｓｉ基板上に、通常の成長温度よりも
低い、典型的には４００〜５００°Ｃ程度の温度で第１
のＧａＡｓ層を堆積する工程と、次いで、前記第１のＧ
ａＡｓ層上に、通常の７００°Ｃ程度の温度で第２のＧ
ａＡｓ層をエピタキシャル成長させる工程とよりなるヘ
テロエピタキシャル基板の製造方法を提案している。か
かる方法によれば、前記低温成長の際に、Ｓｉ基板上
に、前記第１のＧａＡｓ層が、アモルファス状態に近い
と考えられる状態の結晶層として形成される。さらに、
かかる第１のＧａＡｓ層上に、第２のＧａＡｓ層を、通
常の７００°Ｃ程度の成長温度で成長させることによ
り、前記第１のＧａＡｓ層が、基板の結晶方位に対して
所定の方位を有する単結晶層として結晶化する。その結
果、前記第１および第２のＧａＡｓ層より、全体として
単結晶のＧａＡｓ層が、Ｓｉ基板上に、エピタキシャル
層として形成される。
化合物半導体の単結晶層を成長させるため、特開昭５９
−１９７６２は、Ｓｉ基板上に、通常の成長温度よりも
低い、典型的には４００〜５００°Ｃ程度の温度で第１
のＧａＡｓ層を堆積する工程と、次いで、前記第１のＧ
ａＡｓ層上に、通常の７００°Ｃ程度の温度で第２のＧ
ａＡｓ層をエピタキシャル成長させる工程とよりなるヘ
テロエピタキシャル基板の製造方法を提案している。か
かる方法によれば、前記低温成長の際に、Ｓｉ基板上
に、前記第１のＧａＡｓ層が、アモルファス状態に近い
と考えられる状態の結晶層として形成される。さらに、
かかる第１のＧａＡｓ層上に、第２のＧａＡｓ層を、通
常の７００°Ｃ程度の成長温度で成長させることによ
り、前記第１のＧａＡｓ層が、基板の結晶方位に対して
所定の方位を有する単結晶層として結晶化する。その結
果、前記第１および第２のＧａＡｓ層より、全体として
単結晶のＧａＡｓ層が、Ｓｉ基板上に、エピタキシャル
層として形成される。
【０００５】また、特開平１−２９０２２０には、前記
第１のＧａＡｓ層の形成工程と第２のＧａＡｓ層の形成
工程との間に、５５０〜６００°Ｃの範囲の温度で実行
される別のＧａＡｓ層の堆積工程を設け、エピタキシャ
ル層中の欠陥密度を減少させたヘテロエピタキシャル基
板の製造方法が開示されている。
第１のＧａＡｓ層の形成工程と第２のＧａＡｓ層の形成
工程との間に、５５０〜６００°Ｃの範囲の温度で実行
される別のＧａＡｓ層の堆積工程を設け、エピタキシャ
ル層中の欠陥密度を減少させたヘテロエピタキシャル基
板の製造方法が開示されている。
【０００６】ところで、このような従来の二段階あるい
は三段階成長工程で形成されたヘテロエピタキシャル基
板では、一般にＳｉ基板自体のシート抵抗は、Ｓｉ基板
の比抵抗が１０００Ω・ｃｍ以上あれば２０ｋΩ／□以
上にできるにもかかわらず、得られた基板のシート抵抗
は３００〜４００Ω／□程度の低い値になってしまい、
基板上に形成された集積回路中における素子分離が不良
になってしまう問題点が生じる。これは、従来のヘテロ
エピタキシャル基板の製造工程において、Ｓｉ基板表面
の酸化膜を除去するプリベーク工程において、アルシン
（ＡｓＨ3 ）中で熱処理を行っているためと考えられ
る。より具体的に説明すると、従来のヘテロエピタキシ
ャル基板の製造工程では、アルシン中のＡｓが、典型的
には１０００°Ｃ程度の温度で実行される熱処理の結
果、Ｓｉ基板中へ拡散し、これをｎ型にドープする。か
かるＳｉ基板の望ましくないＡｓドープの問題を回避す
るため、従来Ｓｉ基板のプリベークの際にアルシンを使
わず、Ｈ2 中でプリベークを行うことも提案されている
が、かかる方法によってもシート抵抗はせいぜい６００
〜７００Ω／□程度までしか改善されない。これは、Ｓ
ｉ基板界面付近の化合物半導体層中に非常に高い密度で
転位が含まれており、かかる転位を伝ってＳｉ基板中の
ＳｉがＧａＡｓ層中に拡散し、これをドーピングするた
めと考えられる。そのため、従来のヘテロエピタキシャ
ル基板は、化合物半導体装置の集積回路を高い集積密度
で形成する際に、十分な素子分離が得られない問題点を
有していた。
は三段階成長工程で形成されたヘテロエピタキシャル基
板では、一般にＳｉ基板自体のシート抵抗は、Ｓｉ基板
の比抵抗が１０００Ω・ｃｍ以上あれば２０ｋΩ／□以
上にできるにもかかわらず、得られた基板のシート抵抗
は３００〜４００Ω／□程度の低い値になってしまい、
基板上に形成された集積回路中における素子分離が不良
になってしまう問題点が生じる。これは、従来のヘテロ
エピタキシャル基板の製造工程において、Ｓｉ基板表面
の酸化膜を除去するプリベーク工程において、アルシン
（ＡｓＨ3 ）中で熱処理を行っているためと考えられ
る。より具体的に説明すると、従来のヘテロエピタキシ
ャル基板の製造工程では、アルシン中のＡｓが、典型的
には１０００°Ｃ程度の温度で実行される熱処理の結
果、Ｓｉ基板中へ拡散し、これをｎ型にドープする。か
かるＳｉ基板の望ましくないＡｓドープの問題を回避す
るため、従来Ｓｉ基板のプリベークの際にアルシンを使
わず、Ｈ2 中でプリベークを行うことも提案されている
が、かかる方法によってもシート抵抗はせいぜい６００
〜７００Ω／□程度までしか改善されない。これは、Ｓ
ｉ基板界面付近の化合物半導体層中に非常に高い密度で
転位が含まれており、かかる転位を伝ってＳｉ基板中の
ＳｉがＧａＡｓ層中に拡散し、これをドーピングするた
めと考えられる。そのため、従来のヘテロエピタキシャ
ル基板は、化合物半導体装置の集積回路を高い集積密度
で形成する際に、十分な素子分離が得られない問題点を
有していた。
【０００７】この問題点を解決するため、本出願人は、
先に特願平６−３１１０１９において、Ｓｉ基板直上
に、Ａｌを含む高抵抗のIII-V 族化合物半導体層を低温
で成長させることにより、Ｓｉ基板表面上におけるIII-
V 族化合物半導体層の３次元成長を抑制しつつ、抵抗率
の高い半絶縁性ヘテロエピタキシャル基板を製造する方
法、およびかかるヘテロエピタキシャル基板を使った化
合物半導体装置の製造方法を提案した。前記特願平６−
３１１０１９の方法では、従来ＡｓＨ3 雰囲気中で実行
されていたＳｉ基板のプリベークをＨ2 雰囲気中で実行
することにより、３〜４ｋΩ／□のシート抵抗が実現さ
れている。
先に特願平６−３１１０１９において、Ｓｉ基板直上
に、Ａｌを含む高抵抗のIII-V 族化合物半導体層を低温
で成長させることにより、Ｓｉ基板表面上におけるIII-
V 族化合物半導体層の３次元成長を抑制しつつ、抵抗率
の高い半絶縁性ヘテロエピタキシャル基板を製造する方
法、およびかかるヘテロエピタキシャル基板を使った化
合物半導体装置の製造方法を提案した。前記特願平６−
３１１０１９の方法では、従来ＡｓＨ3 雰囲気中で実行
されていたＳｉ基板のプリベークをＨ2 雰囲気中で実行
することにより、３〜４ｋΩ／□のシート抵抗が実現さ
れている。
【０００８】
【発明が解決しようとする課題】しかし、特にかかるヘ
テロエピタキシャル基板上に形成された半導体装置を高
周波用途の素子として使おうとすると、上記３〜４ｋΩ
／□のシート抵抗値は従来のものに比べれば改善されて
いるとはいえ、まだ不十分であり、より高いシート抵抗
値が要求される。一方、Ｓｉ基板自体は、先にも説明し
たように２０ｋΩ／□程度のシート抵抗値を有するよう
に形成できるので、前記ドーピングの問題を解決できれ
ば、より高いシート抵抗を有し高周波素子に適したヘテ
ロエピタキシャル基板を形成できる可能性がある。
テロエピタキシャル基板上に形成された半導体装置を高
周波用途の素子として使おうとすると、上記３〜４ｋΩ
／□のシート抵抗値は従来のものに比べれば改善されて
いるとはいえ、まだ不十分であり、より高いシート抵抗
値が要求される。一方、Ｓｉ基板自体は、先にも説明し
たように２０ｋΩ／□程度のシート抵抗値を有するよう
に形成できるので、前記ドーピングの問題を解決できれ
ば、より高いシート抵抗を有し高周波素子に適したヘテ
ロエピタキシャル基板を形成できる可能性がある。
【０００９】そこで、本発明は、これらの課題を解決し
た、新規で有用な化合物半導体装置の製造方法および装
置を提供することを概括的目的とする。本発明のより具
体的な目的は、シート抵抗の高いヘテロエピタキシャル
基板およびかかるヘテロエピタキシャル基板上に形成さ
れた化合物半導体装置、さらにかかる化合物半導体装置
の製造方法を提供することを目的とする。
た、新規で有用な化合物半導体装置の製造方法および装
置を提供することを概括的目的とする。本発明のより具
体的な目的は、シート抵抗の高いヘテロエピタキシャル
基板およびかかるヘテロエピタキシャル基板上に形成さ
れた化合物半導体装置、さらにかかる化合物半導体装置
の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】そこで本発明は上記の課
題を、請求項１に記載したように、Ｓｉ基板上に、第１
の III-V 族化合物半導体層を、基板温度を第１の温度に
設定して堆積する工程と；前記第１の III-V 族化合物半
導体層上に、第２の III-V 族化合物半導体層を、基板温
度を前記第１の温度よりも高い第２の温度に設定して堆
積する工程と；前記第２の III-V 族化合物半導体層上
に、第３の III-V 族化合物半導体層を、基板温度を前記
第２の温度よりも高い第３の温度に設定して堆積する工
程とを含む化合物半導体装置の製造方法において、前記
Ｓｉ基板は、酸素誘起積層欠陥密度が、前記第１の III-
V 族化合物半導体層中のＶ族元素が前記Ｓｉ基板に拡散
するのを防止する程度に低く、前記Ｓｉ基板は、酸素誘
起積層欠陥密度が３０ｃｍ−２以下であることを特徴と
する化合物半導体装置の製造方法により、または請求項
２に記載したように、Ｓｉ基板上に、第１の III-V 族化
合物半導体層を、基板温度を第１の温度に設定して堆積
する工程と；前記第１の III-V 族化合物半導体層上に、
第２の III-V 族化合物半導体層を、基板温度を前記第１
の温度よりも高い第２の温度に設定して堆積する工程
と；前記第２の III-V 族化合物半導体層上に、第３の II
I-V 族化合物半導体層を、基板温度を前記第２の温度よ
りも高い第３の温度に設定して堆積する工程とを含む化
合物半導体装置の製造方法において、前記Ｓｉ基板は、
酸素誘起積層欠陥密度が、前記第１の III-V 族化合物半
導体層中のＶ族元素が前記Ｓｉ基板に拡散するのを防止
する程度に低く、前記Ｓｉ基板は、酸素誘起積層欠陥密
度が３ｃｍ−２以下であることを特徴とする化合物半導
体装置の製造方法により、または請求項３に記載したよ
うに、Ｓｉ基板上に、第１の III-V 族化合物半導体層
を、基板温度を第１の温度に設定して堆積する工程と；
前記第１の III-V 族化合物半導体層上に、第２の III-V
族化合物半導体層を、基板温度を前記第１の温度よりも
高い第２の温度に設定して堆積する工程と；前記第２の
III-V 族化合物半導体層上に、第３の III-V 族化合物半
導体層を、基板温度を前記第２の温度よりも高い第３の
温度に設定して堆積する工程とを含む化合物半導体装置
の製造方法において、前記Ｓｉ基板は、酸素誘起積層欠
陥密度が、前記第１の III-V 族化合物半導体層中のＶ族
元素が前記Ｓｉ基板に拡散するのを防止する程度に低
く、前記Ｓｉ基板は、酸素誘起積層欠陥密度が１ｃｍ
−２以下であることを特徴とする化合物半導体装置の製
造方法により、または請求項４に記載したように、前記
Ｓｉ基板は、１０００Ω・ｃｍ以上の比抵抗を有するこ
とを特徴とする請求項１〜３のうち、いずれか一項記載
の化合物半導体装置の製造方法により、または請求項５
に記載したように、前記Ｓｉ基板は、２０００Ω・ｃｍ
以上の比抵抗を有することを特徴とする請求項１〜３の
うち、いずれか一項記載の化合物半導体装置の製造方法
により、または請求項６に記載したように、前記Ｓｉ基
板は、５０００Ω・ｃｍ以上の比抵抗を有することを特
徴とする請求項１〜３のうち、いずれか一項記載の化合
物半導体装置の製造方法により、または請求項７に記載
したように、前記第１のIII-V 族化合物半導体層を堆積
する工程に先立って、前記Ｓｉ基板の表面を、Ｈ２およ
びＮ２のいずれか一方の雰囲気中において、９００〜１
１００°Ｃの温度で加熱し、基板表面の酸化膜を除去す
る酸化膜除去工程を含むことを特徴とする、請求項１〜
６のうち、いずれか一項記載の化合物半導体装置の製造
方法により、または請求項８に記載したように、前記第
１のIII-V 族化合物半導体層を堆積する工程に先立っ
て、前記Ｓｉ基板の表面を、ＡｓＨ３雰囲気中におい
て、加熱し、基板表面の酸化膜を除去する酸化膜除去工
程を含み、前記酸化膜除去工程は、７００°Ｃ以下の温
度で実行されることを特徴とする、請求項１〜７のう
ち、いずれか一項記載の化合物半導体装置の製造方法に
より、または請求項９に記載したように、前記第１のII
I-V 族化合物半導体層を堆積する工程に先立って、前記
Ｓｉ基板の酸素誘起積層欠陥密度を制御する工程を含む
ことを特徴とする、請求項１〜８のうちいずれか一項記
載の化合物半導体層の製造方法により、または請求項１
０に記載したように、前記酸素誘起積層欠陥密度を制御
する工程は、水素雰囲気中、１２００°ＣにおいてＳｉ
基板を熱処理する工程を含むことを特徴とする請求項９
記載の化合物半導体装置の製造方法により、または請求
項１１に記載したように、前記第１のIII-V 族化合物半
導体層は、Ｖ族元素としてＳｂを含み、Ａｓ，Ｐは実質
的に含まないことを特徴とする請求項１〜１０のうち、
いずれか一項記載の化合物半導体装置の製造方法によ
り、または請求項１２に記載したように、前記第１のII
I-V 族化合物半導体層は、ＩｎＳｂ，ＧａＳｂ，ＡｌＳ
ｂよりなる群より選択される一または複数の成分よりな
る組成を有することを特徴とする請求項１１記載の化合
物半導体装置の製造方法により、または請求項１３に記
載したように、Ｓｉ基板と、前記Ｓｉ基板上に形成され
た第１のIII-V 族化合物半導体層と；前記第１のIII-V
族化合物半導体層上に形成された第２のIII-V 族化合物
半導体層と；前記第２のIII-V 族化合物半導体層上に形
成された第３のIII-V 族化合物半導体層と；前記第３の
III-V 族化合物半導体層上に形成され、活性素子を担持
する一またはそれ以上の化合物半導体層とよりなる化合
物半導体装置において、前記Ｓｉ基板は、３０ｃｍ−２
以下の酸素誘起積層欠陥密度を有することを特徴とする
化合物半導体装置により、または請求項１４に記載した
ように、前記Ｓｉ基板は、１０ｃｍ−２以下の酸素誘起
積層欠陥密度を有することを特徴とする、請求項１３記
載の化合物半導体装置により、または請求項１５に記載
したように、前記Ｓｉ基板は、３ｃｍ−２以下の酸素誘
起積層欠陥密度を有することを特徴とする、請求項１３
記載の化合物半導体装置により、または請求項１６に記
載したように、前記Ｓｉ基板は、１ｃｍ−２以下の酸素
誘起積層欠陥密度を有することを特徴とする、請求項１
３記載の化合物半導体装置により、または請求項１７に
記載したように、前記第１のIII-V 族化合物半導体層
は、ＳｂをＶ族元素として含み、Ａｓ，Ｐを実質的に含
まないことを特徴とする、請求項１３〜１６のうち、い
ずれか一項記載の化合物半導体装置により、または請求
項１８に記載したように、前記第１のIII-V 族化合物半
導体層は、ＩｎＳｂ，ＧａＳｂ，ＡｌＳｂよりなる群よ
り選択される一または複数の成分よりなる組成を有する
ことを特徴とする請求項１７記載の化合物半導体装置に
より、または請求項１９に記載したように、Ｓｉ基板
と、前記Ｓｉ基板上に形成された第１のIII-V 族化合物
半導体層と；前記第１のIII-V 族化合物半導体層上に形
成された第２のIII-V 族化合物半導体層と；前記第２の
III-V 族化合物半導体層上に形成された第３のIII-V 族
化合物半導体層とよりなるヘテロエピタキシャル半導体
基板において、前記Ｓｉ基板は、３０ｃｍ−２以下の酸
素誘起積層欠陥密度を有することを特徴とするヘテロエ
ピタキシャル半導体基板により解決する。
題を、請求項１に記載したように、Ｓｉ基板上に、第１
の III-V 族化合物半導体層を、基板温度を第１の温度に
設定して堆積する工程と；前記第１の III-V 族化合物半
導体層上に、第２の III-V 族化合物半導体層を、基板温
度を前記第１の温度よりも高い第２の温度に設定して堆
積する工程と；前記第２の III-V 族化合物半導体層上
に、第３の III-V 族化合物半導体層を、基板温度を前記
第２の温度よりも高い第３の温度に設定して堆積する工
程とを含む化合物半導体装置の製造方法において、前記
Ｓｉ基板は、酸素誘起積層欠陥密度が、前記第１の III-
V 族化合物半導体層中のＶ族元素が前記Ｓｉ基板に拡散
するのを防止する程度に低く、前記Ｓｉ基板は、酸素誘
起積層欠陥密度が３０ｃｍ−２以下であることを特徴と
する化合物半導体装置の製造方法により、または請求項
２に記載したように、Ｓｉ基板上に、第１の III-V 族化
合物半導体層を、基板温度を第１の温度に設定して堆積
する工程と；前記第１の III-V 族化合物半導体層上に、
第２の III-V 族化合物半導体層を、基板温度を前記第１
の温度よりも高い第２の温度に設定して堆積する工程
と；前記第２の III-V 族化合物半導体層上に、第３の II
I-V 族化合物半導体層を、基板温度を前記第２の温度よ
りも高い第３の温度に設定して堆積する工程とを含む化
合物半導体装置の製造方法において、前記Ｓｉ基板は、
酸素誘起積層欠陥密度が、前記第１の III-V 族化合物半
導体層中のＶ族元素が前記Ｓｉ基板に拡散するのを防止
する程度に低く、前記Ｓｉ基板は、酸素誘起積層欠陥密
度が３ｃｍ−２以下であることを特徴とする化合物半導
体装置の製造方法により、または請求項３に記載したよ
うに、Ｓｉ基板上に、第１の III-V 族化合物半導体層
を、基板温度を第１の温度に設定して堆積する工程と；
前記第１の III-V 族化合物半導体層上に、第２の III-V
族化合物半導体層を、基板温度を前記第１の温度よりも
高い第２の温度に設定して堆積する工程と；前記第２の
III-V 族化合物半導体層上に、第３の III-V 族化合物半
導体層を、基板温度を前記第２の温度よりも高い第３の
温度に設定して堆積する工程とを含む化合物半導体装置
の製造方法において、前記Ｓｉ基板は、酸素誘起積層欠
陥密度が、前記第１の III-V 族化合物半導体層中のＶ族
元素が前記Ｓｉ基板に拡散するのを防止する程度に低
く、前記Ｓｉ基板は、酸素誘起積層欠陥密度が１ｃｍ
−２以下であることを特徴とする化合物半導体装置の製
造方法により、または請求項４に記載したように、前記
Ｓｉ基板は、１０００Ω・ｃｍ以上の比抵抗を有するこ
とを特徴とする請求項１〜３のうち、いずれか一項記載
の化合物半導体装置の製造方法により、または請求項５
に記載したように、前記Ｓｉ基板は、２０００Ω・ｃｍ
以上の比抵抗を有することを特徴とする請求項１〜３の
うち、いずれか一項記載の化合物半導体装置の製造方法
により、または請求項６に記載したように、前記Ｓｉ基
板は、５０００Ω・ｃｍ以上の比抵抗を有することを特
徴とする請求項１〜３のうち、いずれか一項記載の化合
物半導体装置の製造方法により、または請求項７に記載
したように、前記第１のIII-V 族化合物半導体層を堆積
する工程に先立って、前記Ｓｉ基板の表面を、Ｈ２およ
びＮ２のいずれか一方の雰囲気中において、９００〜１
１００°Ｃの温度で加熱し、基板表面の酸化膜を除去す
る酸化膜除去工程を含むことを特徴とする、請求項１〜
６のうち、いずれか一項記載の化合物半導体装置の製造
方法により、または請求項８に記載したように、前記第
１のIII-V 族化合物半導体層を堆積する工程に先立っ
て、前記Ｓｉ基板の表面を、ＡｓＨ３雰囲気中におい
て、加熱し、基板表面の酸化膜を除去する酸化膜除去工
程を含み、前記酸化膜除去工程は、７００°Ｃ以下の温
度で実行されることを特徴とする、請求項１〜７のう
ち、いずれか一項記載の化合物半導体装置の製造方法に
より、または請求項９に記載したように、前記第１のII
I-V 族化合物半導体層を堆積する工程に先立って、前記
Ｓｉ基板の酸素誘起積層欠陥密度を制御する工程を含む
ことを特徴とする、請求項１〜８のうちいずれか一項記
載の化合物半導体層の製造方法により、または請求項１
０に記載したように、前記酸素誘起積層欠陥密度を制御
する工程は、水素雰囲気中、１２００°ＣにおいてＳｉ
基板を熱処理する工程を含むことを特徴とする請求項９
記載の化合物半導体装置の製造方法により、または請求
項１１に記載したように、前記第１のIII-V 族化合物半
導体層は、Ｖ族元素としてＳｂを含み、Ａｓ，Ｐは実質
的に含まないことを特徴とする請求項１〜１０のうち、
いずれか一項記載の化合物半導体装置の製造方法によ
り、または請求項１２に記載したように、前記第１のII
I-V 族化合物半導体層は、ＩｎＳｂ，ＧａＳｂ，ＡｌＳ
ｂよりなる群より選択される一または複数の成分よりな
る組成を有することを特徴とする請求項１１記載の化合
物半導体装置の製造方法により、または請求項１３に記
載したように、Ｓｉ基板と、前記Ｓｉ基板上に形成され
た第１のIII-V 族化合物半導体層と；前記第１のIII-V
族化合物半導体層上に形成された第２のIII-V 族化合物
半導体層と；前記第２のIII-V 族化合物半導体層上に形
成された第３のIII-V 族化合物半導体層と；前記第３の
III-V 族化合物半導体層上に形成され、活性素子を担持
する一またはそれ以上の化合物半導体層とよりなる化合
物半導体装置において、前記Ｓｉ基板は、３０ｃｍ−２
以下の酸素誘起積層欠陥密度を有することを特徴とする
化合物半導体装置により、または請求項１４に記載した
ように、前記Ｓｉ基板は、１０ｃｍ−２以下の酸素誘起
積層欠陥密度を有することを特徴とする、請求項１３記
載の化合物半導体装置により、または請求項１５に記載
したように、前記Ｓｉ基板は、３ｃｍ−２以下の酸素誘
起積層欠陥密度を有することを特徴とする、請求項１３
記載の化合物半導体装置により、または請求項１６に記
載したように、前記Ｓｉ基板は、１ｃｍ−２以下の酸素
誘起積層欠陥密度を有することを特徴とする、請求項１
３記載の化合物半導体装置により、または請求項１７に
記載したように、前記第１のIII-V 族化合物半導体層
は、ＳｂをＶ族元素として含み、Ａｓ，Ｐを実質的に含
まないことを特徴とする、請求項１３〜１６のうち、い
ずれか一項記載の化合物半導体装置により、または請求
項１８に記載したように、前記第１のIII-V 族化合物半
導体層は、ＩｎＳｂ，ＧａＳｂ，ＡｌＳｂよりなる群よ
り選択される一または複数の成分よりなる組成を有する
ことを特徴とする請求項１７記載の化合物半導体装置に
より、または請求項１９に記載したように、Ｓｉ基板
と、前記Ｓｉ基板上に形成された第１のIII-V 族化合物
半導体層と；前記第１のIII-V 族化合物半導体層上に形
成された第２のIII-V 族化合物半導体層と；前記第２の
III-V 族化合物半導体層上に形成された第３のIII-V 族
化合物半導体層とよりなるヘテロエピタキシャル半導体
基板において、前記Ｓｉ基板は、３０ｃｍ−２以下の酸
素誘起積層欠陥密度を有することを特徴とするヘテロエ
ピタキシャル半導体基板により解決する。
【００１１】以下、本発明の原理について説明する。本
出願の発明者は、前記先願（特願平６−３１１０１９）
で得られたヘテロエピタキシャル基板について、Ｓｉ基
板上のIII-V 族化合物半導体層をエッチングにより除去
した後、Ｓｉ基板表面のシート抵抗を測定した。その結
果、III-V 族化合物半導体を堆積する前には２０ｋΩ／
□程度あったＳｉ基板のシート抵抗が、堆積後には３〜
４ｋΩ／□程度まで減少しており、また基板表面もｎ型
にドープされていることが見出された。これは、化合物
半導体を成長する際、６５０〜７５０°Ｃの温度になる
ため、化合物半導体層中からＳｉ基板へ、Ｖ族元素が拡
散するためと考えられる。一方、Ｓｉ基板上に形成され
ていたIII-V 族化合物半導体層自体は比較的高抵抗であ
ると推測される。
出願の発明者は、前記先願（特願平６−３１１０１９）
で得られたヘテロエピタキシャル基板について、Ｓｉ基
板上のIII-V 族化合物半導体層をエッチングにより除去
した後、Ｓｉ基板表面のシート抵抗を測定した。その結
果、III-V 族化合物半導体を堆積する前には２０ｋΩ／
□程度あったＳｉ基板のシート抵抗が、堆積後には３〜
４ｋΩ／□程度まで減少しており、また基板表面もｎ型
にドープされていることが見出された。これは、化合物
半導体を成長する際、６５０〜７５０°Ｃの温度になる
ため、化合物半導体層中からＳｉ基板へ、Ｖ族元素が拡
散するためと考えられる。一方、Ｓｉ基板上に形成され
ていたIII-V 族化合物半導体層自体は比較的高抵抗であ
ると推測される。
【００１２】以上の知見に鑑み、本発明者は、特願平６
−３１１０９１で得られたヘテロエピタキシャル基板の
シート抵抗と、使用したＳｉ基板の酸素誘起積層欠陥密
度（ＯＳＦ; oxidation-induced stacking fault）との
関係を調べた結果、興味深い関係を発見した。
−３１１０９１で得られたヘテロエピタキシャル基板の
シート抵抗と、使用したＳｉ基板の酸素誘起積層欠陥密
度（ＯＳＦ; oxidation-induced stacking fault）との
関係を調べた結果、興味深い関係を発見した。
【００１３】図１は、かかるヘテロエピタキシャル基板
のシート抵抗と、ヘテロエピタキシャル基板に使われた
Ｓｉ基板のＯＳＦ密度の関係を示す。ただし、ヘテロエ
ピタキシャル基板は、Ｈ2 中でプリベークされたＳｉ基
板上に、第１のＡｌＧａＡｓ層を、３００〜４００°Ｃ
の温度で１０〜２０ｎｍの厚さに堆積し、その上に第２
のＡｌＧａＡｓ層を、５００〜６００°Ｃの温度で２０
０〜７００ｎｍの厚さに堆積し、さらに前記第２のＡｌ
ＧａＡｓ層上にＧａＡｓ層を、６５０〜７５０°Ｃの温
度で、０．５〜１．５μｍの厚さに堆積することによ
り、形成した。また、ヘテロエピタキシャル基板シート
抵抗の測定は、ヘテロエピタキシャル基板に渦電流を流
すことにより行った。
のシート抵抗と、ヘテロエピタキシャル基板に使われた
Ｓｉ基板のＯＳＦ密度の関係を示す。ただし、ヘテロエ
ピタキシャル基板は、Ｈ2 中でプリベークされたＳｉ基
板上に、第１のＡｌＧａＡｓ層を、３００〜４００°Ｃ
の温度で１０〜２０ｎｍの厚さに堆積し、その上に第２
のＡｌＧａＡｓ層を、５００〜６００°Ｃの温度で２０
０〜７００ｎｍの厚さに堆積し、さらに前記第２のＡｌ
ＧａＡｓ層上にＧａＡｓ層を、６５０〜７５０°Ｃの温
度で、０．５〜１．５μｍの厚さに堆積することによ
り、形成した。また、ヘテロエピタキシャル基板シート
抵抗の測定は、ヘテロエピタキシャル基板に渦電流を流
すことにより行った。
【００１４】図１より明らかなように、かかるヘテロエ
ピタキシャル基板のシート抵抗は、ＯＳＦ密度が増大す
ると減少し、減少すると増大する。ＯＳＦそのものが、
Ｖ族元素の拡散に関与しているかどうかは不明である
が、ＯＳＦ密度は、Ｓｉ基板の結晶性を表す指標である
と考えられる。ＯＳＦ密度の小さい基板、すなわち結晶
性の良いＳｉ基板を使うことにより、Ｓｉ基板における
結晶欠陥を伝わるＶ族元素の拡散が抑止され、シート抵
抗の減少が回避されることを示していると理解される。
先に説明した特願平６−３１１０１９で得られたヘテロ
エピタキシャル基板の場合、Ｓｉ基板のＯＳＦ密度は約
１００ｃｍ-2であったことが判明した。
ピタキシャル基板のシート抵抗は、ＯＳＦ密度が増大す
ると減少し、減少すると増大する。ＯＳＦそのものが、
Ｖ族元素の拡散に関与しているかどうかは不明である
が、ＯＳＦ密度は、Ｓｉ基板の結晶性を表す指標である
と考えられる。ＯＳＦ密度の小さい基板、すなわち結晶
性の良いＳｉ基板を使うことにより、Ｓｉ基板における
結晶欠陥を伝わるＶ族元素の拡散が抑止され、シート抵
抗の減少が回避されることを示していると理解される。
先に説明した特願平６−３１１０１９で得られたヘテロ
エピタキシャル基板の場合、Ｓｉ基板のＯＳＦ密度は約
１００ｃｍ-2であったことが判明した。
【００１５】図１を参照するに、Ｓｉ基板としてＯＳＦ
密度が３０ｃｍ-2以下のものを使うことにより、ヘテロ
エピタキシャル基板のシート抵抗を７．５ｋΩ／□以上
に、またＯＳＦ密度が１０ｃｍ-2以下のものを使うこと
により、ヘテロエピタキシャル基板のシート抵抗を１０
ｋΩ／□以上に、ＯＳＦ密度が３ｃｍ-2以下のものを使
うことにより、ヘテロエピタキシャル基板のシート抵抗
を１５ｋΩ／□以上に、さらにＯＳＦ密度が１ｃｍ-2以
下のものを使うことにより、ヘテロエピタキシャル基板
のシート抵抗を、Ｓｉ基板のシート抵抗に等しい２０ｋ
Ω／□程度の値まで増大させることが可能である。一
方、ＯＳＦ密度を１ｃｍ-2以下に減少させても、ヘテロ
エピタキシャル基板のシート抵抗は、前記２０ｋΩ／□
以上には増大しない。これは、Ｓｉ基板として、比抵抗
が１０００Ω・ｃｍのもの（厚さ５００μｍ）を使った
ため、Ｓｉ基板自身のシート抵抗に律速されているため
である。
密度が３０ｃｍ-2以下のものを使うことにより、ヘテロ
エピタキシャル基板のシート抵抗を７．５ｋΩ／□以上
に、またＯＳＦ密度が１０ｃｍ-2以下のものを使うこと
により、ヘテロエピタキシャル基板のシート抵抗を１０
ｋΩ／□以上に、ＯＳＦ密度が３ｃｍ-2以下のものを使
うことにより、ヘテロエピタキシャル基板のシート抵抗
を１５ｋΩ／□以上に、さらにＯＳＦ密度が１ｃｍ-2以
下のものを使うことにより、ヘテロエピタキシャル基板
のシート抵抗を、Ｓｉ基板のシート抵抗に等しい２０ｋ
Ω／□程度の値まで増大させることが可能である。一
方、ＯＳＦ密度を１ｃｍ-2以下に減少させても、ヘテロ
エピタキシャル基板のシート抵抗は、前記２０ｋΩ／□
以上には増大しない。これは、Ｓｉ基板として、比抵抗
が１０００Ω・ｃｍのもの（厚さ５００μｍ）を使った
ため、Ｓｉ基板自身のシート抵抗に律速されているため
である。
【００１６】一方、本発明者は、Ｓｉ基板の直上に形成
されるIII-V 族化合物半導体層としてＳｂを含み、しか
もＡｓあるいはＰを含まない組成のIII-V 半導体材料を
使うことにより、ヘテロエピタキシャル基板のシート抵
抗をさらに増加させることができるのを見出した。Ｓｂ
は、Ｓｉ中における固溶限界が低いことを特徴とするＶ
族元素である。
されるIII-V 族化合物半導体層としてＳｂを含み、しか
もＡｓあるいはＰを含まない組成のIII-V 半導体材料を
使うことにより、ヘテロエピタキシャル基板のシート抵
抗をさらに増加させることができるのを見出した。Ｓｂ
は、Ｓｉ中における固溶限界が低いことを特徴とするＶ
族元素である。
【００１７】図２は、かかるヘテロエピタキシャル基板
のシート抵抗を、図１の例と、前記図１の例において、
前記第１のＡｌＧａＡｓ層をＡｌＧａＳｂ層に代えた場
合について、比較して示す図である。図２を参照する
に、Ｓｉ基板として比抵抗が１０００Ω・ｃｍのものを
使い、ヘテロエピタキシャル基板の第１層としてＡｌＧ
ａＡｓを使った場合、前記図１に示した関係がシート抵
抗とＯＳＦ密度の間に成立する。また、同じ、ヘテロエ
ピタキシャル基板の第１層としてＡｌＧａＡｓを使い、
さらにＳｉ基板として比抵抗が２０００Ω・ｃｍのもの
を使った場合、ヘテロエピタキシャル基板のシート抵抗
は、ＯＳＦ密度を０．１ｃｍ-2まで減少させた場合、３
０ｋΩ／□程度まで増大するのがわかる。
のシート抵抗を、図１の例と、前記図１の例において、
前記第１のＡｌＧａＡｓ層をＡｌＧａＳｂ層に代えた場
合について、比較して示す図である。図２を参照する
に、Ｓｉ基板として比抵抗が１０００Ω・ｃｍのものを
使い、ヘテロエピタキシャル基板の第１層としてＡｌＧ
ａＡｓを使った場合、前記図１に示した関係がシート抵
抗とＯＳＦ密度の間に成立する。また、同じ、ヘテロエ
ピタキシャル基板の第１層としてＡｌＧａＡｓを使い、
さらにＳｉ基板として比抵抗が２０００Ω・ｃｍのもの
を使った場合、ヘテロエピタキシャル基板のシート抵抗
は、ＯＳＦ密度を０．１ｃｍ-2まで減少させた場合、３
０ｋΩ／□程度まで増大するのがわかる。
【００１８】これに対し、前記ＡｌＧａＡｓ層の代わり
に、前記ヘテロエピタキシャル基板の第１層として、Ａ
ｌＧａＳｂを使った場合、ヘテロエピタキシャル基板の
シート抵抗は大幅に増大し、例えばＯＳＦ密度が６ｃｍ
-2程度でも、すでに４０ｋΩ／□程度のシート抵抗が実
現されるのがわかる。Ｓｉ基板の比抵抗が２０００Ω・
ｃｍ程度である場合、ＯＳＦ密度をさらに減少させても
これ以上のシート抵抗の増加は見られないが、Ｓｉ基板
として比抵抗が５０００Ω・ｃｍのものを使った場合、
ＯＳＦ密度を０．１ｃｍ-2まで減少させると、ヘテロエ
ピタキシャル基板のシート抵抗として、１００ｋΩ／□
程度の値が実現されるのがわかる。
に、前記ヘテロエピタキシャル基板の第１層として、Ａ
ｌＧａＳｂを使った場合、ヘテロエピタキシャル基板の
シート抵抗は大幅に増大し、例えばＯＳＦ密度が６ｃｍ
-2程度でも、すでに４０ｋΩ／□程度のシート抵抗が実
現されるのがわかる。Ｓｉ基板の比抵抗が２０００Ω・
ｃｍ程度である場合、ＯＳＦ密度をさらに減少させても
これ以上のシート抵抗の増加は見られないが、Ｓｉ基板
として比抵抗が５０００Ω・ｃｍのものを使った場合、
ＯＳＦ密度を０．１ｃｍ-2まで減少させると、ヘテロエ
ピタキシャル基板のシート抵抗として、１００ｋΩ／□
程度の値が実現されるのがわかる。
【００１９】図２の関係は、前記ヘテロエピタキシャル
基板の第１層を構成するIII-V 族化合物半導体層のＶ族
元素として、Ｓｉ中への固溶限界が低いＳｂを使うこと
により、Ｓｉ表面のドーピングを最小化できることを示
すものである。なお、Ｓｉ基板表面のＯＳＦ密度は、周
知の高温水素アニール処理をＳｉ基板に施すことによ
り、激減させることができる。かかるＳｉ基板の高温水
素アニール処理は、例えば１００％のＨ2 ガス雰囲気中
で、１２００°Ｃの温度で実行すればよい（例えば、鹿
島他、「高温水素アニール処理による次世代ＬＳＩ用ウ
エハー」応用物理、第６３巻、第１１号、１９９４年、
１１１４〜１１１７を参照）。
基板の第１層を構成するIII-V 族化合物半導体層のＶ族
元素として、Ｓｉ中への固溶限界が低いＳｂを使うこと
により、Ｓｉ表面のドーピングを最小化できることを示
すものである。なお、Ｓｉ基板表面のＯＳＦ密度は、周
知の高温水素アニール処理をＳｉ基板に施すことによ
り、激減させることができる。かかるＳｉ基板の高温水
素アニール処理は、例えば１００％のＨ2 ガス雰囲気中
で、１２００°Ｃの温度で実行すればよい（例えば、鹿
島他、「高温水素アニール処理による次世代ＬＳＩ用ウ
エハー」応用物理、第６３巻、第１１号、１９９４年、
１１１４〜１１１７を参照）。
【００２０】図３は、図１のヘテロエピタキシャル基板
のシート抵抗を、ＯＳＦが１ｃｍ-2のＳｉ基板上に形成
されたものについて、プリベーク温度の関数として示
す。図３を参照するに、ヘテロエピタキシャル基板のシ
ート抵抗値は、プリベークをＡｓＨ3 雰囲気中で行った
場合、７００°Ｃ以上の温度では急激に降下するが、Ｈ
2 中で行った場合には、当初の２０ｋΩ／□程度の高い
値を維持することがわかる。この値は、先に特願平６−
３１１０１９で報告した値よりもさらに大幅に改善され
ている。また、プリベークをＡｓＨ3 中で行った場合で
も、プリベーク温度が７００°Ｃ以下であれば高いシー
ト抵抗値が維持されることがわかる。ただし、８５０°
Ｃ以下の低温でＳｉ基板のプリベークを行う場合には、
Ｓｉ基板表面の酸化膜をウェットエッチング法により除
去しておく必要がある。
のシート抵抗を、ＯＳＦが１ｃｍ-2のＳｉ基板上に形成
されたものについて、プリベーク温度の関数として示
す。図３を参照するに、ヘテロエピタキシャル基板のシ
ート抵抗値は、プリベークをＡｓＨ3 雰囲気中で行った
場合、７００°Ｃ以上の温度では急激に降下するが、Ｈ
2 中で行った場合には、当初の２０ｋΩ／□程度の高い
値を維持することがわかる。この値は、先に特願平６−
３１１０１９で報告した値よりもさらに大幅に改善され
ている。また、プリベークをＡｓＨ3 中で行った場合で
も、プリベーク温度が７００°Ｃ以下であれば高いシー
ト抵抗値が維持されることがわかる。ただし、８５０°
Ｃ以下の低温でＳｉ基板のプリベークを行う場合には、
Ｓｉ基板表面の酸化膜をウェットエッチング法により除
去しておく必要がある。
【００２１】
【発明の実施の形態】以下、本発明を実施例について、
図面を参照しながら説明する。最初に、本発明で使うＭ
ＯＣＶＤ装置の構成を図４を参照しながら説明する。図
４を参照するに、ＭＯＣＶＤ装置は、排気口２０ａを介
して減圧される横型リアクタ２０を有する。リアクタ２
０中には基板２２を保持しこれを加熱するカーボンサセ
プタ２１が、またリアクタ２０の周囲にはサセプタ２１
を高周波励起することにより加熱する高周波コイル２４
が設けられている。
図面を参照しながら説明する。最初に、本発明で使うＭ
ＯＣＶＤ装置の構成を図４を参照しながら説明する。図
４を参照するに、ＭＯＣＶＤ装置は、排気口２０ａを介
して減圧される横型リアクタ２０を有する。リアクタ２
０中には基板２２を保持しこれを加熱するカーボンサセ
プタ２１が、またリアクタ２０の周囲にはサセプタ２１
を高周波励起することにより加熱する高周波コイル２４
が設けられている。
【００２２】リアクタ２０にはバルブ２７ａを介してト
リメチルアルミニウム（ＴＭＡ）が，Ｈ2 キャリアガス
と共にＡｌの気相原料として供給される。リアクタ２０
には、さらにバルブ２７ｇを介してアルシンが供給さ
れ、またバルブ２７ｅを介してトリメチルガリウム（Ｔ
ＭＧ）あるいはバルブ２７ｃを介してトリエチルガリウ
ム（ＴＥＧ）が、Ｇａの気相原料として供給される。さ
らに、リアクタ２０にはＨ2 がキャリアガスとして供給
される。また、バルブ２７ａ〜２７ｈおよび高周波コイ
ル２４の励起を制御するために、コントローラ（図示せ
ず）が設けられる。さらに、Ｎ2 ガスを導入するバルブ
２７ｂ，２７ｄ，２７ｆ，２７ｈが設けられる。
リメチルアルミニウム（ＴＭＡ）が，Ｈ2 キャリアガス
と共にＡｌの気相原料として供給される。リアクタ２０
には、さらにバルブ２７ｇを介してアルシンが供給さ
れ、またバルブ２７ｅを介してトリメチルガリウム（Ｔ
ＭＧ）あるいはバルブ２７ｃを介してトリエチルガリウ
ム（ＴＥＧ）が、Ｇａの気相原料として供給される。さ
らに、リアクタ２０にはＨ2 がキャリアガスとして供給
される。また、バルブ２７ａ〜２７ｈおよび高周波コイ
ル２４の励起を制御するために、コントローラ（図示せ
ず）が設けられる。さらに、Ｎ2 ガスを導入するバルブ
２７ｂ，２７ｄ，２７ｆ，２７ｈが設けられる。
【００２３】以下、本発明の第１実施例によるヘテロエ
ピタキシャル基板の製造方法を、先に説明した図４およ
び得られたヘテロエピタキシャル基板の構造を示す図５
を参照しながら説明する。本実施例においては、まず、
（１００）面から［０１１］方向に２°傾斜した主面を
有するＳｉ基板を、Ｈ2 またはＮ2 雰囲気中、１２００
°において高温水素アニール処理を実行することによ
り、ＯＳＦ密度が３０ｃｍ-2以下になるように処理す
る。Ｓｉ基板としては、比抵抗が１０００Ω・ｃｍ以上
のものを使う。この処理工程は、図４の装置で行っても
よいが、Ｓｉ基板の製造時に、別の装置を使って行って
もよい。
ピタキシャル基板の製造方法を、先に説明した図４およ
び得られたヘテロエピタキシャル基板の構造を示す図５
を参照しながら説明する。本実施例においては、まず、
（１００）面から［０１１］方向に２°傾斜した主面を
有するＳｉ基板を、Ｈ2 またはＮ2 雰囲気中、１２００
°において高温水素アニール処理を実行することによ
り、ＯＳＦ密度が３０ｃｍ-2以下になるように処理す
る。Ｓｉ基板としては、比抵抗が１０００Ω・ｃｍ以上
のものを使う。この処理工程は、図４の装置で行っても
よいが、Ｓｉ基板の製造時に、別の装置を使って行って
もよい。
【００２４】さらに、このように処理されたＳｉ基板
を、サセプタ２１上に基板２２として保持し、リアクタ
２０中にＨ2 を１０〜１５ＳＬＭ、典型的には１２ＳＬ
Ｍの流量で導入する。さらに、リアクタ２０を排気口２
０ａを介して排気することによりリアクタ２０内部を７
６Ｔｏｒｒの圧力に設定し、高周波コイル２４を駆動し
てサセプタ２１上の基板２２を９００〜１１００°Ｃ、
典型的には１０００°Ｃの温度に加熱し、プリベークを
１０〜３０分間実行する。かかるプリベークの結果、基
板２２表面から酸化膜が除去される。このプリベーク工
程は、Ｎ2 を導入して行ってもよい。
を、サセプタ２１上に基板２２として保持し、リアクタ
２０中にＨ2 を１０〜１５ＳＬＭ、典型的には１２ＳＬ
Ｍの流量で導入する。さらに、リアクタ２０を排気口２
０ａを介して排気することによりリアクタ２０内部を７
６Ｔｏｒｒの圧力に設定し、高周波コイル２４を駆動し
てサセプタ２１上の基板２２を９００〜１１００°Ｃ、
典型的には１０００°Ｃの温度に加熱し、プリベークを
１０〜３０分間実行する。かかるプリベークの結果、基
板２２表面から酸化膜が除去される。このプリベーク工
程は、Ｎ2 を導入して行ってもよい。
【００２５】次に、リアクタ２０内の圧力を７６Ｔｏｒ
ｒに保持しながら、基板２２の温度を３００〜４００°
Ｃ、典型的には３５０°Ｃに設定し、ＴＭＡ，ＴＥＧ，
およびアルシンをそれぞれ２〜３ＳＣＣＭ，２〜４ＳＣ
ＣＭおよび１２０〜１６０ＳＣＣＭの流量で供給し、Ｓ
ｉ基板２２上に第１のＡｌＧａＡｓ層２２ａ（図５）を
１０〜２０ｎｍ、典型的には１５ｎｍの厚さに形成す
る。ＴＭＡ，ＴＥＧおよびアルシンの流量は、典型的に
はそれぞれ２．５ＳＣＣＭ，３ＳＣＣＭおよび１４０Ｓ
ＣＣＭに設定される。得られたＡｌＧａＡｓ層２２ａは
典型的にＡｌ0.2Ｇａ0.8 Ａｓで表される組成を有す
る。このようにして形成されたＡｌＧａＡｓ層２２ａは
非常に薄く、またＡｌを含有しているため、良好な平坦
性を有する表面を有する。また、層２２ａは、非常に薄
いため、単にＧａＡｓにより形成しても良い。
ｒに保持しながら、基板２２の温度を３００〜４００°
Ｃ、典型的には３５０°Ｃに設定し、ＴＭＡ，ＴＥＧ，
およびアルシンをそれぞれ２〜３ＳＣＣＭ，２〜４ＳＣ
ＣＭおよび１２０〜１６０ＳＣＣＭの流量で供給し、Ｓ
ｉ基板２２上に第１のＡｌＧａＡｓ層２２ａ（図５）を
１０〜２０ｎｍ、典型的には１５ｎｍの厚さに形成す
る。ＴＭＡ，ＴＥＧおよびアルシンの流量は、典型的に
はそれぞれ２．５ＳＣＣＭ，３ＳＣＣＭおよび１４０Ｓ
ＣＣＭに設定される。得られたＡｌＧａＡｓ層２２ａは
典型的にＡｌ0.2Ｇａ0.8 Ａｓで表される組成を有す
る。このようにして形成されたＡｌＧａＡｓ層２２ａは
非常に薄く、またＡｌを含有しているため、良好な平坦
性を有する表面を有する。また、層２２ａは、非常に薄
いため、単にＧａＡｓにより形成しても良い。
【００２６】次に、ＡｌおよびＧａの原料ガスの供給を
中断し、リアクタ内圧を前記７６Ｔｏｒｒに保持したま
ま基板温度を５００〜６００°Ｃ、典型的には５５０°
Ｃの温度まで上昇させる。この状態で、ＴＭＡ，ＴＥＧ
およびアルシンを、それぞれ０．２〜０．３ＳＣＣＭ，
０．８〜１．２ＳＣＣＭおよび５０〜７０ＳＣＣＭの流
量でリアクタ２０内に供給し、第２のＡｌＧａＡｓ層２
２ｂを２００〜７００ｎｍ、典型的には５００ｎｍの厚
さに形成する。図５の構造を参照。典型的な例では、Ｔ
ＭＡおよびＴＥＧの流量はそれぞれ０．２５ＳＣＣＭ，
１．０ＳＣＣＭに設定される。この場合、層２２ｂは典
型的にＡｌ0.2 Ｇａ0.8 Ａｓで表される組成を有する。
従来、この工程において、ヘテロエピタキシャル基板表
面に表面荒れが生じていたが、本発明では層２２ｂにＡ
ｌを導入することにより、表面荒れの問題が解決され
る。また、層２２ａが形成された後、層２２ｂを堆積す
るに先立って基板温度を上昇させる昇温工程において原
料ガスの供給を停止することによっても、層２２ｂの表
面荒れが抑制される。
中断し、リアクタ内圧を前記７６Ｔｏｒｒに保持したま
ま基板温度を５００〜６００°Ｃ、典型的には５５０°
Ｃの温度まで上昇させる。この状態で、ＴＭＡ，ＴＥＧ
およびアルシンを、それぞれ０．２〜０．３ＳＣＣＭ，
０．８〜１．２ＳＣＣＭおよび５０〜７０ＳＣＣＭの流
量でリアクタ２０内に供給し、第２のＡｌＧａＡｓ層２
２ｂを２００〜７００ｎｍ、典型的には５００ｎｍの厚
さに形成する。図５の構造を参照。典型的な例では、Ｔ
ＭＡおよびＴＥＧの流量はそれぞれ０．２５ＳＣＣＭ，
１．０ＳＣＣＭに設定される。この場合、層２２ｂは典
型的にＡｌ0.2 Ｇａ0.8 Ａｓで表される組成を有する。
従来、この工程において、ヘテロエピタキシャル基板表
面に表面荒れが生じていたが、本発明では層２２ｂにＡ
ｌを導入することにより、表面荒れの問題が解決され
る。また、層２２ａが形成された後、層２２ｂを堆積す
るに先立って基板温度を上昇させる昇温工程において原
料ガスの供給を停止することによっても、層２２ｂの表
面荒れが抑制される。
【００２７】ＡｌＧａＡｓ層２２ｂがこのようにして形
成された後、リアクタ内圧を前記７６Ｔｏｒｒに保持し
たまま基板温度を６５０〜７５０°Ｃ、典型的には７０
０°Ｃの温度に昇温する。さらに、Ｇａの気相原料を前
記ＴＥＧからＴＭＧに切り換え、ＴＭＧを２．０〜３．
０ＳＣＣＭ、典型的には２．５ＳＣＣＭの流量で、また
アルシンを３０〜４０ＳＣＣＭの流量で、それぞれリア
クタ２０中に導入し、ＧａＡｓ層２２ｃを、０．５〜
１．５μｍ、典型的には１．０μｍの厚さに堆積させ
る。図５の構造を参照。その際、図５の構造において、
層２２ｃ表面における欠陥を、半導体装置の形成に必要
な１０8 ｃｍ-2以下の欠陥密度まで減少させ、同時にヘ
テロエピタキシャル基板にクラックが生じるのを防ぐた
めに、層２２ａ〜２２ｃを含めたヘテロエピタキシャル
基板上のIII-V 族化合物半導体層全体の厚さを１〜２μ
ｍ、典型的には１．５μｍ程度に設定するのが好まし
い。
成された後、リアクタ内圧を前記７６Ｔｏｒｒに保持し
たまま基板温度を６５０〜７５０°Ｃ、典型的には７０
０°Ｃの温度に昇温する。さらに、Ｇａの気相原料を前
記ＴＥＧからＴＭＧに切り換え、ＴＭＧを２．０〜３．
０ＳＣＣＭ、典型的には２．５ＳＣＣＭの流量で、また
アルシンを３０〜４０ＳＣＣＭの流量で、それぞれリア
クタ２０中に導入し、ＧａＡｓ層２２ｃを、０．５〜
１．５μｍ、典型的には１．０μｍの厚さに堆積させ
る。図５の構造を参照。その際、図５の構造において、
層２２ｃ表面における欠陥を、半導体装置の形成に必要
な１０8 ｃｍ-2以下の欠陥密度まで減少させ、同時にヘ
テロエピタキシャル基板にクラックが生じるのを防ぐた
めに、層２２ａ〜２２ｃを含めたヘテロエピタキシャル
基板上のIII-V 族化合物半導体層全体の厚さを１〜２μ
ｍ、典型的には１．５μｍ程度に設定するのが好まし
い。
【００２８】このようにして形成されたヘテロエピタキ
シャル基板は、図１に関連して先に説明したように、高
いシート抵抗を特徴とする。例えば、Ｓｉ基板として比
抵抗が１０００Ω・ｃｍ、ＯＳＦ密度が３０ｃｍ-2のも
のを使うことにより、ヘテロエピタキシャル基板のシー
ト抵抗を７．５ｋΩ／□に、またＯＳＦ密度が１０ｃｍ
-2のものを使うことにより、ヘテロエピタキシャル基板
のシート抵抗を１０ｋΩ／□に、ＯＳＦ密度が３ｃｍ-2
のものを使うことにより、ヘテロエピタキシャル基板の
シート抵抗を１５ｋΩ／□に、さらにＯＳＦ密度が１ｃ
ｍ-2以下のものを使うことにより、ヘテロエピタキシャ
ル基板のシート抵抗を、Ｓｉ基板のシート抵抗に等しい
２０ｋΩ／□程度の値まで増大させることが可能であ
る。その際、ＯＳＦ密度は、高温水素アニール処理の工
程において、雰囲気中のＨ2 の純度を向上させると減少
し、1 ｃｍ-2以下に減少させることが可能になる。
シャル基板は、図１に関連して先に説明したように、高
いシート抵抗を特徴とする。例えば、Ｓｉ基板として比
抵抗が１０００Ω・ｃｍ、ＯＳＦ密度が３０ｃｍ-2のも
のを使うことにより、ヘテロエピタキシャル基板のシー
ト抵抗を７．５ｋΩ／□に、またＯＳＦ密度が１０ｃｍ
-2のものを使うことにより、ヘテロエピタキシャル基板
のシート抵抗を１０ｋΩ／□に、ＯＳＦ密度が３ｃｍ-2
のものを使うことにより、ヘテロエピタキシャル基板の
シート抵抗を１５ｋΩ／□に、さらにＯＳＦ密度が１ｃ
ｍ-2以下のものを使うことにより、ヘテロエピタキシャ
ル基板のシート抵抗を、Ｓｉ基板のシート抵抗に等しい
２０ｋΩ／□程度の値まで増大させることが可能であ
る。その際、ＯＳＦ密度は、高温水素アニール処理の工
程において、雰囲気中のＨ2 の純度を向上させると減少
し、1 ｃｍ-2以下に減少させることが可能になる。
【００２９】第１，第２の化合物半導体層２２ａ，２２
ｂを、Ａｌを含む材料を使って低温で成長させることに
より、層２２ａ，２２ｂ中には酸素が導入され、その結
果層２２ａ，２２ｂの抵抗が増大する。また、層２２
ａ，２２ｂを成長させるにあたり、Ａｌの気相原料とし
て酸素を含む原料、例えばトリメトキシアルミニウムを
使うことにより、層２２ａ，２２ｂの抵抗を増大させる
ことができる。
ｂを、Ａｌを含む材料を使って低温で成長させることに
より、層２２ａ，２２ｂ中には酸素が導入され、その結
果層２２ａ，２２ｂの抵抗が増大する。また、層２２
ａ，２２ｂを成長させるにあたり、Ａｌの気相原料とし
て酸素を含む原料、例えばトリメトキシアルミニウムを
使うことにより、層２２ａ，２２ｂの抵抗を増大させる
ことができる。
【００３０】本実施例において、化合物半導体層２２ａ
および２２ｂはＡｌＧａＡｓに限定されるものではな
く、ＡｌＧａＰ，ＡｌＧａＡｓＰ，ＩｎＧａＡｌＰ，Ｉ
ｎＧａＡｌＡｓあるいはＩｎＧａＡｌＡｓＰ等のＩｎ−
Ｇａ−Ａｌ−Ａｓ−Ｐ系の任意の組成の混晶であっても
よい。また、これに伴い、化合物半導体層２２ｃも、前
記ＧａＡｓ以外にＩｎＡｓ，ＩｎＰ，ＧａＰ，ＡｌＡ
ｓ，ＡｌＰ等のＩｎ−Ｇａ−Ａｌ−Ａｓ−Ｐ系の混晶で
あってもよい。
および２２ｂはＡｌＧａＡｓに限定されるものではな
く、ＡｌＧａＰ，ＡｌＧａＡｓＰ，ＩｎＧａＡｌＰ，Ｉ
ｎＧａＡｌＡｓあるいはＩｎＧａＡｌＡｓＰ等のＩｎ−
Ｇａ−Ａｌ−Ａｓ−Ｐ系の任意の組成の混晶であっても
よい。また、これに伴い、化合物半導体層２２ｃも、前
記ＧａＡｓ以外にＩｎＡｓ，ＩｎＰ，ＧａＰ，ＡｌＡ
ｓ，ＡｌＰ等のＩｎ−Ｇａ−Ａｌ−Ａｓ−Ｐ系の混晶で
あってもよい。
【００３１】さらに、前記化合物半導体層２２ａ，２２
ｂおよび２２ｃを堆積するに当たりＶ族元素の原料とし
て、アルシンのみならず、フォスフィン（ＰＨ3 ）や有
機ヒ素あるいは有機リンを使うことも可能である。かか
る有機ヒ素にはターシャリーブチルアルシン（ｔＢＡ
ｓ），トリメチル砒素（ＴＭＡｓ），トリエチル砒素
（ＴＥＡｓ），ジエチルヒ素ハイドライド（ＤＥＡ
ｓ），エチルアルシン（ＥＡｓ）等が含まれる。また、
有機リンにはターシャリーブチルフォスフィン（ｔＢ
Ｐ），トリメチルリン（ＴＭＰ），トリエチルリン（Ｔ
ＥＰ），ジエチルリンハイドライド（ＤＥＰ）が含まれ
る。また、Ｓｉ基板２２は、ＳＯＩ基板であってもよ
い。
ｂおよび２２ｃを堆積するに当たりＶ族元素の原料とし
て、アルシンのみならず、フォスフィン（ＰＨ3 ）や有
機ヒ素あるいは有機リンを使うことも可能である。かか
る有機ヒ素にはターシャリーブチルアルシン（ｔＢＡ
ｓ），トリメチル砒素（ＴＭＡｓ），トリエチル砒素
（ＴＥＡｓ），ジエチルヒ素ハイドライド（ＤＥＡ
ｓ），エチルアルシン（ＥＡｓ）等が含まれる。また、
有機リンにはターシャリーブチルフォスフィン（ｔＢ
Ｐ），トリメチルリン（ＴＭＰ），トリエチルリン（Ｔ
ＥＰ），ジエチルリンハイドライド（ＤＥＰ）が含まれ
る。また、Ｓｉ基板２２は、ＳＯＩ基板であってもよ
い。
【００３２】次に、本発明の第２実施例を、再び図５を
参照しながら説明する。本実施例では、層２２ａとし
て、第１実施例におけるＡｌＧａＡｓのかわりに、Ｖ族
元素としてＡｓあるいはＰを実質的に含まず、かわりに
Ｓｂを含んだIII-V 族化合物半導体材料、例えばＡｌＧ
ａＳｂを使う。以下の説明では、前記第１実施例と共通
な部分の説明は、省略する。
参照しながら説明する。本実施例では、層２２ａとし
て、第１実施例におけるＡｌＧａＡｓのかわりに、Ｖ族
元素としてＡｓあるいはＰを実質的に含まず、かわりに
Ｓｂを含んだIII-V 族化合物半導体材料、例えばＡｌＧ
ａＳｂを使う。以下の説明では、前記第１実施例と共通
な部分の説明は、省略する。
【００３３】図５を参照するに、ＯＳＦ密度を制御され
たＳｉ基板２２上には、層２２ａとしてＡｌＧａＳｂ層
が、ＴＭＡ，ＴＥＧおよびトリメチルアンチモン（ＴＭ
Ｓｂ）の熱分解により堆積される。堆積は、４００〜５
００°Ｃ、典型的には４５０°Ｃの基板温度で、ＴＭ
Ａ，ＴＥＧおよびＴＭＳｂを、それぞれ０．２〜０．３
ＳＣＣＭ，０．８〜１．２ＳＣＣＭおよび１５〜２５Ｓ
ＣＣＭの流量で供給することにより、実行される。典型
的な場合、ＴＭＡ，ＴＥＧおよびＴＭＳｂは、それぞれ
０．２５ＳＣＣＭ，１．０ＳＣＣＭおよび２０ＳＣＣＭ
の流量で供給され、層２２ａは１０〜５０ｎｍ、典型的
には２５ｎｍの厚さに形成される。
たＳｉ基板２２上には、層２２ａとしてＡｌＧａＳｂ層
が、ＴＭＡ，ＴＥＧおよびトリメチルアンチモン（ＴＭ
Ｓｂ）の熱分解により堆積される。堆積は、４００〜５
００°Ｃ、典型的には４５０°Ｃの基板温度で、ＴＭ
Ａ，ＴＥＧおよびＴＭＳｂを、それぞれ０．２〜０．３
ＳＣＣＭ，０．８〜１．２ＳＣＣＭおよび１５〜２５Ｓ
ＣＣＭの流量で供給することにより、実行される。典型
的な場合、ＴＭＡ，ＴＥＧおよびＴＭＳｂは、それぞれ
０．２５ＳＣＣＭ，１．０ＳＣＣＭおよび２０ＳＣＣＭ
の流量で供給され、層２２ａは１０〜５０ｎｍ、典型的
には２５ｎｍの厚さに形成される。
【００３４】本実施例によるヘテロエピタキシャル基板
では、エピタキシャル基板のシート抵抗とＳｉ基板２２
のＯＳＦ密度の間には、先に図２で説明した関係が成立
し、Ｓｉ基板２２の比抵抗が２０００Ω・ｃｍである場
合、ＯＳＦ密度が６ｃｍ-2程度でも、すでに４０ｋΩ／
□程度のシート抵抗が実現されるのがわかる。Ｓｉ基板
の比抵抗が２０００Ω・ｃｍ程度である場合、ＯＳＦ密
度をさらに減少させてもこれ以上のシート抵抗の増加は
見られないが、Ｓｉ基板として比抵抗が５０００Ω・ｃ
ｍのものを使った場合、ＯＳＦ密度を０．１ｃｍ-2まで
減少させると、ヘテロエピタキシャル基板のシート抵抗
として、１００ｋΩ／□程度の値が実現されるのがわか
る。
では、エピタキシャル基板のシート抵抗とＳｉ基板２２
のＯＳＦ密度の間には、先に図２で説明した関係が成立
し、Ｓｉ基板２２の比抵抗が２０００Ω・ｃｍである場
合、ＯＳＦ密度が６ｃｍ-2程度でも、すでに４０ｋΩ／
□程度のシート抵抗が実現されるのがわかる。Ｓｉ基板
の比抵抗が２０００Ω・ｃｍ程度である場合、ＯＳＦ密
度をさらに減少させてもこれ以上のシート抵抗の増加は
見られないが、Ｓｉ基板として比抵抗が５０００Ω・ｃ
ｍのものを使った場合、ＯＳＦ密度を０．１ｃｍ-2まで
減少させると、ヘテロエピタキシャル基板のシート抵抗
として、１００ｋΩ／□程度の値が実現されるのがわか
る。
【００３５】化合物半導体層２２ａは前記ＡｌＧａＳｂ
に限定されるものではなく、ＳｂをＶ族元素として含
み、Ａｓ，Ｐを実質的に含まない他の化合物半導体材
料、例えばＩｎＳｂ，ＧａＳｂ，ＡｌＳｂおよびこれら
の混晶であってもよい。図６は、本発明の第３実施例に
よる、ヘテロエピタキシャル基板上に形成したＨＥＭＴ
集積回路の構成例を示す。
に限定されるものではなく、ＳｂをＶ族元素として含
み、Ａｓ，Ｐを実質的に含まない他の化合物半導体材
料、例えばＩｎＳｂ，ＧａＳｂ，ＡｌＳｂおよびこれら
の混晶であってもよい。図６は、本発明の第３実施例に
よる、ヘテロエピタキシャル基板上に形成したＨＥＭＴ
集積回路の構成例を示す。
【００３６】図６を参照するに、集積回路は互いに直列
接続されたＤ型ＨＥＭＴとＥ型ＨＥＭＴとより構成さ
れ、前記ＯＳＦ密度を制御されたＳｉ基板２２に対応す
るＳｉ基板３１と、基板３１上に形成された、前記Ａｌ
ＧａＡｓ層またはＡｌＧａＳｂ層２２ａに対応する層３
１ａと、層３１ａ上に形成された、前記ＡｌＧａＡｓ層
２２ｂに対応するＡｌＧａＡｓ層３１ｂと、層３１ｂ上
に形成された、前記ＧａＡｓ層２２ｃに対応するＧａＡ
ｓ層３１ｃとよりなるヘテロエピタキシャル基板上に構
成されている。
接続されたＤ型ＨＥＭＴとＥ型ＨＥＭＴとより構成さ
れ、前記ＯＳＦ密度を制御されたＳｉ基板２２に対応す
るＳｉ基板３１と、基板３１上に形成された、前記Ａｌ
ＧａＡｓ層またはＡｌＧａＳｂ層２２ａに対応する層３
１ａと、層３１ａ上に形成された、前記ＡｌＧａＡｓ層
２２ｂに対応するＡｌＧａＡｓ層３１ｂと、層３１ｂ上
に形成された、前記ＧａＡｓ層２２ｃに対応するＧａＡ
ｓ層３１ｃとよりなるヘテロエピタキシャル基板上に構
成されている。
【００３７】ヘテロエピタキシャル基板上には、非ドー
プＧａＡｓ層３２が、バッファ層として、前記ＧａＡｓ
層３１ｃに接して、５０ｎｍの厚さにエピタキシャル成
長され、バッファ層３２上には、非ドープＡｌＧａＡｓ
層３３が、素子分離層として、３００ｎｍの厚さにエピ
タキシャル成長される。さらに、素子分離層３３上には
非ドープＧａＡｓ層３４が、活性層として１００ｎｍの
厚さにエピタキシャル成長され、活性層３４上にはｎ型
ＡｌＧａＡｓよりなる電子供給層３５が、５０ｎｍの厚
さに形成される。その結果、活性層３４中に、活性層３
４と電子供給層３５との間のヘテロ接合面に沿って、二
次元電子ガス３４ａが形成される。
プＧａＡｓ層３２が、バッファ層として、前記ＧａＡｓ
層３１ｃに接して、５０ｎｍの厚さにエピタキシャル成
長され、バッファ層３２上には、非ドープＡｌＧａＡｓ
層３３が、素子分離層として、３００ｎｍの厚さにエピ
タキシャル成長される。さらに、素子分離層３３上には
非ドープＧａＡｓ層３４が、活性層として１００ｎｍの
厚さにエピタキシャル成長され、活性層３４上にはｎ型
ＡｌＧａＡｓよりなる電子供給層３５が、５０ｎｍの厚
さに形成される。その結果、活性層３４中に、活性層３
４と電子供給層３５との間のヘテロ接合面に沿って、二
次元電子ガス３４ａが形成される。
【００３８】電子供給層３５上には、ｎ型ＧａＡｓより
なる第１のコンタクト層３６が、５ｎｍの厚さにエピタ
キシャル成長され、さらにコンタクト層３６上にはｎ型
ＡｌＧａＡｓよりなる第２のコンタクト層３７が５ｎｍ
の厚さにエピタキシャル成長される。また、コンタクト
層３７上にはｎ型ＧａＡｓよりなるキャップ層３８が形
成される。また、層３６〜３８は、Ｄ型ＨＥＭＴのゲー
ト領域に対応する部分が、層３５表面で停止する選択エ
ッチングにより除去され、Ａｌ等よりなるショットキー
電極９が、Ｄ型ＨＥＭＴのゲート電極として形成され
る。また、層３８は、Ｅ型ＨＥＭＴのゲート領域に対応
する部分が、その下の層３７表面で停止する選択エッチ
ングにより除去され、Ａｌ等よりなるショットキー電極
１０が、Ｅ型ＨＥＭＴのゲート電極として形成される。
また、キャップ層３８上には、電極９および１０の両側
に、オーミック電極１１，１２および１３が形成され
る。このうち、オーミック電極１１はＤ型ＨＥＭＴのソ
ース電極、オーミック電極１３はＥ型ＨＥＭＴのドレイ
ン電極として作用し、オーミック電極１２はＤ型ＨＥＭ
Ｔのドレイン電極として作用すると同時にＥＨＥＭＴの
ソース電極として作用する。
なる第１のコンタクト層３６が、５ｎｍの厚さにエピタ
キシャル成長され、さらにコンタクト層３６上にはｎ型
ＡｌＧａＡｓよりなる第２のコンタクト層３７が５ｎｍ
の厚さにエピタキシャル成長される。また、コンタクト
層３７上にはｎ型ＧａＡｓよりなるキャップ層３８が形
成される。また、層３６〜３８は、Ｄ型ＨＥＭＴのゲー
ト領域に対応する部分が、層３５表面で停止する選択エ
ッチングにより除去され、Ａｌ等よりなるショットキー
電極９が、Ｄ型ＨＥＭＴのゲート電極として形成され
る。また、層３８は、Ｅ型ＨＥＭＴのゲート領域に対応
する部分が、その下の層３７表面で停止する選択エッチ
ングにより除去され、Ａｌ等よりなるショットキー電極
１０が、Ｅ型ＨＥＭＴのゲート電極として形成される。
また、キャップ層３８上には、電極９および１０の両側
に、オーミック電極１１，１２および１３が形成され
る。このうち、オーミック電極１１はＤ型ＨＥＭＴのソ
ース電極、オーミック電極１３はＥ型ＨＥＭＴのドレイ
ン電極として作用し、オーミック電極１２はＤ型ＨＥＭ
Ｔのドレイン電極として作用すると同時にＥＨＥＭＴの
ソース電極として作用する。
【００３９】図６に示したＨＥＭＴは、高いシート抵抗
を有するヘテロエピタキシャル基板上に形成されている
ため、高周波動作特性が著しく改善される。図７は、図
６に示したＨＥＭＴの一変形例であり、ヘテロエピタキ
シャル基板を構成するＳｉ基板３１が、絶縁体よりなる
絶縁支持基板３０上に形成されている。かかる構成によ
り、いわゆるＳＯＩ構造を有する化合物半導体集積回路
を形成することが可能になる。本発明によるヘテロエピ
タキシャル基板を、ＳＯＩ構造と組み合わせて採用する
ことにより、素子分離特性が優れた高密度化合物半導体
集積回路を、安い費用で製造することが可能になる。
を有するヘテロエピタキシャル基板上に形成されている
ため、高周波動作特性が著しく改善される。図７は、図
６に示したＨＥＭＴの一変形例であり、ヘテロエピタキ
シャル基板を構成するＳｉ基板３１が、絶縁体よりなる
絶縁支持基板３０上に形成されている。かかる構成によ
り、いわゆるＳＯＩ構造を有する化合物半導体集積回路
を形成することが可能になる。本発明によるヘテロエピ
タキシャル基板を、ＳＯＩ構造と組み合わせて採用する
ことにより、素子分離特性が優れた高密度化合物半導体
集積回路を、安い費用で製造することが可能になる。
【００４０】
【発明の効果】請求項１，１４記載の本発明の特徴によ
れば、酸素誘起積層欠陥密度が３０ｃｍ −２ 以下のＳｉ
基板を使うことにより、ヘテロエピタキシャル基板のシ
ート抵抗を、７．５ｋΩ／□以上に増大させることがで
きる。請求項２，１５記載の本発明の特徴によれば、酸
素誘起積層欠陥密度が３ｃｍ −２ 以下のＳｉ基板を使う
ことにより、ヘテロエピタキシャル基板のシート抵抗
を、１５ｋΩ／□以上に増大させることができる。
れば、酸素誘起積層欠陥密度が３０ｃｍ −２ 以下のＳｉ
基板を使うことにより、ヘテロエピタキシャル基板のシ
ート抵抗を、７．５ｋΩ／□以上に増大させることがで
きる。請求項２，１５記載の本発明の特徴によれば、酸
素誘起積層欠陥密度が３ｃｍ −２ 以下のＳｉ基板を使う
ことにより、ヘテロエピタキシャル基板のシート抵抗
を、１５ｋΩ／□以上に増大させることができる。
【００４１】 請求項３，１６記載の本発明の特徴によ
れば、酸素誘起積層欠陥密度が１ｃｍ −２ 以下のＳｉ基
板を使うことにより、ヘテロエピタキシャル基板のシー
ト抵抗を、２０ｋΩ／□以上に増大させることができ
る。請求項４記載の本発明の特徴によれば、比抵抗が１
０００Ω・ｃｍ以上のＳｉ基板を使うことにより、ヘテ
ロエピタキシャル基板のシート抵抗を、２０ｋΩ／□以
上に増大させることができる。
れば、酸素誘起積層欠陥密度が１ｃｍ −２ 以下のＳｉ基
板を使うことにより、ヘテロエピタキシャル基板のシー
ト抵抗を、２０ｋΩ／□以上に増大させることができ
る。請求項４記載の本発明の特徴によれば、比抵抗が１
０００Ω・ｃｍ以上のＳｉ基板を使うことにより、ヘテ
ロエピタキシャル基板のシート抵抗を、２０ｋΩ／□以
上に増大させることができる。
【００４２】 請求項５記載の本発明の特徴によれば、
比抵抗が２０００Ω・ｃｍ以上のＳｉ基板を使うことに
より、ヘテロエピタキシャル基板のシート抵抗を、３０
〜４０ｋΩ／□以上に増大させることができる。請求項
６記載の本発明の特徴によれば、比抵抗が５０００Ω・
ｃｍ以上のＳｉ基板を使うことにより、ヘテロエピタキ
シャル基板のシート抵抗を、１００ｋΩ／□程度まで増
大させることができる。
比抵抗が２０００Ω・ｃｍ以上のＳｉ基板を使うことに
より、ヘテロエピタキシャル基板のシート抵抗を、３０
〜４０ｋΩ／□以上に増大させることができる。請求項
６記載の本発明の特徴によれば、比抵抗が５０００Ω・
ｃｍ以上のＳｉ基板を使うことにより、ヘテロエピタキ
シャル基板のシート抵抗を、１００ｋΩ／□程度まで増
大させることができる。
【００４３】 請求項７記載の本発明の特徴によれば、
Ｓｉ基板のプリベークをＨ ２ あるいはＮ ２ 中で行うこと
により、従来生じていたＳｉ基板表面のＡｓドーピング
の問題を回避することが可能になる。請求項８記載の本
発明の特徴によれば、Ｓｉ基板のプリベークを、ＡｓＨ
３ 中で行う際、温度を７００°Ｃ以下に設定することに
より、Ｓｉ基板表面のＡｓドーピングの問題を回避する
ことが可能になる。
Ｓｉ基板のプリベークをＨ ２ あるいはＮ ２ 中で行うこと
により、従来生じていたＳｉ基板表面のＡｓドーピング
の問題を回避することが可能になる。請求項８記載の本
発明の特徴によれば、Ｓｉ基板のプリベークを、ＡｓＨ
３ 中で行う際、温度を７００°Ｃ以下に設定することに
より、Ｓｉ基板表面のＡｓドーピングの問題を回避する
ことが可能になる。
【００４４】 請求項９，１０，１３，１９記載の本発
明の特徴によれば、Ｓｉ基板として酸素誘起積層欠陥密
度が制御されたＳｉ基板を使うことにより、Ｓｉ基板と
その上の化合物半導体層との間における元素の相互拡散
が抑止され、その結果Ｓｉ基板表面のドーピングが抑止
される。すなわち、高いシート抵抗を有するヘテロエピ
タキシャル基板を形成することが可能になる。
明の特徴によれば、Ｓｉ基板として酸素誘起積層欠陥密
度が制御されたＳｉ基板を使うことにより、Ｓｉ基板と
その上の化合物半導体層との間における元素の相互拡散
が抑止され、その結果Ｓｉ基板表面のドーピングが抑止
される。すなわち、高いシート抵抗を有するヘテロエピ
タキシャル基板を形成することが可能になる。
【００４５】 請求項１１，１２，１７，１８記載の本
発明の特徴によれば、Ｖ族元素としてＡｓあるいはＰの
かわりにＳｉ中における固溶限界の低いＳｂを含むIII-
V 族化合物半導体材料を、前記Ｓｉ基板の直上に形成さ
れる第１のIII-V 族化合物半導体層に使うことにより、
Ｓｉ基板へのIII-V 族化合物半導体層からのＶ族元素の
拡散が最小化され、Ｓｉ基板のドーピングの問題が回避
される。
発明の特徴によれば、Ｖ族元素としてＡｓあるいはＰの
かわりにＳｉ中における固溶限界の低いＳｂを含むIII-
V 族化合物半導体材料を、前記Ｓｉ基板の直上に形成さ
れる第１のIII-V 族化合物半導体層に使うことにより、
Ｓｉ基板へのIII-V 族化合物半導体層からのＶ族元素の
拡散が最小化され、Ｓｉ基板のドーピングの問題が回避
される。
【図１】本発明の原理を説明する図（その一）である。
【図２】本発明の原理を説明する図（その二）である。
【図３】本発明の原理を説明する図（その三）である。
【図４】本発明で使用するＭＯＣＶＤ装置の構成を示す
図である。
図である。
【図５】本発明の第１実施例および第２実施例によるヘ
テロエピタキシャル基板の構成を示す図である。
テロエピタキシャル基板の構成を示す図である。
【図６】本発明の第３実施例による、ヘテロエピタキシ
ャル基板上に構成したＨＥＭＴの構造を示す図である。
ャル基板上に構成したＨＥＭＴの構造を示す図である。
【図７】図６のＨＥＭＴの一変形例を示す図である。
９，１０ ゲート電極
１１〜１３ オーミック電極
２０ リアクタ
２１ サセプタ
２２，３１ Ｓｉ基板
２２ａ，３１ａ ＡｌＧａＡｓ層
２２ｂ，３１ｂ ＡｌＧａＡｓ層
２２ｃ，３１ｃ ＧａＡｓ層
２４ 高周波コイル
２７ａ〜２７ｈ バルブ
３２ ＧａＡｓバッファ層
３３ ＡｌＧａＡｓ素子分離層
３４ 活性層
３４ａ 二次元電子ガス
３５ 電子供給層
３６，３７ コンタクト層
３８ キャップ層
フロントページの続き
(56)参考文献 特開 平４−192320（ＪＰ，Ａ)
特開 平４−208518（ＪＰ，Ａ)
特開 平５−213693（ＪＰ，Ａ)
特開 平７−321032（ＪＰ，Ａ)
特開 平６−56588（ＪＰ，Ａ)
特開 平６−287098（ＪＰ，Ａ)
特開 平７−330484（ＪＰ，Ａ)
特開 平６−305880（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/205
H01L 21/20
H01L 21/225
C30B 1/00 - 35/00
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (19)
- 【請求項１】 Ｓｉ基板上に、第１の III-V 族化合物半
導体層を、基板温度を第１の温度に設定して堆積する工
程と； 前記第１の III-V 族化合物半導体層上に、第２の III-V
族化合物半導体層を、基板温度を前記第１の温度よりも
高い第２の温度に設定して堆積する工程と； 前記第２の III-V 族化合物半導体層上に、第３の III-V
族化合物半導体層を、基板温度を前記第２の温度よりも
高い第３の温度に設定して堆積する工程とを含む化合物
半導体装置の製造方法において、 前記Ｓｉ基板は、酸素誘起積層欠陥密度が、前記第１の
III-V 族化合物半導体層中のＶ族元素が前記Ｓｉ基板に
拡散するのを防止する程度に低く、 前 記Ｓｉ基板は、酸素誘起積層欠陥密度が３０ｃｍ−２
以下であることを特徴とする化合物半導体装置の製造方
法。 - 【請求項２】 Ｓｉ基板上に、第１の III-V 族化合物半
導体層を、基板温度を第１の温度に設定して堆積する工
程と； 前記第１の III-V 族化合物半導体層上に、第２の III-V
族化合物半導体層を、基板温度を前記第１の温度よりも
高い第２の温度に設定して堆積する工程と； 前記第２の III-V 族化合物半導体層上に、第３の III-V
族化合物半導体層を、基板温度を前記第２の温度よりも
高い第３の温度に設定して堆積する工程とを含む化合物
半導体装置の製造方法において、 前記Ｓｉ基板は、酸素誘起積層欠陥密度が、前記第１の
III-V 族化合物半導体層中のＶ族元素が前記Ｓｉ基板に
拡散するのを防止する程度に低く、 前 記Ｓｉ基板は、酸素誘起積層欠陥密度が３ｃｍ−２以
下であることを特徴とする化合物半導体装置の製造方
法。 - 【請求項３】 Ｓｉ基板上に、第１の III-V 族化合物半
導体層を、基板温度を第１の温度に設定して堆積する工
程と； 前記第１の III-V 族化合物半導体層上に、第２の III-V
族化合物半導体層を、基板温度を前記第１の温度よりも
高い第２の温度に設定して堆積する工程と； 前記第２の III-V 族化合物半導体層上に、第３の III-V
族化合物半導体層を、基板温度を前記第２の温度よりも
高い第３の温度に設定して堆積する工程とを含む化合物
半導体装置の製造方法において、 前記Ｓｉ基板は、酸素誘起積層欠陥密度が、前記第１の
III-V 族化合物半導体層中のＶ族元素が前記Ｓｉ基板に
拡散するのを防止する程度に低く、 前記Ｓｉ基板は、酸素誘起積層欠陥密度が１ｃｍ−２以
下であることを特徴とする化合物半導体装置の製造方
法。 - 【請求項４】 前記Ｓｉ基板は、１０００Ω・ｃｍ以上
の比抵抗を有することを特徴とする請求項１〜３のう
ち、いずれか一項記載の化合物半導体装置の製造方法。 - 【請求項５】 前記Ｓｉ基板は、２０００Ω・ｃｍ以上
の比抵抗を有することを特徴とする請求項１〜３のう
ち、いずれか一項記載の化合物半導体装置の製造方法。 - 【請求項６】 前記Ｓｉ基板は、５０００Ω・ｃｍ以上
の比抵抗を有することを特徴とする請求項１〜３のう
ち、いずれか一項記載の化合物半導体装置の製造方法。 - 【請求項７】 前記第１のIII-V 族化合物半導体層を堆
積する工程に先立って、前記Ｓｉ基板の表面を、Ｈ２お
よびＮ２のいずれか一方の雰囲気中において、９００〜
１１００°Ｃの温度で加熱し、基板表面の酸化膜を除去
する酸化膜除去工程を含むことを特徴とする、請求項１
〜６のうち、いずれか一項記載の化合物半導体装置の製
造方法。 - 【請求項８】 前記第１のIII-V 族化合物半導体層を堆
積する工程に先立って、前記Ｓｉ基板の表面を、ＡｓＨ
３雰囲気中において、加熱し、基板表面の酸化膜を除去
する酸化膜除去工程を含み、前記酸化膜除去工程は、７
００°Ｃ以下の温度で実行されることを特徴とする、請
求項１〜７のうち、いずれか一項記載の化合物半導体装
置の製造方法。 - 【請求項９】 前記第１のIII-V 族化合物半導体層を堆
積する工程に先立って、前記Ｓｉ基板の酸素誘起積層欠
陥密度を制御する工程を含むことを特徴とする、請求項
１〜８のうちいずれか一項記載の化合物半導体層の製造
方法。 - 【請求項１０】 前記酸素誘起積層欠陥密度を制御する
工程は、水素雰囲気中、１２００°ＣにおいてＳｉ基板
を熱処理する工程を含むことを特徴とする請求項９記載
の化合物半導体装置の製造方法。 - 【請求項１１】 前記第１のIII-V 族化合物半導体層
は、Ｖ族元素としてＳｂを含み、Ａｓ，Ｐは実質的に含
まないことを特徴とする請求項１〜１０のうち、いずれ
か一項記載の化合物半導体装置の製造方法。 - 【請求項１２】 前記第１のIII-V 族化合物半導体層
は、ＩｎＳｂ，ＧａＳｂ，ＡｌＳｂよりなる群より選択
される一または複数の成分よりなる組成を有することを
特徴とする請求項１１記載の化合物半導体装置の製造方
法。 - 【請求項１３】 Ｓｉ基板と、 前記Ｓｉ基板上に形成された第１のIII-V 族化合物半導
体層と； 前記第１のIII-V 族化合物半導体層上に形成された第２
のIII-V 族化合物半導体層と； 前記第２のIII-V 族化合物半導体層上に形成された第３
のIII-V 族化合物半導体層と； 前記第３のIII-V 族化合物半導体層上に形成され、活性
素子を担持する一またはそれ以上の化合物半導体層とよ
りなる化合物半導体装置において、 前記Ｓｉ基板は、３０ｃｍ−２以下の酸素誘起積層欠陥
密度を有することを特徴とする化合物半導体装置。 - 【請求項１４】 前記Ｓｉ基板は、１０ｃｍ−２以下の
酸素誘起積層欠陥密度を有することを特徴とする、請求
項１３記載の化合物半導体装置。 - 【請求項１５】 前記Ｓｉ基板は、３ｃｍ−２以下の酸
素誘起積層欠陥密度を有することを特徴とする、請求項
１３記載の化合物半導体装置。 - 【請求項１６】 前記Ｓｉ基板は、１ｃｍ−２以下の酸
素誘起積層欠陥密度を有することを特徴とする、請求項
１３記載の化合物半導体装置。 - 【請求項１７】 前記第１のIII-V 族化合物半導体層
は、ＳｂをＶ族元素として含み、Ａｓ，Ｐを実質的に含
まないことを特徴とする、請求項１３〜１６のうち、い
ずれか一項記載の化合物半導体装置。 - 【請求項１８】 前記第１のIII-V 族化合物半導体層
は、ＩｎＳｂ，ＧａＳｂ，ＡｌＳｂよりなる群より選択
される一または複数の成分よりなる組成を有することを
特徴とする請求項１７記載の化合物半導体装置。 - 【請求項１９】 Ｓｉ基板と、 前記Ｓｉ基板上に形成された第１のIII-V 族化合物半導
体層と； 前記第１のIII-V 族化合物半導体層上に形成された第２
のIII-V 族化合物半導体層と； 前記第２のIII-V 族化合物半導体層上に形成された第３
のIII-V 族化合物半導体層とよりなるヘテロエピタキシ
ャル半導体基板において、 前記Ｓｉ基板は、３０ｃｍ−２以下の酸素誘起積層欠陥
密度を有することを特徴とするヘテロエピタキシャル半
導体基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01335596A JP3487393B2 (ja) | 1996-01-29 | 1996-01-29 | ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法 |
| US08/619,249 US5834362A (en) | 1994-12-14 | 1996-03-21 | Method of making a device having a heteroepitaxial substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01335596A JP3487393B2 (ja) | 1996-01-29 | 1996-01-29 | ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09213635A JPH09213635A (ja) | 1997-08-15 |
| JP3487393B2 true JP3487393B2 (ja) | 2004-01-19 |
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|---|---|---|---|
| JP01335596A Expired - Fee Related JP3487393B2 (ja) | 1994-12-14 | 1996-01-29 | ヘテロエピタキシャル半導体基板の形成方法、かかるヘテロエピタキシャル半導体基板を有する化合物半導体装置、およびその製造方法 |
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| DE102011016366B4 (de) * | 2011-04-07 | 2018-09-06 | Nasp Iii/V Gmbh | III/V-Si-Template, dessen Verwendung und Verfahren zu dessen Herstellung |
-
1996
- 1996-01-29 JP JP01335596A patent/JP3487393B2/ja not_active Expired - Fee Related
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