WO2009084242A1 - 半導体基板および半導体基板の製造方法 - Google Patents

半導体基板および半導体基板の製造方法 Download PDF

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Tomoyuki Takada
Sadanori Yamanaka
Masahiko Hata
Taketsugu Yamamoto
Kazumi Wada
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Sumitomo Chemical Company, Limited
The University Of Tokyo
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    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors

Definitions

  • the present invention relates to a semiconductor substrate and a method for manufacturing the semiconductor substrate.
  • the present invention particularly relates to a semiconductor substrate in which a crystalline thin film having excellent crystallinity is formed on an inexpensive silicon substrate and a method for manufacturing the semiconductor substrate.
  • GaAs gallium arsphide
  • various high-performance electronic devices have been developed using heterojunctions.
  • a high-performance electronic device since the quality of crystallinity affects device characteristics, a high-quality crystal thin film is required.
  • GaAs-based device GaAs or Ge or the like whose lattice constant is very close to that of GaAs is selected as a substrate because of a request for lattice matching at a hetero interface.
  • Non-Patent Document 1 describes a technique for forming a high-quality Ge epitaxial growth layer (hereinafter sometimes referred to as a Ge epilayer) on a Si substrate.
  • a Ge epilayer a high-quality Ge epitaxial growth layer
  • the Ge epi layer is subjected to cycle thermal annealing to obtain an average dislocation density of 2.3 ⁇ 10 6 cm ⁇ 2.
  • cycle thermal annealing to obtain an average dislocation density of 2.3 ⁇ 10 6 cm ⁇ 2.
  • Hsin-Chiao Luan et. al. “High-quality Ge epilayers on Si with low threading-dislocation density”, APPLIED PHYSICS LETTERS, VOLUME 75, NUMBER 19, 8 NOVEMBER 1999.
  • a substrate that can be lattice-matched to GaAs such as a GaAs substrate or a Ge substrate is selected as described above.
  • a substrate that can be lattice-matched to GaAs such as a GaAs substrate or a Ge substrate, is expensive, increasing the cost of the device.
  • these boards do not have sufficient heat dissipation characteristics, and there is a possibility that the formation density of devices will be suppressed or the devices may be used within the range where heat dissipation can be managed for a sufficient thermal design. .
  • an object of one aspect of the present invention is to provide a “semiconductor substrate, method for manufacturing a semiconductor substrate, and electronic device” that can solve the above-described problems. This object is achieved by a combination of features described in the independent claims.
  • the dependent claims define further advantageous specific examples of the present invention.
  • a single crystal Si substrate an insulating layer formed on the substrate and having an opening region, and Ge grown epitaxially on the substrate in the opening region.
  • a GaAs layer epitaxially grown on the Ge layer, wherein the Ge layer is introduced at a first temperature at which a substrate can be introduced into a CVD reaction chamber that can be in an ultra-high vacuum reduced pressure state, and the source gas can be thermally decomposed.
  • the first epitaxial growth is performed, the second epitaxial growth is performed at a second temperature higher than the first temperature, and the epitaxial layer on which the first and second epitaxial growth is performed is the first temperature at a third temperature that does not reach the melting point of Ge.
  • a semiconductor substrate formed by performing annealing and performing second annealing at a fourth temperature lower than the third temperature is provided.
  • the Ge layer may be formed by repeating the first annealing and the second annealing a plurality of times, and the insulating layer may be a silicon oxide layer.
  • a single crystal Si substrate an insulating layer having an opening formed through the substrate in a direction substantially perpendicular to the main surface of the substrate and exposing the substrate, and the opening
  • a Ge layer crystal-grown on the substrate inside the substrate, and a GaAs layer epitaxially grown on the Ge layer, wherein the Ge layer is placed in a CVD reaction chamber that can be in an ultra-high vacuum reduced pressure state.
  • a substrate is introduced, a first epitaxial growth is performed at a first temperature at which the source gas can be thermally decomposed, a second epitaxial growth is performed at a second temperature higher than the first temperature, and the first and second epitaxial growths are performed.
  • a semiconductor substrate formed by performing a first annealing at a third temperature that does not reach the melting point of Ge, and performing a second annealing at a fourth temperature lower than the third temperature.
  • the Ge layer may be formed by performing at least one annealing selected from the first annealing and the second annealing in an atmosphere containing hydrogen.
  • the Ge layer may be formed by selective crystal growth in the opening using a CVD method in which a gas containing a halogen element is used as a source gas.
  • the arithmetic average roughness of the GaAs layer may be 0.02 ⁇ m or less.
  • the insulating layer may be a silicon oxide layer.
  • the insulating layer includes a plurality of the openings, and the gap between one of the plurality of openings and another opening adjacent to the one opening is higher than the upper surface of the insulating layer.
  • a raw material adsorption part that adsorbs the raw material of the GaAs layer at a high adsorption rate may be included.
  • the semiconductor substrate includes a plurality of the insulating layers, and any one of the plurality of insulating layers between one insulating layer of the plurality of insulating layers and another insulating layer adjacent to the one insulating layer.
  • a raw material adsorption portion that adsorbs the raw material of the GaAs layer at a higher adsorption rate than the upper surface of the GaAs layer may be included.
  • the raw material adsorption portion may be a groove reaching the substrate.
  • the width of the groove may be 20 ⁇ m or more and 500 ⁇ m or less.
  • the semiconductor substrate may include a plurality of the raw material adsorption portions, and each of the plurality of raw material adsorption portions may be arranged at equal intervals.
  • the bottom area of the opening may be 1 mm 2 or less.
  • a bottom area of the opening may be 1600 ⁇ m 2 or less.
  • a bottom area of the opening may be 900 ⁇ m 2 or less.
  • a bottom surface of the opening may be a rectangle, and a long side of the rectangle may be 80 ⁇ m or less.
  • a bottom surface of the opening may be a rectangle, and a long side of the rectangle may be 40 ⁇ m or less.
  • a main surface of the substrate is a (100) surface
  • a bottom surface of the opening is a square or a rectangle, and a direction of at least one side of the square or the rectangle is ⁇ 010> on the main surface.
  • the direction may be substantially parallel to any one direction selected from the group consisting of a direction, a ⁇ 0-10> direction, a ⁇ 001> direction, and a ⁇ 00-1> direction.
  • a main surface of the substrate is a (111) surface
  • a bottom surface of the opening is a hexagon
  • a direction of at least one side of the hexagon is a ⁇ 1-10> direction on the main surface.
  • ⁇ 110> direction, ⁇ 0-11> direction, ⁇ 01-1> direction, ⁇ 10-1> direction, and ⁇ 101> direction and substantially parallel to any one direction selected from the group consisting of It may be.
  • the Miller index indicating the plane or direction of the crystal, when the index is negative, a notation method in which a bar is added on the number is common. However, when the index becomes negative, in this specification, it is expressed as a negative number for convenience.
  • a plane that intersects each of the a-axis, b-axis, and c-axis of the unit cell with 1, -2, and 3 is represented as a (1-23) plane. The same applies to the Miller index in the direction.
  • a substrate on which an insulating layer having an insulating layer is formed is introduced into a CVD reaction chamber that can be brought into an ultra-high vacuum decompression state, and the substrate gas is introduced into the CVD reaction chamber at a first temperature at which the source gas can be thermally decomposed.
  • the third embodiment may further include a step of repeating the step of performing the annealing at the third temperature and the step of performing the annealing at the fourth temperature a plurality of times, and the insulating layer may be a silicon oxide layer.
  • a step of forming an insulating layer on a single crystal Si substrate, and a step of patterning the insulating layer to form an opening in the insulating layer exposing the substrate introducing the substrate including the insulating layer in which the opening is formed into a CVD reaction chamber that can be in an ultra-high vacuum reduced pressure state, introducing a source gas into the CVD reaction chamber, and introducing the source gas into the CVD reaction chamber Heating the substrate to a first temperature capable of pyrolysis to selectively form a first epitaxial layer of Ge on the substrate exposed in the opening; and introducing a source gas into the CVD reaction chamber; Heating the substrate to a second temperature higher than the first temperature to form a second epitaxial layer of Ge on the first epitaxial layer; the first epitaxial layer and the second epitaxial layer; Annealing the axial layer at a third temperature that does not reach the melting point of Ge, annealing the first epitaxial layer and the second epitaxial layer at a fourth
  • the third temperature and the fourth temperature may be 680 ° C. or higher and lower than 900 ° C.
  • the step of annealing at the third temperature may anneal the Ge layer in an atmosphere containing hydrogen.
  • the step of annealing at the fourth temperature may anneal the Ge layer in an atmosphere containing hydrogen.
  • the step of selectively forming the first epitaxial layer of Ge selectively crystallizes the Ge layer in the opening by a CVD method under a pressure of 0.1 Pa to 100 Pa. It may be grown.
  • the step of selectively forming the second epitaxial layer of Ge selectively crystallizes the Ge layer in the opening by a CVD method under a pressure of 0.1 Pa to 100 Pa. It may be grown.
  • the step of selectively forming the first Ge epitaxial layer includes selecting the Ge layer as the opening by a CVD method in an atmosphere containing a gas containing a halogen element as a source gas. Alternatively, crystal growth may be performed.
  • the step of selectively forming the Ge second epitaxial layer includes selecting the Ge layer as the opening by a CVD method in an atmosphere containing a gas containing a halogen element as a source gas. Alternatively, crystal growth may be performed.
  • the step of epitaxially growing the GaAs layer may be performed by crystal growth of the GaAs layer at a growth rate of 1 nm / min to 300 nm / min.
  • a cross-sectional example of the semiconductor substrate 101 of this embodiment is shown together with an HBT formed in an element formation region.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional example in the manufacture process of the semiconductor substrate 101 is shown.
  • the cross-sectional shape of the Ge layer 120 which has not been annealed is shown.
  • the cross-sectional shape of the Ge layer 120 annealed at 700 degreeC is shown.
  • the cross-sectional shape of the Ge layer 120 annealed at 800 degreeC is shown.
  • the cross-sectional shape of the Ge layer 120 annealed at 850 degreeC is shown.
  • the cross-sectional shape of the Ge layer 120 annealed at 900 degreeC is shown.
  • the average value of the film thickness of the GaAs layer 124 in Example 1 is shown.
  • the coefficient of variation of the film thickness of the GaAs layer 124 in Example 1 is shown.
  • the average value of the film thickness of the GaAs layer 124 in Example 2 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 2 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 2 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 2 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 2 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 2 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 2 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 2 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 3 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 3 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 3 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 3 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 4 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 4 is shown.
  • the electron micrograph of the GaAs layer 124 in Example 4 is shown.
  • the electron micrograph of the semiconductor substrate in Example 5 is shown.
  • the laser microscope image of the HBT element in Example 6 is shown.
  • the laser microscope image of the electronic device in Example 7 is shown.
  • the relationship between the electrical characteristics of the HBT element and the area of the opening region is shown.
  • FIG. 1 shows a cross-sectional example of a semiconductor substrate 101 of this embodiment together with an HBT (heterojunction bipolar transistor) formed in an element formation region.
  • the semiconductor substrate 101 includes a single crystal Si wafer 102, an insulating layer 104, a Ge layer 120, and a GaAs layer 124.
  • HBT is formed as an electronic element.
  • the GaAs layer 124 On the surface of the GaAs layer 124, a collector mesa, an emitter mesa, and a base mesa of the HBT are formed. A collector electrode 108, an emitter electrode 110, and a base electrode 112 are formed on the surfaces of the collector mesa, emitter mesa, and base mesa through contact holes.
  • the GaAs layer 124 includes a collector layer, an emitter layer, and a base layer of HBT.
  • a collector layer As a collector layer, a carrier concentration of 3.0 ⁇ 10 18 cm -3, and n + GaAs layer having a thickness of 500 nm, the carrier concentration of 1.0 ⁇ 10 16 cm -3, a thickness of 500 nm n - and GaAs layer, A laminated film in which the layers are laminated in order from the substrate direction can be exemplified.
  • An example of the base layer is a p ⁇ GaAs layer having a carrier concentration of 5.0 ⁇ 10 19 cm ⁇ 3 and a film thickness of 50 nm.
  • the Si wafer 102 may be an example of a single crystal Si substrate.
  • a commercially available Si wafer can be used as the Si wafer 102.
  • the insulating layer 104 is formed on the Si wafer 102 and has an opening region. The open area may expose the Si wafer 102.
  • a silicon oxide layer can be exemplified.
  • the insulating layer 104 has an opening in the opening region.
  • the “bottom shape” of the opening means the shape of the opening on the substrate side surface of the layer in which the opening is formed.
  • the bottom shape of the opening may be referred to as the bottom surface of the opening.
  • the “planar shape” of the covering region means a shape when the covering region is projected onto the main surface of the substrate.
  • the area of the planar shape of the covering region may be referred to as the area of the covering region.
  • the surface of the Si wafer 102 may be an example of the main surface of the substrate.
  • Bottom area of the opening may be at 0.01 mm 2 or less, preferably may be at 1600 .mu.m 2 or less, more preferably be at 900 .mu.m 2 or less.
  • the area is 0.01 mm 2 or less, the time required for the annealing treatment of the Ge layer formed inside the opening can be shortened as compared with the case where the area is larger than 0.01 mm 2 .
  • the difference in thermal expansion coefficient between the functional layer and the substrate is large, local warpage tends to occur in the functional layer due to the thermal annealing treatment. Even in such a case, it is possible to suppress the occurrence of crystal defects in the functional layer due to the warpage by setting the bottom area of the opening to 0.01 mm 2 or less.
  • a high-performance device can be manufactured using a functional layer formed inside the opening.
  • the area is 900 ⁇ m 2 or less, the device can be manufactured with high yield.
  • the bottom area of the opening may be 25 ⁇ m 2 or more.
  • the ratio of the bottom area of the opening to the area of the covering region may be 0.01% or more. If the ratio is less than 0.01%, the growth rate of the crystal becomes unstable when the crystal is grown inside the opening.
  • the bottom area of the opening is the sum of the bottom areas of the plurality of openings included in the covering region. Means.
  • the length of one side of the bottom shape may be 100 ⁇ m or less, preferably 80 ⁇ m or less, more preferably 40 ⁇ m or less, Preferably, it may be 30 ⁇ m or less.
  • the time required for the annealing treatment of the Ge layer formed inside the opening is larger than when the length of one side of the bottom shape is larger than 100 ⁇ m. Can be shortened.
  • the difference in thermal expansion coefficient between the functional layer and the substrate is large, the occurrence of crystal defects in the functional layer can be suppressed.
  • a high-performance device can be formed using a functional layer formed inside the opening.
  • the device can be manufactured with high yield.
  • the length of the one side may be the length of the long side.
  • One opening may be formed inside one covering region. Thereby, when the crystal is epitaxially grown inside the opening, the growth rate of the crystal can be stabilized.
  • a plurality of openings may be formed inside one covering region. In this case, it is preferable that a plurality of openings are arranged at equal intervals. Thereby, when the crystal is epitaxially grown inside the opening, the growth rate of the crystal can be stabilized.
  • the direction of at least one side of the polygon may be substantially parallel to one of the crystallographic plane orientations of the main surface of the substrate.
  • the crystallographic orientation may be selected such that a stable surface is formed on the side surface of the crystal growing inside the opening.
  • substantially parallel includes the case where the direction of one side of the polygon and one of the crystallographic plane orientations of the substrate are slightly inclined from parallel. The magnitude of the inclination may be 5 ° or less. Thereby, the disorder
  • the main surface of the substrate may be a (100) surface, a (110) surface, a (111) surface, or a surface equivalent to these.
  • the main surface of the substrate may be slightly inclined from the crystallographic plane orientation. That is, the substrate may have an off angle.
  • the magnitude of the inclination may be 10 ° or less.
  • the magnitude of the inclination may be preferably 0.05 ° to 6 °, more preferably 0.3 ° to 6 °.
  • the main surface of the substrate may be the (100) plane or the (110) plane or a plane equivalent thereto. As a result, the four-fold symmetric side surface is likely to appear in the crystal.
  • the insulating layer 104 is formed on the (100) surface of the surface of the Si wafer 102, an opening region having a square or rectangular bottom shape is formed in the insulating layer 104, and the Ge layer 120 is formed inside the opening region.
  • the direction of at least one side of the bottom shape of the opening region is selected from the group consisting of the ⁇ 010> direction, ⁇ 0-10> direction, ⁇ 001> direction, and ⁇ 00-1> direction of the Si wafer 102. It may be substantially parallel to any one direction. Thereby, a stable surface appears on the side surface of the GaAs crystal.
  • an insulating layer 104 is formed on the (111) plane of the surface of the Si wafer 102, an opening region having a hexagonal bottom shape is formed in the insulating layer 104, and a Ge layer is formed inside the opening region.
  • the 120 and the GaAs layer 124 are formed will be described as an example.
  • at least one side of the bottom surface shape of the opening region is the ⁇ 1-10> direction, ⁇ 110> direction, ⁇ 0-11> direction, ⁇ 01-1> direction, ⁇ 10-1> of the Si wafer 102.
  • the direction may be substantially parallel to any one direction selected from the group consisting of a direction and a ⁇ 101> direction.
  • the planar shape of the opening region may be a regular hexagon.
  • a GaN crystal that is a hexagonal crystal can be formed instead of a GaAs crystal.
  • a plurality of insulating layers 104 may be formed on the Si wafer 102. As a result, a plurality of covered regions are formed on the Si wafer 102.
  • a raw material adsorption portion that adsorbs the raw material of the Ge layer 120 or the GaAs layer 124 may be provided.
  • Each of the plurality of insulating layers 104 may be surrounded by the raw material adsorption portion. Thereby, when the crystal is epitaxially grown inside the opening, the growth rate of the crystal can be stabilized.
  • the Ge layer or the functional layer may be an example of the crystal.
  • each insulating layer 104 may have a plurality of openings.
  • a raw material adsorbing portion may be included between one of the plurality of openings and another opening adjacent to the one opening.
  • each of the plurality of raw material adsorption units may be arranged at equal intervals.
  • the raw material adsorption portion may be the surface of the Si wafer 102.
  • the raw material adsorption part may be a groove reaching the Si wafer 102.
  • the width of the groove may be 20 ⁇ m or more and 500 ⁇ m or less.
  • the raw material adsorption portions may be arranged at equal intervals.
  • the raw material adsorption portion may be a region where crystal growth occurs.
  • a source gas containing constituent elements of a thin film crystal to be formed is supplied onto a substrate, and the source gas in the gas phase or the substrate surface is supplied.
  • a thin film is formed by the chemical reaction.
  • the source gas supplied into the reaction apparatus generates a reaction intermediate (hereinafter sometimes referred to as a precursor) by a gas phase reaction.
  • the produced reaction intermediate diffuses in the gas phase and is adsorbed on the substrate surface.
  • the reaction intermediate adsorbed on the substrate surface diffuses on the substrate surface and is deposited as a solid film.
  • the precursor that diffuses the surface of the covering region by arranging a raw material adsorption part between two adjacent insulating layers 104 or by surrounding the insulating layer 104 with the raw material adsorption part is, for example, a raw material Captured, adsorbed or fixed to the adsorption part. Thereby, when the crystal is epitaxially grown inside the opening, the growth rate of the crystal can be stabilized.
  • the precursor may be an example of a crystal raw material.
  • a coating region having a predetermined size is arranged on the surface of the Si wafer 102, and the coating region is surrounded by the surface of the Si wafer 102.
  • a crystal is grown inside the opening region by MOCVD, a part of the precursor reaching the surface of the Si wafer 102 grows on the surface of the Si wafer 102. In this way, a part of the precursor is consumed on the surface of the Si wafer 102, so that the growth rate of crystals formed in the opening is stabilized.
  • the raw material adsorption portion can be formed by depositing an amorphous semiconductor or a semiconductor polycrystal on the surface of the insulating layer 104 by an ion plating method, a sputtering method, or the like.
  • the raw material adsorption portion may be disposed between the insulating layer 104 and the adjacent insulating layer 104, or may be included in the insulating layer 104. Further, the same effect can be obtained by arranging a region where the diffusion of the precursor is inhibited between two adjacent coating regions, or by surrounding the coating region with a region where the diffusion of the precursor is inhibited. Is obtained.
  • the distance between two adjacent insulating layers 104 may be 20 ⁇ m or more. Thereby, the growth rate of the crystal is further stabilized.
  • the distance between two adjacent insulating layers 104 is the shortest distance between a point on the outer periphery of an insulating layer 104 and a point on the outer periphery of another insulating layer 104 adjacent to the insulating layer 104. Show.
  • the plurality of insulating layers 104 may be arranged at equal intervals. In particular, when the distance between two adjacent insulating layers 104 is less than 10 ⁇ m, the crystal growth rate in the opening can be stabilized by arranging the plurality of insulating layers 104 at equal intervals.
  • the Si wafer 102 may be a high-resistance wafer that does not contain impurities, or may be a medium-resistance or low-resistance wafer that contains p-type or n-type impurities.
  • the Ge layer 120 may be Ge containing no impurities, or may contain p-type or n-type impurities.
  • the Ge layer 120 is epitaxially grown on the Si wafer 102 in the opening region.
  • the Ge layer 120 may be selectively epitaxially grown on the Si wafer 102 in the opening region.
  • the Ge layer 120 is formed by annealing after epitaxial growth as follows.
  • a second temperature at a second temperature higher than the first temperature is obtained.
  • Epitaxial growth is performed.
  • the second annealing is performed at a fourth temperature lower than the third temperature. .
  • the first annealing and the second annealing can be repeated a plurality of times. Note that after annealing the Ge layer 120, the surface of the Ge layer 120 may be processed by supplying a gas containing phosphine to the surface of the Ge layer 120.
  • the Ge layer 120 may be annealed at less than 900 ° C., preferably 850 ° C. or less. Thereby, the flatness of the surface of the Ge layer 120 can be maintained. The flatness of the surface of the Ge layer 120 becomes particularly important when another layer is stacked on the surface of the Ge layer 120.
  • the Ge layer 120 may be annealed at 680 ° C. or higher, preferably 700 ° C. or higher. Thereby, the density of crystal defects in the Ge layer 120 can be reduced.
  • the Ge layer 120 may be annealed under conditions of 680 ° C. or higher and lower than 900 ° C.
  • FIG. 7 to 11 show the relationship between the annealing temperature and the flatness of the Ge layer 120.
  • FIG. FIG. 7 shows a cross-sectional shape of the Ge layer 120 that is not annealed.
  • 8, 9, 10 and 11 show the cross-sectional shapes of the Ge layer 120 when annealing is performed at 700 ° C., 800 ° C., 850 ° C. and 900 ° C., respectively.
  • the cross-sectional shape of the Ge layer 120 was observed with a laser microscope.
  • the vertical axis indicates the distance in the direction perpendicular to the main surface of the Si wafer 102 and indicates the film thickness of the Ge layer 120.
  • the horizontal axis of each figure shows the distance in the direction parallel to the main surface of the Si wafer 102.
  • the Ge layer 120 was formed by the following procedure. First, an insulating layer 104 of SiO 2 layer was formed on the surface of the Si wafer 102 by a thermal oxidation method, and a covering region and an opening region were formed in the insulating layer 104. As the Si wafer 102, a commercially available single crystal Si substrate was used. The planar shape of the covering region was a square having a side length of 400 ⁇ m. Next, the Ge layer 120 was selectively grown inside the opening region by the CVD method.
  • the flatness of the surface of the Ge layer 120 is better as the annealing temperature is lower.
  • the annealing temperature is less than 900 ° C., the surface of the Ge layer 120 exhibits excellent flatness.
  • the Ge layer 120 may be annealed in an air atmosphere, a nitrogen atmosphere, an argon atmosphere, or a hydrogen atmosphere.
  • an atmosphere containing hydrogen the density of crystal defects in the Ge layer 120 can be reduced while maintaining the surface state of the Ge layer 120 in a smooth state.
  • the Ge layer 120 may be annealed under conditions that satisfy the temperature and time at which crystal defects can move.
  • annealing is performed on the Ge layer 120, crystal defects in the Ge layer 120 move inside the Ge layer 120, and for example, the interface between the Ge layer 120 and the insulating layer 104, the surface of the Ge layer 120, or Ge Captured by a gettering sink inside layer 120.
  • the interface between the Ge layer 120 and the insulating layer 104, the surface of the Ge layer 120, or the gettering sink inside the Ge layer 120 is an example of a defect capturing unit that captures crystal defects that can move inside the Ge layer 120. It's okay.
  • the defect trapping part may be a crystal interface or surface, or a physical scratch.
  • the defect trapping portion may be disposed within a distance that the crystal defect can move at the annealing temperature and time.
  • the Ge layer 120 may be an example of a seed layer that provides a seed surface for the functional layer.
  • Another example of the seed layer is Si x Ge 1-x (where 0 ⁇ x ⁇ 1).
  • the annealing may be a two-step annealing in which high-temperature annealing at 800 to 900 ° C. for 2 to 10 minutes and low-temperature annealing at 680 to 780 ° C. for 2 to 10 minutes are repeatedly performed.
  • the Ge layer 120 may be selectively grown in the opening region.
  • the Ge layer 120 can be formed by, for example, a CVD method or an MBE method (molecular beam epitaxy method).
  • Raw material gas may be GeH 4.
  • the Ge layer 120 may be formed by a CVD method under a pressure of 0.1 Pa to 100 Pa. This makes the growth rate of the Ge layer 120 less susceptible to the area of the opening region. As a result, for example, the uniformity of the film thickness of the Ge layer 120 is improved. In this case, the deposition of Ge crystals on the surface of the insulating layer 104 can be suppressed.
  • the Ge layer 120 may be formed by a CVD method in an atmosphere containing a gas containing a halogen element as a source gas.
  • the gas containing a halogen element may be hydrogen chloride gas or chlorine gas.
  • the present invention is not limited to this.
  • another layer may be disposed between the Ge layer 120 and the Si wafer 102.
  • the other layer may be a single layer or may include a plurality of layers.
  • the Ge layer 120 may be formed by the following procedure. First, a seed crystal is formed at a low temperature.
  • the seed crystal may be Si x Ge 1-x (where 0 ⁇ x ⁇ 1).
  • the growth temperature of the seed crystal may be 330 ° C. or higher and 450 ° C. or lower. After that, the temperature of the Si wafer 102 on which the seed crystal is formed is raised to a predetermined temperature, and then the Ge layer 120 may be formed.
  • the GaAs layer 124 is formed by epitaxial growth on the Ge layer 120.
  • the GaAs layer 124 can be formed directly on the Ge layer 120.
  • the GaAs layer 124 can also be formed on the Ge layer 120 with another layer therebetween.
  • the GaAs layer 124 may have an arithmetic average roughness (hereinafter also referred to as Ra value) of 0.02 ⁇ m or less, preferably 0.01 ⁇ m or less.
  • Ra value is an index representing the surface roughness and can be calculated based on JIS B0601-2001.
  • the Ra value can be calculated by folding a roughness curve of a certain length from the center line and dividing the area obtained by the roughness curve and the center line by the measured length.
  • the growth rate of the GaAs layer 124 may be 300 nm / min or less, preferably 200 nm / min or less, and more preferably 60 nm / min or less. Thereby, the Ra value of the GaAs layer 124 can be 0.02 ⁇ m or less. On the other hand, the growth rate of the GaAs layer 124 may be 1 nm / min or more, and preferably 5 nm / min or more. As a result, a high-quality GaAs layer 124 can be obtained without sacrificing productivity.
  • the GaAs layer 124 may be crystal-grown at a growth rate of 1 nm / min to 300 nm / min.
  • an intermediate layer may be disposed between the Ge layer 120 and the GaAs layer 124.
  • the intermediate layer may be a single layer or may include a plurality of layers.
  • the intermediate layer may be formed at 600 ° C. or lower, preferably 550 ° C. or lower. Thereby, the crystallinity of the GaAs layer 124 is improved.
  • the intermediate layer may be formed at 400 ° C. or higher.
  • the intermediate layer may be formed at 400 ° C. or higher and 600 ° C. or lower. Thereby, the crystallinity of the GaAs layer 124 is improved.
  • the intermediate layer may be a GaAs layer formed at a temperature of 600 ° C. or lower, preferably 550 ° C. or lower.
  • the GaAs layer 124 may be formed by the following procedure. First, an intermediate layer is formed on the surface of the Ge layer 120. The growth temperature of the intermediate layer may be 600 ° C. or less. Thereafter, the temperature of the Si wafer 102 on which the intermediate layer is formed is raised to a predetermined temperature, and then the GaAs layer 124 may be formed.
  • FIG. 2 to 6 show cross-sectional examples in the manufacturing process of the semiconductor substrate 101.
  • a Si wafer 102 is prepared, and a silicon oxide film 130, for example, serving as an insulating layer is formed on the surface of the Si wafer 102.
  • the silicon oxide film 130 can be formed using, for example, a thermal oxidation method.
  • the film thickness of the silicon oxide film 130 can be set to 1 ⁇ m, for example.
  • the insulating layer 104 is formed by patterning the silicon oxide film 130. By the formation of the insulating layer 104, an opening region is formed. For patterning, for example, a photolithography method can be used.
  • a Ge layer 120 is epitaxially grown in the opening region.
  • the epitaxial growth of the Ge layer 120 is performed as follows. First, the Si wafer 102 is introduced into a CVD reaction chamber that can be brought into an ultra-high vacuum pressure reduction state, a source gas is introduced into the CVD reaction chamber, and the substrate is heated to a first temperature at which the source gas can be thermally decomposed.
  • a Ge first epitaxial layer is selectively formed on the Si wafer 102 exposed in the opening region.
  • a source gas is introduced into the CVD reaction chamber and the substrate is heated to a second temperature higher than the first temperature to form a Ge second epitaxial layer on the first epitaxial layer.
  • GeH 4 can be used as the source gas.
  • thermal annealing is performed on the epitaxially grown Ge layer 120.
  • Thermal annealing is performed as follows. First, the first and second epitaxial layers are annealed at a third temperature that does not reach the melting point of Ge.
  • the first and second epitaxial layers are annealed at a fourth temperature lower than the third temperature.
  • the Ge layer 120 selectively epitaxially grown in the opening region is formed.
  • Such two-step annealing can be repeated a plurality of times.
  • a temperature of 900 ° C. and a time of 10 minutes can be exemplified.
  • An example of annealing conditions at the fourth temperature is a temperature and time condition of 780 ° C. for 10 minutes.
  • An example of the number of repetitions is 10 times.
  • a gas containing phosphine may be supplied to the surface of the Ge layer 120 to treat the surface of the Ge layer 120.
  • the crystal defects existing at the stage of epitaxial growth can be moved to the edge of the Ge layer 120 by annealing, and the crystal defects of the Ge layer 120 are eliminated by eliminating the crystal defects in the edge of the Ge layer 120.
  • the density can be made extremely low. Thereby, defects due to the substrate material of the epitaxial thin film to be formed later can be reduced, and as a result, the performance of the electronic element formed in the GaAs layer 124 can be improved. Further, even if the thin film is of a type that cannot be directly grown on the silicon substrate due to lattice mismatch, a high-quality crystalline thin film can be formed using the Ge layer 120 having excellent crystallinity as the substrate material.
  • the Ge layer 120 after annealing can be held at a high temperature, and a gas containing PH 3 (phosphine) on the surface can be supplied.
  • a gas containing PH 3 (phosphine) on the surface can be supplied.
  • PH 3 phosphine
  • the crystal quality of the GaAs layer 124 grown thereon can be improved.
  • As preferable processing temperature 500 degreeC or more and 900 degrees C or less can be illustrated. When the temperature is lower than 500 ° C., the treatment effect does not appear, and when the temperature is higher than 900 ° C., the Ge layer 120 is deteriorated, which is not preferable.
  • a more preferable treatment temperature is 600 ° C. or higher and 800 ° C. or lower.
  • a source gas capable of forming a GaAs layer is introduced into the CVD reaction chamber, and the GaAs layer 124 is epitaxially grown in contact with the Ge layer 120 whose surface has been treated.
  • the MOCVD method or the MBE method can be used.
  • the source gas TM-Ga (trimethylgallium) or AsH 3 (arsine) can be used.
  • the growth temperature include 600 ° C. to 650 ° C.
  • the semiconductor substrate 101 shown in FIG. 1 is obtained.
  • the semiconductor substrate 101 of this embodiment was able to be manufactured by the method described above.
  • the Ge layer 120 is selectively grown in the opening region partitioned by the insulating layer 104, and the Ge layer 120 is subjected to two-stage annealing a plurality of times to improve the crystallinity of the Ge layer 120.
  • the semiconductor substrate 101 having the GaAs layer 124 with excellent crystallinity was obtained. Since the semiconductor wafer 101 employs the Si wafer 102, the semiconductor substrate 101 can be manufactured at low cost, and the heat generated by the electronic elements formed on the GaAs layer 124 can be efficiently exhausted.
  • Example 1 A semiconductor substrate provided with the Si wafer 102, the insulating layer 104, the Ge layer 120, and the GaAs layer 124 is manufactured, and the growth rate of the crystal growing inside the opening formed in the insulating layer 104, the coverage region The relationship between the size and the size of the opening was investigated. The experiment was performed by changing the planar shape of the covering region formed on the insulating layer 104 and the bottom shape of the opening, and measuring the film thickness of the GaAs layer 124 grown for a certain period of time.
  • a covering region and an opening were formed on the surface of the Si wafer 102 by the following procedure.
  • the Si wafer 102 a commercially available single crystal Si substrate was used.
  • An SiO 2 layer was formed as an example of the insulating layer 104 on the surface of the Si wafer 102 by thermal oxidation.
  • SiO 2 layer was formed in a predetermined size. Three or more SiO 2 layers having a predetermined size were formed. At this time, the planar shape of the SiO 2 layer having a predetermined size was designed to be a square having the same size. Further, an opening having a predetermined size was formed in the center of the square SiO 2 layer by etching. At this time, the center of the square SiO 2 layer was designed so that the center of the opening coincided. One opening was formed for each of the square SiO 2 layers. In the present specification, the length of one side of the square SiO 2 layer may be referred to as the length of one side of the covered region.
  • the Ge layer 120 was selectively grown inside the opening by the CVD method.
  • GeH 4 was used as the source gas.
  • the flow rate of the source gas and the film formation time were set to predetermined values, respectively.
  • the GaAs layer 124 was grown by MOCVD.
  • the GaAs layer 124 was epitaxially grown on the surface of the Ge layer 120 inside the opening under the conditions of 620 ° C. and 8 MPa. Trimethyl gallium and arsine were used as source gases.
  • the flow rate of the source gas and the film formation time were set to predetermined values, respectively.
  • the thickness of the GaAs layer 124 was measured.
  • the film thickness of the GaAs layer 124 is measured by measuring the film thickness at three measurement points of the GaAs layer 124 with a needle-type step gauge (manufactured by KLA Tencor, Surface Profiler P-10). Calculated by averaging. At this time, the standard deviation of the film thickness at the three measurement points was also calculated.
  • the film thickness is obtained by directly measuring the film thickness at three measurement points of the GaAs layer 124 by a cross-sectional observation method using a transmission electron microscope or a scanning electron microscope, and averaging the film thicknesses at the three positions. You may calculate by.
  • the thickness of the GaAs layer 124 was measured by changing the bottom shape of the opening when the length of one side of the covering region was set to 50 ⁇ m, 100 ⁇ m, 200 ⁇ m, 300 ⁇ m, 400 ⁇ m, or 500 ⁇ m. .
  • the bottom shape of the opening was tested in three ways: a square with a side of 10 ⁇ m, a square with a side of 20 ⁇ m, and a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m.
  • the plurality of square SiO 2 layers are integrally formed.
  • the covering regions having a side length of 500 ⁇ m are not arranged at intervals of 500 ⁇ m, but for the sake of convenience, the length of one side of the covering region is represented as 500 ⁇ m.
  • the distance between two adjacent covering regions is expressed as 0 ⁇ m.
  • Example 1 The experimental results of Example 1 are shown in FIGS.
  • FIG. 12 shows the average value of the film thickness of the GaAs layer 124 in each case of Example 1.
  • FIG. 13 shows the coefficient of variation of the film thickness of the GaAs layer 124 in each case of Example 1.
  • FIG. 12 shows the relationship between the growth rate of the GaAs layer 124 and the size of the covered region and the size of the opening.
  • the vertical axis represents the film thickness [ ⁇ ] of the GaAs layer 124 grown during a certain time
  • the horizontal axis represents the length [ ⁇ m] of one side of the covered region.
  • an approximate value of the growth rate of the GaAs layer 124 can be obtained by dividing the film thickness by the time.
  • the rhombus plot indicates experimental data when the bottom shape of the opening is a square having a side of 10 ⁇ m
  • the square plot indicates experimental data when the bottom shape of the opening is a square having a side of 20 ⁇ m.
  • a triangular plot shows experimental data when the bottom shape of the opening is a rectangle having a long side of 40 ⁇ m and a short side of 30 ⁇ m.
  • FIG. 12 shows that the growth rate monotonously increases as the size of the covered region increases. Further, it can be seen that the growth rate increases almost linearly when the length of one side of the covering region is 400 ⁇ m or less, and there is little variation due to the bottom shape of the opening. On the other hand, when the length of one side of the covering region is 500 ⁇ m, the growth rate increases rapidly compared to the case where the length of one side of the covering region is 400 ⁇ m or less, and the variation due to the bottom shape of the opening is large.
  • FIG. 13 shows the relationship between the variation coefficient of the growth rate of the GaAs layer 124 and the distance between two adjacent coating regions.
  • the variation coefficient is a ratio of the standard deviation to the average value, and can be calculated by dividing the standard deviation of the film thickness at the three measurement points by the average value of the film thickness.
  • the vertical axis represents the coefficient of variation of the film thickness [ ⁇ ] of the GaAs layer 124 grown during a certain time
  • the horizontal axis represents the distance [ ⁇ m] between adjacent coating regions.
  • FIG. 13 shows experimental data when the distance between two adjacent coating regions is 0 ⁇ m, 20 ⁇ m, 50 ⁇ m, 100 ⁇ m, 200 ⁇ m, 300 ⁇ m, 400 ⁇ m and 450 ⁇ m.
  • the rhombus plot shows experimental data when the bottom shape of the opening is a square having a side of 10 ⁇ m.
  • the experimental data in which the distance between two adjacent coating regions is 0 ⁇ m, 100 ⁇ m, 200 ⁇ m, 300 ⁇ m, 400 ⁇ m, and 450 ⁇ m are respectively 500 ⁇ m, 400 ⁇ m, and 300 ⁇ m. , 200 ⁇ m, 100 ⁇ m and 50 ⁇ m.
  • the film of the GaAs layer 124 is obtained for the cases where the length of one side of the coating region is 480 ⁇ m and 450 ⁇ m, respectively, by the same procedure as other experimental data. Obtained by measuring the thickness.
  • FIG. 13 shows that the growth rate of the GaAs layer 124 is very stable when the distance is 20 ⁇ m as compared with the case where the distance between two adjacent coating regions is 0 ⁇ m. From the above results, it can be seen that the growth rate of the crystal growing inside the opening is stabilized when the two adjacent coating regions are slightly separated. Alternatively, it can be seen that the growth rate of the crystal is stabilized if a region where crystal growth occurs is arranged between two adjacent coating regions. In addition, even when the distance between two adjacent coating regions is 0 ⁇ m, it can be seen that the variation in the growth rate of the crystal can be suppressed by arranging a plurality of openings at equal intervals.
  • Example 2 The length of one side of the covering region is set to 200 ⁇ m, 500 ⁇ m, 700 ⁇ m, 1000 ⁇ m, 1500 ⁇ m, 2000 ⁇ m, 3000 ⁇ m, or 4250 ⁇ m, and in each case, a semiconductor substrate is manufactured in the same procedure as in Example 1, The film thickness of the GaAs layer 124 formed inside the opening was measured.
  • the SiO 2 layer was formed so that a plurality of SiO 2 layers having the same size were arranged on the Si wafer 102. Further, the SiO 2 layer was formed so that the plurality of SiO 2 layers were separated from each other.
  • the bottom shape of the opening was tested in three ways: a square with a side of 10 ⁇ m, a square with a side of 20 ⁇ m, a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m.
  • the growth conditions of the Ge layer 120 and the GaAs layer 124 were set to the same conditions as in Example 1.
  • Example 3 The film thickness of the GaAs layer 124 formed inside the opening was measured in the same manner as in Example 2 except that the supply amount of trimethylgallium was halved and the growth rate of the GaAs layer 124 was halved.
  • the length of one side of the covering region was set to 200 ⁇ m, 500 ⁇ m, 1000 ⁇ m, 2000 ⁇ m, 3000 ⁇ m, or 4250 ⁇ m, and the experiment was performed when the bottom shape of the opening was a square with a side of 10 ⁇ m.
  • Example 2 and Example 3 The experimental results of Example 2 and Example 3 are shown in FIG. 14, FIG. 15 to FIG. 19, FIG. 20 to FIG. In FIG. 14, the average value of the film thickness of the GaAs layer 124 in each case of Example 2 is shown. 15 to 19 show electron micrographs of the GaAs layer 124 in each case of Example 2. FIG. 20 to 24 show electron micrographs of the GaAs layer 124 in each case of Example 3. FIG. Table 1 shows the growth rate of the GaAs layer 124 and the Ra value in each case of Example 2 and Example 3.
  • FIG. 14 shows the relationship between the growth rate of the GaAs layer 124 and the size of the covering region and the size of the opening.
  • the vertical axis represents the film thickness of the GaAs layer 124 grown during a certain time
  • the horizontal axis represents the length [ ⁇ m] of one side of the covered region.
  • an approximate value of the growth rate of the GaAs layer 124 can be obtained by dividing the film thickness by the time.
  • the rhombus plot shows experimental data when the bottom shape of the opening is a square having a side of 10 ⁇ m
  • the square plot shows experimental data when the bottom shape of the opening is a square having a side of 20 ⁇ m.
  • a triangular plot shows experimental data when the bottom shape of the opening is a rectangle having a long side of 40 ⁇ m and a short side of 30 ⁇ m.
  • FIG. 14 shows that the growth rate stably increases as the size of the covering region increases until the length of one side of the covering region reaches 4250 ⁇ m. From the result shown in FIG. 12 and the result shown in FIG. 14, it can be seen that the growth rate of the crystal growing inside the opening is stabilized when the two adjacent coating regions are slightly separated. Alternatively, it can be seen that the growth rate of the crystal is stabilized if a region where crystal growth occurs is arranged between two adjacent coating regions.
  • FIGS. 15, 16, 17, 18, and 19 show the results when the length of one side of the covered region is 4250 ⁇ m, 2000 ⁇ m, 1000 ⁇ m, 500 ⁇ m, and 200 ⁇ m, respectively. 15 to 19, it can be seen that the surface state of the GaAs layer 124 deteriorates as the size of the covering region increases.
  • FIG. 20 to 24 show the results of observing the surface of the GaAs layer 124 with an electron microscope in each case of Example 3.
  • FIG. 20, FIG. 21, FIG. 22, FIG. 23, and FIG. 24 show the results when the length of one side of the covered region is 4250 ⁇ m, 2000 ⁇ m, 1000 ⁇ m, 500 ⁇ m, and 200 ⁇ m, respectively.
  • 20 to 24 it can be seen that the surface state of the GaAs layer 124 deteriorates as the size of the covering region increases. Further, it can be seen that the surface state of the GaAs layer 124 is improved as compared with the result of Example 2.
  • Table 1 shows the growth rate [ ⁇ / min] of the GaAs layer 124 and the Ra value [ ⁇ m] in each case of Example 2 and Example 3.
  • the film thickness of the GaAs layer 124 was measured with a needle type step gauge.
  • Ra value was computed based on the observation result by a laser microscope apparatus. From Table 1, it can be seen that the smaller the growth rate of the GaAs layer 124, the better the surface roughness. It can also be seen that the Ra value is 0.02 ⁇ m or less when the growth rate of the GaAs layer 124 is 300 nm / min or less.
  • Example 4 In the same manner as in Example 1, a semiconductor substrate including the Si wafer 102, the insulating layer 104, the Ge layer 120, and the GaAs layer 124 was produced.
  • the insulating layer 104 was formed on the (100) surface of the surface of the Si wafer 102. 25 to 27 show electron micrographs of the surface of the GaAs crystal formed on the semiconductor substrate.
  • FIG. 25 shows a result when a GaAs crystal is grown in an opening arranged so that the direction of one side of the bottom shape of the opening and the ⁇ 010> direction of the Si wafer 102 are substantially parallel to each other.
  • the planar shape of the covering region was a square having a side length of 300 ⁇ m.
  • the bottom shape of the opening was a square having a side of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 010> direction.
  • a crystal having a uniform shape was obtained.
  • FIG. 25 shows that the (10-1) plane, the (1-10) plane, the (101) plane, and the (110) plane appear on the four side surfaces of the GaAs crystal, respectively.
  • the (11-1) plane appears in the upper left corner of the GaAs crystal
  • the (1-11) plane appears in the lower right corner of the GaAs crystal in the figure. Recognize.
  • the (11-1) plane and the (1-11) plane are equivalent planes to the (-1-1-1) plane and are stable planes.
  • FIG. 26 shows a result when a GaAs crystal is grown in an opening arranged so that the direction of one side of the bottom shape of the opening and the ⁇ 010> direction of the Si wafer 102 are substantially parallel to each other. .
  • FIG. 26 shows the results when observed obliquely from above at an angle of 45 °.
  • the planar shape of the covering region was a square having a side length of 50 ⁇ m.
  • the bottom shape of the opening was a square having a side length of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 010> direction.
  • a crystal having a uniform shape was obtained.
  • FIG. 27 shows a result when a GaAs crystal is grown in an opening arranged so that the direction of one side of the bottom shape of the opening and the ⁇ 011> direction of the Si wafer 102 are substantially parallel to each other.
  • the planar shape of the covering region was a square having a side length of 400 ⁇ m.
  • the bottom shape of the opening was a square having a side length of 10 ⁇ m.
  • the arrow in the figure indicates the ⁇ 011> direction.
  • FIG. 27 compared with FIG. 25 and FIG. 26, a crystal with a disordered shape was obtained.
  • As a result of the appearance of a relatively unstable (111) plane on the side surface of the GaAs crystal it is considered that the shape of the crystal is disturbed.
  • Example 5 In the same manner as in Example 1, a semiconductor substrate including the Si wafer 102, the insulating layer 104, the Ge layer 120, and the GaAs layer 124 was produced. In this embodiment, an intermediate layer is formed between the Ge layer 120 and the GaAs layer 124.
  • the planar shape of the covering region was a square having a side length of 200 ⁇ m.
  • the bottom shape of the opening was a square having a side of 10 ⁇ m.
  • a Ge layer 120 having a film thickness of 850 nm was formed inside the opening by a CVD method, and then annealed at 800 ° C.
  • the temperature of the Si wafer 102 on which the Ge layer 120 was formed was set to 550 ° C., and an intermediate layer was formed by MOCVD.
  • the intermediate layer was grown using trimethylgallium and arsine as source gases.
  • the film thickness of the intermediate layer was 30 nm.
  • the temperature of the Si wafer 102 on which the intermediate layer was formed was raised to 640 ° C., and then the GaAs layer 124 was formed by MOCVD.
  • the thickness of the GaAs layer was 500 nm.
  • a semiconductor substrate was fabricated under the same conditions as in Example 1.
  • FIG. 28 shows the result of observing a cross section of the manufactured semiconductor substrate with a transmission electron microscope. As shown in FIG. 28, no dislocation was observed in the Ge layer 120 and the GaAs layer. Thus, it can be seen that, by adopting the above configuration, a high-quality Ge layer and a compound semiconductor layer lattice-matched or pseudo-lattice-matched to the Ge layer can be formed on the Si substrate.
  • Example 6 In the same manner as in Example 5, a semiconductor substrate including the Si wafer 102, the insulating layer 104, the Ge layer 120, the intermediate layer, and the GaAs layer 124 was manufactured, and then the HBT was obtained using the obtained semiconductor substrate. An element structure was produced. The HBT element structure was fabricated by the following procedure. First, a semiconductor substrate was produced in the same manner as in Example 5. In the present example, the planar shape of the covering region was a square having a side length of 50 ⁇ m. The bottom shape of the opening was a square having a side of 20 ⁇ m. Regarding other conditions, the semiconductor substrate was formed under the same conditions as in Example 5.
  • a semiconductor layer was stacked on the surface of the GaAs layer of the semiconductor substrate by MOCVD.
  • an HBT element structure was obtained in which an n-type GaAs layer having a thickness of 120 nm and an n-type InGaAs layer having a thickness of 60 nm were arranged in this order
  • An electrode was arranged on the obtained HBT element structure to produce an HBT element as an example of an electronic element or an electronic device.
  • Si was used as an n-type impurity.
  • C was used as a p-type impurity.
  • FIG. 29 shows a laser microscope image of the obtained HBT element.
  • the light gray portion indicates the electrode.
  • three electrodes are lined up in the opening region arranged near the center of the square covering region.
  • the three electrodes respectively indicate a base electrode, an emitter electrode, and a collector electrode of the HBT element from the left in the figure.
  • transistor operation was confirmed. Further, when the cross section of the HBT element was observed with a transmission electron microscope, no dislocation was observed.
  • Example 7 In the same manner as in Example 6, three HBT elements having the same structure as in Example 6 were produced. The three manufactured HBT elements were connected in parallel. In this example, the planar shape of the covering region was a rectangle having a long side of 100 ⁇ m and a short side of 50 ⁇ m. Moreover, three openings were provided inside the covering region. All of the bottom shapes of the openings were squares having a side of 15 ⁇ m. Regarding other conditions, an HBT element was manufactured under the same conditions as in Example 6.
  • FIG. 30 shows a laser microscope image of the obtained HBT element.
  • the light gray portion indicates the electrode.
  • FIG. 30 shows that three HBT elements are connected in parallel.
  • Example 8 An HBT element was manufactured by changing the bottom area of the opening, and the relationship between the bottom area of the opening and the electrical characteristics of the obtained HBT element was examined. An HBT element was fabricated in the same manner as in Example 6. As electrical characteristics of the HBT element, a base sheet resistance value R b [ ⁇ / ⁇ ] and a current amplification factor ⁇ were measured. The current amplification factor ⁇ was obtained by dividing the collector current value by the base current value.
  • the shape of the bottom of the opening is a square with a side of 20 ⁇ m, a rectangle with a short side of 20 ⁇ m and a long side of 40 ⁇ m, a square with a side of 30 ⁇ m, a rectangle with a short side of 30 ⁇ m and a long side of 40 ⁇ m, or a short
  • An HBT element was manufactured for each of the rectangles having a side of 20 ⁇ m and a long side of 80 ⁇ m.
  • the bottom shape of the opening is a square
  • one of two orthogonal sides of the bottom shape of the opening is parallel to the ⁇ 010> direction of the Si wafer 102, and the other is parallel to the ⁇ 001> direction of the Si wafer 102.
  • An opening was formed so that When the bottom shape of the opening is rectangular, the long side of the bottom shape of the opening is parallel to the ⁇ 010> direction of the Si wafer 102, and the short side is parallel to the ⁇ 001> direction of the Si wafer 102.
  • An opening was formed.
  • the planar shape of the covering region was mainly tested in the case of a square having a side of 300 ⁇ m.
  • FIG. 31 shows the relationship between the ratio of the current amplification factor ⁇ to the base sheet resistance value Rb of the HBT element and the bottom area [ ⁇ m 2 ] of the opening.
  • the vertical axis indicates a value obtained by dividing the current amplification factor ⁇ by the base sheet resistance value Rb
  • the horizontal axis indicates the bottom area of the opening.
  • FIG. 31 does not show the value of the current amplification factor ⁇ , but a high value of about 70 to 100 was obtained for the current amplification factor.
  • the current amplification factor ⁇ was 10 or less.
  • the HBT element structure by forming the HBT element structure locally on the surface of the Si wafer 102, a device having excellent electrical characteristics can be manufactured.
  • the length of one side of the bottom shape of the opening is 80 ⁇ m or less, or the bottom area of the opening is 1600 ⁇ m 2 or less, a device having excellent electrical characteristics can be manufactured.
  • a step of forming an insulating layer on a single crystal Si substrate a step of patterning the insulating layer to form an opening in the insulating layer by exposing the substrate, and an insulating layer in which the opening is formed
  • introducing a source gas into the CVD reaction chamber that can be brought into an ultra-high vacuum reduced pressure state, introducing the source gas into the CVD reaction chamber, and heating the substrate to a first temperature at which the source gas can be thermally decomposed, thereby opening the substrate.
  • a semiconductor substrate could be produced by a method for producing a semiconductor substrate, comprising introducing a source gas capable of forming a GaAs layer into a CVD reaction chamber, and epitaxially growing the GaAs layer on the surface of the Ge layer whose surface has been treated.
  • a crystal thin film having excellent crystallinity can be formed on an inexpensive silicon substrate, and a semiconductor substrate, an electronic device, or the like can be formed using the crystal thin film.

Abstract

　安価な、また、放熱特性に優れたＳｉ基板を用いて、良質なＧａＡｓ系の結晶薄膜を得る。単結晶Ｓｉの基板と、基板の上に形成され、開口領域を有する絶縁層と、開口領域の基板上にエピタキシャル成長されたＧｅ層と、Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、を備え、Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、第１温度より高い第２温度で第２のエピタキシャル成長を実施し、第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板を提供する。

Description

半導体基板および半導体基板の製造方法
　本発明は、半導体基板および半導体基板の製造方法に関する。本発明は、特に、安価なシリコン基板上に結晶性の優れた結晶薄膜を形成した半導体基板および半導体基板の製造方法に関する。
　ＧａＡｓ系等の化合物半導体デバイスでは、ヘテロ接合を利用して、各種の高機能電子デバイスが開発されている。高機能電子デバイスでは、結晶性の良否がデバイス特性を左右するから、良質な結晶薄膜が求められている。ＧａＡｓ系デバイスの薄膜結晶成長では、ヘテロ界面での格子整合等の要請から、基板としてＧａＡｓあるいはＧａＡｓと格子定数が極めて近いＧｅ等が選択される。
　なお、非特許文献１には、Ｓｉ基板上に高品質のＧｅエピタキシャル成長層（以下、Ｇｅエピ層という場合がある。）を形成する技術が記載されている。当該技術では、Ｇｅエピ層をＳｉ基板上に領域を限定して形成した後、Ｇｅエピ層にサイクル熱アニールを施して、平均転位密度が２．３×１０６ｃｍ－２になることが記載されている。
Ｈｓｉｎ－Ｃｈｉａｏ　Ｌｕａｎ　ｅｔ．ａｌ．、「Ｈｉｇｈ－ｑｕａｌｉｔｙ　Ｇｅ　ｅｐｉｌａｙｅｒｓ　ｏｎ　Ｓｉ　ｗｉｔｈ　ｌｏｗ　ｔｈｒｅａｄｉｎｇ－ｄｉｓｌｏｃａｔｉｏｎ　ｄｅｎｓｉｔｉｅｓ」、ＡＰＰＬＩＥＤ　ＰＨＹＳＩＣＳ　ＬＥＴＴＥＲＳ、ＶＯＬＵＭＥ　７５，　ＮＵＭＢＥＲ　１９、８　ＮＯＶＥＭＢＥＲ　１９９９．
　ＧａＡｓ系の電子デバイスを製造する場合、格子整合を考慮して、前記した通りＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板を選択することになる。しかし、ＧａＡｓ基板あるいはＧｅ基板等のＧａＡｓに格子整合させることが可能な基板は高価であり、デバイスのコストが上昇する。またこれら基板は、放熱特性が十分でなく、余裕のある熱設計のためにはデバイスの形成密度を抑制する、あるいは放熱管理が可能な範囲でデバイスを使用する等の制限を受ける可能性がある。よって、安価な、また、放熱特性に優れたＳｉ基板を用いて製造することができ、良質なＧａＡｓ系の結晶薄膜を有する半導体基板が求められる。そこで本発明の１つの側面においては、上記の課題を解決することのできる「半導体基板、半導体基板の製造方法および電子デバイス」を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の形態においては、単結晶Ｓｉの基板と、基板の上に形成され、開口領域を有する絶縁層と、開口領域の基板上にエピタキシャル成長されたＧｅ層と、Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、を備え、Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、第１温度より高い第２温度で第２のエピタキシャル成長を実施し、第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板を提供する。前記第１の形態においては、Ｇｅ層は、第１のアニールおよび第２のアニールを複数回繰り返して形成してよく、絶縁層は、酸化シリコン層であってよい。
　本発明の第２の形態においては、単結晶Ｓｉの基板と、前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口が形成された絶縁層と、前記開口の内部の前記基板の上に結晶成長されたＧｅ層と、前記Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、を含み、前記Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に前記基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、前記第１温度より高い第２温度で第２のエピタキシャル成長を実施し、前記第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、前記第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板を提供する。
　上記半導体基板において、前記Ｇｅ層は、前記第１のアニールおよび前記第２のアニールから選択された１以上のアニールが、水素を含む雰囲気中で実施されて形成されてもよい。上記半導体基板において、前記Ｇｅ層は、ハロゲン元素を含むガスを原料ガスに含むＣＶＤ法を用いて、前記開口に選択的に結晶成長されて形成されてもよい。上記半導体基板において、前記ＧａＡｓ層の算術平均粗さは、０．０２μｍ以下であってもよい。上記半導体基板において、前記絶縁層は、酸化シリコン層であってもよい。上記半導体基板において、記絶縁層は、前記開口を複数有し、前記複数の開口のうち一の開口と、前記一の開口に隣接する他の開口との間に、前記絶縁層の上面よりも高い吸着速度で前記ＧａＡｓ層の原料を吸着する原料吸着部を含んでよい。
　上記半導体基板において、前記絶縁層を複数有し、前記複数の絶縁層のうち一の絶縁層と、前記一の絶縁層に隣接する他の絶縁層との間に、前記複数の絶縁層の何れの上面よりも高い吸着速度で前記ＧａＡｓ層の原料を吸着する原料吸着部を含んでよい。上記半導体基板において、前記原料吸着部は、前記基板に達する溝であってもよい。上記半導体基板において、前記溝の幅は、２０μｍ以上、５００μｍ以下であってもよい。上記半導体基板において、前記原料吸着部を複数有し、前記複数の原料吸着部の各々は、等間隔に配置されていてもよい。上記半導体基板において、前記開口の底面積は、１ｍｍ2以下であってもよい。上記半導体基板において、前記開口の底面積は、１６００μｍ2以下であってもよい。上記半導体基板において、前記開口の底面積は、９００μｍ2以下であってもよい。
　上記半導体基板において、前記開口の底面は、長方形であり、前記長方形の長辺は、８０μｍ以下であってもよい。上記半導体基板において、前記開口の底面は、長方形であり、前記長方形の長辺は、４０μｍ以下であってもよい。上記半導体基板において、前記基板の主面が（１００）面であり、前記開口の底面は、正方形または長方形であり、前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってもよい。上記半導体基板において、前記基板の主面が（１１１）面であり、前記開口の底面は、六角形であり、前記六角形の少なくとも１辺の方向は、前記主面における＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行であってもよい。なお、結晶の面または方向を示すミラー指数では、指数がマイナスになる場合に、数字の上にバーを付す表記法が一般的である。しかし、指数がマイナスになる場合、本明細書では、便宜的にマイナス数で表記する。たとえば、単位格子のａ軸、ｂ軸およびｃ軸の各軸と、１、－２および３で交わる面は、（１－２３）面と表記する。方向のミラー指数についても同様である。
　本発明の第３の形態においては、単結晶Ｓｉの基板の上に絶縁層を形成する段階と、絶縁層をパターニングして、絶縁層に基板を露出する開口領域を形成する段階と、開口領域を有する絶縁層が形成された基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、ＣＶＤ反応室に原料ガスを導入するとともに、原料ガスを熱分解できる第１温度に基板を加熱して、開口領域に露出された基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、ＣＶＤ反応室に原料ガスを導入するとともに、第１温度より高い第２温度に基板を加熱して、第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、第１および第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールを施す段階と、第１および第２エピタキシャル層に、第３温度より低い第４温度でアニールを施す段階と、アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給して、Ｇｅ層の表面を処理する段階と、ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入して、表面が処理されたＧｅ層に接して、ＧａＡｓ層をエピタキシャル成長する段階と、を備える半導体基板の製造方法を提供する。前記第３の形態において、第３温度でのアニールを施す段階と第４温度でアニールを施す段階とを複数回繰り返す段階、をさらに備えてもよく、絶縁層は、酸化シリコン層であってよい。
　本発明の第４の形態においては、単結晶Ｓｉの基板の上に絶縁層を形成する段階と、前記絶縁層をパターニングして、前記基板を露出させてなる開口を前記絶縁層に形成する段階と、前記開口が形成された前記絶縁層を含む前記基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、前記ＣＶＤ反応室に原料ガスを導入するとともに、前記原料ガスを熱分解できる第１温度に前記基板を加熱して、前記開口に露出された前記基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、前記ＣＶＤ反応室に原料ガスを導入するとともに、前記第１温度より高い第２温度に前記基板を加熱して、前記第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、前記第１エピタキシャル層および前記第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールする段階と、前記第１エピタキシャル層および前記第２エピタキシャル層に、第３温度より低い第４温度でアニールする段階と、アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給し、前記Ｇｅ層の表面を処理する段階と、前記ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入し、前記表面が処理されたＧｅ層の表面に、ＧａＡｓ層をエピタキシャル成長させる段階と、を含む半導体基板の製造方法を提供する。
　上記半導体基板の製造方法において、前記第３温度および前記第４温度の少なくとも１つの温度は、６８０℃以上９００℃未満であってもよい。上記半導体基板の製造方法において、前記第３温度でアニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールしてよい。上記半導体基板の製造方法において、前記第４温度でアニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールしてよい。上記半導体基板の製造方法において、前記Ｇｅの第1エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。上記半導体基板の製造方法において、前記Ｇｅの第２エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。
　上記半導体基板の製造方法において、前記Ｇｅの第1エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。上記半導体基板の製造方法において、前記Ｇｅの第２エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させてもよい。上記半導体基板の製造方法において、前記ＧａＡｓ層をエピタキシャル成長させる段階は、前記ＧａＡｓ層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてもよい。
本実施形態の半導体基板１０１の断面例を、素子形成領域に形成されるＨＢＴと共に示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 半導体基板１０１の製造過程における断面例を示す。 アニール処理をしていないＧｅ層１２０の断面形状を示す。 ７００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 ８００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 ８５０℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 ９００℃でアニール処理をしたＧｅ層１２０の断面形状を示す。 実施例１におけるＧａＡｓ層１２４の膜厚の平均値を示す。 実施例１におけるＧａＡｓ層１２４の膜厚の変動係数を示す。 実施例２におけるＧａＡｓ層１２４の膜厚の平均値を示す。 実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例２におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例３におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例４におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例４におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例４におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。 実施例５における半導体基板の電子顕微鏡写真を示す。 実施例６におけるＨＢＴ素子のレーザー顕微鏡像を示す。 実施例７における電子素子のレーザー顕微鏡像を示す。 ＨＢＴ素子の電気特性と、開口領域の面積との関係を示す。
符号の説明
　１０１　半導体基板、１０２　Ｓｉウェハ、１０４　絶縁層、１０８　コレクタ電極、１１０　エミッタ電極、１１２　ベース電極、１２０　Ｇｅ層、１２４　ＧａＡｓ層、１３０　酸化シリコン膜
　以下、発明の実施の形態を通じて本発明の一側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。図１は、本実施形態の半導体基板１０１の断面例を、素子形成領域に形成されるＨＢＴ（ヘテロジャンクション・バイポーラ・トランジスタ）と共に示す。半導体基板１０１は、単結晶のＳｉウェハ１０２、絶縁層１０４、Ｇｅ層１２０、ＧａＡｓ層１２４を備える。ＧａＡｓ層１２４には、電子素子としてＨＢＴが形成される。
　ＧａＡｓ層１２４の表面には、ＨＢＴのコレクタメサ、エミッタメサおよびベースメサが各々形成される。コレクタメサ、エミッタメサおよびベースメサの表面にはコンタクトホールを介してコレクタ電極１０８、エミッタ電極１１０およびベース電極１１２が形成される。ＧａＡｓ層１２４には、ＨＢＴのコレクタ層、エミッタ層およびベース層を含む。
　コレクタ層として、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚５００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１６ｃｍ－３、膜厚５００ｎｍのｎ－ＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。ベース層として、キャリア濃度が５．０×１０１９ｃｍ－３、膜厚５０ｎｍのｐ－ＧａＡｓ層が例示できる。エミッタ層として、キャリア濃度が３．０×１０１７ｃｍ－３、膜厚３０ｎｍのｎ－ＩｎＧａＰ層と、キャリア濃度が３．０×１０１８ｃｍ－３、膜厚１００ｎｍのｎ＋ＧａＡｓ層と、キャリア濃度が１．０×１０１９ｃｍ－３、膜厚１００ｎｍのｎ＋ＩｎＧａＡｓ層と、を基板方向から順に積層した積層膜を例示できる。
　Ｓｉウェハ１０２は、単結晶Ｓｉの基板の一例であってよい。Ｓｉウェハ１０２は、市販のＳｉウェハを利用できる。
　絶縁層１０４は、Ｓｉウェハ１０２の上に形成され、開口領域を有する。開口領域は、Ｓｉウェハ１０２を露出するものであってよい。絶縁層１０４として、酸化シリコン層が例示できる。１つの開口領域の面積として、１ｍｍ２以下が例示でき、好ましくは０．２５ｍｍ２未満が例示できる。
　絶縁層１０４は、開口領域に開口を有する。なお、本明細書において、開口の「底面形状」とは、開口が形成された層の基板側の面における開口の形状を意味する。開口の底面形状を、開口の底面と称する場合がある。また、被覆領域の「平面形状」とは、被覆領域を基板の主面に投影した場合の形状を意味する。被覆領域の平面形状の面積を、被覆領域の面積と称する場合がある。Ｓｉウェハ１０２の表面は、基板の主面の一例であってよい。
　開口の底面積は、０．０１ｍｍ２以下であってよく、好ましくは１６００μｍ２以下であってよく、より好ましくは９００μｍ２以下であってよい。上記面積が０．０１ｍｍ２以下である場合には、上記面積が０．０１ｍｍ２より大きい場合と比較して、開口の内部に形成されるＧｅ層のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合には、熱アニール処理によって機能層に局部的な反りが生じやすい。このような場合であっても、開口の底面積を０．０１ｍｍ２以下にすることで、当該反りにより機能層に結晶欠陥が生じることを抑制できる。
　開口の底面積が１６００μｍ２以下である場合には、開口の内部に形成された機能層を用いて、高性能のデバイスを製造できる。上記面積が９００μｍ２以下である場合には、上記デバイスを歩留まりよく製造できる。
　一方、開口の底面積は、２５μｍ２以上であってよい。上記面積が２５μｍ２より小さくなると、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度が不安定になり、また形状に乱れを生じやすい。さらに上記面積が２５μｍ２より小さくなると、デバイス加工が難しく、歩留まりを低下させる場合があり、工業的に好ましくない。また、被覆領域の面積に対する開口の底面積の割合は、０．０１％以上であってよい。上記割合が０．０１％より小さくなると、開口の内部に結晶を成長させる場合に、当該結晶の成長速度が不安定になる。上記の割合を求めるときに、１つの被覆領域の内部に複数の開口が形成されている場合には、開口の底面積とは、当該被覆領域の内部に含まれる複数の開口の底面積の総和を意味する。
　開口の底面形状が正方形または長方形である場合には、当該底面形状の一辺の長さは１００μｍ以下であってよく、好ましくは８０μｍ以下であってよく、より好ましくは４０μｍ以下であってよく、さらに好ましくは３０μｍ以下であってよい。上記底面形状の一辺の長さが１００μｍ以下である場合には、上記底面形状の一辺の長さが１００μｍより大きい場合と比較して、開口の内部に形成されるＧｅ層のアニール処理に要する時間を短縮できる。また、機能層と基板との熱膨張係数の差が大きい場合であっても、機能層に結晶欠陥が生じることを抑制できる。
　開口の底面形状の一辺の長さが８０μｍ以下である場合には、開口の内部に形成された機能層を用いて、高性能のデバイスを形成できる。上記底面形状の一辺の長さが４０μｍ以下である場合には、上記デバイスを歩留まりよく製造できる。ここで、開口の底面形状が長方形である場合には、上記一辺の長さは、長辺の長さであってよい。
　１つの被覆領域の内部には、１つの開口が形成されてよい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。また、１つの被覆領域の内部には、複数の開口が形成されてもよい。この場合、複数の開口が等間隔に配されることが好ましい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。
　開口の底面形状が多角形である場合には、当該多角形の少なくとも１辺の方向は、基板の主面の結晶学的面方位の１つと実質的に平行であってよい。上記結晶学的方位は、開口の内部に成長する結晶の側面に安定な面が形成されるように選択されてよい。ここで、「実質的に平行」とは、上記多角形の一辺の方向と、基板の結晶学的面方位の１つとが平行からわずかに傾いている場合を含む。上記傾きの大きさは、５°以下であってよい。これにより、上記結晶の乱れを抑制でき、上記結晶が安定して形成される。その結果、結晶が成長しやすい、形状の整った結晶が得られる、または、良質な結晶が得られるといった効果を奏する。
　基板の主面は、（１００）面、（１１０）面もしくは（１１１）面、または、これらと等価な面であってよい。また、基板の主面は、上記の結晶学的面方位からわずかに傾いていてもよい。即ち、上記基板はオフ角を有してよい。上記傾きの大きさは、１０゜以下であってよい。上記傾きの大きさは、好ましくは０．０５°以上６°以下であってよく、より好ましくは０．３°以上６°以下であってよい。開口の内部に方形結晶を成長させる場合には、基板の主面は、（１００）面もしくは（１１０）面またはこれらと等価な面であってよい。これにより、上記結晶に４回対称の側面が現れやすくなる。
　一例として、Ｓｉウェハ１０２の表面の（１００）面に絶縁層１０４を形成して、絶縁層１０４に正方形または長方形の底面形状を有する開口領域を形成して、開口領域の内部に、Ｇｅ層１２０およびＧａＡｓ層１２４を形成する場合について説明する。この場合、開口領域の底面形状の少なくとも１辺の方向は、Ｓｉウェハ１０２の＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。
　別の例として、Ｓｉウェハ１０２の表面の（１１１）面に絶縁層１０４を形成して、絶縁層１０４に六角形の底面形状を有する開口領域を形成して、開口領域の内部に、Ｇｅ層１２０およびＧａＡｓ層１２４を形成する場合を例として説明する。この場合、開口領域の底面形状の少なくとも１辺は、Ｓｉウェハ１０２の＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向からなる群から選択された何れか１つの方向と実質的に平行であってよい。これにより、ＧａＡｓ結晶の側面に安定な面が現れる。なお、開口領域の平面形状は、正六角形であってよい。同様に、ＧａＡｓ結晶ではなく、六方晶の結晶であるＧａＮ結晶も形成できる。
　Ｓｉウェハ１０２には、複数の絶縁層１０４が形成されてよい。これにより、Ｓｉウェハ１０２には、複数の被覆領域が形成される。複数の絶縁層１０４のうち、一の絶縁層１０４と、当該一の絶縁層１０４に隣接する他の絶縁層１０４との間に、複数の絶縁層１０４の何れの上面よりも高い吸着速度で、Ｇｅ層１２０またはＧａＡｓ層１２４の原料を吸着する原料吸着部が配されてよい。複数の絶縁層１０４の各々は、原料吸着部に囲まれてもよい。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。Ｇｅ層または機能層は、上記結晶の一例であってよい。
　また、各々の絶縁層１０４は、複数の開口を有してよい。複数の開口のうち一の開口と、当該一の開口に隣接する他の開口との間に、原料吸着部を含んでよい。原料吸着部は、上記複数の原料吸着部の各々は、等間隔に配置されてよい。
　原料吸着部は、Ｓｉウェハ１０２の表面であってよい。原料吸着部は、Ｓｉウェハ１０２に達する溝であってよい。上記溝の幅は、２０μｍ以上５００μｍ以下であってよい。原料吸着部は、等間隔に配置されてよい。原料吸着部は、結晶成長が生じる領域であってよい。
　化学気相成長法（ＣＶＤ法）または気相エピタキシャル成長法（ＶＰＥ法）では、形成しようとする薄膜結晶の構成元素を含む原料ガスを基板上に供給して、原料ガスの気相または基板表面での化学反応により薄膜を形成する。反応装置内に供給された原料ガスは、気相反応により反応中間体（以下、前駆体という場合がある。）を生成する。生成された反応中間体は、気相中を拡散して、基板表面に吸着する。基板表面に吸着した反応中間体は、基板表面を表面拡散して、固体膜として析出する。
　隣接する２つの絶縁層１０４の間に原料吸着部が配される、または、絶縁層１０４が原料吸着部に囲まれることで、被覆領域の表面を拡散している上記前駆体が、例えば、原料吸着部に捕捉、吸着または固着される。これにより、開口の内部に結晶をエピタキシャル成長させる場合に、当該結晶の成長速度を安定化できる。上記前駆体は、結晶の原料の一例であってよい。
　本実施形態においては、Ｓｉウェハ１０２の表面に所定の大きさの被覆領域が配されており、被覆領域はＳｉウェハ１０２の表面に囲まれている。例えば、ＭＯＣＶＤ法により、開口領域の内部に結晶を成長させる場合、Ｓｉウェハ１０２の表面まで到達した前駆体の一部がＳｉウェハ１０２の表面で結晶成長する。このように、上記前駆体の一部がＳｉウェハ１０２の表面で消費されることで、開口の内部に形成される結晶の成長速度が安定化する。
　原料吸着部の別の例としては、Ｓｉ、ＧａＡｓ等の半導体部が挙げられる。例えば、絶縁層１０４の表面に、イオンプレーティング法、スパッタリング法等の方法で、アモルファス半導体、半導体多結晶を堆積することで原料吸着部とすることができる。原料吸着部は、絶縁層１０４と、隣接する絶縁層１０４との間に配されてもよく、絶縁層１０４に含まれてもよい。また、隣接する２つの被覆領域の間に、前駆体の拡散が阻害される領域が配される、または、被覆領域が、前駆体の拡散が阻害される領域に囲まれることでも、同様の効果が得られる。
　隣接する２つの絶縁層１０４がわずかでも離れていれば、上記結晶の成長速度は安定化する。隣接する２つの絶縁層１０４の間の距離は、２０μｍ以上であってよい。これにより、上記結晶の成長速度がより安定化する。ここで、隣接する２つの絶縁層１０４の間の距離とは、ある絶縁層１０４の外周上の点と、当該絶縁層１０４に隣接する他の絶縁層１０４の外周上の点との最短距離を示す。複数の絶縁層１０４は、等間隔に配されてよい。特に、隣接する２つの絶縁層１０４の間の距離が１０μｍ未満である場合には、複数の絶縁層１０４を等間隔に配することで、開口における結晶の成長速度を安定化させることができる。
　なお、Ｓｉウェハ１０２は、不純物を含まない高抵抗ウェハであってよく、ｐ型またはｎ型の不純物を含む中抵抗または低抵抗のウェハであってもよい。Ｇｅ層１２０は、不純物を含まないＧｅであってもよく、ｐ型またはｎ型の不純物を含んでもよい。
　Ｇｅ層１２０は、開口領域のＳｉウェハ１０２上にエピタキシャル成長される。Ｇｅ層１２０は、開口領域のＳｉウェハ１０２上に選択的にエピタキシャル成長されてよい。また、Ｇｅ層１２０は、以下のようにエピタキシャル成長した後にアニール処理されて形成される。
　すなわち、超高真空の減圧状態にできるＣＶＤ反応室に基板を導入して、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施した後に、第１温度より高い第２温度で第２のエピタキシャル成長を実施する。そして、第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施した後に、第３温度より低い第４温度で第２のアニールを実施する。第１のアニールおよび第２のアニールは複数回繰り返すことができる。なお、Ｇｅ層１２０をアニールした後、Ｇｅ層１２０の表面にフォスフィンを含むガスを供給して、Ｇｅ層１２０の表面を処理してもよい。
　Ｇｅ層１２０は、９００℃未満、好ましくは８５０℃以下でアニールされてよい。これにより、Ｇｅ層１２０の表面の平坦性を維持できる。Ｇｅ層１２０の表面の平坦性は、Ｇｅ層１２０の表面に他の層を積層する場合に、特に重要になる。一方、Ｇｅ層１２０は、６８０℃以上、好ましくは７００℃以上でアニールされてよい。これにより、Ｇｅ層１２０の結晶欠陥の密度を低減できる。Ｇｅ層１２０は、６８０℃以上９００℃未満の条件でアニールされてよい。
　図７から図１１は、アニール温度と、Ｇｅ層１２０の平坦性との関係示す。図７は、アニールしていないＧｅ層１２０の断面形状を示す。図８、図９、図１０および図１１は、それぞれ、７００℃、８００℃、８５０℃、９００℃でアニール処理を実施した場合の、Ｇｅ層１２０の断面形状を示す。Ｇｅ層１２０の断面形状は、レーザー顕微鏡により観察した。各図の縦軸は、Ｓｉウェハ１０２の主面に垂直な方向における距離を示し、Ｇｅ層１２０の膜厚を示す。各図の横軸は、Ｓｉウェハ１０２の主面に平行な方向における距離を示す。
　各図において、Ｇｅ層１２０は、以下の手順で形成した。まず、熱酸化法により、Ｓｉウェハ１０２の表面にＳｉＯ２層の絶縁層１０４を形成して、絶縁層１０４に被覆領域および開口領域を形成した。Ｓｉウェハ１０２は市販の単結晶Ｓｉ基板を用いた。被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。次に、ＣＶＤ法により、開口領域の内部に、Ｇｅ層１２０を選択的に成長させた。
　図７から図１１より、アニール温度が低いほど、Ｇｅ層１２０の表面の平坦性が良好であることがわかる。特に、アニール温度が９００℃未満の場合、Ｇｅ層１２０の表面が優れた平坦性を示すことがわかる。
　Ｇｅ層１２０は、大気雰囲気下、窒素雰囲気下、アルゴン雰囲気下、または、水素雰囲気下でアニールされてよい。特に、水素を含む雰囲気中でＧｅ層１２０をアニール処理することで、Ｇｅ層１２０の表面状態を滑らかな状態に維持しつつ、Ｇｅ層１２０の結晶欠陥の密度を低減できる。
　Ｇｅ層１２０は、結晶欠陥が移動できる温度および時間を満足する条件でアニールされてよい。Ｇｅ層１２０にアニール処理を施すと、Ｇｅ層１２０内部の結晶欠陥がＧｅ層１２０の内部を移動して、例えば、Ｇｅ層１２０と絶縁層１０４との界面、Ｇｅ層１２０の表面、または、Ｇｅ層１２０の内部のゲッタリングシンクに捕捉される。これにより、Ｇｅ層１２０の表面近傍の結晶欠陥を排除できる。Ｇｅ層１２０と絶縁層１０４との界面、Ｇｅ層１２０の表面、または、Ｇｅ層１２０の内部のゲッタリングシンクは、Ｇｅ層１２０の内部を移動できる結晶欠陥を捕捉する欠陥捕捉部の一例であってよい。
　欠陥捕捉部は、結晶の界面もしくは表面、または、物理的な傷であってよい。欠陥捕捉部は、アニール処理の温度および時間において、結晶欠陥が移動可能な距離内に配されてよい。
　なお、Ｇｅ層１２０は、機能層にシード面を提供するシード層の一例であってよい。シード層の他の例として、ＳｉｘＧｅ１－ｘ（式中、０≦ｘ＜１）を例示できる。また、アニールは、８００～９００℃で２～１０分間の高温アニールと、６８０～７８０℃で２～１０分間の低温アニールとを繰り返し実行する、２段階アニールであってよい。
　Ｇｅ層１２０は、開口領域に選択的に結晶成長してよい。Ｇｅ層１２０は、例えば、ＣＶＤ法またはＭＢＥ法（分子線エピタキシ法）により形成できる。原料ガスは、ＧｅＨ４であってよい。Ｇｅ層１２０は、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により形成されてよい。これにより、Ｇｅ層１２０の成長速度が開口領域の面積の影響を受けにくくなる。その結果、例えば、Ｇｅ層１２０の膜厚の均一性が向上する。また、この場合、絶縁層１０４の表面におけるＧｅ結晶の堆積を抑制できる。
　Ｇｅ層１２０は、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により形成されてよい。ハロゲン元素を含むガスは、塩化水素ガスまたは塩素ガスであってよい。これにより、１００Ｐａ以上の圧力下でＣＶＤ法によりＧｅ層１２０を形成する場合であっても、絶縁層１０４の表面へのＧｅ結晶の堆積を抑制できる。
　なお、本実施形態において、Ｇｅ層１２０がＳｉウェハ１０２の表面に接して形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、Ｓｉウェハ１０２との間に、他の層が配されてもよい。上記他の層は、単一の層であってもよく、複数の層を含んでもよい。
　Ｇｅ層１２０は、以下の手順で形成されてよい。まず、低温でシード結晶を形成する。シード結晶は、ＳｉｘＧｅ１－ｘ（式中、０≦ｘ＜１）であってよい。シード結晶の成長温度は、３３０℃以上４５０℃以下であってよい。その後、シード結晶が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、Ｇｅ層１２０を形成してよい。
　ＧａＡｓ層１２４は、Ｇｅ層１２０上にエピタキシャル成長して形成される。ＧａＡｓ層１２４は、Ｇｅ層１２０上に直接形成することができる。また、ＧａＡｓ層１２４は、間に別の層を介してＧｅ層１２０の上に形成することもできる。
　ＧａＡｓ層１２４は、算術平均粗さ（以下、Ｒａ値と称する場合がある。）が０．０２μｍ以下、好ましくは０．０１μｍ以下であってよい。これにより、ＧａＡｓ層１２４を用いて、高性能のデバイスを形成できる。ここで、Ｒａ値は表面粗さを表す指標であり、ＪＩＳ　Ｂ０６０１－２００１に基づいて算出できる。Ｒａ値は、一定長さの粗さ曲線を中心線から折り返して、当該粗さ曲線と当該中心線とにより得られた面積を、測定した長さで除して算出できる。
　ＧａＡｓ層１２４の成長速度は、３００ｎｍ／ｍｉｎ以下であってよく、好ましくは２００ｎｍ／ｍｉｎ以下であってよく、より好ましくは６０ｎｍ／ｍｉｎ以下であってよい。これにより、ＧａＡｓ層１２４のＲａ値を０．０２μｍ以下にできる。一方、ＧａＡｓ層１２４の成長速度は、１ｎｍ／ｍｉｎ以上であってよく、好ましくは、５ｎｍ／ｍｉｎ以上であってよい。これにより、生産性を犠牲にすることなく、良質なＧａＡｓ層１２４が得られる。例えば、ＧａＡｓ層１２４を１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させてよい。
　なお、本実施形態において、Ｇｅ層１２０の表面にＧａＡｓ層１２４が形成される場合について説明したが、これに限定されない。例えば、Ｇｅ層１２０と、ＧａＡｓ層１２４との間に、中間層が配されてもよい。中間層は、単一の層であってもよく、複数の層を含んでもよい。中間層は、６００℃以下、好ましくは５５０℃以下で形成されてよい。これにより、ＧａＡｓ層１２４の結晶性が向上する。一方、中間層は、４００℃以上で形成されてよい。中間層は、４００℃以上６００℃以下で形成されてよい。これにより、ＧａＡｓ層１２４の結晶性が向上する。中間層は、６００℃以下、好ましくは５５０℃以下の温度で形成されたＧａＡｓ層であってよい。
　ＧａＡｓ層１２４は、以下の手順で形成されてよい。まず、Ｇｅ層１２０の表面に、中間層を形成する。中間層の成長温度は、６００℃以下であってよい。その後、中間層が形成されたＳｉウェハ１０２の温度を所定の温度まで昇温した後、ＧａＡｓ層１２４を形成してよい。
　図２から図６は、半導体基板１０１の製造過程における断面例を示す。図２に示すように、Ｓｉウェハ１０２を用意して、Ｓｉウェハ１０２の表面に絶縁層となる、たとえば酸化シリコン膜１３０を形成する。酸化シリコン膜１３０は、たとえば熱酸化法を用いて形成できる。酸化シリコン膜１３０の膜厚は、たとえば１μｍとすることができる。
　図３に示すように、酸化シリコン膜１３０をパターニングして、絶縁層１０４を形成する。絶縁層１０４の形成により、開口領域が形成される。パターニングには、たとえばフォトリソグラフィ法を用いることができる。
　図４に示すように、開口領域にＧｅ層１２０をエピタキシャル成長する。Ｇｅ層１２０のエピタキシャル成長は以下のように実施する。まず、超高真空の減圧状態にできるＣＶＤ反応室にＳｉウェハ１０２を導入して、ＣＶＤ反応室に原料ガスを導入するとともに、原料ガスを熱分解できる第１温度に基板を加熱する。
　そして、開口領域に露出されたＳｉウェハ１０２にＧｅの第１エピタキシャル層を選択的に形成する。次に、ＣＶＤ反応室に原料ガスを導入するとともに、第１温度より高い第２温度に基板を加熱して、第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する。原料ガスにはＧｅＨ４を用いることができる。
　図５に示すように、エピタキシャル成長させたＧｅ層１２０に熱アニールを施す。熱アニールは、以下のようにして実施する。まず、第１および第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールを施す。
　そして、第１および第２エピタキシャル層に、第３温度より低い第４温度でアニールを施す。これにより、開口領域に選択的にエピタキシャル成長されたＧｅ層１２０を形成する。このような２段階アニールは複数回繰り返すことができる。
　第３温度でのアニール条件として、９００℃、１０分の温度および時間条件が例示できる。第４温度でのアニール条件として、７８０℃、１０分の温度および時間条件が例示できる。繰り返しの回数として１０回が例示できる。アニールの後に、Ｇｅ層１２０の表面にフォスフィンを含むガスを供給して、Ｇｅ層１２０の表面を処理してもよい。
　本実施形態では、Ｇｅ層１２０をエピタキシャル成長させた後、２段階のアニールを複数回繰り返す。このため、エピタキシャル成長の段階で存在する結晶欠陥を、アニールによってＧｅ層１２０の縁辺部に移動させることができ、当該結晶欠陥をＧｅ層１２０の縁辺部に排除することで、Ｇｅ層１２０の結晶欠陥密度を極めて低いレベルにできる。これにより、後に形成するエピタキシャル薄膜の基板材料に起因する欠陥を低減でき、結果としてＧａＡｓ層１２４に形成する電子素子の性能を向上できる。また、格子不整合に起因してシリコン基板には直接結晶成長できない種類の薄膜であっても、結晶性に優れるＧｅ層１２０を基板材料として良質な結晶薄膜を形成できる。
　ＧａＡｓ層１２４の成長前に、アニールを施した後のＧｅ層１２０を高温に保持して、表面にＰＨ３（フォスフィン）を含むガスを供給できる。ＰＨ３によりＧｅ層１２０の表面を処理することで、その上に成長するＧａＡｓ層１２４の結晶品質を高くすることができる。好ましい処理温度として、５００℃以上９００℃以下が例示できる。５００℃より低いと処理の効果が現れず、９００℃より高いとＧｅ層１２０が変質するから好ましくない。さらに好ましい処理温度として、６００℃以上８００℃以下が例示できる。
　図６に示すように、ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入して、表面が処理されたＧｅ層１２０に接して、ＧａＡｓ層１２４をエピタキシャル成長させる。ＧａＡｓ層１２４のエピタキシャル成長には、たとえばＭＯＣＶＤ法あるいはＭＢＥ法を用いることができる。原料ガスにはＴＭ－Ｇａ（トリメチルガリウム）、ＡｓＨ３（アルシン）を用いることができる。成長温度として、たとえば６００℃から６５０℃が例示できる。ＧａＡｓ層１２４のエピタキシャル成長では、絶縁層１０４が成長を阻害するから、絶縁層１０４の上にはＧａＡｓ層等は形成されない。
　その後、ＧａＡｓ層１２４に周知の方法で、たとえばＨＢＴ等の電子素子を形成すれば、図１に示す半導体基板１０１になる。上記した方法により、本実施形態の半導体基板１０１が製造できた。本実施形態の半導体基板１０１では、絶縁層１０４によって区画する開口領域にＧｅ層１２０を選択成長させ、Ｇｅ層１２０に２段階のアニールを複数回施して、Ｇｅ層１２０の結晶性を高めたことにより、結晶性の優れたＧａＡｓ層１２４を有する半導体基板１０１を得ることができた。半導体基板１０１はＳｉウェハ１０２を採用するから、半導体基板１０１を安価に製造でき、また、ＧａＡｓ層１２４に形成する電子素子が発する熱を効率よく排熱できた。
（実施例１）
　Ｓｉウェハ１０２と、絶縁層１０４と、Ｇｅ層１２０と、ＧａＡｓ層１２４とを備えた半導体基板を作製して、絶縁層１０４に形成した開口の内部に成長する結晶の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を調べた。実験は、絶縁層１０４に形成される被覆領域の平面形状および開口の底面形状を変えて、一定時間の間に成長するＧａＡｓ層１２４の膜厚を測定することで実施した。
　まず、以下の手順で、Ｓｉウェハ１０２の表面に、被覆領域および開口を形成した。Ｓｉウェハ１０２の一例として、市販の単結晶Ｓｉ基板を用いた。熱酸化法により、Ｓｉウェハ１０２の表面に、絶縁層１０４の一例としてＳｉＯ２層を形成した。
　上記ＳｉＯ２層をエッチングして、所定の大きさのＳｉＯ２層を形成した。所定の大きさのＳｉＯ２層は、３個以上形成した。このとき、所定の大きさのＳｉＯ２層の平面形状が同一の大きさの正方形となるよう設計した。また、エッチングにより、上記正方形のＳｉＯ２層の中心に、所定の大きさの開口を形成した。このとき、上記正方形のＳｉＯ２層の中心と、上記開口の中心とが一致するよう設計した。上記正方形のＳｉＯ２層の１つにつき、１つの開口を形成した。なお、本明細書において、上記正方形のＳｉＯ２層の一辺の長さを、被覆領域の一辺の長さと称する場合がある。
　次に、ＣＶＤ法により、開口の内部に、Ｇｅ層１２０を選択的に成長させた。原料ガスには、ＧｅＨ４を用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。次に、ＭＯＣＶＤ法により、ＧａＡｓ層１２４を結晶成長させた。ＧａＡｓ層１２４は、６２０℃、８ＭＰａの条件で、開口の内部のＧｅ層１２０の表面にエピタキシャル成長させた。原料ガスには、トリメチルガリウムおよびアルシンを用いた。原料ガスの流量および成膜時間は、それぞれ、所定の値に設定した。
　ＧａＡｓ層１２４を形成した後、ＧａＡｓ層１２４の膜厚を測定した。ＧａＡｓ層１２４の膜厚は、針式段差計（ＫＬＡ　Ｔｅｎｃｏｒ社製、Ｓｕｒｆａｃｅ　Ｐｒｏｆｉｌｅｒ　Ｐ－１０）により、ＧａＡｓ層１２４の３箇所の測定点における膜厚を測定して、当該３箇所の膜厚を平均することで算出した。このとき、当該３箇所の測定点における膜厚の標準偏差も算出した。なお、上記膜厚は、透過型電子顕微鏡または走査型電子顕微鏡による断面観察法により、ＧａＡｓ層１２４の３箇所の測定点における膜厚を直接測定して、当該３箇所の膜厚を平均することで算出してもよい。
　以上の手順により、被覆領域の一辺の長さを、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍまたは５００μｍに設定した場合のそれぞれについて、開口の底面形状を変えて、ＧａＡｓ層１２４の膜厚を測定した。開口の底面形状は、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。
　なお、被覆領域の一辺の長さが５００μｍの場合、複数の上記正方形のＳｉＯ２層は、一体的に形成されている。この場合、一辺の長さが５００μｍの被覆領域が５００μｍ間隔で配されているわけではないが、便宜上、被覆領域の一辺の長さが５００μｍの場合として表す。また、便宜上、隣接する２つの被覆領域の間の距離を０μｍとして表す。
　実施例１の実験結果を、図１２および図１３に示す。図１２は、実施例１のそれぞれの場合におけるＧａＡｓ層１２４の膜厚の平均値を示す。図１３は、実施例１のそれぞれの場合におけるＧａＡｓ層１２４の膜厚の変動係数を示す。
　図１２は、ＧａＡｓ層１２４の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図１２において、縦軸は一定時間の間に成長したＧａＡｓ層１２４の膜厚[Å]を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、ＧａＡｓ層１２４の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、ＧａＡｓ層１２４の成長速度の近似値が得られる。
　図１２において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
　図１２より、上記成長速度は、被覆領域の大きさが大きくなるに従い、単調増加することがわかる。また、上記成長速度は、被覆領域の一辺の長さが４００μｍ以下の場合には、ほぼ線形に増加しており、開口の底面形状によるばらつきは少ないことがわかる。一方、被覆領域の一辺の長さが５００μｍの場合には、被覆領域の一辺の長さが４００μｍ以下の場合と比較して成長速度が急激に増加しており、開口の底面形状によるばらつきも大きくなることがわかる。
　図１３は、ＧａＡｓ層１２４の成長速度の変動係数と、隣接する２つの被覆領域の間の距離との関係を示す。ここで、変動係数とは、平均値に対する標準偏差の比であり、上記３箇所の測定点における膜厚の標準偏差を、当該膜厚の平均値で除して算出できる。図１３において、縦軸は一定時間の間に成長したＧａＡｓ層１２４の膜厚[Å]の変動係数を示し、横軸は隣接する被覆領域の間の距離[μｍ]を示す。図１３は、隣接する２つの被覆領域の間の距離が、０μｍ、２０μｍ、５０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの場合の実験データを示す。図１３において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形の場合の実験データを示す。
　図１３において、隣接する２つの被覆領域の間の距離が、０μｍ、１００μｍ、２００μｍ、３００μｍ、４００μｍおよび４５０μｍの実験データは、それぞれ、図１２における被覆領域の一辺の長さが５００μｍ、４００μｍ、３００μｍ、２００μｍ、１００μｍおよび５０μｍの場合の実験データに対応する。隣接する２つの被覆領域の間の距離が２０μｍおよび５０μｍのデータについては、他の実験データと同様の手順により、それぞれ、被覆領域の一辺の長さが４８０μｍおよび４５０μｍの場合についてＧａＡｓ層１２４の膜厚を測定して得られた。
　図１３より、隣接する２つの被覆領域の間の距離が０μｍの場合と比較して、上記距離が２０μｍの場合には、ＧａＡｓ層１２４の成長速度が非常に安定していることがわかる。上記結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配されていれば、上記結晶の成長速度が安定化することがわかる。また、隣接する２つの被覆領域の間の距離が０μｍの場合であっても、複数の開口を等間隔で配置することで、上記結晶の成長速度のばらつきを抑制できていることがわかる。
（実施例２）
　被覆領域の一辺の長さを２００μｍ、５００μｍ、７００μｍ、１０００μｍ、１５００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、それぞれの場合について、実施例１の場合と同様の手順で半導体基板を作製して、開口の内部に形成されたＧａＡｓ層１２４の膜厚を測定した。本実施例では、Ｓｉウェハ１０２の上に同一の大きさのＳｉＯ２層が複数配されるように、当該ＳｉＯ２層を形成した。また、上記複数のＳｉＯ２層が互いに離間するよう、当該ＳｉＯ２層を形成した。開口の底面形状は、実施例１と同様に、一辺が１０μｍの正方形の場合、一辺が２０μｍの正方形の場合、短辺が３０μｍで長辺が４０μｍの長方形である場合の３通りについて実験した。Ｇｅ層１２０およびＧａＡｓ層１２４の成長条件は実施例１と同一の条件に設定した。
（実施例３）
　トリメチルガリウムの供給量を半分にして、ＧａＡｓ層１２４の成長速度を約半分にした以外は実施例２の場合と同様にして、開口の内部に形成されたＧａＡｓ層１２４の膜厚を測定した。なお、実施例３では、被覆領域の一辺の長さを２００μｍ、５００μｍ、１０００μｍ、２０００μｍ、３０００μｍまたは４２５０μｍに設定して、開口の底面形状が一辺が１０μｍの正方形の場合について、実験を実施した。
　実施例２および実施例３の実験結果を、図１４、図１５～図１９、図２０～図２４、および、表１に示す。図１４に、実施例２のそれぞれの場合におけるＧａＡｓ層１２４の膜厚の平均値を示す。図１５～図１９に、実施例２のそれぞれの場合におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。図２０～図２４に、実施例３のそれぞれの場合におけるＧａＡｓ層１２４の電子顕微鏡写真を示す。表１に、実施例２および実施例３のそれぞれの場合における、ＧａＡｓ層１２４の成長速度と、Ｒａ値とを示す。
　図１４は、ＧａＡｓ層１２４の成長速度と、被覆領域の大きさおよび開口の大きさとの関係を示す。図１４において、縦軸は一定時間の間に成長したＧａＡｓ層１２４の膜厚を示し、横軸は被覆領域の一辺の長さ[μｍ]を示す。本実施例において、ＧａＡｓ層１２４の膜厚は一定時間の間に成長した膜厚なので、当該膜厚を当該時間で除することで、ＧａＡｓ層１２４の成長速度の近似値が得られる。
　図１４において、菱形のプロットは、開口の底面形状が一辺が１０μｍの正方形である場合の実験データを示し、四角形のプロットは、開口の底面形状が一辺が２０μｍの正方形である場合の実験データを示す。同図において、三角形のプロットは、開口の底面形状が、長辺が４０μｍ、短辺が３０μｍの長方形である場合の実験データを示す。
　図１４より、被覆領域の一辺の長さが４２５０μｍにいたるまで、上記成長速度は、被覆領域の大きさが大きくなるに従い、安定して増加することがわかる。図１２に示した結果および図１４に示した結果より、隣接する２つの被覆領域がわずかでも離れている場合には、開口の内部に成長する結晶の成長速度が安定化することがわかる。または、隣接する２つの被覆領域の間に結晶成長が生じる領域が配されていれば、上記結晶の成長速度が安定化することがわかる。
　図１５から図１９に、実施例２のそれぞれの場合について、ＧａＡｓ層１２４の表面を電子顕微鏡で観察した結果を示す。図１５、図１６、図１７、図１８、図１９は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図１５から図１９より、被覆領域の大きさが大きくなるにつれて、ＧａＡｓ層１２４の表面状態が悪化していることがわかる。
　図２０から図２４に、実施例３のそれぞれの場合について、ＧａＡｓ層１２４の表面を電子顕微鏡で観察した結果を示す。図２０、図２１、図２２、図２３、図２４は、それぞれ、被覆領域の一辺の長さが４２５０μｍ、２０００μｍ、１０００μｍ、５００μｍ、２００μｍの場合の結果を示す。図２０から図２４より、被覆領域の大きさが大きくなるにつれて、ＧａＡｓ層１２４の表面状態が悪化していることがわかる。また、実施例２の結果と比較すると、ＧａＡｓ層１２４の表面状態が改善されていることがわかる。
　表１に、実施例２および実施例３のそれぞれの場合における、ＧａＡｓ層１２４の成長速度[Å／ｍｉｎ]と、Ｒａ値[μｍ]とを示す。なお、ＧａＡｓ層１２４の膜厚は、針式段差計により測定した。また、Ｒａ値は、レーザー顕微鏡装置による観察結果に基づいて算出した。表１より、ＧａＡｓ層１２４の成長速度が小さいほど、表面粗さが改善することがわかる。また、ＧａＡｓ層１２４の成長速度が３００ｎｍ／ｍｉｎ以下の場合には、Ｒａ値が０．０２μｍ以下であることがわかる。
Figure JPOXMLDOC01-appb-T000001
（実施例４）
　実施例１と同様にして、Ｓｉウェハ１０２と、絶縁層１０４と、Ｇｅ層１２０と、ＧａＡｓ層１２４とを備えた半導体基板を作製した。本実施例では、Ｓｉウェハ１０２の表面の（１００）面に絶縁層１０４を形成した。図２５から図２７に、上記半導体基板に形成されたＧａＡｓ結晶の表面の電子顕微鏡写真を示す。
　図２５は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１０＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが３００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。図２５において、図中の矢印は＜０１０＞方向を示す。図２５に示すとおり、形状の整った結晶が得られた。
　図２５より、ＧａＡｓ結晶の４つの側面には、それぞれ、（１０－１）面、（１－１０）面、（１０１）面および（１１０）面が現れているのがわかる。また、図中、ＧａＡｓ結晶の左上の角には、（１１－１）面が現れており、図中、ＧａＡｓ結晶の右下の角には、（１－１１）面が現れていることがわかる。（１１－１）面および（１－１１）面は、（－１－１－１）面と等価な面であり、安定な面である。
　一方、図中、ＧａＡｓ結晶の左下の角および右上の角には、このような面が現れていないのがわかる。例えば、図中、左下の角には（１１１）面が現れてよいにもかかわらず、（１１１）面が現れていない。これは、図中、左下の角は、（１１１）面より安定な（１１０）面および（１０１）面に挟まれているからと考えられる。
　図２６は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１０＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。図２６は、上方斜め４５°から観察した場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図２６において、図中の矢印は＜０１０＞方向を示す。図２６に示すとおり、形状の整った結晶が得られた。
　図２７は、開口の底面形状の一辺の方向と、Ｓｉウェハ１０２の＜０１１＞方向とが実質的に平行となるように配された開口の内部にＧａＡｓ結晶を成長させた場合の結果を示す。本実施例において、被覆領域の平面形状は、一辺の長さが４００μｍの正方形であった。開口の底面形状は、一辺の長さが１０μｍの正方形であった。図２７において、図中の矢印は＜０１１＞方向を示す。図２７に示すとおり、図２５および図２６と比較して、形状の乱れた結晶が得られた。ＧａＡｓ結晶の側面に、比較的不安定な（１１１）面が現れた結果、結晶の形状に乱れが生じたと考えられる。
（実施例５）
　実施例１と同様にして、Ｓｉウェハ１０２と、絶縁層１０４と、Ｇｅ層１２０と、ＧａＡｓ層１２４とを備えた半導体基板を作製した。本実施例においては、Ｇｅ層１２０と、ＧａＡｓ層１２４との間に中間層を形成した。本実施例において、被覆領域の平面形状は、一辺の長さが２００μｍの正方形であった。開口の底面形状は、一辺が１０μｍの正方形であった。ＣＶＤ法により、開口の内部に、膜厚が８５０ｎｍのＧｅ層１２０を形成した後、８００℃でアニール処理を実施した。
　Ｇｅ層１２０をアニール処理した後、Ｇｅ層１２０が形成されたＳｉウェハ１０２の温度が５５０℃になるように設定して、ＭＯＣＶＤ法により、中間層を形成した。中間層は、トリメチルガリウムおよびアルシンを原料ガスとして成長させた。中間層の膜厚は、３０ｎｍであった。その後、中間層が形成されたＳｉウェハ１０２の温度を６４０℃まで昇温した後、ＭＯＣＶＤ法によりＧａＡｓ層１２４を形成した。ＧａＡｓ層の膜厚は、５００ｎｍであった。それ以外の条件については、実施例１と同一の条件で半導体基板を作製した。
　図２８に、製造した半導体基板の断面を透過型電子顕微鏡で観察した結果を示す。図２８に示すとおり、Ｇｅ層１２０およびＧａＡｓ層には転位は観察されなかった。これにより、上記の構成を採用することで、Ｓｉ基板上に、良質なＧｅ層、および、当該Ｇｅ層に格子整合または擬格子整合する化合物半導体層を形成できることがわかる。
（実施例６）
　実施例５と同様にして、Ｓｉウェハ１０２と、絶縁層１０４と、Ｇｅ層１２０と、中間層と、ＧａＡｓ層１２４とを備えた半導体基板を作製した後、得られた半導体基板を用いてＨＢＴ素子構造を作製した。ＨＢＴ素子構造は、以下の手順で作製した。まず、実施例５の場合と同様にして、半導体基板を作製した。なお、本実施例では、被覆領域の平面形状は、一辺の長さが５０μｍの正方形であった。開口の底面形状は、一辺が２０μｍの正方形であった。それ以外の条件については、実施例５の場合と同一の条件で半導体基板をした。
　次に、ＭＯＣＶＤ法により、上記半導体基板のＧａＡｓ層の表面に、半導体層を積層した。これにより、Ｓｉウェハ１０２と、膜厚が８５０ｎｍのＧｅ層１２０と、膜厚が３０ｎｍの中間層と、膜厚が５００ｎｍのアンドープＧａＡｓ層と、膜厚が３００ｎｍのｎ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が３ｎｍのｎ型ＧａＡｓ層と、膜厚が３００ｎｍのＧａＡｓ層と、膜厚が５０ｎｍのｐ型ＧａＡｓ層と、膜厚が２０ｎｍのｎ型ＩｎＧａＰ層と、膜厚が１２０ｎｍのｎ型ＧａＡｓ層と、膜厚が６０ｎｍのｎ型ＩｎＧａＡｓ層とが、この順に配されたＨＢＴ素子構造が得られた。得られたＨＢＴ素子構造に電極を配して、電子素子または電子デバイスの一例であるＨＢＴ素子を作成した。上記半導体層において、ｎ型不純物としてＳｉを用いた。上記半導体層において、ｐ型不純物としてＣを用いた。
　図２９は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図２９より、正方形の被覆領域の中央付近に配された開口領域に、３つの電極が並んでいるのがわかる。上記３つの電極は、それぞれ、図中左からＨＢＴ素子のベース電極、エミッタ電極およびコレクタ電極を示す。上記ＨＢＴ素子の電気特性を測定したところ、トランジスタ動作が確認できた。また、上記ＨＢＴ素子について、透過型電子顕微鏡により断面を観察したところ、転位は観察されなかった。
（実施例７）
　実施例６と同様にして、実施例６と同様の構造を有するＨＢＴ素子を３つ作製した。作製した３つのＨＢＴ素子を並列接続した。本実施例では、被覆領域の平面形状は、長辺が１００μｍ、短辺が５０μｍの長方形であった。また、上記被覆領域の内部に、３つの開口を設けた。開口の底面形状は、すべて、一辺が１５μｍの正方形であった。それ以外の条件については、実施例６の場合と同一の条件でＨＢＴ素子を作製した。
　図３０は、得られたＨＢＴ素子のレーザー顕微鏡像を示す。図中、薄い灰色の部分は、電極を示す。図３０より、３つのＨＢＴ素子が並列に接続されていることがわかる。上記電子素子の電気特性を測定したところ、トランジスタ動作が確認できた。
（実施例８）
　開口の底面積を変えてＨＢＴ素子を作製して、開口の底面積と、得られたＨＢＴ素子の電気特性との関係を調べた。実施例６と同様にして、ＨＢＴ素子を作製した。ＨＢＴ素子の電気特性として、ベースシート抵抗値Ｒｂ［Ω／□］および電流増幅率βを測定した。電流増幅率βは、コレクタ電流の値をベース電流の値で除して求めた。本実施例では、開口の底面形状が、一辺が２０μｍの正方形、短辺が２０μｍで長辺が４０μｍの長方形、一辺が３０μｍの正方形、短辺が３０μｍで長辺が４０μｍの長方形、または、短辺が２０μｍで長辺が８０μｍの長方形の場合のそれぞれについて、ＨＢＴ素子を作製した。
　開口の底面形状が正方形である場合には、開口の底面形状の直交する２つの辺の一方がＳｉウェハ１０２の＜０１０＞方向と平行となり、他方がＳｉウェハ１０２の＜００１＞方向と平行となるように、開口を形成した。開口の底面形状が長方形である場合には、開口の底面形状の長辺がＳｉウェハ１０２の＜０１０＞方向と平行となり、短辺がＳｉウェハ１０２の＜００１＞方向と平行となるように、開口を形成した。被覆領域の平面形状は、主に、１辺が３００μｍの正方形である場合について実験した。
　図３１は、上記ＨＢＴ素子のベースシート抵抗値Ｒｂに対する電流増幅率βの比と、開口の底面積［μｍ２］との関係を示す。図３１において、縦軸は電流増幅率βをベースシート抵抗値Ｒｂで除した値を示し、横軸は開口の底面積を示す。なお、図３１には電流増幅率βの値を示していないが、電流増幅率は７０～１００程度の高い値が得られた。一方、Ｓｉウェハ１０２の全面に同様のＨＢＴ素子構造を形成して、ＨＢＴ素子を形成した場合の電流増幅率βは、１０以下であった。
　これより、Ｓｉウェハ１０２の表面に局所的に上記ＨＢＴ素子構造を形成することで、電気特性に優れたデバイスを作製できることがわかる。特に、開口の底面形状の一辺の長さが８０μｍ以下、または、開口の底面積が１６００μｍ２の以下の場合には、電気特性に優れたデバイスを作製できることがわかる。
　図３１より、開口の底面積が９００μｍ２以下の場合には、開口の底面積が１６００μｍ２の場合と比較して、ベースシート抵抗値Ｒｂに対する電流増幅率βの比のばらつきが小さいことがわかる。これより、開口の底面形状の一辺の長さが４０μｍ以下、または、開口の底面積が９００μｍ２の以下の場合には、上記デバイスを歩留まりよく製造できることがわかる。
　上記のとおり、単結晶Ｓｉの基板の上に絶縁層を形成する段階と、絶縁層をパターニングして、基板を露出させてなる開口を絶縁層に形成する段階と、開口が形成された絶縁層を含む基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、ＣＶＤ反応室に原料ガスを導入するとともに、原料ガスを熱分解できる第１温度に基板を加熱して、開口に露出された基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、ＣＶＤ反応室に原料ガスを導入するとともに、第１温度より高い第２温度に基板を加熱して、第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、第１エピタキシャル層および第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールする段階と、第１エピタキシャル層および第２エピタキシャル層に、第３温度より低い第４温度でアニールする段階と、アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給し、Ｇｅ層の表面を処理する段階と、ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入し、表面が処理されたＧｅ層の表面に、ＧａＡｓ層をエピタキシャル成長させる段階と、を含む半導体基板の製造方法により半導体基板を作製できた。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　安価なシリコン基板上に結晶性の優れた結晶薄膜を形成でき、当該結晶薄膜を利用して、半導体基板、電子デバイス等を形成できる。

Claims (32)

  1. 　単結晶Ｓｉの基板と、
    　前記基板の上に形成され、開口領域を有する絶縁層と、
    　前記開口領域の前記基板上にエピタキシャル成長されたＧｅ層と、
    　前記Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、
    　を備え、
    　前記Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に前記基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、前記第１温度より高い第２温度で第２のエピタキシャル成長を実施し、前記第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、前記第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板。
  2. 　前記Ｇｅ層は、前記第１のアニールおよび前記第２のアニールを複数回繰り返して形成する、
    　請求項１に記載の半導体基板。
  3. 　前記絶縁層は、酸化シリコン層である、
    　請求項１または請求項２に記載の半導体基板。
  4. 　単結晶Ｓｉの基板と、
    　前記基板の主面に対し略垂直な方向に貫通して前記基板を露出させてなる開口が形成された絶縁層と、
    　前記開口の内部の前記基板の上に結晶成長されたＧｅ層と、
    　前記Ｇｅ層の上にエピタキシャル成長されたＧａＡｓ層と、
    　を含み、
    　前記Ｇｅ層は、超高真空の減圧状態にできるＣＶＤ反応室に前記基板を導入し、原料ガスを熱分解できる第１温度で第１のエピタキシャル成長を実施し、前記第１温度より高い第２温度で第２のエピタキシャル成長を実施し、前記第１および第２のエピタキシャル成長を実施したエピタキシャル層をＧｅの融点に達しない第３温度で第１のアニールを実施し、前記第３温度より低い第４温度で第２のアニールを実施して形成された半導体基板。
  5. 　前記Ｇｅ層は、前記第１のアニールおよび前記第２のアニールから選択された１以上のアニールが、水素を含む雰囲気中で実施されて形成された、
    　請求項４に記載の半導体基板。
  6. 　前記Ｇｅ層は、ハロゲン元素を含むガスを原料ガスに含むＣＶＤ法を用いて、前記開口に選択的に結晶成長されて形成された、
    　請求項４または請求項５に記載の半導体基板。
  7. 　前記ＧａＡｓ層の算術平均粗さは、０．０２μｍ以下である、
    　請求項４から請求項６までの何れか一項に記載の半導体基板。
  8. 　前記絶縁層は、酸化シリコン層である、
    　請求項４から請求項７までの何れか一項に記載の半導体基板。
  9. 　前記絶縁層は、前記開口を複数有し、
    　前記複数の開口のうち一の開口と、前記一の開口に隣接する他の開口との間に、前記絶縁層の上面よりも高い吸着速度で前記ＧａＡｓ層の原料を吸着する原料吸着部を含む、
    　請求項４から請求項８までの何れか一項に記載の半導体基板。
  10. 　前記絶縁層を複数有し、
    　前記複数の絶縁層のうち一の絶縁層と、前記一の絶縁層に隣接する他の絶縁層との間に、前記複数の絶縁層の何れの上面よりも高い吸着速度で前記ＧａＡｓ層の原料を吸着する原料吸着部を含む、
    　請求項４から請求項９までの何れか一項に記載の半導体基板。
  11. 　前記原料吸着部は、前記基板に達する溝である、
    　請求項９または請求項１０に記載の半導体基板。
  12. 　前記溝の幅は、２０μｍ以上、５００μｍ以下である、
    　請求項１１に記載の半導体基板。
  13. 　前記原料吸着部を複数有し、
    　前記複数の原料吸着部の各々は、等間隔に配置されている、
    　請求項９から請求項１２までの何れか一項に記載の半導体基板。
  14. 　前記開口の底面積は、１ｍｍ2以下である、
    　請求項４から請求項１３までの何れか一項に記載の半導体基板。
  15. 　前記開口の底面積は、１６００μｍ2以下である、
    　請求項１４に記載の半導体基板。
  16. 　前記開口の底面積は、９００μｍ2以下である、
    　請求項１５に記載の半導体基板。
  17. 　前記開口の底面は、長方形であり、
    　前記長方形の長辺は、８０μｍ以下である、
    　請求項１４に記載の半導体基板。
  18. 　前記開口の底面は、長方形であり、
    　前記長方形の長辺は、４０μｍ以下である、
    　請求項１５に記載の半導体基板。
  19. 　前記基板の主面が（１００）面であり、
    　前記開口の底面は、正方形または長方形であり、
    　前記正方形または前記長方形の少なくとも１辺の方向は、前記主面における＜０１０＞方向、＜０－１０＞方向、＜００１＞方向および＜００－１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
    　請求項４から請求項１８までの何れか一項に記載の半導体基板。
  20. 　前記基板の主面が（１１１）面であり、
    　前記開口の底面は、六角形であり、
    　前記六角形の少なくとも１辺の方向は、前記主面における＜１－１０＞方向、＜－１１０＞方向、＜０－１１＞方向、＜０１－１＞方向、＜１０－１＞方向および＜－１０１＞方向からなる群から選択された何れか一つの方向と実質的に平行である、
    　請求項４から請求項１８までの何れか一項に記載の半導体基板。
  21. 　単結晶Ｓｉの基板の上に絶縁層を形成する段階と、
    　前記絶縁層をパターニングして、前記絶縁層に前記基板を露出する開口領域を形成する段階と、
    　前記開口領域を有する前記絶縁層が形成された前記基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、
    　前記ＣＶＤ反応室に原料ガスを導入するとともに、前記原料ガスを熱分解できる第１温度に前記基板を加熱して、前記開口領域に露出された前記基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、
    　前記ＣＶＤ反応室に原料ガスを導入するとともに、前記第１温度より高い第２温度に前記基板を加熱して、前記第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、
    　前記第１および第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールを施す段階と、
    　前記第１および第２エピタキシャル層に、第３温度より低い第４温度でアニールを施す段階と、
    　アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給して、前記Ｇｅ層の表面を処理する段階と、
    　前記ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入して、前記表面が処理されたＧｅ層に接して、ＧａＡｓ層をエピタキシャル成長する段階と、
    　を備える半導体基板の製造方法。
  22. 　前記第３温度でのアニールを施す段階と前記第４温度でアニールを施す段階とを複数回繰り返す段階、
    　をさらに備える請求項２１に記載の半導体基板の製造方法。
  23. 　前記絶縁層は、酸化シリコン層である、
    　請求項２１または請求項２２に記載の半導体基板の製造方法。
  24. 　単結晶Ｓｉの基板の上に絶縁層を形成する段階と、
    　前記絶縁層をパターニングして、前記基板を露出させてなる開口を前記絶縁層に形成する段階と、
    　前記開口が形成された前記絶縁層を含む前記基板を、超高真空の減圧状態にできるＣＶＤ反応室に導入する段階と、
    　前記ＣＶＤ反応室に原料ガスを導入するとともに、前記原料ガスを熱分解できる第１温度に前記基板を加熱して、前記開口に露出された前記基板にＧｅの第１エピタキシャル層を選択的に形成する段階と、
    　前記ＣＶＤ反応室に原料ガスを導入するとともに、前記第１温度より高い第２温度に前記基板を加熱して、前記第１エピタキシャル層の上にＧｅの第２エピタキシャル層を形成する段階と、
    　前記第１エピタキシャル層および前記第２エピタキシャル層に、Ｇｅの融点に達しない第３温度でアニールする段階と、
    　前記第１エピタキシャル層および前記第２エピタキシャル層に、第３温度より低い第４温度でアニールする段階と、
    　アニールを施した後のＧｅ層の表面にフォスフィンを含むガスを供給し、前記Ｇｅ層の表面を処理する段階と、
    　前記ＣＶＤ反応室にＧａＡｓ層を形成し得る原料ガスを導入し、前記表面が処理されたＧｅ層の表面に、ＧａＡｓ層をエピタキシャル成長させる段階と、
    　を含む半導体基板の製造方法。
  25. 　前記第３温度および前記第４温度の少なくとも１つの温度は、６８０℃以上９００℃未満である、
    　請求項２４に記載の半導体基板の製造方法。
  26. 　前記第３温度でアニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールする、
    　請求項２４または請求項２５に記載の半導体基板の製造方法。
  27. 　前記第４温度でアニールする段階は、前記Ｇｅ層を、水素を含む雰囲気中でアニールする、
    　請求項２４から請求項２６までの何れか一項に記載の半導体基板の製造方法。
  28. 　前記Ｇｅの第1エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させる、
    　請求項２４から請求項２７までの何れか一項に記載の半導体基板の製造方法。
  29. 　前記Ｇｅの第２エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、０．１Ｐａ以上１００Ｐａ以下の圧力下でＣＶＤ法により、前記開口に選択的に結晶成長させる、
    　請求項２４から請求項２８までの何れか一項に記載の半導体基板の製造方法。
  30. 　前記Ｇｅの第1エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させる、
    　請求項２４から請求項２９までの何れか一項に記載の半導体基板の製造方法。
  31. 　前記Ｇｅの第２エピタキシャル層を選択的に形成する段階は、前記Ｇｅ層を、ハロゲン元素を含むガスを原料ガスに含む雰囲気中でＣＶＤ法により、前記開口に選択的に結晶成長させる、
    　請求項２４から請求項３０までの何れか一項に記載の半導体基板の製造方法。
  32. 　前記ＧａＡｓ層をエピタキシャル成長させる段階は、前記ＧａＡｓ層を、１ｎｍ／ｍｉｎ以上、３００ｎｍ／ｍｉｎ以下の成長速度で結晶成長させる、
    　請求項２４から請求項３１までの何れか一項に記載の半導体基板の製造方法。
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