KR20100092932A - 반도체 기판 및 반도체 기판의 제조 방법 - Google Patents

반도체 기판 및 반도체 기판의 제조 방법 Download PDF

Info

Publication number
KR20100092932A
KR20100092932A KR1020107010407A KR20107010407A KR20100092932A KR 20100092932 A KR20100092932 A KR 20100092932A KR 1020107010407 A KR1020107010407 A KR 1020107010407A KR 20107010407 A KR20107010407 A KR 20107010407A KR 20100092932 A KR20100092932 A KR 20100092932A
Authority
KR
South Korea
Prior art keywords
layer
substrate
temperature
opening
annealing
Prior art date
Application number
KR1020107010407A
Other languages
English (en)
Inventor
도모유키 다카다
사다노리 야마나카
마사히코 하타
다케츠구 야마모토
가즈미 와다
Original Assignee
스미또모 가가꾸 가부시키가이샤
고쿠리츠다이가쿠호우진 도쿄다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 스미또모 가가꾸 가부시키가이샤, 고쿠리츠다이가쿠호우진 도쿄다이가쿠 filed Critical 스미또모 가가꾸 가부시키가이샤
Publication of KR20100092932A publication Critical patent/KR20100092932A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02516—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

저렴한, 또한, 방열 특성이 우수한 Si 기판을 이용하여, 양질의 GaAs계의 결정 박막을 얻는다. 단결정 Si의 기판과, 기판의 위에 형성되며, 개구 영역을 갖는 절연층과, 개구 영역의 기판 상에 에피택셜 성장된 Ge층과, Ge층 위에 에피택셜 성장된 GaAs층을 구비하고, Ge층은, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 기판을 도입하며, 원료 가스를 열분해할 수 있는 제1 온도에서 제1 에피택셜 성장을 실시하고, 제1 온도보다 높은 제2 온도에서 제2 에피택셜 성장을 실시하며, 제1 및 제2 에피택셜 성장을 실시한 에피택셜층을 Ge의 융점에 달하지 않는 제3 온도에서 제1 어닐링을 실시하고, 제3 온도보다 낮은 제4 온도에서 제2 어닐링을 실시하여 형성된 반도체 기판을 제공한다.

Description

반도체 기판 및 반도체 기판의 제조 방법{SEMICONDUCTOR SUBSTRATE AND METHOD FOR MANUFACTURING SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 기판 및 반도체 기판의 제조 방법에 관한 것이다. 본 발명은 특히, 저렴한 실리콘 기판 상에 결정성이 우수한 결정 박막을 형성한 반도체 기판 및 반도체 기판의 제조 방법에 관한 것이다.
GaAs계 등의 화합물 반도체 디바이스에서는, 헤테로 접합을 이용하여, 각종 고기능 전자 디바이스가 개발되어 있다. 고기능 전자 디바이스에서는, 결정성의 양부가 디바이스 특성을 좌우하기 때문에, 양질의 결정 박막이 요구되고 있다. GaAs계 디바이스의 박막 결정 성장에서는, 헤테로 계면에서의 격자 정합 등의 요청으로부터, 기판으로서 GaAs 또는 GaAs와 격자 정수가 매우 가까운 Ge 등이 선택된다.
또한, 비특허문헌 1에는, Si 기판 상에 고품질의 Ge 에피택셜 성장층(이하, Ge 에피택셜층이라고 하는 경우가 있음)을 형성하는 기술이 기재되어 있다. 그 기술에서는, Ge 에피택셜층을 Si 기판 상에 영역을 한정하여 형성한 후, Ge 에피택셜층에 사이클열 어닐링을 시행하여, 평균 전위 밀도가 2.3×106 ㎝-2가 되는 것이 기재되어 있다.
비특허문헌 1: Hsin-Chiao Luan et. al., 「High-quality Ge epilayers on Si with low threading-dislocation densities」, APPLIED PHYSICS LETTERS, VOLUME 75, NUMBER 19, 8 NOVEMBER 1999.
GaAs계의 전자 디바이스를 제조하는 경우, 격자 정합을 고려하여, 전술한 대로 GaAs 기판 또는 Ge 기판 등의 GaAs에 격자 정합시킬 수 있는 기판을 선택하게 된다. 그러나, GaAs 기판 혹은 Ge 기판 등의 GaAs에 격자 정합시킬 수 있는 기판은 고가이어서, 디바이스의 비용이 상승한다. 또한 이들 기판은, 방열 특성이 충분하지 않아, 여유 있는 열설계를 위해서는 디바이스의 형성 밀도를 억제하거나 또는 방열 관리가 가능한 범위에서 디바이스를 사용하는 등의 제한을 받을 가능성이 있다. 따라서, 저렴하며, 또한, 방열 특성이 우수한 Si 기판을 이용하여 제조할 수 있고, 양질의 GaAs계의 결정 박막을 갖는 반도체 기판이 요구된다. 그래서 본 발명의 일측면에서는, 상기 과제를 해결할 수 있는 「반도체 기판, 반도체 기판의 제조 방법 및 전자 디바이스」를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위에서의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한 종속항은 본 발명의 한층 더 유리한 구체예를 규정한다.
상기 과제를 해결하기 위해, 본 발명의 제1 형태에서는, 단결정 Si의 기판과, 기판의 위에 형성되며, 개구 영역을 갖는 절연층과, 개구 영역의 기판 상에 에피택셜 성장된 Ge층과, Ge층 위에 에피택셜 성장된 GaAs층을 구비하고, Ge층은, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 기판을 도입하며, 원료 가스를 열분해할 수 있는 제1 온도에서 제1 에피택셜 성장을 실시하고, 제1 온도보다 높은 제2 온도에서 제2 에피택셜 성장을 실시하며, 제1 및 제2 에피택셜 성장을 실시한 에피택셜층을 Ge의 융점에 달하지 않는 제3 온도에서 제1 어닐링을 실시하고, 제3 온도보다 낮은 제4 온도에서 제2 어닐링을 실시하여 형성된 반도체 기판을 제공한다. 상기 제1 형태에서는, Ge층은 제1 어닐링 및 제2 어닐링을 복수회 반복하여 형성하여도 좋고, 절연층은 산화 실리콘층이어도 좋다.
본 발명의 제2 형태에서는, 단결정 Si 기판과, 상기 기판의 주면(主面)에 대하여 거의 수직인 방향으로 관통하여 상기 기판을 노출시켜 이루어지는 개구가 형성된 절연층과, 상기 개구 내부의 상기 기판 위에 결정 성장된 Ge층과, 상기 Ge층 위에 에피택셜 성장된 GaAs층을 포함하고, 상기 Ge층은, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 상기 기판을 도입하여, 원료 가스를 열분해할 수 있는 제1 온도에서 제1 에피택셜 성장을 실시하고, 상기 제1 온도보다 높은 제2 온도에서 제2 에피택셜 성장을 실시하며, 상기 제1 및 제2 에피택셜 성장을 실시한 에피택셜층을 Ge의 융점에 도달하지 않는 제3 온도에서 제1 어닐링을 실시하고, 상기 제3 온도보다 낮은 제4 온도에서 제2 어닐링을 실시하여 형성된 반도체 기판을 제공한다.
상기 반도체 기판에서, 상기 Ge층은, 상기 제1 어닐링 및 상기 제2 어닐링에서 선택된 1 이상의 어닐링이, 수소를 포함하는 분위기 내에서 실시되어 형성되어도 좋다. 상기 반도체 기판에서, 상기 Ge층은, 할로겐 원소를 함유하는 가스를 원료 가스에 포함하는 CVD법을 이용하여, 상기 개구에 선택적으로 결정 성장되어 형성되어도 좋다. 상기 반도체 기판에서, 상기 GaAs층의 산술 평균 거칠기는 0.02 ㎛ 이하여도 좋다. 상기 반도체 기판에서, 상기 절연층은 산화 실리콘층이어도 좋다. 상기 반도체 기판에서, 상기 절연층은 상기 개구를 복수개 가지며, 상기 복수의 개구 중 하나의 개구와, 상기 하나의 개구에 인접하는 다른 개구 사이에, 상기 절연층의 상면보다도 높은 흡착 속도로 상기 GaAs층의 원료를 흡착하는 원료 흡착부를 포함하여도 좋다.
상기 반도체 기판에서, 상기 절연층을 복수개 가지며, 상기 복수의 절연층 중 하나의 절연층과, 상기 하나의 절연층에 인접하는 다른 절연층 사이에, 상기 복수의 절연층 중 어느 것의 상면보다도 높은 흡착 속도로 상기 GaAs층의 원료를 흡착하는 원료 흡착부를 포함하여도 좋다. 상기 반도체 기판에서, 상기 원료 흡착부는 상기 기판에 도달하는 홈이어도 좋다. 상기 반도체 기판에서, 상기 홈의 폭은 20 ㎛ 이상, 500 ㎛ 이하여도 좋다. 상기 반도체 기판에서, 상기 원료 흡착부를 복수개 가지며, 상기 복수의 원료 흡착부의 각각은 등간격으로 배치되어 있어도 좋다. 상기 반도체 기판에서, 상기 개구의 바닥 면적은 1 ㎟ 이하여도 좋다. 상기 반도체 기판에서, 상기 개구의 바닥 면적은 1600 ㎛2 이하여도 좋다. 상기 반도체 기판에서, 상기 개구의 바닥 면적은 900 ㎛2 이하여도 좋다.
상기 반도체 기판에서, 상기 개구의 바닥면은 직사각형이고, 상기 직사각형의 긴 변은 80 ㎛ 이하여도 좋다. 상기 반도체 기판에서, 상기 개구의 바닥면은 직사각형이고, 상기 직사각형의 긴 변은 40 ㎛ 이하여도 좋다. 상기 반도체 기판에서, 상기 기판의 주면은 (100)면이고, 상기 개구의 바닥면은 정사각형 또는 직사각형이며, 상기 정사각형 또는 상기 직사각형의 1변 이상의 방향은, 상기 주면에서의 <010> 방향, <0-10> 방향, <001> 방향 및 <00-1> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행이어도 좋다. 상기 반도체 기판에서, 상기 기판의 주면은 (111)면이고, 상기 개구의 바닥면은 육각형이며, 상기 육각형의 1변 이상의 방향은, 상기 주면에서의 <1-10> 방향, <-110> 방향, <0-11> 방향, <01-1> 방향, <10-1> 방향 및 <-101> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행이어도 좋다. 또한, 결정의 면 또는 방향을 나타내는 미러 지수에서는, 지수가 마이너스가 되는 경우에, 숫자 위에 바를 붙이는 표기법이 일반적이다. 그러나, 지수가 마이너스가 되는 경우, 본 명세서에서는, 편의적으로 마이너스 수로 표기한다. 예컨대, 단위 격자의 a축, b축 및 c축의 각 축과, 1, -2 및 3에서 교차하는 면은, (1-23)면으로 표기한다. 방향의 미러 지수에 대해서도 마찬가지이다.
본 발명의 제3 형태에서는, 단결정 Si 기판 위에 절연층을 형성하는 단계와, 절연층을 패터닝하여, 절연층에 기판을 노출하는 개구 영역을 형성하는 단계와, 개구 영역을 갖는 절연층이 형성된 기판을, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 도입하는 단계와, CVD 반응실에 원료 가스를 도입하며, 원료 가스를 열분해할 수 있는 제1 온도로 기판을 가열하여, 개구 영역에 노출된 기판에 Ge의 제1 에피택셜층을 선택적으로 형성하는 단계와, CVD 반응실에 원료 가스를 도입하며, 제1 온도보다 높은 제2 온도로 기판을 가열하여, 제1 에피택셜층의 위에 Ge의 제2 에피택셜층을 형성하는 단계와, 제1 및 제2 에피택셜층에, Ge의 융점에 달하지 않는 제3 온도에서 어닐링을 시행하는 단계와, 제1 및 제2 에피택셜층에, 제3 온도보다 낮은 제4 온도에서 어닐링을 시행하는 단계와, 어닐링을 시행한 후의 Ge층의 표면에 포스핀을 포함하는 가스를 공급하여, Ge층의 표면을 처리하는 단계와, CVD 반응실에 GaAs층을 형성할 수 있는 원료 가스를 도입하여, 표면이 처리된 Ge층에 접하여, GaAs층을 에피택셜 성장시키는 단계를 포함하는 반도체 기판의 제조 방법을 제공한다. 상기 제3 형태에서, 제3 온도에서의 어닐링을 시행하는 단계와 제4 온도에서 어닐링을 시행하는 단계를 복수회 반복하는 단계를 더 구비하여도 좋고, 절연층은 산화 실리콘층이어도 좋다.
본 발명의 제4 형태에서는, 단결정 Si 기판 위에 절연층을 형성하는 단계와, 상기 절연층을 패터닝하여, 상기 기판을 노출시켜 이루어지는 개구를 상기 절연층에 형성하는 단계와, 상기 개구가 형성된 상기 절연층을 포함하는 상기 기판을, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 도입하는 단계와, 상기 CVD 반응실에 원료 가스를 도입하며, 상기 원료 가스를 열분해할 수 있는 제1 온도로 상기 기판을 가열하여, 상기 개구에 노출된 상기 기판에 Ge의 제1 에피택셜층을 선택적으로 형성하는 단계와, 상기 CVD 반응실에 원료 가스를 도입하며, 상기 제1 온도보다 높은 제2 온도로 상기 기판을 가열하여, 상기 제1 에피택셜층의 위에 Ge의 제2 에피택셜층을 형성하는 단계와, 상기 제1 에피택셜층 및 상기 제2 에피택셜층에, Ge의 융점에 도달하지 않는 제3 온도에서 어닐링하는 단계와, 상기 제1 에피택셜층 및 상기 제2 에피택셜층에, 제3 온도보다 낮은 제4 온도에서 어닐링하는 단계와, 어닐링을 시행한 후의 Ge층의 표면에 포스핀을 포함하는 가스를 공급하고, 상기 Ge층의 표면을 처리하는 단계와, 상기 CVD 반응실에 GaAs층을 형성할 수 있는 원료 가스를 도입하여, 상기 표면이 처리된 Ge층의 표면에, GaAs층을 에피택셜 성장시키는 단계를 포함하는 반도체 기판의 제조 방법을 제공한다.
상기 반도체 기판의 제조 방법에서, 상기 제3 온도 및 상기 제4 온도 중 하나 이상의 온도는, 680℃ 이상 900℃ 미만이어도 좋다. 상기 반도체 기판의 제조 방법에서, 상기 제3 온도에서 어닐링하는 단계는, 상기 Ge층을, 수소를 포함하는 분위기 내에서 어닐링하여도 좋다. 상기 반도체 기판의 제조 방법에서, 상기 제4 온도에서 어닐링하는 단계는, 상기 Ge층을, 수소를 포함하는 분위기 내에서 어닐링하여도 좋다. 상기 반도체 기판의 제조 방법에서, 상기 Ge의 제1 에피택셜층을 선택적으로 형성하는 단계는, 상기 Ge층을, 0.1 ㎩ 이상 100 ㎩ 이하의 압력 하에서 CVD법에 의해, 상기 개구에 선택적으로 결정 성장시켜도 좋다. 상기 반도체 기판의 제조 방법에서, 상기 Ge의 제2 에피택셜층을 선택적으로 형성하는 단계는, 상기 Ge층을, 0.1 ㎩ 이상 100 ㎩ 이하의 압력 하에서 CVD법에 의해, 상기 개구에 선택적으로 결정 성장시켜도 좋다.
상기 반도체 기판의 제조 방법에서, 상기 Ge의 제1 에피택셜층을 선택적으로 형성하는 단계는, 상기 Ge층을, 할로겐 원소를 함유하는 가스를 원료 가스에 포함하는 분위기 내에서 CVD법에 의해, 상기 개구에 선택적으로 결정 성장시켜도 좋다. 상기 반도체 기판의 제조 방법에서, 상기 Ge의 제2 에피택셜층을 선택적으로 형성하는 단계는, 상기 Ge층을, 할로겐 원소를 함유하는 가스를 원료 가스에 포함하는 분위기 내에서 CVD법에 의해, 상기 개구에 선택적으로 결정 성장시켜도 좋다. 상기 반도체 기판의 제조 방법에서, 상기 GaAs층을 에피택셜 성장시키는 단계는, 상기 GaAs층을, 1 ㎚/min 이상, 300 ㎚/min 이하의 성장 속도로 결정 성장시켜도 좋다.
도 1은 본 실시형태의 반도체 기판(101)의 단면예를, 소자 형성 영역에 형성되는 HBT와 함께 나타낸다.
도 2는 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다.
도 3은 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다.
도 4는 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다.
도 5는 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다.
도 6은 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다.
도 7은 어닐링 처리를 하고 있지 않은 Ge층(120)의 단면 형상을 나타낸다.
도 8은 700℃에서 어닐링 처리를 한 Ge층(120)의 단면 형상을 나타낸다.
도 9는 800℃에서 어닐링 처리를 한 Ge층(120)의 단면 형상을 나타낸다.
도 10은 850℃에서 어닐링 처리를 한 Ge층(120)의 단면 형상을 나타낸다.
도 11은 900℃에서 어닐링 처리를 한 Ge층(120)의 단면 형상을 나타낸다.
도 12는 실시예 1에서의 GaAs층(124)의 막 두께의 평균값을 나타낸다.
도 13은 실시예 1에서의 GaAs층(124)의 막 두께의 변동 계수를 나타낸다.
도 14는 실시예 2에서의 GaAs층(124)의 막 두께의 평균값을 나타낸다.
도 15는 실시예 2에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 16은 실시예 2에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 17은 실시예 2에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 18은 실시예 2에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 19는 실시예 2에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 20은 실시예 3에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 21은 실시예 3에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 22는 실시예 3에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 23은 실시예 3에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 24는 실시예 3에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 25는 실시예 4에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 26은 실시예 4에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 27은 실시예 4에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다.
도 28은 실시예 5에서의 반도체 기판의 전자 현미경 사진을 나타낸다.
도 29는 실시예 6에서의 HBT 소자의 레이저 현미경상을 나타낸다.
도 30은 실시예 7에서의 전자 소자의 레이저 현미경상을 나타낸다.
도 31은 HBT 소자의 전기 특성과, 개구 영역의 면적의 관계를 나타낸다.
이하, 발명의 실시형태를 통하여 본 발명의 일측면을 설명하지만, 이하의 실시형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며, 또한 실시형태 중에서 설명되어 있는 특징의 조합의 모두가 발명의 해결 수단에 필수적이라고는 한정되지 않는다. 도 1은 본 실시형태의 반도체 기판(101)의 단면예를, 소자 형성 영역에 형성되는 HBT(헤테로접합 바이폴러 트랜지스터)와 함께 나타낸다. 반도체 기판(101)은, 단결정의 Si 웨이퍼(102), 절연층(104), Ge층(120), GaAs층(124)을 포함한다. GaAs층(124)에는, 전자 소자로서 HBT가 형성된다.
GaAs층(124)의 표면에는, HBT의 콜렉터 메사, 에미터 메사 및 베이스 메사가 각각 형성된다. 콜렉터 메사, 에미터 메사 및 베이스 메사의 표면에는 콘택트홀을 통해 콜렉터 전극(108), 에미터 전극(110) 및 베이스 전극(112)이 형성된다. GaAs층(124)에는, HBT의 콜렉터층, 에미터층 및 베이스층을 포함한다.
콜렉터층으로서, 캐리어 농도가 3.0×1018 ㎝-3, 막 두께 500 ㎚의 n+GaAs층과, 캐리어 농도가 1.0×1016 ㎝-3, 막 두께 500 ㎚의 n-GaAs층을 기판 방향으로부터 순서대로 적층한 적층막을 예시할 수 있다. 베이스층으로서, 캐리어 농도가 5.0×1019 ㎝-3, 막 두께 50 ㎚의 p-GaAs층을 예시할 수 있다. 에미터층으로서, 캐리어 농도가 3.0×1017 ㎝-3, 막 두께 30 ㎚의 n-InGaP층과, 캐리어 농도가 3.0×1018 ㎝-3, 막 두께 100 ㎚의 n+GaAs층과, 캐리어 농도가 1.0×1019 ㎝-3, 막 두께 100 ㎚의 n+InGaAs층을 기판 방향으로부터 순서대로 적층한 적층막을 예시할 수 있다.
Si 웨이퍼(102)는 단결정 Si 기판의 일례여도 좋다. Si 웨이퍼(102)는 시판의 Si 웨이퍼를 이용할 수 있다.
절연층(104)은 Si 웨이퍼(102) 위에 형성되고, 개구 영역을 갖는다. 개구 영역은 Si 웨이퍼(102)를 노출시키는 것이어도 좋다. 절연층(104)으로서, 산화 실리콘층을 예시할 수 있다. 하나의 개구 영역의 면적으로서, 1 ㎟ 이하를 예시할 수 있고, 바람직하게는 0.25 ㎟ 미만을 예시할 수 있다.
절연층(104)은 개구 영역에 개구를 갖는다. 또한, 본 명세서에서, 개구의 「바닥면 형상」이란, 개구가 형성된 층의 기판측의 면에서의 개구의 형상을 의미한다. 개구의 바닥면 형상을, 개구의 바닥면이라고 칭하는 경우가 있다. 또한, 피복 영역의 「평면 형상」이란, 피복 영역을 기판의 주면에 투영한 경우의 형상을 의미한다. 피복 영역의 평면 형상의 면적을, 피복 영역의 면적이라고 칭하는 경우가 있다. Si 웨이퍼(102)의 표면은 기판의 주면의 일례여도 좋다.
개구의 바닥 면적은 0.01 ㎟ 이하여도 좋고, 바람직하게는 1600 ㎛2 이하여도 좋으며, 보다 바람직하게는 900 ㎛2 이하여도 좋다. 상기 면적이 0.01 ㎟ 이하인 경우에는, 상기 면적이 0.01 ㎟보다 큰 경우와 비교하여, 개구의 내부에 형성되는 Ge층의 어닐링 처리에 요하는 시간을 단축할 수 있다. 또한, 기능층과 기판의 열팽창 계수의 차가 큰 경우에는, 열어닐링 처리에 의해 기능층에 국부적인 휘어짐이 생기기 쉽다. 이러한 경우라도, 개구의 바닥 면적을 0.01 ㎟ 이하로 함으로써, 상기 휘어짐에 의해 기능층에 결정 결함이 생기는 것을 억제할 수 있다.
개구의 바닥 면적이 1600 ㎛2 이하인 경우에는, 개구의 내부에 형성된 기능층을 이용하여, 고성능의 디바이스를 제조할 수 있다. 상기 면적이 900 ㎛2 이하인 경우에는, 상기 디바이스를 수율 좋게 제조할 수 있다.
한편, 개구의 바닥 면적은 25 ㎛2 이상이어도 좋다. 상기 면적이 25 ㎛2보다 작아지면, 개구의 내부에 결정을 에피택셜 성장시키는 경우에, 그 결정의 성장 속도가 불안정해지고, 또한 형상에 흐트러짐을 생기게 하기 쉽다. 또한 상기 면적이 25 ㎛2보다 작아지면, 디바이스 가공이 어려워, 수율을 저하시키는 경우가 있어, 공업적으로 바람직하지 못하다. 또한, 피복 영역의 면적에 대한 개구의 바닥 면적의 비율은, 0.01％ 이상이어도 좋다. 상기 비율이 0.01％보다 작아지면, 개구의 내부에 결정을 성장시키는 경우에, 그 결정의 성장 속도가 불안정해진다. 전술한 비율을 구할 때에, 하나의 피복 영역의 내부에 복수의 개구가 형성되어 있는 경우에는, 개구의 바닥 면적이란, 그 피복 영역의 내부에 포함되는 복수의 개구의 바닥 면적의 총합을 의미한다.
개구의 바닥면 형상이 정사각형 또는 직사각형인 경우에는, 그 바닥면 형상의 1변의 길이는 100 ㎛ 이하여도 좋고, 바람직하게는 80 ㎛ 이하여도 좋으며, 보다 바람직하게는 40 ㎛ 이하여도 좋고, 더 바람직하게는 30 ㎛ 이하여도 좋다. 상기 바닥면 형상의 1변의 길이가 100 ㎛ 이하인 경우에는, 상기 바닥면 형상의 1변의 길이가 100 ㎛보다 큰 경우와 비교하여, 개구의 내부에 형성되는 Ge층의 어닐링 처리에 요하는 시간을 단축할 수 있다. 또한, 기능층과 기판의 열팽창 계수의 차가 큰 경우라도, 기능층에 결정 결함이 생기는 것을 억제할 수 있다.
개구의 바닥면 형상의 1변의 길이가 80 ㎛ 이하인 경우에는, 개구의 내부에 형성된 기능층을 이용하여, 고성능의 디바이스를 형성할 수 있다. 상기 바닥면 형상의 1변의 길이가 40 ㎛ 이하인 경우에는, 상기 디바이스를 수율 좋게 제조할 수 있다. 여기서, 개구의 바닥면 형상이 직사각형인 경우에는, 상기 1변의 길이는 긴 변의 길이여도 좋다.
하나의 피복 영역의 내부에는, 하나의 개구가 형성되어도 좋다. 이에 따라, 개구의 내부에 결정을 에피택셜 성장시키는 경우에, 그 결정의 성장 속도를 안정화시킬 수 있다. 또한, 하나의 피복 영역의 내부에는, 복수의 개구가 형성되어도 좋다. 이 경우, 복수의 개구가 등간격으로 배치되는 것이 바람직하다. 이에 따라, 개구의 내부에 결정을 에피택셜 성장시키는 경우에, 그 결정의 성장 속도를 안정화시킬 수 있다.
개구의 바닥면 형상이 다각형인 경우에는, 그 다각형의 1변 이상의 방향은, 기판의 주면의 결정학적 면방위의 하나와 실질적으로 평행하여도 좋다. 상기 결정학적 방위는, 개구의 내부에 성장되는 결정의 측면에 안정적인 면이 형성되도록 선택되어도 좋다. 여기서, 「실질적으로 평행」하다고 하는 것은, 상기 다각형의 1변의 방향과, 기판의 결정학적 면방위의 하나가 평행에서 약간 기울어 있는 경우를 포함한다. 상기 기울기의 크기는 5°이하여도 좋다. 이에 따라, 상기 결정의 흐트러짐을 억제할 수 있어, 상기 결정이 안정되게 형성된다. 그 결과, 결정이 성장하기 쉬운, 형상이 가지런해진 결정을 얻을 수 있거나 또는 양질의 결정을 얻을 수 있다고 하는 효과를 발휘한다.
기판의 주면은, (100)면, (110)면 혹은 (111)면, 또는, 이들과 등가인 면이어도 좋다. 또한, 기판의 주면은 상기 결정학적 면방위로부터 약간 기울어 있어도 좋다. 즉, 상기 기판은 오프각을 가져도 좋다. 상기 기울기의 크기는 10°이하여도 좋다. 상기 기울기의 크기는, 바람직하게는 0.05°이상 6°이하여도 좋고, 보다 바람직하게는 0.3°이상 6°이하여도 좋다. 개구의 내부에 사각형 결정을 성장시키는 경우에는, 기판의 주면은, (100)면 혹은 (110)면 또는 이들과 등가인 면이어도 좋다. 이에 따라, 상기 결정에 4회 대칭의 측면이 나타나기 쉬워진다.
일례로서, Si 웨이퍼(102)의 표면의 (100)면에 절연층(104)을 형성하여, 절연층(104)에 정사각형 또는 직사각형의 바닥면 형상을 갖는 개구 영역을 형성하여, 개구 영역의 내부에, Ge층(120) 및 GaAs층(124)을 형성하는 경우에 대해서 설명한다. 이 경우, 개구 영역의 바닥면 형상의 1변 이상의 방향은, Si 웨이퍼(102)의 <010> 방향, <0-10> 방향, <001> 방향 및 <00-1> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행이어도 좋다. 이에 따라, GaAs 결정의 측면에 안정적인 면이 나타난다.
별도의 예로서, Si 웨이퍼(102)의 표면의 (111)면에 절연층(104)을 형성하여, 절연층(104)에 육각형의 바닥면 형상을 갖는 개구 영역을 형성하여, 개구 영역의 내부에, Ge층(120) 및 GaAs층(124)을 형성하는 경우를 예로서 설명한다. 이 경우, 개구 영역의 바닥면 형상의 적어도 1변은, Si 웨이퍼(102)의 <1-10> 방향, <-110> 방향, <0-11> 방향, <01-1> 방향, <10-1> 방향 및 <-101> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행이어도 좋다. 이에 따라, GaAs 결정의 측면에 안정적인 면이 나타난다. 또한, 개구 영역의 평면 형상은, 정육각형이어도 좋다. 마찬가지로, GaAs 결정이 아니라, 육방정의 결정인 GaN 결정도 형성할 수 있다.
Si 웨이퍼(102)에는, 복수의 절연층(104)이 형성되어도 좋다. 이에 따라, Si 웨이퍼(102)에는, 복수의 피복 영역이 형성된다. 복수의 절연층(104) 중, 하나의 절연층(104)과, 그 하나의 절연층(104)에 인접하는 다른 절연층(104) 사이에, 복수의 절연층(104) 중 어느 것의 상면보다도 높은 흡착 속도로, Ge층(120) 또는 GaAs층(124)의 원료를 흡착하는 원료 흡착부가 배치되어도 좋다. 복수의 절연층(104)의 각각은, 원료 흡착부에 둘러싸여도 좋다. 이에 따라, 개구의 내부에 결정을 에피택셜 성장시키는 경우에, 그 결정의 성장 속도를 안정화시킬 수 있다. Ge층 또는 기능층은, 상기 결정의 일례여도 좋다.
또한, 각각의 절연층(104)은, 복수의 개구를 가져도 좋다. 복수의 개구 중 하나의 개구와, 그 하나의 개구에 인접하는 다른 개구 사이에, 원료 흡착부를 포함하여도 좋다. 원료 흡착부는, 상기 복수의 원료 흡착부의 각각은, 등간격으로 배치되어도 좋다.
원료 흡착부는 Si 웨이퍼(102)의 표면이어도 좋다. 원료 흡착부는 Si 웨이퍼(102)에 달하는 홈이어도 좋다. 상기 홈의 폭은 20 ㎛ 이상 500 ㎛ 이하여도 좋다. 원료 흡착부는 등간격으로 배치되어도 좋다. 원료 흡착부는 결정 성장이 생기는 영역이어도 좋다.
화학 기상 성장법(CVD법) 또는 기상 에피택셜 성장법(VPE법)에서는, 형성하고자 하는 박막 결정의 구성 원소를 함유하는 원료 가스를 기판 상에 공급하여, 원료 가스의 기상(氣相) 또는 기판 표면에서의 화학 반응에 의해 박막을 형성한다. 반응 장치 내에 공급된 원료 가스는, 기상 반응에 의해 반응 중간체(이하, 전구체라고 하는 경우가 있음)를 생성한다. 생성된 반응 중간체는, 기상 중에 확산되어, 기판 표면에 흡착된다. 기판 표면에 흡착된 반응 중간체는, 기판 표면에 표면 확산되어, 고체막으로서 석출된다.
인접하는 2개의 절연층(104) 사이에 원료 흡착부가 배치되거나 또는, 절연층(104)이 원료 흡착부에 둘러싸임으로써, 피복 영역의 표면에 확산되어 있는 상기 전구체가, 예컨대, 원료 흡착부에 포착, 흡착 또는 고착된다. 이에 따라, 개구의 내부에 결정을 에피택셜 성장시키는 경우에, 그 결정의 성장 속도를 안정화시킬 수 있다. 상기 전구체는 결정의 원료의 일례여도 좋다.
본 실시형태에서는, Si 웨이퍼(102)의 표면에 소정의 크기의 피복 영역이 배치되어 있고, 피복 영역은 Si 웨이퍼(102)의 표면에 둘러싸여 있다. 예컨대, MOCVD법에 의해, 개구 영역의 내부에 결정을 성장시키는 경우, Si 웨이퍼(102)의 표면까지 도달한 전구체의 일부가 Si 웨이퍼(102)의 표면에서 결정 성장된다. 이와 같이, 상기 전구체의 일부가 Si 웨이퍼(102)의 표면에서 소비됨으로써, 개구의 내부에 형성되는 결정의 성장 속도가 안정화된다.
원료 흡착부의 별도의 예로서는, Si, GaAs 등의 반도체부를 들 수 있다. 예컨대, 절연층(104)의 표면에, 이온 플레이팅법, 스퍼터링법 등의 방법으로, 비정질 반도체, 반도체 다결정을 퇴적시킴으로써 원료 흡착부로 할 수 있다. 원료 흡착부는, 절연층(104)과, 인접한 절연층(104) 사이에 배치되어도 좋고, 절연층(104)에 포함되어도 좋다. 또한, 인접하는 2개의 피복 영역의 사이에, 전구체의 확산이 저해되는 영역이 배치되거나 또는 피복 영역이, 전구체의 확산이 저해되는 영역에 둘러싸임으로써도, 동일한 효과를 얻을 수 있다.
인접하는 2개의 절연층(104)이 약간이라도 떨어져 있으면, 상기 결정의 성장 속도는 안정화된다. 인접하는 2개의 절연층(104) 사이의 거리는, 20 ㎛ 이상이어도 좋다. 이에 따라, 상기 결정의 성장 속도가 보다 안정화된다. 여기서, 인접하는 2개의 절연층(104) 사이의 거리는, 어떤 절연층(104)의 외주 상의 점과, 그 절연층(104)에 인접하는 다른 절연층(104)의 외주 상의 점의 최단 거리를 나타낸다. 복수의 절연층(104)은, 등간격으로 배치되어도 좋다. 특히, 인접하는 2개의 절연층(104) 사이의 거리가 10 ㎛ 미만인 경우에는, 복수의 절연층(104)을 등간격으로 배치함으로써, 개구에서의 결정의 성장 속도를 안정화시킬 수 있다.
또한, Si 웨이퍼(102)는 불순물을 포함하지 않는 고저항 웨이퍼여도 좋고, p형 또는 n형의 불순물을 포함하는 중저항 또는 저저항의 웨이퍼여도 좋다. Ge층(120)은 불순물을 포함하지 않는 Ge여도 좋고, p형 또는 n형의 불순물을 포함하여도 좋다.
Ge층(120)은, 개구 영역의 Si 웨이퍼(102) 상에 에피택셜 성장된다. Ge층(120)은, 개구 영역의 Si 웨이퍼(102) 상에 선택적으로 에피택셜 성장되어도 좋다. 또한, Ge층(120)은, 이하와 같이 에피택셜 성장된 후에 어닐링 처리되어 형성된다.
즉, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 기판을 도입하여, 원료 가스를 열분해할 수 있는 제1 온도에서 제1 에피택셜 성장을 실시한 후에, 제1 온도보다 높은 제2 온도에서 제2 에피택셜 성장을 실시한다. 그리고, 제1 및 제2 에피택셜 성장을 실시한 에피택셜층을 Ge의 융점에 도달하지 않는 제3 온도에서 제1 어닐링을 실시한 후에, 제3 온도보다 낮은 제4 온도에서 제2 어닐링을 실시한다. 제1 어닐링 및 제2 어닐링은 복수회 반복할 수 있다. 또한, Ge층(120)을 어닐링한 후, Ge층(120)의 표면에 포스핀을 포함하는 가스를 공급하여, Ge층(120)의 표면을 처리하여도 좋다.
Ge층(120)은, 900℃ 미만, 바람직하게는 850℃ 이하에서 어닐링되어도 좋다. 이에 따라, Ge층(120)의 표면의 평탄성을 유지할 수 있다. Ge층(120)의 표면의 평탄성은, Ge층(120)의 표면에 다른 층을 적층하는 경우에, 특히 중요해진다. 한편, Ge층(120)은 680℃ 이상, 바람직하게는 700℃ 이상에서 어닐링되어도 좋다. 이에 따라, Ge층(120)의 결정 결함의 밀도를 저감할 수 있다. Ge층(120)은 680℃ 이상 900℃ 미만의 조건에서 어닐링되어도 좋다.
도 7에서 도 11은 어닐링 온도와, Ge층(120)의 평탄성의 관계를 나타낸다. 도 7은 어닐링되지 않은 Ge층(120)의 단면 형상을 나타낸다. 도 8, 도 9, 도 10 및 도 11은 각각, 700℃, 800℃, 850℃, 900℃에서 어닐링 처리를 실시한 경우의, Ge층(120)의 단면 형상을 나타낸다. Ge층(120)의 단면 형상은, 레이저 현미경에 의해 관찰하였다. 각 도면의 종축은, Si 웨이퍼(102)의 주면에 수직인 방향에서의 거리를 나타내며, Ge층(120)의 막 두께를 나타낸다. 각 도면의 횡축은, Si 웨이퍼(102)의 주면에 평행한 방향에서의 거리를 나타낸다.
각 도면에서, Ge층(120)은, 이하의 순서로 형성하였다. 우선, 열산화법에 의해, Si 웨이퍼(102)의 표면에 SiO2층의 절연층(104)을 형성하고, 절연층(104)에 피복 영역 및 개구 영역을 형성하였다. Si 웨이퍼(102)는 시판되는 단결정 Si 기판을 이용하였다. 피복 영역의 평면 형상은, 1변의 길이가 400 ㎛인 정사각형이었다. 다음에, CVD법에 의해, 개구 영역의 내부에, Ge층(120)을 선택적으로 성장시켰다.
도 7에서 도 11로부터, 어닐링 온도가 낮을수록, Ge층(120)의 표면의 평탄성이 양호한 것을 알 수 있다. 특히, 어닐링 온도가 900℃ 미만인 경우, Ge층(120)의 표면이 우수한 평탄성을 나타내는 것을 알 수 있다.
Ge층(120)은, 대기 분위기 하, 질소 분위기 하, 아르곤 분위기 하, 또는, 수소 분위기 하에서 어닐링되어도 좋다. 특히, 수소를 포함하는 분위기 내에서 Ge층(120)을 어닐링 처리함으로써, Ge층(120)의 표면 상태를 매끄러운 상태로 유지하면서, Ge층(120)의 결정 결함의 밀도를 저감시킬 수 있다.
Ge층(120)은, 결정 결함이 이동할 수 있는 온도 및 시간을 만족시키는 조건에서 어닐링되어도 좋다. Ge층(120)에 어닐링 처리를 행하면, Ge층(120) 내부의 결정 결함이 Ge층(120)의 내부에서 이동되어, 예컨대, Ge층(120)과 절연층(104)과의 계면, Ge층(120)의 표면, 또는, Ge층(120)의 내부의 게터링 싱크(gettering sink)에 포착된다. 이에 따라, Ge층(120)의 표면 근방의 결정 결함을 배제할 수 있다. Ge층(120)과 절연층(104)의 계면, Ge층(120)의 표면, 또는, Ge층(120)의 내부의 게터링 싱크는, Ge층(120)의 내부에서 이동되는 결정 결함을 포착하는 결함 포착부의 일례여도 좋다.
결함 포착부는, 결정의 계면 혹은 표면, 또는, 물리적인 손상이어도 좋다. 결함 포착부는, 어닐링 처리의 온도 및 시간에서, 결정 결함이 이동 가능한 거리 내에 배치되어도 좋다.
또한, Ge층(120)은, 기능층에 시드면을 제공하는 시드층의 일례여도 좋다. 시드층의 다른 예로서, SixGe1-x(식 중, 0≤x<1)를 예시할 수 있다. 또한, 어닐링은, 800℃∼900℃에서 2분∼10분간의 고온 어닐링과, 680℃∼780℃에서 2분∼10분간의 저온 어닐링을 반복 실행하는 2단계 어닐링이어도 좋다.
Ge층(120)은, 개구 영역에 선택적으로 결정 성장하여도 좋다. Ge층(120)은 예컨대, CVD법 또는 MBE법(분자선 에피택시법)에 의해 형성할 수 있다. 원료 가스는, GeH4여도 좋다. Ge층(120)은, 0.1 ㎩ 이상 100 ㎩ 이하의 압력 하에서 CVD법에 의해 형성되어도 좋다. 이에 따라, Ge층(120)의 성장 속도가 개구 영역의 면적의 영향을 받기 어려워진다. 그 결과, 예컨대, Ge층(120)의 막 두께의 균일성이 향상된다. 또한, 이 경우, 절연층(104)의 표면에서의 Ge 결정의 퇴적을 억제할 수 있다.
Ge층(120)은, 할로겐 원소를 함유하는 가스를 원료 가스에 포함하는 분위기 내에서 CVD법에 의해 형성되어도 좋다. 할로겐 원소를 함유하는 가스는, 염화수소 가스 또는 염소 가스여도 좋다. 이에 따라, 100 ㎩ 이상의 압력 하에서 CVD법에 의해 Ge층(120)을 형성하는 경우라도, 절연층(104)의 표면으로의 Ge 결정의 퇴적을 억제할 수 있다.
또한, 본 실시형태에서, Ge층(120)이 Si 웨이퍼(102)의 표면에 접하여 형성되는 경우에 대해서 설명하였지만, 이것에 한정되지 않는다. 예컨대, Ge층(120)과, Si 웨이퍼(102) 사이에 다른 층이 배치되어도 좋다. 상기 다른 층은, 단일층이어도 좋고, 복수의 층을 포함하여도 좋다.
Ge층(120)은 이하의 순서로 형성되어도 좋다. 우선, 저온에서 시드 결정을 형성한다. 시드 결정은 SixGe1-x(식 중, 0≤x<1)여도 좋다. 시드 결정의 성장 온도는 330℃ 이상 450℃ 이하여도 좋다. 그 후, 시드 결정이 형성된 Si 웨이퍼(102)의 온도를 소정의 온도까지 승온시킨 후, Ge층(120)을 형성하여도 좋다.
GaAs층(124)은, Ge층(120) 상에 에피택셜 성장하여 형성된다. GaAs층(124)은, Ge층(120) 상에 직접 형성할 수 있다. 또한, GaAs층(124)은, 사이에 별도의 층을 개재시켜 Ge층(120) 위에 형성할 수도 있다.
GaAs층(124)은, 산술 평균 거칠기(이하, Ra값이라고 칭하는 경우가 있음)가 0.02 ㎛ 이하, 바람직하게는 0.01 ㎛ 이하여도 좋다. 이에 따라, GaAs층(124)을 이용하여, 고성능의 디바이스를 형성할 수 있다. 여기서, Ra값은 표면거칠기를 나타내는 지표이고, JIS B0601-2001에 기초하여 산출할 수 있다. Ra값은 일정 길이의 거칠기 곡선을 중심선에서 접어 겹쳐, 그 거칠기 곡선과 그 중심선에 의해 얻어진 면적을, 측정한 길이로 나누어 산출할 수 있다.
GaAs층(124)의 성장 속도는, 300 ㎚/min 이하여도 좋고, 바람직하게는 200 ㎚/min 이하여도 좋으며, 보다 바람직하게는 60 ㎚/min 이하여도 좋다. 이에 따라, GaAs층(124)의 Ra값을 0.02 ㎛ 이하로 할 수 있다. 한편, GaAs층(124)의 성장 속도는, 1 ㎚/min 이상이어도 좋고, 바람직하게는, 5 ㎚/min 이상이어도 좋다. 이에 따라, 생산성을 희생시키는 일 없이, 양질의 GaAs층(124)을 얻을 수 있다. 예컨대, GaAs층(124)을 1 ㎚/min 이상, 300 ㎚/min 이하의 성장 속도로 결정 성장시켜도 좋다.
또한, 본 실시형태에서, Ge층(120)의 표면에 GaAs층(124)이 형성되는 경우에 대해서 설명하였지만, 이것에 한정되지 않는다. 예컨대, Ge층(120)과, GaAs층(124) 사이에, 중간층이 배치되어도 좋다. 중간층은, 단일층이어도 좋고, 복수의 층을 포함하여도 좋다. 중간층은 600℃ 이하, 바람직하게는 550℃ 이하에서 형성되어도 좋다. 이에 따라, GaAs층(124)의 결정성이 향상된다. 한편, 중간층은 400℃ 이상에서 형성되어도 좋다. 중간층은 400℃ 이상 600℃ 이하에서 형성되어도 좋다. 이에 따라, GaAs층(124)의 결정성이 향상된다. 중간층은 600℃ 이하, 바람직하게는 550℃ 이하의 온도에서 형성된 GaAs층이어도 좋다.
GaAs층(124)은, 이하의 순서로 형성되어도 좋다. 우선, Ge층(120)의 표면에, 중간층을 형성한다. 중간층의 성장 온도는, 600℃ 이하여도 좋다. 그 후, 중간층이 형성된 Si 웨이퍼(102)의 온도를 소정의 온도까지 승온시킨 후, GaAs층(124)을 형성하여도 좋다.
도 2에서 도 6은 반도체 기판(101)의 제조 과정에서의 단면예를 나타낸다. 도 2에 나타내는 바와 같이, Si 웨이퍼(102)를 준비하여, Si 웨이퍼(102)의 표면에 절연층이 되는, 예컨대 산화 실리콘막(130)을 형성한다. 산화 실리콘막(130)은, 예컨대 열산화법을 이용하여 형성할 수 있다. 산화 실리콘막(130)의 막 두께는, 예컨대 1 ㎛로 할 수 있다.
도 3에 나타내는 바와 같이, 산화 실리콘막(130)을 패터닝하여, 절연층(104)을 형성한다. 절연층(104)의 형성에 의해, 개구 영역이 형성된다. 패터닝에는, 예컨대 포토리소그래피법을 이용할 수 있다.
도 4에 나타내는 바와 같이, 개구 영역에 Ge층(120)을 에피택셜 성장시킨다. Ge층(120)의 에피택셜 성장은 이하와 같이 실시한다. 우선, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 Si 웨이퍼(102)를 도입하여, CVD 반응실에 원료 가스를 도입하며, 원료 가스를 열분해할 수 있는 제1 온도로 기판을 가열한다.
그리고, 개구 영역에 노출된 Si 웨이퍼(102)에 Ge의 제1 에피택셜층을 선택적으로 형성한다. 다음에, CVD 반응실에 원료 가스를 도입하며, 제1 온도보다 높은 제2 온도로 기판을 가열하여, 제1 에피택셜층 위에 Ge의 제2 에피택셜층을 형성한다. 원료 가스에는 GeH4를 이용할 수 있다.
도 5에 나타내는 바와 같이, 에피택셜 성장시킨 Ge층(120)에 열어닐링을 시행한다. 열어닐링은, 이하와 같이 하여 실시한다. 우선, 제1 및 제2 에피택셜층에, Ge의 융점에 달하지 않는 제3 온도에서 어닐링을 시행한다.
그리고, 제1 및 제2 에피택셜층에, 제3 온도보다 낮은 제4 온도에서 어닐링을 시행한다. 이에 따라, 개구 영역에 선택적으로 에피택셜 성장된 Ge층(120)을 형성한다. 이러한 2단계 어닐링은 복수회 반복할 수 있다.
제3 온도에서의 어닐링 조건으로서, 900℃, 10분의 온도 및 시간 조건을 예시할 수 있다. 제4 온도에서의 어닐링 조건으로서, 780℃, 10분의 온도 및 시간 조건을 예시할 수 있다. 반복의 횟수로서 10회를 예시할 수 있다. 어닐링의 후에, Ge층(120)의 표면에 포스핀을 포함하는 가스를 공급하여, Ge층(120)의 표면을 처리하여도 좋다.
본 실시형태에서는, Ge층(120)을 에피택셜 성장시킨 후, 2단계의 어닐링을 복수회 반복한다. 이 때문에, 에피택셜 성장의 단계에서 존재하는 결정 결함을, 어닐링에 의해 Ge층(120)의 가장자리부로 이동시킬 수 있고, 그 결정 결함을 Ge층(120)의 가장자리부에 배제함으로써, Ge층(120)의 결정 결함 밀도를 매우 낮은 레벨로 할 수 있다. 이에 따라, 이후에 형성하는 에피택셜 박막의 기판 재료에 기인하는 결함을 저감할 수 있고, 결과로서 GaAs층(124)에 형성하는 전자 소자의 성능을 향상시킬 수 있다. 또한, 격자 부정합에 기인하여 실리콘 기판에는 직접 결정 성장시킬 수 없는 종류의 박막이라도, 결정성이 우수한 Ge층(120)을 기판 재료로 하여 양질의 결정 박막을 형성할 수 있다.
GaAs층(124)의 성장 전에, 어닐링을 시행한 후의 Ge층(120)을 고온으로 유지하여, 표면에 PH3(포스핀)을 포함하는 가스를 공급할 수 있다. PH3에 의해 Ge층(120)의 표면을 처리함으로써, 그 위에 성장하는 GaAs층(124)의 결정 품질을 높게 할 수 있다. 바람직한 처리 온도로서, 500℃ 이상 900℃ 이하를 예시할 수 있다. 500℃보다 낮으면 처리의 효과가 나타나지 않고, 900℃보다 높으면 Ge층(120)이 변질되기 때문에 바람직하지 못하다. 보다 바람직한 처리 온도로서, 600℃ 이상 800℃ 이하를 예시할 수 있다.
도 6에 나타내는 바와 같이, CVD 반응실에 GaAs층을 형성할 수 있는 원료 가스를 도입하여, 표면이 처리된 Ge층(120)에 접하여, GaAs층(124)을 에피택셜 성장시킨다. GaAs층(124)의 에피택셜 성장에는, 예컨대 MOCVD법 또는 MBE법을 이용할 수 있다. 원료 가스에는 TM-Ga(트리메틸갈륨), AsH3(아르신)을 이용할 수 있다. 성장 온도로서, 예컨대 600℃에서 650℃를 예시할 수 있다. GaAs층(124)의 에피택셜 성장에서는, 절연층(104)이 성장을 저해하기 때문에, 절연층(104) 위에는 GaAs층 등은 형성되지 않는다.
그 후, GaAs층(124)에 주지의 방법으로, 예컨대 HBT 등의 전자 소자를 형성하면, 도 1에 나타내는 반도체 기판(101)이 된다. 전술한 방법에 따라, 본 실시형태의 반도체 기판(101)을 제조할 수 있었다. 본 실시형태의 반도체 기판(101)에서는, 절연층(104)에 의해 구획되는 개구 영역에 Ge층(120)을 선택 성장시키고, Ge층(120)에 2단계의 어닐링을 복수회 시행하여, Ge층(120)의 결정성을 높인 것에 의해, 결정성이 우수한 GaAs층(124)을 갖는 반도체 기판(101)을 얻을 수 있었다. 반도체 기판(101)은 Si 웨이퍼(102)를 채용하기 때문에, 반도체 기판(101)을 저렴하게 제조할 수 있고, 또한, GaAs층(124)에 형성하는 전자 소자가 발하는 열을 효율적으로 배열(排熱)할 수 있었다.
<실시예>
(실시예 1)
Si 웨이퍼(102)와, 절연층(104)과, Ge층(120)과, GaAs층(124)을 구비한 반도체 기판을 제작하여, 절연층(104)에 형성한 개구의 내부에 성장되는 결정의 성장 속도와, 피복 영역의 크기 및 개구의 크기와의 관계를 조사하였다. 실험은 절연층(104)에 형성되는 피복 영역의 평면 형상 및 개구의 바닥면 형상을 바꾸어, 일정 시간 동안에 성장되는 GaAs층(124)의 막 두께를 측정함으로써 실시하였다.
우선, 이하의 순서로, Si 웨이퍼(102)의 표면에, 피복 영역 및 개구를 형성하였다. Si 웨이퍼(102)의 일례로서, 시판되고 있는 단결정 Si 기판을 이용하였다. 열산화법에 따라, Si 웨이퍼(102)의 표면에, 절연층(104)의 일례로서 SiO2층을 형성하였다.
상기 SiO2층을 에칭하여, 소정의 크기의 SiO2층을 형성하였다. 소정의 크기의 SiO2층은 3개 이상 형성하였다. 이때, 소정의 크기의 SiO2층의 평면 형상이 동일한 크기의 정사각형이 되도록 설계하였다. 또한, 에칭에 의해, 상기 정사각형의 SiO2층의 중심에, 소정의 크기의 개구를 형성하였다. 이때, 상기 정사각형의 SiO2층의 중심과, 상기 개구의 중심이 일치하도록 설계하였다. 상기 정사각형의 SiO2층의 하나에 대해 하나의 개구를 형성하였다. 또한, 본 명세서에서, 상기 정사각형의 SiO2층의 1변의 길이를, 피복 영역의 1변의 길이라고 칭하는 경우가 있다.
다음에, CVD법에 의해, 개구의 내부에, Ge층(120)을 선택적으로 성장시켰다. 원료 가스에는, GeH4를 이용하였다. 원료 가스의 유량 및 성막 시간은, 각각, 소정의 값으로 설정하였다. 다음에, MOCVD법에 의해, GaAs층(124)을 결정 성장시켰다. GaAs층(124)은, 620℃, 8 ㎫의 조건에서, 개구의 내부의 Ge층(120)의 표면에 에피택셜 성장시켰다. 원료 가스에는, 트리메틸갈륨 및 아르신을 이용하였다. 원료 가스의 유량 및 성막 시간은, 각각, 소정의 값으로 설정하였다.
GaAs층(124)을 형성한 후, GaAs층(124)의 막 두께를 측정하였다. GaAs층(124)의 막 두께는, 촉침식 단차 측정기(KLA Tencor사 제조, Surface Profiler P-10)에 의해, GaAs층(124)의 3지점의 측정점에서의 막 두께를 측정하여, 그 3지점의 막 두께를 평균함으로써 산출하였다. 이때, 그 3지점의 측정점에서의 막 두께의 표준 편차도 산출하였다. 또한, 상기 막 두께는, 투과형 전자 현미경 또는 주사형 전자 현미경에 의한 단면 관찰법에 따라, GaAs층(124)의 3지점의 측정점에서의 막 두께를 직접 측정하여, 그 3지점의 막 두께를 평균함으로써 산출하여도 좋다.
이상의 순서에 따라, 피복 영역의 1변의 길이를, 50 ㎛, 100 ㎛, 200 ㎛, 300 ㎛, 400 ㎛ 또는 500 ㎛로 설정한 경우의 각각에 대해서, 개구의 바닥면 형상을 바꾸어, GaAs층(124)의 막 두께를 측정하였다. 개구의 바닥면 형상은, 1변이 10 ㎛인 정사각형의 경우, 1변이 20 ㎛인 정사각형의 경우, 짧은 변이 30 ㎛이며 긴 변이 40 ㎛인 직사각형인 경우의 3가지에 대해서 실험하였다.
또한, 피복 영역의 1변의 길이가 500 ㎛인 경우, 복수의 상기 정사각형의 SiO2층은, 일체적으로 형성되어 있다. 이 경우, 1변의 길이가 500 ㎛인 피복 영역이 500 ㎛ 간격으로 배치되어 있는 것은 아니지만, 편의 상, 피복 영역의 1변의 길이가 500 ㎛인 경우로서 나타낸다. 또한, 편의상, 인접하는 2개의 피복 영역 사이의 거리를 0 ㎛로서 나타낸다.
실시예 1의 실험 결과를, 도 12 및 도 13에 나타낸다. 도 12는 실시예 1의 각각의 경우에서의 GaAs층(124)의 막 두께의 평균값을 나타낸다. 도 13은 실시예 1의 각각의 경우에서의 GaAs층(124)의 막 두께의 변동 계수를 나타낸다.
도 12는 GaAs층(124)의 성장 속도와, 피복 영역의 크기 및 개구의 크기와의 관계를 나타낸다. 도 12에서, 종축은 일정 시간 동안에 성장된 GaAs층(124)의 막 두께[Å]를 나타내고, 횡축은 피복 영역의 1변의 길이[㎛]를 나타낸다. 본 실시예에서, GaAs층(124)의 막 두께는 일정 시간 동안에 성장된 막 두께이기 때문에, 그 막 두께를 그 시간으로 나눔으로써, GaAs층(124)의 성장 속도의 근사값을 얻을 수 있다.
도 12에서, 마름모형의 플롯은, 개구의 바닥면 형상이 1변이 10 ㎛인 정사각형인 경우의 실험 데이터를 나타내고, 사각형의 플롯은, 개구의 바닥면 형상이 1변이 20 ㎛인 정사각형인 경우의 실험 데이터를 나타낸다. 동 도면에서, 삼각형의 플롯은, 개구의 바닥면 형상이, 긴 변이 40 ㎛, 짧은 변이 30 ㎛인 직사각형인 경우의 실험 데이터를 나타낸다.
도 12로부터 상기 성장 속도는, 피복 영역의 크기가 커짐에 따라, 단조 증가하는 것을 알 수 있다. 또한, 상기 성장 속도는, 피복 영역의 1변의 길이가 400 ㎛ 이하인 경우에는, 거의 선형으로 증가하고 있고, 개구의 바닥면 형상에 의한 변동은 적은 것을 알 수 있다. 한편, 피복 영역의 1변의 길이가 500 ㎛인 경우에는, 피복 영역의 1변의 길이가 400 ㎛ 이하인 경우와 비교하여 성장 속도가 급격히 증가하고 있고, 개구의 바닥면 형상에 의한 변동도 커지는 것을 알 수 있다.
도 13은 GaAs층(124)의 성장 속도의 변동 계수와, 인접하는 2개의 피복 영역 사이의 거리의 관계를 나타낸다. 여기서, 변동 계수란, 평균값에 대한 표준 편차의 비이고, 상기 3지점의 측정점에서의 막 두께의 표준 편차를, 그 막 두께의 평균값으로 나누어 산출할 수 있다. 도 13에서, 종축은 일정 시간 동안에 성장된 GaAs층(124)의 막 두께[Å]의 변동 계수를 나타내고, 횡축은 인접하는 피복 영역 사이의 거리[㎛]를 나타낸다. 도 13은 인접하는 2개의 피복 영역 사이의 거리가, 0 ㎛, 20 ㎛, 50 ㎛, 100 ㎛, 200 ㎛, 300 ㎛, 400 ㎛ 및 450 ㎛인 경우의 실험 데이터를 나타낸다. 도 13에서, 마름모형의 플롯은, 개구의 바닥면 형상이 1변이 10 ㎛인 정사각형의 경우의 실험 데이터를 나타낸다.
도 13에서, 인접하는 2개의 피복 영역 사이의 거리가, 0 ㎛, 100 ㎛, 200 ㎛, 300 ㎛, 400 ㎛ 및 450 ㎛인 실험 데이터는, 각각, 도 12에서의 피복 영역의 1변의 길이가 500 ㎛, 400 ㎛, 300 ㎛, 200 ㎛, 100 ㎛ 및 50 ㎛인 경우의 실험 데이터에 대응한다. 인접하는 2개의 피복 영역 사이의 거리가 20 ㎛ 및 50 ㎛인 데이터에 대해서는, 다른 실험 데이터와 동일한 순서에 따라, 각각, 피복 영역의 1변의 길이가 480 ㎛ 및 450 ㎛인 경우에 대해서 GaAs층(124)의 막 두께를 측정하여 얻을 수 있었다.
도 13으로부터 인접하는 2개의 피복 영역의 사이의 거리가 0 ㎛인 경우에 비하여, 상기 거리가 20 ㎛인 경우에는, GaAs층(124)의 성장 속도가 매우 안정되어 있는 것을 알 수 있다. 상기 결과로부터, 인접하는 2개의 피복 영역이 약간이라도 떨어져 있는 경우에는, 개구의 내부에 성장되는 결정의 성장 속도가 안정화되는 것을 알 수 있다. 또는, 인접하는 2개의 피복 영역 사이에 결정 성장이 생기는 영역이 배치되어 있으면, 상기 결정의 성장 속도가 안정화되는 것을 알 수 있다. 또한, 인접하는 2개의 피복 영역 사이의 거리가 0 ㎛인 경우라도, 복수의 개구를 등간격으로 배치함으로써, 상기 결정의 성장 속도의 변동이 억제되어 있는 것을 알 수 있다.
(실시예 2)
피복 영역의 1변의 길이를 200 ㎛, 500 ㎛, 700 ㎛, 1000 ㎛, 1500 ㎛, 2000 ㎛, 3000 ㎛ 또는 4250 ㎛로 설정하여, 각각의 경우에 대해서, 실시예 1의 경우와 동일한 순서로 반도체 기판을 제작하여, 개구의 내부에 형성된 GaAs층(124)의 막 두께를 측정하였다. 본 실시예에서는, Si 웨이퍼(102)의 위에 동일 크기의 SiO2층이 복수개 배치되도록, 그 SiO2층을 형성하였다. 또한, 상기 복수의 SiO2층이 서로 이격되도록, 그 SiO2층을 형성하였다. 개구의 바닥면 형상은, 실시예 1과 마찬가지로, 1변이 10 ㎛인 정사각형의 경우, 1변이 20 ㎛인 정사각형의 경우, 짧은 변이 30 ㎛이며 긴 변이 40 ㎛인 직사각형인 경우의 3가지에 대해서 실험하였다. Ge층(120) 및 GaAs층(124)의 성장 조건은 실시예 1과 동일한 조건으로 설정하였다.
(실시예 3)
트리메틸갈륨의 공급량을 절반으로 하고, GaAs층(124)의 성장 속도를 약 절반으로 한 것 이외에는 실시예 2의 경우와 동일하게 하여, 개구의 내부에 형성된 GaAs층(124)의 막 두께를 측정하였다. 또한, 실시예 3에서는, 피복 영역의 1변의 길이를 200 ㎛, 500 ㎛, 1000 ㎛, 2000 ㎛, 3000 ㎛ 또는 4250 ㎛로 설정하여, 개구의 바닥면 형상이 1변이 10 ㎛인 정사각형의 경우에 대해서, 실험을 실시하였다.
실시예 2 및 실시예 3의 실험 결과를, 도 14, 도 15∼도 19, 도 20∼도 24, 및, 표 1에 나타낸다. 도 14에, 실시예 2의 각각의 경우에서의 GaAs층(124)의 막 두께의 평균값을 나타낸다. 도 15∼도 19에, 실시예 2의 각각의 경우에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다. 도 20∼도 24에, 실시예 3의 각각의 경우에서의 GaAs층(124)의 전자 현미경 사진을 나타낸다. 표 1에, 실시예 2 및 실시예 3의 각각의 경우에서의, GaAs층(124)의 성장 속도와, Ra값을 나타낸다.
도 14는 GaAs층(124)의 성장 속도와, 피복 영역의 크기 및 개구의 크기와의 관계를 나타낸다. 도 14에서, 종축은 일정 시간 동안에 성장된 GaAs층(124)의 막 두께를 나타내고, 횡축은 피복 영역의 1변의 길이[㎛]를 나타낸다. 본 실시예에서, GaAs층(124)의 막 두께는 일정 시간 동안에 성장된 막 두께이기 때문에, 그 막 두께를 그 시간으로 나눔으로써, GaAs층(124)의 성장 속도의 근사값을 얻을 수 있다.
도 14에서, 마름모형의 플롯은, 개구의 바닥면 형상이 1변이 10 ㎛인 정사각형인 경우의 실험 데이터를 나타내고, 사각형의 플롯은, 개구의 바닥면 형상이 1변이 20 ㎛인 정사각형인 경우의 실험 데이터를 나타낸다. 동 도면에서, 삼각형의 플롯은, 개구의 바닥면 형상이, 긴 변이 40 ㎛, 짧은 변이 30 ㎛인 직사각형인 경우의 실험 데이터를 나타낸다.
도 14로부터 피복 영역의 1변의 길이가 4250 ㎛에 도달할 때까지, 상기 성장 속도는, 피복 영역의 크기가 커짐에 따라, 안정되게 증가하는 것을 알 수 있다. 도 12에 나타낸 결과 및 도 14에 나타낸 결과로부터, 인접하는 2개의 피복 영역이 약간이라도 떨어져 있는 경우에는, 개구의 내부에 성장되는 결정의 성장 속도가 안정화되는 것을 알 수 있다. 또는, 인접하는 2개의 피복 영역의 사이에 결정 성장이 생기는 영역이 배치되어 있으면, 상기 결정의 성장 속도가 안정화되는 것을 알 수 있다.
도 15에서 도 19에, 실시예 2의 각각의 경우에 대해서, GaAs층(124)의 표면을 전자 현미경으로 관찰한 결과를 나타낸다. 도 15, 도 16, 도 17, 도 18, 도 19는 각각, 피복 영역의 1변의 길이가 4250 ㎛, 2000 ㎛, 1000 ㎛, 500 ㎛, 200 ㎛인 경우의 결과를 나타낸다. 도 15에서 도 19로부터, 피복 영역의 크기가 커짐에 따라, GaAs층(124)의 표면 상태가 악화하고 있는 것을 알 수 있다.
도 20에서 도 24에, 실시예 3의 각각의 경우에 대해서, GaAs층(124)의 표면을 전자 현미경으로 관찰한 결과를 나타낸다. 도 20, 도 21, 도 22, 도 23, 도 24는 각각, 피복 영역의 1변의 길이가 4250 ㎛, 2000 ㎛, 1000 ㎛, 500 ㎛, 200 ㎛인 경우의 결과를 나타낸다. 도 20에서 도 24로부터, 피복 영역의 크기가 커짐에 따라, GaAs층(124)의 표면 상태가 악화되고 있는 것을 알 수 있다. 또한, 실시예 2의 결과와 비교하면, GaAs층(124)의 표면 상태가 개선되어 있는 것을 알 수 있다.
표 1에, 실시예 2 및 실시예 3의 각각의 경우에서의, GaAs층(124)의 성장 속도[Å/min]와, Ra값[㎛]을 나타낸다. 또한, GaAs층(124)의 막 두께는, 촉침식 단차 측정기에 의해 측정하였다. 또한, Ra값은, 레이저 현미경 장치에 의한 관찰 결과에 기초하여 산출하였다. 표 1로부터, GaAs층(124)의 성장 속도가 작을수록, 표면 거칠기가 개선되는 것을 알 수 있다. 또한, GaAs층(124)의 성장 속도가 300 ㎚/min 이하인 경우에는, Ra값이 0.02 ㎛ 이하인 것을 알 수 있다.
Figure pct00001
(실시예 4)
실시예 1과 동일하게 하여, Si 웨이퍼(102)와, 절연층(104)과, Ge층(120)과, GaAs층(124)을 포함한 반도체 기판을 제작하였다. 본 실시예에서는, Si 웨이퍼(102)의 표면의 (100)면에 절연층(104)을 형성하였다. 도 25에서 도 27에, 상기 반도체 기판에 형성된 GaAs 결정의 표면의 전자 현미경 사진을 나타낸다.
도 25는 개구의 바닥면 형상의 1변의 방향과, Si 웨이퍼(102)의 <010> 방향이 실질적으로 평행해지도록 배치된 개구의 내부에 GaAs 결정을 성장시킨 경우의 결과를 나타낸다. 본 실시예에서, 피복 영역의 평면 형상은, 1변의 길이가 300 ㎛인 정사각형이었다. 개구의 바닥면 형상은, 1변이 10 ㎛인 정사각형이었다. 도 25에서, 도면 중의 화살표는 <010> 방향을 나타낸다. 도 25에 나타낸 바와 같이, 형상이 가지런해진 결정을 얻을 수 있었다.
도 25로부터, GaAs 결정의 4개의 측면에는, 각각, (10-1)면, (1-10)면, (101)면 및 (110)면이 나타나 있는 것을 알 수 있다. 또한, 도면 중, GaAs 결정의 좌측 위의 코너에는, (11-1)면이 나타나 있고, 도면 중, GaAs 결정의 우측 아래의 코너에는, (1-11)면이 나타나 있는 것을 알 수 있다. (11-1)면 및 (1-11)면은, (-1-1-1)면과 등가인 면으로서, 안정적인 면이다.
한편, 도면 중, GaAs 결정의 좌측 아래의 코너 및 우측 위의 코너에는, 이러한 면이 나타나 있지 않은 것을 알 수 있다. 예컨대, 도면 중, 좌측 아래의 코너에는 (111)면이 나타나도 좋음에도 불구하고, (111)면이 나타나고 있지 않다. 이는, 도면 중, 좌측 아래의 코너는, (111)면보다 안정적인 (110)면 및 (101)면 사이에 있기 때문이라고 생각된다.
도 26은 개구의 바닥면 형상의 1변의 방향과, Si 웨이퍼(102)의 <010> 방향이 실질적으로 평행해지도록 배치된 개구의 내부에 GaAs 결정을 성장시킨 경우의 결과를 나타낸다. 도 26은 위쪽에서 45°각도로 비스듬하게 관찰한 경우의 결과를 나타낸다. 본 실시예에서, 피복 영역의 평면 형상은, 1변의 길이가 50 ㎛인 정사각형이었다. 개구의 바닥면 형상은, 1변의 길이가 10 ㎛인 정사각형이었다. 도 26에서, 도면 중의 화살표는 <010> 방향을 나타낸다. 도 26에 나타내는 대로, 형상이 가지런해진 결정을 얻을 수 있었다.
도 27은 개구의 바닥면 형상의 1변의 방향과, Si 웨이퍼(102)의 <011> 방향이 실질적으로 평행해지도록 배치된 개구의 내부에 GaAs 결정을 성장시킨 경우의 결과를 나타낸다. 본 실시예에서, 피복 영역의 평면 형상은, 1변의 길이가 400 ㎛인 정사각형이었다. 개구의 바닥면 형상은, 1변의 길이가 10 ㎛인 정사각형이었다. 도 27에서, 도면 중의 화살표는 <011> 방향을 나타낸다. 도 27에 나타내는 대로, 도 25 및 도 26과 비교하여, 형상이 흐트러진 결정을 얻을 수 있었다. GaAs 결정의 측면에, 비교적 불안정한 (111)면이 나타난 결과, 결정의 형상에 흐트러짐이 생겼다고 생각된다.
(실시예 5)
실시예 1과 동일하게 하여, Si 웨이퍼(102)와, 절연층(104)과, Ge층(120)과, GaAs층(124)을 포함한 반도체 기판을 제작하였다. 본 실시예에서는, Ge층(120)과, GaAs층(124) 사이에 중간층을 형성하였다. 본 실시예에서, 피복 영역의 평면 형상은, 1변의 길이가 200 ㎛인 정사각형이었다. 개구의 바닥면 형상은, 1변이 10 ㎛인 정사각형이었다. CVD법에 의해, 개구의 내부에, 막 두께가 850 ㎚인 Ge층(120)을 형성한 후, 800℃에서 어닐링 처리를 실시하였다.
Ge층(120)을 어닐링 처리한 후, Ge층(120)이 형성된 Si 웨이퍼(102)의 온도가 550℃가 되도록 설정하여, MOCVD법에 의해, 중간층을 형성하였다. 중간층은, 트리메틸갈륨 및 아르신을 원료 가스로 하여 성장시켰다. 중간층의 막 두께는, 30 ㎚였다. 그 후, 중간층이 형성된 Si 웨이퍼(102)의 온도를 640℃까지 승온시킨 후, MOCVD법에 의해 GaAs층(124)을 형성하였다. GaAs층의 막 두께는 500 ㎚였다. 그 이외의 조건에 대해서는, 실시예 1과 동일한 조건으로 반도체 기판을 제작하였다.
도 28에, 제조한 반도체 기판의 단면을 투과형 전자 현미경으로 관찰한 결과를 나타낸다. 도 28에 나타내는 대로, Ge층(120) 및 GaAs층에는 전위는 관찰되지 않았다. 이에 따라, 상기 구성을 채용함으로써, Si 기판 상에, 양질의 Ge층, 및, 그 Ge층에 격자 정합 또는 의사 격자 정합(pseudo lattice matching)되는 화합물 반도체층을 형성할 수 있는 것을 알 수 있다.
(실시예 6)
실시예 5와 동일하게 하여, Si 웨이퍼(102)와, 절연층(104)과, Ge층(120)과, 중간층과, GaAs층(124)을 포함한 반도체 기판을 제작한 후, 얻어진 반도체 기판을 이용하여 HBT 소자 구조를 제작하였다. HBT 소자 구조는 이하의 순서로 제작하였다. 우선, 실시예 5의 경우와 동일하게 하여, 반도체 기판을 제작하였다. 또한, 본 실시예에서는, 피복 영역의 평면 형상은, 1변의 길이가 50 ㎛인 정사각형이었다. 개구의 바닥면 형상은, 1변이 20 ㎛인 정사각형이었다. 그 이외의 조건에 대해서는, 실시예 5의 경우와 동일한 조건으로 반도체 기판을 제작하였다.
다음에, MOCVD법에 의해, 상기 반도체 기판의 GaAs층의 표면에, 반도체층을 적층하였다. 이에 따라, Si 웨이퍼(102)와, 막 두께가 850 ㎚인 Ge층(120)과, 막 두께가 30 ㎚인 중간층과, 막 두께가 500 ㎚인 언도핑 GaAs층과, 막 두께가 300 ㎚인 n형 GaAs층과, 막 두께가 20 ㎚인 n형 InGaP층과, 막 두께가 3 ㎚인 n형 GaAs층과, 막 두께가 300 ㎚인 GaAs층과, 막 두께가 50 ㎚인 p형 GaAs층과, 막 두께가 20 ㎚인 n형 InGaP층과, 막 두께가 120 ㎚인 n형 GaAs층과, 막 두께가 60 ㎚인 n형 InGaAs층이, 이 순서대로 배치된 HBT 소자 구조를 얻을 수 있었다. 얻어진 HBT 소자 구조에 전극을 배치하여, 전자 소자 또는 전자 디바이스의 일례인 HBT 소자를 작성하였다. 상기 반도체층에서, n형 불순물로서 Si를 이용하였다. 상기 반도체층에서, p형 불순물로서 C를 이용하였다.
도 29는 얻어진 HBT 소자의 레이저 현미경상을 나타낸다. 도면 중, 연한 회색의 부분은, 전극을 나타낸다. 도 29로부터, 정사각형의 피복 영역의 중앙 부근에 배치된 개구 영역에, 3개의 전극이 배열되어 있는 것을 알 수 있다. 상기 3개의 전극은, 각각, 도면 중 좌측으로부터 HBT 소자의 베이스 전극, 에미터 전극 및 콜렉터 전극을 나타낸다. 상기 HBT 소자의 전기 특성을 측정한 바, 트랜지스터 동작을 확인할 수 있었다. 또한, 상기 HBT 소자에 대해서, 투과형 전자 현미경에 의해 단면을 관찰한 결과, 전위는 관찰되지 않았다.
(실시예 7)
실시예 6과 동일하게 하여, 실시예 6과 동일한 구조를 갖는 HBT 소자를 3개 제작하였다. 제작한 3개의 HBT 소자를 병렬 접속하였다. 본 실시예에서는, 피복 영역의 평면 형상은, 긴 변이 100 ㎛, 짧은 변이 50 ㎛인 직사각형이었다. 또한, 상기 피복 영역의 내부에, 3개의 개구를 설치하였다. 개구의 바닥면 형상은, 전부, 1변이 15 ㎛인 정사각형이었다. 그 이외의 조건에 대해서는, 실시예 6의 경우와 동일한 조건으로 HBT 소자를 제작하였다.
도 30은 얻어진 HBT 소자의 레이저 현미경상을 나타낸다. 도면 중, 연한 회색의 부분은, 전극을 나타낸다. 도 30으로부터, 3개의 HBT 소자가 병렬로 접속되어 있는 것을 알 수 있다. 상기 전자 소자의 전기 특성을 측정한 결과, 트랜지스터 동작을 확인할 수 있었다.
(실시예 8)
개구의 바닥 면적을 바꾸어 HBT 소자를 제작하여, 개구의 바닥 면적과, 얻어진 HBT 소자의 전기 특성의 관계를 조사하였다. 실시예 6과 동일하게 하여, HBT 소자를 제작하였다. HBT 소자의 전기 특성으로서, 베이스 시트 저항값(Rb)[Ω/□] 및 전류 증폭률(β)을 측정하였다. 전류 증폭률(β)은 콜렉터 전류의 값을 베이스 전류의 값으로 나누어 구하였다. 본 실시예에서는, 개구의 바닥면 형상이, 1변이 20 ㎛인 정사각형, 짧은 변이 20 ㎛이며 긴 변이 40 ㎛인 직사각형, 1변이 30 ㎛인 정사각형, 짧은 변이 30 ㎛이며 긴 변이 40 ㎛인 직사각형, 또는, 짧은 변이 20 ㎛이며 긴 변이 80 ㎛인 직사각형의 경우의 각각 대해서, HBT 소자를 제작하였다.
개구의 바닥면 형상이 정사각형인 경우에는, 개구의 바닥면 형상이 직교하는 2개의 변의 한쪽이 Si 웨이퍼(102)의 <010> 방향과 평행해지고, 다른쪽이 Si 웨이퍼(102)의 <001> 방향과 평행해지도록, 개구를 형성하였다. 개구의 바닥면 형상이 직사각형인 경우에는, 개구의 바닥면 형상의 긴 변이 Si 웨이퍼(102)의 <010> 방향과 평행해지고, 짧은 변이 Si 웨이퍼(102)의 <001> 방향과 평행해지도록, 개구를 형성하였다. 피복 영역의 평면 형상은, 주로 1변이 300 ㎛인 정사각형인 경우에 대해서 실험하였다.
도 31은 상기 HBT 소자의 베이스 시트 저항값(Rb)에 대한 전류 증폭률(β)의 비와, 개구의 바닥 면적[㎛2]의 관계를 나타낸다. 도 31에서, 종축은 전류 증폭률(β)을 베이스 시트 저항값(Rb)으로 나눈 값을 나타내고, 횡축은 개구의 바닥 면적을 나타낸다. 또한, 도 31에는 전류 증폭률(β)의 값을 나타내고 있지 않지만, 전류 증폭률은 70∼100 정도의 높은 값을 얻을 수 있었다. 한편, Si 웨이퍼(102)의 전체면에 동일한 HBT 소자 구조를 형성하여, HBT 소자를 형성한 경우의 전류 증폭률(β)은, 10 이하였다.
이로부터, Si 웨이퍼(102)의 표면에 국소적으로 상기 HBT 소자 구조를 형성함으로써, 전기 특성이 우수한 디바이스를 제작할 수 있는 것을 알 수 있다. 특히, 개구의 바닥면 형상의 1변의 길이가 80 ㎛ 이하, 또는, 개구의 바닥 면적이 1600 ㎛2 이하인 경우에는, 전기 특성이 우수한 디바이스를 제작할 수 있는 것을 알 수 있다.
도 31로부터, 개구의 바닥 면적이 900 ㎛2 이하인 경우에는, 개구의 바닥 면적이 1600 ㎛2인 경우와 비교하여, 베이스 시트 저항값(Rb)에 대한 전류 증폭률(β)의 비의 변동이 작은 것을 알 수 있다. 이로부터, 개구의 바닥면 형상의 1변의 길이가 40 ㎛ 이하, 또는, 개구의 바닥 면적이 900 ㎛2 이하인 경우에는, 상기 디바이스를 수율 좋게 제조할 수 있는 것을 알 수 있다.
전술한 대로, 단결정 Si의 기판의 위에 절연층을 형성하는 단계와, 절연층을 패터닝하여, 기판을 노출시켜 이루어지는 개구를 절연층에 형성하는 단계와, 개구가 형성된 절연층을 포함하는 기판을, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 도입하는 단계와, CVD 반응실에 원료 가스를 도입하며, 원료 가스를 열분해할 수 있는 제1 온도로 기판을 가열하여, 개구에 노출된 기판에 Ge의 제1 에피택셜층을 선택적으로 형성하는 단계와, CVD 반응실에 원료 가스를 도입하며, 제1 온도보다 높은 제2 온도로 기판을 가열하여, 제1 에피택셜층의 위에 Ge의 제2 에피택셜층을 형성하는 단계와, 제1 에피택셜층 및 제2 에피택셜층에, Ge의 융점에 달하지 않는 제3 온도에서 어닐링하는 단계와, 제1 에피택셜층 및 제2 에피택셜층에, 제3 온도보다 낮은 제4 온도에서 어닐링하는 단계와, 어닐링을 시행한 후의 Ge층의 표면에 포스핀을 포함하는 가스를 공급하고, Ge층의 표면을 처리하는 단계와, CVD 반응실에 GaAs층을 형성할 수 있는 원료 가스를 도입하며, 표면이 처리된 Ge층의 표면에, GaAs층을 에피택셜 성장시키는 단계를 포함하는 반도체 기판의 제조 방법에 따라 반도체 기판을 제작할 수 있었다.
이상, 본 발명을 실시형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시형태에 기재된 범위에는 한정되지 않는다. 상기 실시형태에, 다양한 변경 또는 개량을 가하는 것이 가능한 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이, 청구의 범위의 기재로부터 분명하다.
저렴한 실리콘 기판 상에 결정성이 우수한 결정 박막을 형성할 수 있고, 그 결정 박막을 이용하여, 반도체 기판, 전자 디바이스 등을 형성할 수 있다.
101: 반도체 기판 102: Si 웨이퍼
104: 절연층 108: 콜렉터 전극
110: 에미터 전극 112: 베이스 전극
120: Ge층 124: GaAs층
130: 산화 실리콘막

Claims (32)

  1. 단결정 Si 기판과,
    상기 기판 위에 형성되며, 개구 영역을 갖는 절연층과,
    상기 개구 영역의 상기 기판 상에 에피택셜 성장된 Ge층과,
    상기 Ge층 위에 에피택셜 성장된 GaAs층을 구비하고,
    상기 Ge층은, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 상기 기판을 도입하여, 원료 가스를 열분해할 수 있는 제1 온도에서 제1 에피택셜 성장을 실시하고, 상기 제1 온도보다 높은 제2 온도에서 제2 에피택셜 성장을 실시하며, 상기 제1 및 제2 에피택셜 성장을 실시한 에피택셜층을 Ge의 융점에 도달하지 않는 제3 온도에서 제1 어닐링을 실시하고, 상기 제3 온도보다 낮은 제4 온도에서 제2 어닐링을 실시하여 형성된 것인 반도체 기판.
  2. 제1항에 있어서,
    상기 Ge층은 상기 제1 어닐링 및 상기 제2 어닐링을 복수회 반복하여 형성되는 것인 반도체 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 절연층은 산화 실리콘층인 것인 반도체 기판.
  4. 단결정 Si 기판과,
    상기 기판의 주면(主面)에 대하여 대략 수직인 방향으로 관통하여 상기 기판을 노출시켜 이루어지는 개구가 형성된 절연층과,
    상기 개구 내부의 상기 기판 위에 결정 성장된 Ge층과,
    상기 Ge층 위에 에피택셜 성장된 GaAs층을 포함하고,
    상기 Ge층은, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 상기 기판을 도입하여, 원료 가스를 열분해할 수 있는 제1 온도에서 제1 에피택셜 성장을 실시하고, 상기 제1 온도보다 높은 제2 온도에서 제2 에피택셜 성장을 실시하며, 상기 제1 및 제2 에피택셜 성장을 실시한 에피택셜층을 Ge의 융점에 도달하지 않는 제3 온도에서 제1 어닐링을 실시하고, 상기 제3 온도보다 낮은 제4 온도에서 제2 어닐링을 실시하여 형성된 것인 반도체 기판.
  5. 제4항에 있어서,
    상기 Ge층은, 상기 제1 어닐링 및 상기 제2 어닐링에서 선택된 1 이상의 어닐링이, 수소를 포함하는 분위기 내에서 실시되어 형성된 것인 반도체 기판.
  6. 제4항 또는 제5항에 있어서,
    상기 Ge층은, 할로겐 원소를 함유하는 가스를 원료 가스에 포함하는 CVD법을 이용하여, 상기 개구에 선택적으로 결정 성장되어 형성된 것인 반도체 기판.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 GaAs층의 산술 평균 거칠기는 0.02 ㎛ 이하인 것인 반도체 기판.
  8. 제4항 내지 제7항 중 어느 한 항에 있어서,
    상기 절연층은 산화 실리콘층인 것인 반도체 기판.
  9. 제4항 내지 제8항 중 어느 한 항에 있어서,
    상기 절연층은 상기 개구를 복수개 가지며,
    복수의 개구 중 하나의 개구와, 상기 하나의 개구에 인접하는 다른 개구 사이에, 상기 절연층의 상면보다도 높은 흡착 속도로 상기 GaAs층의 원료를 흡착하는 원료 흡착부를 포함하는 반도체 기판.
  10. 제4항 내지 제9항 중 어느 한 항에 있어서,
    상기 절연층을 복수개 가지며,
    복수의 절연층 중 하나의 절연층과, 상기 하나의 절연층에 인접하는 다른 절연층 사이에, 상기 복수의 절연층 중 어느 것의 상면보다도 높은 흡착 속도로 상기 GaAs층의 원료를 흡착하는 원료 흡착부를 포함하는 반도체 기판.
  11. 제9항 또는 제10항에 있어서,
    상기 원료 흡착부는 상기 기판에 도달하는 홈인 것인 반도체 기판.
  12. 제11항에 있어서,
    상기 홈의 폭은 20 ㎛ 이상, 500 ㎛ 이하인 것인 반도체 기판.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 원료 흡착부를 복수개 가지며,
    복수의 원료 흡착부의 각각은 등간격으로 배치되어 있는 것인 반도체 기판.
  14. 제4항 내지 제13항 중 어느 한 항에 있어서,
    상기 개구의 바닥 면적은 1 ㎟ 이하인 것인 반도체 기판.
  15. 제14항에 있어서,
    상기 개구의 바닥 면적은 1600 ㎛2 이하인 것인 반도체 기판.
  16. 제15항에 있어서,
    상기 개구의 바닥 면적은 900 ㎛2 이하인 것인 반도체 기판.
  17. 제14항에 있어서,
    상기 개구의 바닥면은 직사각형이고,
    상기 직사각형의 긴 변은 80 ㎛ 이하인 것인 반도체 기판.
  18. 제15항에 있어서,
    상기 개구의 바닥면은 직사각형이고,
    상기 직사각형의 긴 변은 40 ㎛ 이하인 것인 반도체 기판.
  19. 제4항 내지 제18항 중 어느 한 항에 있어서,
    상기 기판의 주면은 (100)면이고,
    상기 개구의 바닥면은 정사각형 또는 직사각형이며,
    상기 정사각형 또는 상기 직사각형의 1변 이상의 방향은, 상기 주면에서의 <010> 방향, <0-10> 방향, <001> 방향 및 <00-1> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행인 것인 반도체 기판.
  20. 제4항 내지 제18항 중 어느 한 항에 있어서,
    상기 기판의 주면은 (111)면이고,
    상기 개구의 바닥면은 육각형이며,
    상기 육각형의 1변 이상의 방향은, 상기 주면에서의 <1-10> 방향, <-110> 방향, <0-11> 방향, <01-1> 방향, <10-1> 방향 및 <-101> 방향으로 이루어지는 군에서 선택된 어느 하나의 방향과 실질적으로 평행인 것인 반도체 기판.
  21. 단결정 Si 기판 위에 절연층을 형성하는 단계와,
    상기 절연층을 패터닝하여, 상기 절연층에 상기 기판을 노출하는 개구 영역을 형성하는 단계와,
    상기 개구 영역을 갖는 상기 절연층이 형성된 상기 기판을, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 도입하는 단계와,
    상기 CVD 반응실에 원료 가스를 도입하며, 상기 원료 가스를 열분해할 수 있는 제1 온도로 상기 기판을 가열하여, 상기 개구 영역에 노출된 상기 기판에 Ge의 제1 에피택셜층을 선택적으로 형성하는 단계와,
    상기 CVD 반응실에 원료 가스를 도입하며, 상기 제1 온도보다 높은 제2 온도로 상기 기판을 가열하여, 상기 제1 에피택셜층 위에 Ge의 제2 에피택셜층을 형성하는 단계와,
    상기 제1 및 제2 에피택셜층에, Ge의 융점에 도달하지 않는 제3 온도에서 어닐링을 시행하는 단계와,
    상기 제1 및 제2 에피택셜층에, 제3 온도보다 낮은 제4 온도에서 어닐링을 시행하는 단계와,
    어닐링을 시행한 후의 Ge층의 표면에 포스핀을 포함하는 가스를 공급하여, 상기 Ge층의 표면을 처리하는 단계와,
    상기 CVD 반응실에 GaAs층을 형성할 수 있는 원료 가스를 도입하여, 상기 표면이 처리된 Ge층에 접하여, GaAs층을 에피택셜 성장시키는 단계를 포함하는 반도체 기판의 제조 방법.
  22. 제21항에 있어서,
    상기 제3 온도에서의 어닐링을 시행하는 단계와 상기 제4 온도에서 어닐링을 시행하는 단계를 복수회 반복하는 단계를 더 포함하는 반도체 기판의 제조 방법.
  23. 제21항 또는 제22항에 있어서,
    상기 절연층은 산화 실리콘층인 것인 반도체 기판의 제조 방법.
  24. 단결정 Si 기판 위에 절연층을 형성하는 단계와,
    상기 절연층을 패터닝하여, 상기 기판을 노출시켜 이루어지는 개구를 상기 절연층에 형성하는 단계와,
    상기 개구가 형성된 상기 절연층을 포함하는 상기 기판을, 초고진공의 감압 상태로 만들 수 있는 CVD 반응실에 도입하는 단계와,
    상기 CVD 반응실에 원료 가스를 도입하며, 상기 원료 가스를 열분해할 수 있는 제1 온도로 상기 기판을 가열하여, 상기 개구에 노출된 상기 기판에 Ge의 제1 에피택셜층을 선택적으로 형성하는 단계와,
    상기 CVD 반응실에 원료 가스를 도입하며, 상기 제1 온도보다 높은 제2 온도로 상기 기판을 가열하여, 상기 제1 에피택셜층 위에 Ge의 제2 에피택셜층을 형성하는 단계와,
    상기 제1 에피택셜층 및 상기 제2 에피택셜층에, Ge의 융점에 도달하지 않는 제3 온도에서 어닐링하는 단계와,
    상기 제1 에피택셜층 및 상기 제2 에피택셜층에, 제3 온도보다 낮은 제4 온도에서 어닐링하는 단계와,
    어닐링을 시행한 후의 Ge층의 표면에 포스핀을 포함하는 가스를 공급하고, 상기 Ge층의 표면을 처리하는 단계와,
    상기 CVD 반응실에 GaAs층을 형성할 수 있는 원료 가스를 도입하여, 상기 표면이 처리된 Ge층의 표면에, GaAs층을 에피택셜 성장시키는 단계를 포함하는 반도체 기판의 제조 방법.
  25. 제24항에 있어서,
    상기 제3 온도 및 상기 제4 온도 중 하나 이상의 온도는, 680℃ 이상 900℃ 미만인 것인 반도체 기판의 제조 방법.
  26. 제24항 또는 제25항에 있어서,
    상기 제3 온도에서 어닐링하는 단계는, 상기 Ge층을, 수소를 포함하는 분위기 내에서 어닐링하는 것인 반도체 기판의 제조 방법.
  27. 제24항 내지 제26항 중 어느 한 항에 있어서,
    상기 제4 온도에서 어닐링하는 단계는, 상기 Ge층을, 수소를 포함하는 분위기 내에서 어닐링하는 것인 반도체 기판의 제조 방법.
  28. 제24항 내지 제27항 중 어느 한 항에 있어서,
    상기 Ge의 제1 에피택셜층을 선택적으로 형성하는 단계는, 상기 Ge층을, 0.1 ㎩ 이상 100 ㎩ 이하의 압력 하에서 CVD법에 의해, 상기 개구에 선택적으로 결정 성장시키는 것인 반도체 기판의 제조 방법.
  29. 제24항 내지 제28항 중 어느 한 항에 있어서,
    상기 Ge의 제2 에피택셜층을 선택적으로 형성하는 단계는, 상기 Ge층을, 0.1 ㎩ 이상 100 ㎩ 이하의 압력 하에서 CVD법에 의해, 상기 개구에 선택적으로 결정 성장시키는 것인 반도체 기판의 제조 방법.
  30. 제24항 내지 제29항 중 어느 한 항에 있어서,
    상기 Ge의 제1 에피택셜층을 선택적으로 형성하는 단계는, 상기 Ge층을, 할로겐 원소를 함유하는 가스를 원료 가스에 포함하는 분위기 내에서 CVD법에 의해, 상기 개구에 선택적으로 결정 성장시키는 것인 반도체 기판의 제조 방법.
  31. 제24항 내지 제30항 중 어느 한 항에 있어서,
    상기 Ge의 제2 에피택셜층을 선택적으로 형성하는 단계는, 상기 Ge층을, 할로겐 원소를 함유하는 가스를 원료 가스에 포함하는 분위기 내에서 CVD법에 의해, 상기 개구에 선택적으로 결정 성장시키는 것인 반도체 기판의 제조 방법.
  32. 제24항 내지 제31항 중 어느 한 항에 있어서,
    상기 GaAs층을 에피택셜 성장시키는 단계는, 상기 GaAs층을, 1 ㎚/min 이상, 300 ㎚/min 이하의 성장 속도로 결정 성장시키는 것인 반도체 기판의 제조 방법.
KR1020107010407A 2007-12-28 2008-12-26 반도체 기판 및 반도체 기판의 제조 방법 KR20100092932A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007341412 2007-12-28
JPJP-P-2007-341412 2007-12-28

Publications (1)

Publication Number Publication Date
KR20100092932A true KR20100092932A (ko) 2010-08-23

Family

ID=40823978

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107010407A KR20100092932A (ko) 2007-12-28 2008-12-26 반도체 기판 및 반도체 기판의 제조 방법

Country Status (6)

Country Link
US (1) US20110006399A1 (ko)
JP (1) JP2009177169A (ko)
KR (1) KR20100092932A (ko)
CN (1) CN101897004B (ko)
TW (1) TW200941559A (ko)
WO (1) WO2009084242A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102171791A (zh) * 2008-10-02 2011-08-31 住友化学株式会社 半导体基板、电子器件、以及半导体基板的制造方法
TWI471910B (zh) 2008-10-02 2015-02-01 Sumitomo Chemical Co 半導體晶圓、電子裝置及半導體晶圓之製造方法
WO2010061619A1 (ja) * 2008-11-28 2010-06-03 住友化学株式会社 半導体基板の製造方法、半導体基板、電子デバイスの製造方法、および反応装置
KR20110102293A (ko) * 2008-11-28 2011-09-16 스미또모 가가꾸 가부시키가이샤 반도체 기판의 제조 방법, 반도체 기판, 전자 디바이스의 제조 방법, 및 반응 장치
CN102341889A (zh) 2009-03-11 2012-02-01 住友化学株式会社 半导体基板、半导体基板的制造方法、电子器件、和电子器件的制造方法
KR20120022872A (ko) 2009-05-22 2012-03-12 스미또모 가가꾸 가부시키가이샤 반도체 기판, 전자 디바이스, 반도체 기판의 제조 방법 및 전자 디바이스의 제조 방법
CN102449784B (zh) 2009-06-05 2015-06-03 独立行政法人产业技术综合研究所 传感器、半导体基板、和半导体基板的制造方法
CN102449775B (zh) 2009-06-05 2014-07-02 独立行政法人产业技术综合研究所 半导体基板、光电转换器件、半导体基板的制造方法和光电转换器件的制造方法
CN102449785A (zh) 2009-06-05 2012-05-09 住友化学株式会社 光器件、半导体基板、光器件的制造方法、以及半导体基板的制造方法
JP2011114160A (ja) * 2009-11-26 2011-06-09 Sumitomo Chemical Co Ltd 半導体基板、電子デバイスおよび半導体基板の製造方法
JP5667360B2 (ja) * 2009-12-21 2015-02-12 住友化学株式会社 半導体基板、電子デバイスおよび半導体基板の製造方法
JP2011204720A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 半導体装置の製造方法
JP5943645B2 (ja) 2011-03-07 2016-07-05 住友化学株式会社 半導体基板、半導体装置および半導体基板の製造方法
TWI458090B (zh) * 2011-12-22 2014-10-21 Nat Inst Chung Shan Science & Technology Structure and method for manufacturing a crystalline layer on a patterned insulating layer
TWI505331B (zh) * 2012-06-19 2015-10-21 Hermes Epitek Corp 磊晶成長製程及結構
JPWO2014050187A1 (ja) * 2012-09-28 2016-08-22 国立研究開発法人科学技術振興機構 ゲルマニウム層の表面の平坦化方法並びに半導体構造およびその製造方法
US10879124B2 (en) * 2017-11-21 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method to form a fully strained channel region

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073814B2 (ja) * 1984-10-16 1995-01-18 松下電器産業株式会社 半導体基板の製造方法
US4614564A (en) * 1984-12-04 1986-09-30 The United States Of America As Represented By The United States Department Of Energy Process for selectively patterning epitaxial film growth on a semiconductor substrate
JPH0233917A (ja) * 1988-07-22 1990-02-05 Matsushita Electron Corp 絶縁層上シリコン単結晶層形成方法
JP3078927B2 (ja) * 1992-06-29 2000-08-21 富士通株式会社 化合物半導体薄膜の成長方法
JP3270945B2 (ja) * 1992-06-04 2002-04-02 富士通株式会社 ヘテロエピタキシャル成長方法
JPH06244122A (ja) * 1992-12-21 1994-09-02 Nippon Steel Corp シリコン基板上の化合物半導体の成長方法
JP3369304B2 (ja) * 1994-05-27 2003-01-20 富士通株式会社 化合物半導体結晶層の成長方法
JPH08316152A (ja) * 1995-05-23 1996-11-29 Matsushita Electric Works Ltd 化合物半導体の結晶成長方法
JPH09249499A (ja) * 1996-03-15 1997-09-22 Matsushita Electron Corp Ｉｉｉ族窒化物半導体のエピタキシャル成長方法
JP3211227B2 (ja) * 1997-02-28 2001-09-25 住友電気工業株式会社 ＧａＡｓ層の表面安定化方法、ＧａＡｓ半導体装置の製造方法および半導体層の形成方法
US6329063B2 (en) * 1998-12-11 2001-12-11 Nova Crystals, Inc. Method for producing high quality heteroepitaxial growth using stress engineering and innovative substrates
GB0111207D0 (en) * 2001-05-08 2001-06-27 Btg Int Ltd A method to produce germanium layers
US20050132952A1 (en) * 2003-12-17 2005-06-23 Michael Ward Semiconductor alloy with low surface roughness, and method of making the same
US20070290211A1 (en) * 2004-03-26 2007-12-20 The Kansai Electric Power Co., Inc. Bipolar Semiconductor Device and Process for Producing the Same
US7282425B2 (en) * 2005-01-31 2007-10-16 International Business Machines Corporation Structure and method of integrating compound and elemental semiconductors for high-performance CMOS
US20060292719A1 (en) * 2005-05-17 2006-12-28 Amberwave Systems Corporation Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication

Also Published As

Publication number Publication date
WO2009084242A1 (ja) 2009-07-09
JP2009177169A (ja) 2009-08-06
US20110006399A1 (en) 2011-01-13
CN101897004B (zh) 2012-02-15
TW200941559A (en) 2009-10-01
CN101897004A (zh) 2010-11-24

Similar Documents

Publication Publication Date Title
KR20100092932A (ko) 반도체 기판 및 반도체 기판의 제조 방법
TWI449086B (zh) 半導體基板、半導體基板之製造方法及電子裝置
TWI484538B (zh) 半導體基板、半導體基板之製造方法及電子裝置
JP5543103B2 (ja) 半導体基板、半導体基板の製造方法および電子デバイス
JP5543710B2 (ja) 半導体基板、半導体基板の製造方法および電子デバイス
US5760426A (en) Heteroepitaxial semiconductor device including silicon substrate, GaAs layer and GaN layer #13
KR20050062640A (ko) 질화물 반도체 성장용 기판
KR20080010261A (ko) 실리콘기판 상에 질화물 단결정성장방법, 이를 이용한질화물 반도체 발광소자 및 그 제조방법
KR20000005908A (ko) 반도체디바이스
KR100571225B1 (ko) 질화물계 화합물 반도체의 성장방법
JP5378128B2 (ja) 電子デバイス用エピタキシャル基板およびｉｉｉ族窒化物電子デバイス用エピタキシャル基板
CN102222690A (zh) 氮化物系半导体晶片以及氮化物系半导体装置
WO2012137309A1 (ja) 窒化物電子デバイスを作製する方法
JP2007258258A (ja) 窒化物半導体素子ならびにその構造および作製方法
TWI360186B (ko)
JP2001126985A (ja) 化合物半導体基板
WO2011105066A1 (ja) 半導体基板、半導体デバイスおよび半導体基板の製造方法
JPH10226600A (ja) 化合物半導体基板

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid