KR20000005908A - 반도체디바이스 - Google Patents

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KR20000005908A
KR20000005908A KR1019990020594A KR19990020594A KR20000005908A KR 20000005908 A KR20000005908 A KR 20000005908A KR 1019990020594 A KR1019990020594 A KR 1019990020594A KR 19990020594 A KR19990020594 A KR 19990020594A KR 20000005908 A KR20000005908 A KR 20000005908A
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컨알스콧
첸창구아
고츠워너
크리스턴슨지나엘
쿠오치핑
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디. 크레이그 노룬드
휴렛트-팩카드 캄파니
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Abstract

반도체 디바이스는 기판(2)과, 버퍼 또는 핵 형성 층과, 그 회로 원소를 함유하는 활성 구조(6)를 포함한다. 핵형성 층은 비교적 저온에서 형성되고, 인듐을 함유하는 Ⅲ-Ⅴ족 질화물 화합물로 구성된 적어도 한 층을 포함한다. 다층 구조(도 5, 6)에서, 그러한 층들 중 적어도 한 층, 바람직하기로는 기판(2) 위에 직접 배치된 한층(18)은 인듐을 함유하는 Ⅲ-Ⅴ족 질화물 화합물로 구성되고, 버퍼층으로 서비스한다. 후속 AlInGaN 에피택시에서, 인듐을 함유하는 층은 느슨해진다. 압력과 크래킹이 줄어들면, 조성물 및 도핑 조정에 보다 많은 융통성이 허용된다. 디바이스의 전기 및 광학적 특성이 그 활성 구조에 있는 압력 및 변형 상태에 달려있기 때문에, 상기 특성은 핵형성 층의 조성물 및 층 두께를 조정함으로써 맞추어질 수 있다. 유익하게 고품질을 가지며 인듐을 함유하는 질화물은 비교적 저온에서 성장될 수 있다.

Description

반도체 디바이스{MULTILAYERED INDIUM-CONTAINING NITRIDE BUFFER LAYER FOR NITRIDE EPITAXY}
본 발명은 전반적으로 반도체 디바이스 및 그 제조 분야에 관한 것이다. 본 발명은 보다 구체적으로는 상이한 기판 및/또는 기존의 층의 결합층 위에 층을 박막 침착하는 것에 관한 것이다. 본 발명은 발광 다이오드(LED; Light-Emitting Diodes)와 같은 광전 디바이스에 특별한 응용성을 갖는다.
반도체 제조 공정은 전반적으로 실리콘 웨이퍼와 같은 기판에서 시작하는 단계와, 웨이퍼 위에 일련의 패턴화된 층을 침착하는 단계를 포함한다. 상기 층은 도핑된 반도체 재료, 산화물과 같은 절연 층 등을 포함할 수 있다. 패턴은 포토레지스트 마스킹, 에칭 등과 같은 기술을 사용하여 생성된다.
패턴화된 층은 회로 설계자가 원하는 회로 소자 및 기능성을 갖춘 활성 구조체를 구성한다. 원소의 주기율표 중 모두 Ⅳ족에 속하는 실리콘(Si) 및 게르마늄(Ge)은 반도체 제조에 사용된 공통 재료이다. 보다 구체적으로는, 많은 기판들이 실리콘으로 만들어진다. 다른 기판 재료들은 사파이어(Al2O3), 갈륨비소(GaAs) 및 실리콘 탄화물(SiC)을 포함한다.
반도체 디바이스 특히, 광전 디바이스의 층 제조용으로 공통적으로 사용되는 재료는 주기율표의 Ⅲ족 및 Ⅴ족의 원소들의 화합물이며, 일반적으로 "Ⅲ-Ⅴ족" 화합물이라 한다. Ⅲ족 원소는 알루미늄(Al), 갈륨(Ga), 인듐(In)을 포함한다. Ⅴ족 원소는 비소(As), 인(P), 질소(N)를 포함한다. 아마 가장 일반적으로 사용된 Ⅲ-Ⅴ족 화합물은 갈륨비소(GaAs)이다.
집합적으로 질화물이라 하는 Ⅲ-Ⅴ족 화합물은 패턴화된 층을 생성하는데 사용된다. 보다 구체적으로는, 질화물이 발광 다이오드(LED) 기술용으로 유용하게 사용되는 것으로 입증되었다.
질화물 화합물은 하나 이상의 Ⅲ족 원소를 Ⅴ족의 질소(N)와 함께 포함한다. 예를 들면, Ⅲ족의 갈륨만 사용될 경우, 질화물 화합물은 갈륨질소(GaN)이다. 그러나, 또한 Ⅲ족 원소의 혼합물을 포함하는 것이 일반적이다. 그러한 화합물은 예를 들면, 예를 들면, InxGa1-xN 또는 AlxGa1-xN으로 생성될 수 있으며, 여기서 (합이 1인)첨자는 사용된 Ⅲ족의 비율을 나타내는 값을 갖는다.
위에서 목록에 오른 많은 재료들은 활성 구조를 구성하는 패턴화된 층을 침착하는 데에도 사용되었다. 상기 많은 예들 중 한 예 즉, Takeuchi et al., United Stated Patent 5,389,571, "Method of Fabricating a Gallium Nitride Based Semiconductor Device with an Aluminum and Nitrogen Containing Intermediate Layer"에서는 (Ga1-xAlx)1-yInyN 질화물 재료의 결정을 활성 구조의 일부로 구비하는 디바이스를 개시한다.
일반적으로, 반도체 재료는 결정 격자의 형태로 있다. 이는 재료를 구성하는 원자가 행, 평면 및 유닛 셀과 같은 규칙적인 패턴으로 정렬되는 것을 의미한다. 상이한 많은 격자 구조가 가능하다. 주어진 경우에 특정 격자를 형성하는 것은 격자를 구성하는 재료의 특징이다. 재료를 구성하는 원소 또는 원소들의 이온 반경과 같은 요소들은 주어진 원소 또는 화합물이 가지고 있을 결정 격자 구조의종류에 영향을 미친다.
보다 구체적으로는, 박막 반도체 재료가 기판 위에 침착되는 곳에서, 필수적으로 평평한 막-기판 인터페이스가 형성된다. 질화물 화합물의 경우에, 가장 일반적으로 관찰된 격자 구조는 6각형이거나 "브르쯔형(wurtizitic)"이다. 도 1은 6각형 결정 격자 유닛 셀을 가장 단순화한 도면을 도시한 것이다. 유닛 셀은 (참고로 "수평"이라고 하는) 평면의 6각형 단면을 가지고 ("수직"이라고 하는)수평면에 대해 수직인 방향으로 축으로 이어지는 6각형 프리즘의 형태를 취한다.
6각형 좌표 공간에서 특정 위치를 설명하기 위하여, 4 축이 사용된다. 축들 중 3 축은 서로 120° 각도로 수평면에 있고 a1, a2, a3이라고 한다. c라고 하는 제 4 축은 수직면에 있다.
일반적인 표기법은 표기법(a'1, a'2, a'3, a'4)을 사용하는 좌표 시스템에서 평면이라 지칭하는 것이고 여기서, 값 a'1, a'2, a'3및 a'4는 평면이 주어진 축과 교차하는 축을 따라서의 좌표의 역을 지칭하는 것이다. 평면이 축과 교차하지 않는 경우(즉, 평면이 축에 대해 평행한 경우), 사용된 값은 0이다. 예를 들면, 정의하기에 가장 쉽고 가장 편리한 평면 중 한 평면은 윗면이며, 윗면은 유닛 셀의 윗면 6각형과 교차한다. 그 평면은 일반적으로 "기초면(basal plane)"이라고 하며, a축 가운데 3 축과 평행하다. 따라서, 기초면의 평면 표기법은 (0001)이다.
반도체 디바이스에서 막을 구성하는 격자는 종종 그러한 격자 변수로 설명된다. 질화물 막은 대체로 6각형 격자로 형성되고, 기초면은 기판 표면에 대해서와기판 표면과 막 사이의 인터페이스에 대해 평행을 이루는 방향이다. 따라서, "a 축"은 막-기판 인터페이스에 대해 평행하고 서로 120° 떨어진 임의의 3 방향을 지칭한다. "c 축"은 막-기판 인터페이스에 대해 수직인 방향을 지칭한다.
본 명세서에서 설명될 막 층과 같은 결정 격자는 (이하 상세히 설명되는) "격자 상수" 및 "열 팽창 계수"와 같은 변수 값으로 설명된다. 이들 변수 값은 6각형 좌표 시스템의 a 축 및 c 축과 함께 주어진다.
그러나, 많은 박막 결정 격자 변수들은 여러 가지 a 축 방향에서 상이하지 않아서, 설명을 위해 하나 이상의 축 변수를 필요로 한다. 질화물과 같은 6각형 결정 시스템의 경우, 단지 하나의 a 축 변수가 사용된다.
그러나, 대체로, 막-기판 인터페이스에 대해 수직인 방향의 막 격자의 특성은 인터페이스와 평행한 방향의 막 격자의 특성과는 상이하다. 따라서, c 축 변수는 대응하는 a 축 변수의 값과는 상이한 값을 갖는다.
막 격자의 a 축 및 c 축과 관련된 변수들은 대체로 축으로 설명된 방향을 따라서 격자 구조에서 동종의 인접 원자(즉, Ga-Ga 또는 N-N 간격) 사이의 간격과 관계된다.
한 변수는 격자 상수 즉, 원자 간격의 측정치이다.
다른 변수는 열 팽창 계수이며, 열 팽창 계수는 온도의 변화에 따라 격자 변수의 팽창 또는 수축이고 온도 변화 도수에 따른 간격 변화로 주어진다.
앞서 설명된 바와 같이, 격자는 격자를 구성하는 특정 물질의 특성에 따라 형성한다. 특히, 원자의 이온 반경은 간격을 결정하고 따라서 a 축 및 c 축의 변수 값을 결정한다.
그러나, 막이 기판 위나 앞서 침착된 막 위에 새로이 형성되는 곳에서 새로운 막의 a 축 변수는 그 아래에 있는 것의 a 축 변수를 따르는 경향이 있다. 아래에 있는 격자는 새로운 층의 a 축 변수가 새로운 막이 그렇지 않을 경우 가질 수 있는 a 축 변수와는 상이해 지게 한다. 따라서, 새로운 막에 압력이 가해진다.
게다가, 새로이 침착된 막의 a 축 변수가 아래에 있는 격자 구조에 의해 영향을 받는 곳에서, 막의 c 축 변수도 마찬가지로 영향을 받는다. 여기서 또다시, 새로운 막의 격자에 압력이 가해진다.
박막 층은 그 격자가 박막 층 아래에 있는 격자와 양립할 수 있게 설계될 경우 "인 레지스트리(in registry)"라고 한다. 즉, 원자 평면은 왜곡 없이 두 재료 사이의 인터페이스와 계속 교차한다. 격자가 상이한 곳에서, 막은 그러한 몇몇 압력을 격지 않고서 레지스트리 상태로 남을 수 없다. 즉, 막 격자를 구성하는 원자는 보다 가까이 함께 압착되거나 보다 멀리 떨어뜨려진 다음, 레지스트리 압력이 없어질 것이다.
레지스트리 상태로 남을 수 없을 정도로 많이 압력을 받는 격자는 전위(dislocations)를 포함하는 경향이 있으며, 전위는 일종의 격자 구조 결함이다. 기판과 막 사이의 a 축 격자 변수에 있어서 상당히 큰 차이가 있는 곳에서, 막 격자는 전위에 의해―사실상 원자의 "열을 빼먹거나" 원자의 "별도의 열을 삽입함으로써" ― 압력을 완화하는 경향이 있고, 따라서 막 격자 원자의 다음 열은 기판 격자와 정렬될 수 있다. 전위가 미스매칭된(mismatched) 격자 인터페이스에서어느 정도 까지는 불가피하지만, 전위를 최소화하는 것이 바람직하다. 질화물 재료들 사이의 많은 미스매치가 일반적으로 사용됨으로 인해, 질화물 막 층에 전위가 매우 자주 발생한다.
격자 구조 유형으로서 드물게 제기되는 포인트 결함이 발생하는 경우도 있다. 포인트 결함은 격자 매트릭스 원소 중 한 원소의 원자의 위치를 빼앗는 불순물 원자 등의 원자가 있어야만 하는 위치에서 격자의 빈자리일 수 있다. 포인트 결함도 또한 최소화되어야 한다. 제조 설비의 청결과 미세 조정된 제조 환경상의 조건은 포인트 결함을 최소화하는 것을 돕는다.
층을 침착하기 위한 일반적인 기술은 "에피택시(epitaxy)"라고 한다. 즉, 층은 "에피택셜"로(epitaxially) 침착된다고 하고, 층은 "에피택셜(epitaxial)" 층이라 한다. 이 기술에서, 재료의 층은 주변 환경에서부터 기판의 표면으로, 본질적으로 한 원자씩(atom-by-atom) 침착된다. 에피택셜 층을 형성하는 재료는 위에서 논의된 바와 같이, 애피택셜층 그 자체의 특성이나 아래에 있는 층의 특성에 따라 격자로 결정화한다.
그러한 기술의 예는 유기 금속 증기 상태 에피택시, 분자 빔 에피택시 및 하이브리드 증기 상태 에피택시를 포함한다. (이와 대비하여, 비에피택셜 기술은 재료의 작은 덩어리가 기판에 놓이고 디바이스가 가열되어 작은 덩어리가 기판의 표면으로 용해되는 기술이다.)
에피택시나 다른 유형의 제조 단계가 대체로 실온보다 수백도(섭씨) 높은 온도에서 일어나지만, 단계의 유형과 침착될 재료의 유형에 따라서 온도에 있어서 상당한 변화가 있을 수 있다.
제조 처리를 발전시키는데 있어서의 한가지 문제점은 후 단계에 필요한 온도가 전 단계의 결과에 악영향을 미치지 않도록 단계의 순서를 정하는 것이다.
반도체 제조 공정을 발전시킴에 있어서, 제조 공정에 의해 생성된 반도체 디바이스가 충분한 품질을 갖추도록 하기 위해서는 처리되어야 할 여러 가지 문제점들이 있다. 대개 용어 "품질"은 반도체 제조에 적용될 때 제조된 반도체 디바이스의 적절한 기능성 및 신뢰성을 지칭한다.
고품질 반도체 제조를 위해서는 여러 가지 층들이 서로 부착되고 기판에 부착되는 것이 필요하다. 이는 바람직한 전기 특성 및 바람직한 기계적 구조를 위해 필요하다.
또한, 반도체 디바이스의 품질은 디바이스를 구성하는 결정 격자의 상태와 관계가 있다. 격자의 구조상의 결함은 디바이스의 품질에 악영향을 미친다. 따라서, 위에서 논의된 바와 같이, 격자 압력이 제조된 막 층에 가해지는 곳에서, 막 격자 위의 압력의 영향을 제한하거나, 최소한 제어할 필요가 있다.
질화물 에피택시를 처리할 때 특히 중요한 문제점은 크래킹(cracking)의 문제이다. 크래킹은 에피택셜 막이 장력으로 끌어당겨지고 즉, 위에서 논의된 바와 같은 압력을 받을 때 생긴다. 대체로, 크랙은 막-기판 인터페이스에 대해 수직이다. 그러한 크래킹이 생길 수 있는 다음과 같은 몇 가지 원인 즉,
(i) 기판과 막을 구성하는 물질 사이의 격자 구조상의 차이점으로 인한 기판과 막 사이의 격자 미스매치와,
(ⅱ) 기판과 막을 구성하는 재료들 사이의 열 팽창 계수의 미스매치와,
(ⅲ) 재료에 있어서의 높은 도핑 레벨과,
(ⅳ) 질화물 디바이스의 성장기간 동안 의도적으로 도입되는 의도적인 혼합물 조정 즉, 제조 재료를 구성하는 화학 제품에 있어서의 변화로 인한 격자 미스매치가 있을 수 있다.
예를 들면, 1100℃ 이상의 전형적인 성장 온도에서 버퍼층의 이득 없이 AlInGaN 층을 성장시키면, 6각형 축의 모자이크식 집합으로 구성된 막을 생성하게 된다. 상기 층은 매우 거친 형태 및 매우 높은 배경 도너 농도를 나타낸다. 결론적으로, 상기 층은 특징(i) 및 (ⅲ)을 가지며 크래킹되기 쉽다.
반도체 재료는 격자 상수 즉, 재료의 결정 구조의 수학적 특징을 특징으로 한다. 또한, 다른 재료와 마찬가지로, 반도체 재료는 열 팽창 계수 즉, 재료가 온도 변화에 따라 팽창하거나 수축하는 값을 갖는다.
서로 인접하는 층들은 바람직한 접착을 위하여 일치하거나 양립할 수 있는 격자 구조를 갖는다. 양립할 수 없는 격자 구조는 불량한 접착을 초래하여 층이 분리되기 쉽게 만들어, 전기적 특성을 저하시킨다.
또한, 인접 층들은 가능한 한 유사한 열 팽창 계수를 가져서, 온도 변화로 한 층이 다른 층보다 많이 팽창할 때 이로 인하여 층이 분리되지는 말아야 한다. 이는, 반도체 디바이스의 제조가 대체로 디바이스를 저장하고 사용하는 온도보다 훨씬 높은 온도에서 일어나기 때문에 특히 중요하다. 제조 완료된 디바이스가 실온으로 냉각되기 때문에 상당한 열 수축이 발생한다.
질화물 기반 LED는 대체로 (i) 기판, (ⅱ) 핵형성 구조 또는 버퍼 구조 및 (ⅲ) 활성 구조를 포함한다. 본 발명은 버퍼 구조체에 관한 것이다. 따라서, 디바이스 구조를 도시하는 도면은 단일 층으로서 버퍼 구조를 도시하는 전체 다이어그램 및 단일 층 버퍼 구조 위의 중심에 있고 버퍼 구조를 구성하는 구조에 대한 확대된 상세도를 제공하는 "확대된 다이어그램"을 모두 포함한다.
종래 기술의 도면과 본 발명의 도면은 대표적인 층 두께를 옹스트롬 단위(Å)로 부여한다. 당업자들에게 제시될 상기 값 및 다른 값들이 사용될 수 있다.
또한, 아래의 설명에서, 층들은 서로 "배치된" 것으로 설명될 것이다. 용어 "배치된"은 한 층이 다른 층의 상단에 제조되거나 위치하는 것 외의 어떠한 구조적 제한을 하고자 의도된 것은 아니다. 상기 용어는 본 명세서를 기반으로 하여 당업자에 의해 적합한 것으로 알려지거나 적합한 것으로 간주되는 임의의 제조 기술에 의해 생성되는 구조를 광범위하게 포함한다. 본 명세서와 관련하여 표현되거나 암시된 유일한 제한은 설명된 바와 같이, 버퍼층 및 활성층 에피택시 등을 위해 비교적 낮은 온도 및 높은 온도와 관계가 있다.
본 발명은 LED 기술에 대한 적응성을 가지기 때문에, 활성 LED 구조에 대한 다소 상세한 예시가 예시적 예로서 제공된다. LED 활성 구조는 n-타입층 및 p-타입층 사이의 활성층과의 컨택트를 포함한다. 그러나, 이들 구성 요소들은 본 발명에 필수적인 것은 아니며, 단지 예시적 예이다.
종래의 반도체 디바이스의 개략적 도면, 구체적으로는 일반적인 질화물 LED가 도 2에 도시된다. 기판은 도면 부호 (2)로 도시되고, 핵형성 구조 또는 버퍼구조는 도면 부호 (4)로 도시된다. 기판(2)은 사파이어(Al2O3), 실리콘 탄화물(SiC) 등일 수 있다. 활성 구조는 대체로 도면 부호 (6)으로 도시된다.
전기 구성 요소, 상호 접속부 등은 활성 구조(6) 내에 형성된다. 활성 구조의 상세한 설명은 본 발명에 필수적인 것은 아니며, 따라서 활성 구조는 예를 제외하고는 보다 상세히 논의되지는 않을 것이다.
이 경우에 도시된 전형적인 LED의 활성 구조(6)는 p-타입층(10)과 n-타입층(12) 사이에 활성 영역(8)을 포함한다. 층(10, 12)은 회로 구성 요소, 상호 접속부 등과, 배면 컨택트(14, 16)를 각각 포함한다. 용어 "활성 영역"은 LED 분야에서 공통적으로 사용된다. 여기서, 용어 "활성 구조"는 종래 방식으로 또는 본 명세서에서 설명될 본 발명에 따라서 버퍼링을 사용하는 다른 디바이스에 포함될 수 있는 다른 회로 구성 요소 및 구조뿐만 아니라, 층(8, 10, 12)과, 컨택트(14, 16)를 커버하는데 사용된다. 크래킹, 형태 및 배경 캐리어 전도도를 제어하기 위해 종래에 사용되었던 한가지 효과적인 방법은 버퍼 구조(4)를 삽입하는 것이다. 버퍼 구조(4)는 버퍼층 또는 핵형성 층이라고 하는 층을 포함하며, 버퍼층과 핵형성 층은 같은 뜻으로 사용될 것이다.
사파이어 기판에 형성된 디바이스의 경우, 버퍼층은 전형적으로 400-900℃에서 침착된다. 기판이 실리콘 탄화물(SiC)일 경우, 버퍼층 침착은 보다 높은 온도(예를 들면, 약 900℃)에서 발생할 것이다. 그럼에도 불구하고, 이러한 온도는 에피택시와 같은 다른 유형의 침착 단계를 위해 사용된 온도보다 대체로 낮지만, 다른 침착 단계에서 사용된 것 이상의 온도에서 침착되는 것을 배제할 필요는 없다.
핵형성 층 또는 버퍼층은 활성 구조(6)와 같은 추가의 층의 성장 전에 침착된다. 활성 구조(6)를 구성하는 층은 버퍼층용으로 사용된 온도보다 훨씬 높은 온도에서 종종 침착된다. 에피택셜 질화물 막과 같은 추가의 층의 품질은 버퍼층이 추가의 층들 아래에 형성되었을 때 극적으로 향상된다.
종래에는, 버퍼층은 2 성분의 화합물 AlN 및 GaN 중 한 화합물이나, 이들 2 성분들 중간에 일어나는 약간의 AlGaN 조성물을 포함한다. 보다 정확하게는, 중간에 일어나는 조성물은 AlxGa1-xN으로 표기되고, 여기서 x는 0과 1 사이의 값이다.
그와 같은 저온 층을 삽입하면, 사파이어 기판과 질화물 에피레이어(nitride epilayer) 사이의 (i) 격자 변수, (ⅱ) 열 팽창, (ⅲ) 표면 에너지 및 (ⅳ) 결정학 상의 현저한 차이가 극복되게 하는 수단을 제공하는 것이다. 그러나 그러한 기존의 버퍼링 층은 이하 설명될 한계를 갖는다.
전형적인 질화물 기반 디바이스에서, 막 층은 대량으로 도핑된다. 도펀트 농도는 전형적인 광전 디바이스에서 1018-1019㎤를 초과한다.
전형적인 질화물 기반 디바이스는 또한 여러 조성물 헤테로인터페이스(heterointerfaces)를 포함한다. 거의 모든 전자 디바이스 및 광전 디바이스는 한 층이 다른 층 위에 침착된, 상이한 조성물 층으로 구성된다. 헤테로인터페이스는 상이한 조성물로 이루어진 그러한 두 층들 사이의 인터페이스이다. 예를 들면, 여러 가지 조성물, 전도도 유형 및 두께로 이루어진 GaN, AlGaN및 InGaN 층이 LED와 같은 광전 디바이스를 생성하기 위하여 서로 직접적인 인터페이스에 침착된다.
도핑 및 헤테로인터페이스는 모두 격자 변수에 영향을 미친다. a 축 격자 변수 및 c 축 격자 변수에 대한 데이터와, 질화물 및 공통 기판(SiC 및 사파이어)에 대한 열 팽창 계수는 표 1(도 3)에 도시된다.
GaN 층이 실리콘으로 n-타입 도핑될 때 크래킹이 심각한 문제점을 드러낸다. Si 원자는 결정 격자에서 Ga 원자의 자리를 차지한다. Si는 Ga의 이온 반경보다 30% 작은 이온 반경을 갖는다. 결론적으로, Si 원자는 격자에서 Si 원자들이 차지하는 공간이 "너무 작고", Si 원자 주변의 여분의 공간은 결정에서 압력 및 변형 필드를 생성함으로써 격자를 약화시킨다.
상이한 조성물로 이루어진 층이 서로 다른 층 위에 침착될 때 크래킹은 또한 문제점을 드러낸다. 상단부 위에 성장된 층이 이 층이 성장되는 층보다 적은 a 축 격자 변수를 가질 때, Ⅲ-Ⅴ 족 질화물로 표시되는 매우 단단한 탄성 계수로 인해 크래킹이 특히 문제가 된다.
그 외에, 질화물 층으로 구성된 헤테로 구조는 대체로 a 축을 따라서 레지스트리(registry)를 나타내며, a 축은 기판-막 인터페이스에 대해 평행하다. 따라서, 층이 성장되는 층보다 적은 관련 a 축 변수를 가질 때, 레지스트리에서 인터페이스를 유지하기 위하여 그 층에 장력이 야기된다.
격자 및 열 미스매치와 관련된 문제점이 기존의 핵형성 층 기술을 사용하고, 성장과 관련된 가열 및 냉각 조건을 제어함으로써 적절히 처리될 수 있지만, 도핑및 조성 불안정으로 인한 크래킹 문제점은 그러한 방법으로 해결될 수 없다.
따라서, 도핑 및 조성 불안정으로 인한 크래킹의 문제점을 극복하는 반도체 디바이스 및 그러한 디바이스의 제조 방법에 대한 필요성이 남아있다.
본 발명의 목적은 고품질 층 및 디바이스를 얻도록 공식화된 Ⅲ-Ⅴ 족 질화물 반도체를 제공하고 상기 층 및 디바이스에서 도핑 및 조성 불안정으로 인한 크래킹의 문제점을 개선하는 것이다.
본 발명의 다른 목적은 위에서 논의된 크래킹 문제점을 극복하도록 공식화된 반도체 디바이스를 제공하는 것이다.
상기 목적 및 다른 목적을 달성하기 위하여, 본 발명에 따라서 대체로 기판과, 활성 구조와, 기판과 활성층 사이의 버퍼 구조를 구비하는 반도체 디바이스가 제공된다.
버퍼 구조는 하나 이상의 층을 포함한다. 보다 구체적으로는, 다층 구조에서, 적어도 하나의 상기 층, 바람직하게는 기판 위에 직접 도핑된 층은 Ⅲ-Ⅴ 족 질화물 화합물로 이루어지며, 여기서 Ⅲ 족 내용물은 완전히 또는 부분적으로 인듐으로 이루어진다. 본 발명에 따라서, 인듐을 포함하는 층은 버퍼층으로 서비스한다.
본 발명에 따라서 인듐을 포함하는 Ⅲ-Ⅴ 족 질화물 버퍼층은 활성 구조에 있는 변형이 조정되기 때문에 크래킹이 유익하게 감소하는 것으로 나타남을 알았다.
본 발명은 AlInGaN 에피택시에서 사용하는데 유익하다. 상기 버퍼층에 질화물 막을 핵형성함으로써, InN 함유 층에 의한 완화로 인하여 압력 및 크래킹이 감소하는 결과를 가져와서, 조성 및 도핑 조정에 있어서 보다 많은 융통성을 허용한다.
질화물의 전기 광학적 특성이 압력과 변형 상태에 의존하기 때문에, 상기 특성은 핵형성 층의 조성물 및 핵형성 층의 층 두께를 제어함으로써 맞추어진다.
Ⅲ 족 재료는 전부 버퍼층 화합물 InN을 만드는 인듐일 수 있다. 보다 광범위하게는, 버퍼층은 임의의 적절한 알루미늄 갈륨 인듐 질화물 중간물일 수 있다. 그러한 중간물은 대체로 AlxInyGa1-x-yN이고, 여기서 0≤x≤1 및 0<y≤이다.
여러 가지 Ⅲ 족 원소의 특유한 특성은 본 발명의 여러 가지 실시예에 대한 논의와 관련하여 아래에서 설명될 것이다. 상기 특정 비율에 따라서, 잘 작용하는 버퍼 구조를 생성하는 실험이 설명되었다. 그러나, 본 발명은 대체로 다른 조성물 및 두께를 포함하는 것으로 간주된다.
그 외에, 고품질 InGaN 층이 GaN, AlN 및 AlGaN에 대해 사용된 온도 보다 훨씬 낮은 온도(800℃ 이하 대 1000℃ 이상)에서 성장될 수 있기 때문에 InN 및 InGaN을 포함하는 버퍼층은 종래의 제조 기술에서 이루어지지 않은 구조상의 유익한 고품질을 나타낸다.
더 나가서, 본 발명에 따라 버퍼 구조는 상단부 위에 캡 층(a cap layer)을포함한다. 캡 층은 GaN, AlN 또는 적절한 AlInGaN 중간물을 포함한다. 대체로, 주어진 소량의 인듐을 포함하는 Ⅲ-Ⅴ 질화물 버퍼층은 보다 적은 소량의 인듐을 포함하는 Ⅲ-Ⅴ 족 질화물 캡 층으로 덮일 수 있으며, 여기서, 소량은 후속 에피택시 단계의 온도 동안 적절히 선택된다.
캡 층은 고온 활성 구조 침착 단계가 버퍼 구조 침착 단계에 후속하는 제조 공정에서, 캡이 버퍼층의 나머지를 적소에 보유하고 고온에 의해 발생하는 악영향으로부터 상기 버퍼층의 나머지를 보호하는 부가적인 장점을 제공한다.
또한, 다단계 핵형성 층을 사용하여 생성된 변형 상태에 있어서의 후속 변화는 본 발명에 따른 LED 디바이스의 성능뿐만 아니라 전기적 특성에 대해서도 유익한 영향을 비칠 것이다.
도 1은 결정 격자 및 격자와 관련된 축에 대한 개략 사시도,
도 2는 종래의 질화물 LED의 제조를 도시하는 개략도,
도 3은 질화물 및 기판 재료에 대한 변수 값을 부여하는 표―"표 1"이라고 함―,
도 4는 본 발명의 제 1 기본 실시예에 따른 질화물 LED의 제조를 도시하는 개략도,
도 5 및 6은 본 발명의 제 1 종류의 실시예―이 실시예는 다중 버퍼층을 구비함―에 따른 질화물 LED의 제조를 도시하는 개략도,
도 7, 8, 9 및 10은 본 발명의 제 2 종류의 실시예―이 실시예는 캡 층을 구비함―에 따른 질화물 LED의 제조를 도시하는 개략도,
도 11은 도 9의 디바이스의 특성을 도시하는 "SIMS 깊이 프로파일(SIMS depth profile)"이라고 하는 그래프,
도 12는 도 9의 디바이스로부터의 측정치를 나타내는 표―"표 2"라고 함―,
도 13, 14 및 15는 본 발명의 제 3 종류의 실시예―이 실시예는 버퍼 구조내에 반복하는(또는 거의 반복하는) 구조를 가짐―에 따른 질화물 LED의 제조를 도시하는 개략도,
도 16은 본 발명에 따른 여러 가지 디바이스로부터 성능 데이터를 나타내는 표―"표 3"이라고 함―,
도 17은 그 외의 성능 데이터를 도시하는 표―"표 4"라고 함―.
도면의 주요 부분에 대한 부호의 설명
2 : 기판 4 : 버퍼 구조
6 : 활성 구조 16 : 제 1 버퍼층
18 : 제 1 버퍼층 20 : 제 2 버퍼층
24 : 제 1 버퍼층 26 : 캡 층
34 : 제 1 버퍼층 하부 구조 38 : 하부 구조 버퍼층
40 : 하부 구조 버퍼층 42 : 하부 구조 캡 층
44 : 하부 구조 캡 층 64 : 제 1 버퍼층 하부 구조
66 : 제 2 버퍼층 하부 구조 70 : 제 1 하부 구조 버퍼층
74 : 제 2 하부 구조 버퍼층 76 : 제 1 하부 구조 버퍼층
83 : 하부 구조 버퍼층
본 발명에 따라서, 저온 핵형성 층은 상이한 조성물로 이루어진 별개의 몇몇 층으로 구성된다. 보다 구체적으로, 다층 구조에서 3 층 중 하나 이상의 층, 바람직하기로는 기판 위에 직접적으로 침착된 층은 AlInGaN 에피택시에서 사용하기 위하여 버퍼층으로 서비스하도록 인듐을 함유하는 질화물로 구성된다.
대체로, 본 발명은 두 방식으로 구체화될 수 있다. 상기 방식은 기판에 직접 침착되고 인듐을 함유하는 질화물 화합물 버퍼층을 공통으로 구비한다. 이와 대조적으로, 종래의 버퍼층 화합물은 Ⅲ 족의 알루미늄 또는 갈륨만 포함하였다. 본 발명을 구체화하는 두 방식은 한편으로는 버퍼층이 InN이고 다른 한편으로는 다른 Ⅲ 족 원소, 바람직하기로는 갈륨과 함께 인듐을 포함한다는 점에 있어서 상이하다. 예를 들면, 화합물은 GaxIn1-xN으로 공식화될 수 있고, 여기서 0<x<1이다.
InN은 약 1100℃ 근방 즉, GaN 에피택시용으로 사용된 온도 근방에서 용해된다. 그러나, 인듐 및 질소 원자가 서로 비교적 약하게 결합하기 때문에, InN 격자는 이 온도에서 또는 이 온도보다 다소 낮은 온도에서 분해된다. 예를 들면, InN 버퍼층이 침착된 후 활성 구조의 층의 형성을 위해 GaN 에피택시의 후속 단계가 발생하는 경우를 고려해 보자. GaN 에피택시 단계의 비교적 높은 온도 때문에, 아래에 있는 InN 층이 용해하거나 "느슨해진다". 아래에 있는 InN 버퍼층이 이와 같이 느슨해지면, 기판과 막 사이에 어느 정도 컴플라이언시(compliancy)를 제공함으로써 크래킹 경향을 감소시킨다.
본 발명에 따라 사용된 InN 및 다른 인듐 화합물의 비교적 낮은 용융점으로 인해, 인듐을 함유하는 버퍼층 바로 위에 캡 층, 바람직하기로는 GaN을 제공하는 것이 바람직한 것으로 알려졌다. 고온 에피택시 단계 동안 인듐 함유 층이 느슨해지기 때문에, InN 층은 그 온도 범위에서 고체 상태로 남아있는 재료로 이루어진 캡 층으로 한정된다. 간결히 하기 위하여 본 명세서는 설명될 구조가 실제로 예를 들면, GaN 캡 층 아래에 있는 InGaN 버퍼층임을 알고 있는 상태에서, InGaN/GaN 버퍼층 등을 지칭할 것이다. 버퍼층 및 캡 층은 모두 기판과 활성 구조 사이에 있는 전체적인 버퍼 구조의 일부이다.
실시예
본 발명에는 여러 가지 가능한 실시예가 있다. 상기 실시예들 중 많은 실시예는 실시예의 종류로 잘 분류된다. 본 발명의 제 1 기본 실시예가 설명될 것이며, 다른 종류의 실시예들은 기본 실시예에 대한 변형 또는 수정으로 설명될 것이다.
제 1 실시예: 단일 버퍼층(도 4)
도 4는 본 발명에 따라서 버퍼층(4)이 인듐을 함유하는 질화물 화합물로 구성된다는 점을 제외하면, 본 발명의 가장 간단한 실시예에서 본 발명이 도 2의 버퍼층과 동일한 단일 버퍼층(16)을 구비함을 예시한다.
일반적으로, 본 발명에 따라 사용되는 인듐을 함유하는 질화물은 다음 식으로 이루어진다.
AlxInyGa1-x-yN
이고, 여기서, 0<y≤1 및 0≤x≤1이다.
즉, 화합물은 인듐 외에, 알루미늄 및/또는 갈륨을 포함할 수 있다.
기본 버퍼 구조 외에, 본 발명의 여러 실시예는 다층을 포함하는 버퍼 구조를 가지며, 상기 다층의 일부 또는 전부는 버퍼층으로 서비스한다. 그러한 여러 실시예는 종류로 분류될 것이며, 실시예의 종류가 예시되고 논의될 것이다.
제 1 종류의 실시예: 다층
도 5는 제 1 버퍼층(18)이 기판 위에 직접 배치되고, 제 2 버퍼층(20)이 제 1 버퍼층(18) 위에 침착되는 버퍼 구조를 도시한다. 도 5에 주어진 화학식에 관하여, 두 층은 모두 인듐을 함유하는 질화물 화합물이지만, Ⅲ 족 원소의 정확한 비율은 두 층에 대해 상이하다. 제 1 층(18)은 Al 또는 Ga를 함유하지 않는 InN일 수 있다. 그러나, 제 2 층(20)의 Ⅲ 족 부분은 순수 인듐이 아니라, 순수 Al 또는 순수 Ga일 수 있다. 여하튼, 제 2 층(20)은 제 1 층(18)이 함유하는 것보다 적은 인듐을 함유한다.
도 6은 제 3 버퍼층(22)이 제 2 버퍼층(20) 위에 침착되는 점을 제외하면, 도 5의 버퍼 구조와 유사한 버퍼 구조를 도시한다. 도 6에 주어진 화학에 따라서, 제 1 버퍼층(18)은 약간의 인듐을 함유하고, 제 2 버퍼층(20)은 제 1 층(18)보다 적은 인듐을 함유하며, 제 3 버퍼층(22)은 훨씬 적은 인듐을 함유한다.
도 5 및 도 6의 실시예는 본 발명의 제 1 종류의 실시예로 생각될 수 있다. 상기 제 1 종류의 실시예는 인듐을 함유하는 다수의 버퍼층을 구비한다. 2층 및 3층 버퍼 구조의 예가 도시되었지만, 추가 버퍼층이 사용될 수도 있다.
그러나, 상기 종류의 실시예는 모든 층들이 에피택시와 같은 후속 제조 단계의 온도에서 느슨해짐으로써 상기 층들이 버퍼로서 서비스하도록 공식화된다는 점을 공통적으로 갖는다. 아래에 설명되는 다른 종류의 실시예는 버퍼 구조 내에 그 외의 유형의 층을 구비한다.
제 2 종류의 실시예: 캡 층: 도 7, 8, 9 및 10
도 7, 8, 9 및 10은 본 발명의 제 2 종류의 실시예를 예시한다. 이들 실시예에서, 버퍼 구조는 버퍼층 또는 버퍼층들 위에 배치된 캡 층을 포함한다.
도 7 및 도 8에서, 버퍼 구조는 일반적인 화학적 화합물에 의하여 부여된다. 도 9 및 10은 도 9 및 10이 만들어져 사용된 디바이스의 구체적 예를 제시하는 점을 제외하면, 각각 도 7 및 8과 구조상으로 대응한다.
캡 층이 제공되는 것이 바람직한데, 거기서 전체 제조 공정은 버퍼 구조가 형성된 후 발생하는 에피택시 단계와 같은 고온 단계를 포함한다. 이미 침착되고 인듐을 함유하는 버퍼층은 고온하에서 느슨해진다. 캡 층은 인듐을 함유하는 재료를 적소에 유익하게 한정한다(일반적으로 도 7 및 도 8을 참조 바람). 따라서, 캡 층은 뒤의 제조 단계의 고온에 보다 잘 견디는 Ⅲ-Ⅴ 족 질화물 재료로 형성된다. 에피택시 단계의 온도에 따라서 캡 층이 인듐이나 다른 종류의 Ⅲ 족 원소를 포함할 수 있다할 지라도, 갈륨 질화물(도 9 및 도 10)은 바람직한 캡 층 재료이다.
이제 도 7을 참조하면, 캡 층 종류의 제 1 실시예가 도시된다. 인듐을 함유하는 버퍼층(24)은 캡 층(26)으로 커버되며, 캡 층의 공식은 위에서 사용된 일반적인 Ⅲ-Ⅴ 족 질화물 화학식으로 부여된다. 인듐을 함유하는 버퍼층(24)은 위에서 주어진 임의의 화학식을 가질 수 있다. 일반적으로, 캡 층(26)은 뒤의 제조 단계의 온도에서 느슨해지는 경향을 줄이도록 선택된 보다 적은 양의 인듐을 함유한다.
그러나, 도 9의 특정 예에서, 비교적 소량의 인듐 함유량 즉, 최고 20%까지의 인듐과 나머지의 갈륨이 버퍼층(24)에 제공된다. 주어진 정확한 두께가 본 발명에 중요한 것은 아니며 다른 두께가 사용될 수 있다할 지라도, 주어진 두께는 성공적으로 사용되었다. 아래에 제공되는 두께와 관련된 데이터는 이러한 방식으로 제조된 구조의 성능에 대해 설명하고 있다. 이 공식은 비교적 많지 않은 양의 인듐을 가지고도 버퍼층(24)이 여전히 느슨해지는 충분히 높은 온도에서 활성 구조가 형성될 디바이스용으로 적합하다.
도 8은 캡 층(32) 아래에 침착되는 두 버퍼층(28, 30)이 있는 다른 캡 층 실시예를 도시한다. 또다시, 버퍼층(28, 30) 및 캡 층(32)은 화학 조성물에 대한 일반식으로 주어진다. (기판 바로 위에 있는) 제 1 버퍼층(28)은 바람직하게 이완시키기 위하여 다량의 인듐을 함유한다. 제 2 버퍼층(30)은 인듐이 적은 Ⅲ 족 원소의 혼합물을 함유한다.
도 10은 보다 상세한 구조를 도시한다. 순수 InN 층(28)은 최대 이완 및 압력 완화를 위해 제공되며, 인듐이 적은 중간 층(30)은 고온에서 더 좋은 안정성을 위해 제공되며, GaN 캡 층(32)은 고온에서 보다 낮은 2 층(28, 30)을 한정하기 위해 제공된다. GaN의 캡 층은 그러한 고온 제조 단계도 잘 견딘다. 도시된 특정 예에서, 중간 층(30)은 인듐 갈륨 질화물이고, 여기서, 인듐 함유량은 높은 활성 구조 제조 온도에서 이완 및 구조상 안정성의 바람직한 평형을 제공하기 위하여, 또다시 최고 20%까지이다.
도 11은 "SIMS 깊이 프로파일"의 형식으로, 도 9의 실시예에 관한 실험 데이터를 제시한다. SIMS는 이차 이온 질량 분광측정(Secondary Ion Mass Spectrometry)을 나타낸다. SIMS 그래프는 이차 이온의 수를 디바이스의 표면 아래의 깊이의 함수로 그래프로 도시한다.
SIMS 깊이 프로파일은 도 9에 도시된 핵형성 층에 성장된 단일 n형 (Si 도핑된) GaN 층의 SIMS 프로파일로부터 N 및 In 흔적을 도시하는 그래프이다. InGaN 버퍼층은 약 0.8㎛의 깊이에서 사파이어 기판과 인터페이스한다.
이온 수는 두 원소 즉, 질소 및 인듐에 대해 제공된다. 질소 곡선은 그래프의 도메인의 대부분에 걸쳐서 일정하다. 이는 대부분의 도메인이 질소 층과 대응하기 때문에 직관적으로 타당하다. 막은 약 50%의 질소를 함유하고, 기판은 원래 질소를 함유하지 않는다. 따라서, 질소 수가 약 0.8㎛에서 급격히 떨어지는 깊이는 기판-막 인터페이스이다.
그래프는 대수 계산자에 따라 그래프로 그려져서, 0.0㎛의 깊이에서부터 약 0.7㎛의 깊이 까지 인듐 곡선의 피크―약 0.8에서의 인듐 피크의 크기의 1/1000―는 노이즈에 불과하다. 0.8㎛에 있는 현저한 인듐 피크는 버퍼층과 일치하며, 인듐이 기판 내에 혼합되어 보유됨을 의미한다.
인듐이 InGaN/GaN 버퍼 구조의 InGaN 부분의 성장 동안만 주변 환경에서 막 성장을 위해 제공되었기 때문에 인듐 신호는 다층 버퍼층의 InGaN 부분의 위치 및 존재 여부를 나타낸다. 인듐이 막-기판 인터페이스에 존재한다는 다른 증거는 질소 신호가 감소하는 동일한 깊이에서 인듐 신호가 피크라는 사실에 의해 제공된다.
기판-막 인터페이스에서의 인듐 피크는 캡 층(이 경우, GaN임)은 InGaN 버퍼층을 적소에 보유한다.
도 12는 Van der Pauw Hall 측정치 즉, 반도체 디바이스의 동작과 관련된 디바이스 층의 전도도 특성의 측정치에 대한 표("표 2"라고 함)이다. 이러한 결과를 가져오는 디바이스가 얻어졌는데, 각각의 디바이스는 보다 적은 두께의 활성층 GaN:Si(즉, Si로 도핑된 GaN 층) 활성층을 구비하며 핵형성 층 이상의 도핑 레벨을 갖는다. 두 세트의 값이 주어지는데, 한 세트는 도 2의 경우와 같은 종래의 GaN 핵형성 층에 대한 것이며 다른 한 세트는 도 9에 도시된 바와 같고 InGaN/GaN 층을 구비하는 본 발명에 따른 디바이스에 대한 것이다.
두드러진 차이점은 층에서 최고 전도도 및 최저 입력 구동 전류를 실현하기 위해 가능한 한 높은 것이 바람직한 전자 이동도는 GaN 버퍼층(도 2에 성장된 기존의 샘플의 경우 보다 본 발명에 따른 도 9의 InGaN/GaN의 경우 약 5% 더 높다.
전체적인 비저항(resistivity)은 가능한 한 적은 것이 바람직하며, 종래의 디바이스의 경우보다 본 발명에 따른 디바이스의 경우 더 적다. 이러한 장점이 되는 차이점은 변형 상태에서 유익하게 변화시키거나 GaN:Si 윗층의 전위(dislocation) 및/또는 포인트 결함 밀도를 감소시키는 것으로 믿어지며, 본 발명에 따라 InGaN/GaN 복합 핵형성 층을 사용한 결과이다.
제 3 종류의 실시예: 버퍼 기판: 도 13, 14 및 15
제 3 종류의 실시예는 대체로 버퍼 기판의 시퀀스를 갖는 것을 특징으로 한다. 각각의 기판은 서로 일치하거나 유사하다. 이미 설명된 실시예에서의 버퍼 구조는 현재 종류의 실시예에서 반복되는 구조의 예로서 사용될 수 있다.
도 13은 두 기판(34, 36)을 포함하는 버퍼 구조를 도시하며, 각각의 구조는인듐 질화물 버퍼층(38, 40)과, 갈륨 질화물 캡 층(42, 44)을 포함한다. 즉, 도 9의 캡 층 버퍼 구조가 두 번 반복되면, 그 결과는 도 13의 구조이다.
이러한 종류의 실시예에서, 본 발명이 설명될 것이고 버퍼 구조에 관하여 청구될 것이다. 도 13에서, 예를 들면, 버퍼 하부 구조(34, 36)는 두 2층 하부 구조로 도시된다.
또한, 하부 구조 내의 층이 설명될 것이고, 하부 구조 층으로 청구될 것이다. 또다시 도 13을 참조하면, 두 인듐 질화물 버퍼층(38, 40)은 하부 구조 버퍼층이라고 할 것이며, 두 갈륨 질화물 캡 층(42, 44)은 하부 구조 캡 층이라고 할 것이다.
그 다음에 도 14를 참조하면, 3 하부 구조(46, 48, 50)를 포함하는 버퍼 구조가 도시된다. 3 하부 구조 각각은 인듐 갈륨 질화물 버퍼층(52, 54, 56) 및 갈륨 질화물 캡 층(58, 60, 62)을 포함하는 도 9의 유형의 캡 층 하부 구조이다. 버퍼층은 조성물이 버퍼층 마다 변할 수 있다할 지라도, 동일한 것으로(즉, 모든 층에 대해 x의 일관된 값에 대해 두께와 조성물이 일치하는 것으로) 도시된다.
끝으로, 도 15는 불분명한 수의 기판을 갖는 버퍼 구조를 도시한다. 밑면 하부 구조(64) 및 상단 하부 구조(66)가 도시된다. 밑면 하부 구조(64)와 상단 하부 구조(66) 사이의 갭은 임의의 원하는 수의 추가 하부 구조를 나타낸다.
도 15의 각각의 하부 구조는 두 하부 구조 버퍼층을 포함한다. 하부 구조 버퍼를 구성하는 화학 제품은 위에서 논의된 바와 같이 인듐을 함유하는 일반적인 Ⅲ-Ⅴ 족 질화물 화학식으로 주어진다.
(기판에 직접 인접한 제 1 하부 구조의 하위 층을 포함하는) 각각의 하부 구조의 하위 하부 구조 층(70, 72)은 제 1 (비교적 높은) 품질의 인듐을 함유하며, 품질은 첨자 변수 y1의 값과 관련된다. 그 양은 그 재료의 Ⅲ 족 조성물 100% 만큼 클 수 있는데 즉, 그 재료는 인듐 질화물일 수 있다. 각각의 하부 구조의 제 2 하부 구조 층(74, 76)은 보다 적은 양의 인듐을 함유한다.
또다시, 동일한 화학식과 동일한 x1및 y1변수가 각각의 하부 구조의 하위 층용으로 사용된다할 지라도, 상기 공식은 하부 구조 마다 변할 수 있다. 하부 구조의 상위 층에 대해서도 마찬가지이다.
다른 실시예
본 발명의 상기 실시예에 의거하여, 여러가지 다른 구성이 가능하다는 것을 이해할 것이다. 예를 들면, 각각 도 8의 3층 버퍼 구조에 따른 여러 개의 3층 구조가 사용될 수 있다. 따라서, 여러 가지 하부 구조의 하부 구조 버퍼층의 화학식이 변할 수 있고 두께도 변할 수 있다는 점을 제외하면, 도 8의 하부 구조와 유사한 하부 구조가 사용될 수 있다.
일반적으로, 주어진 화학 조성물로 이루어진 층은 부분적으로 그 화학 조성물에 따라서 버퍼층이나 캡 층으로 서비스할 수 있다. 뒤의 제조 단계의 고온 하에서 재료가 사실상 고체와 단단한 상태로 남을 경우 층은 캡 층으로 서비스한다. 이는 물론 이 층 아래에 그러한 고온에서 느슨해지거나 용해되는 재료의 층이 있는것으로 가정한다. 또한, 주어진 층이 느슨해지는 경향이 크면 클수록 주어진 층은 버퍼층으로 서비스하기 더 좋다. 끝으로, 그 고온이 이를 수 있는 온도가 얼마나 높은가 하는 것은 주어진 조성물의 층이 버퍼층으로 서비스하는가 캡 층으로 서비스하는가를 결정할 수 있다.
대부분의 경우, 버퍼층 성장은 사파이어 기판에 버퍼층을 직접 성장시킴으로써 질화물 막용으로 사용하는 것보다 훨씬 높은 온도에서 시작된다. 대체로, 사파이어 위에 침착된 버퍼층은 400-900℃에서 침착되며 반면에 구조의 나머지는 700-1200℃에서 침착된다. 복합 핵형성 층은 성장 공정의 나머지 공정 동안 고온에 있는 동안 층을 보호하기 위하여 캡으로 씌워진다. 전체 핵형성 층 두께는 당업자가 적절한 것으로 간주하는 임의의 값을 가질 수 있다. 그러나, 사용된 바람직한 두께는 약 250-300Å이었다.
버퍼층 및 캡 층은 200에서 1000℃까지의 온도, 바람직하기로는 400 내지 600℃ 범위에서 성장된다. 별개의 층이 동일한 온도에서 성장될 필요는 없다. 또한 다른 조건이 변경될 수 있다. 예를 들면, 성장 환경의 압력과 같은 주변 조건이 변경될 수 있다.
주변 성장 환경은 대체로 반응하지 않거나 층 형성 공정에서 직접 참가하지 않는 주위 기체를 포함한다. 그러나 기체는 Ar, He, H2, N2, H2와 N2의 혼합물 등을 포함한다. 그러한 주위 기체 등은 당업자들에게 알려져 있는 방식으로 여러 가지 비율, 조합 등으로 사용될 수 있다.
끝으로, 침착될 Ⅲ 족( 및 Ⅴ 족) 원소들이 주변 환경에 제공되는 경우, Ⅴ 족 대 Ⅲ 족 비율을 포함하여, 그 비율 및 양은 변화될 수 있다.
경험적 데이터
LED 디바이스는 위에서 도시되고 논의된 여러 가지 버퍼 구조의 특정 예 위에도 성장되었다. 각각의 구조의 LED 성능 데이터는 표 3(도 16)에 제시된다.
광 출력 값은 도 2의 광전 디바이스와 같은 종래 기술의 광전 디바이스를 사용하여 표준화된 값과 상대적인 퍼센트 이득으로 표시된다. 동이한 시간 프레임에서 성장된 표준화된 값은 5-7%의 외부 양자 효율과, 485-505 나노미터(nm) 파장 범위의 발광이다. 최고 가능한 광 출력을 전하는 LED 디바이스를 생산하는 것이 바람직하기 때문에, 본 명세서에서 설명된 본 발명을 사용하는 장점은 명백할 것이다. 상이한 환경이 (가변 스펙트럼에서 인접 색 사이에 50nm 정도 차이를 나타내는 파장과 비교하여) 약 15nm 이상 변하는 광 파장을 생성함으로 주목하자. LED 분야의 업자들은 광 파장을 정확히 원하는 값으로 조정하기 위하여 본 발명과 함께 사용될 수 있는 제조 기술에 대해 알고 있다.
여러가지 조사에서 디바이스 구조에 존재하는 변형의 양이 구조의 활성 또는 발광 영역의 조성물을 변경시킬 수 있음을 보여준다. 활성층 조성물이 반사 파장을 결정하기 때문에, 관찰된 파장 이동은 구조의 변형 상태에 있어서의 변화를 나타낸다.
모든 경우에, 디바이스의 광 출력 및 효율은 동일한 기간 동안 GaN 핵형성층에 성장된 종래의 LED 디바이스의 광 출력 및 효율과 유사하거나 그보다 훨씬 크다. 도 9에 도시된 특정 경우에, 핵형성 층의 InGaN 부분에서, InN 몰 분율을 조정하면 디바이스 성능에 영향을 미치는 것을 알 수 있다.
표 4에 제시된 데이터(도 17)는 종래 기술의 디바이스의 광 출력(0l00 InN 몰 분율)과 비교하여, 본 발명에 따른 LED 디바이스의 경우 증가되는 것을 보여준다. 또한, 발생된 광의 파장은 버퍼층의 100Å InGaN 부분(도 9)에 있어서의 조성 변화에 의해 영향을 받는다. 표제 "0.00"인 열은 도 2의 종래 기술의 디바이스의 성능을 나타낸다. 도 16에서 제시된 데이터를 갖는 경우에서처럼, 도 17에 있는 데이터는 또한 본 발명에 따라 달성된 변형 상태에서 성능 개선 및 변화를 도시한다.
광 출력 및 파장에 있어서의 유사한 이동은 상기 InGaN 층의 두께가 변화될 때 관찰된다. 전기 전달 특성이 측정된 앞선 경우에서처럼, 상기 결과는 본 발명에 따른 핵형성 층을 사용함으로써 발생한 변형 상태나 미세 구조 개선과 직접적으로 상관될 수 있다.
본 발명에 관하여 설명된 바와 같이, 본 발명에 따르면, 고품질 층 및 디바이스를 얻도록 공식화된 Ⅲ-Ⅴ 족 질화물 반도체를 제공하고 상기 층 및 디바이스에서 도핑 및 조성 불안정으로 인한 크래킹의 문제점을 개선하여 상이한 기판 및/또는 기존의 층의 결합층 위에 층을 박막 침착하는 것에 관한 것이다.

Claims (15)

  1. 반도체 디바이스에 있어서,
    기판(2)과,
    상기 기판(2) 위에 침착된 버퍼 구조(4)―상기 버퍼 구조는 상기 기판(2)에 직접 배치된 제 1 버퍼층(16)을 포함하고, 상기 제 1 버퍼층(16)은 제 1 인듐 함유 질화물 화합물로 구성됨―와,
    상기 버퍼 구조(4) 위에 침착된 활성 구조(6)
    를 포함하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 버퍼층(16)은 AlxInyGa1-x-yN(여기서, 0<y≤1, 0≤x≤1임)으로 구성된 세트에서 선택된 제 1 인듐 함유 질화물 화합물로 구성되는 반도체 디바이스.
  3. 제 1 항에 있어서,
    버퍼 구조는 제 1 버퍼층(18) 위에 배치된 제 2 버퍼층(20)을 더 포함하며, 상기 제 2 버퍼층(20)은 제 2 인듐 함유 질화물 화합물로 구성되는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 버퍼 구조는 캡 층(26)을 더 포함하며, 상기 캡 층(26)은 제 1 버퍼층(24) 위에 배치된 제 2 인듐 함유 질화물 화합물로 구성되는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 캡 층(26)은 갈륨 질화물로 구성되는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 버퍼 구조는 제 1 버퍼층 하부 구조(34)를 더 포함하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 버퍼층 하부 구조(34)는 인듐 함유 질화물 화합물로 구성된 하부구조 버퍼층(38)을 포함하고,
    상기 제 1 버퍼층은 상기 제 1 버퍼층 하부 구조의 하부 구조 버퍼층 내에 포함되는 반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 제 1 버퍼층 하부 구조(34)는
    인듐 함유 질화물 화합물로 구성된 하부 구조 버퍼층(38)과,
    상기 하부 구조 버퍼층(38) 위에 배치된 하부 구조 캡 층(42)
    을 포함하는 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 하부 구조 캡 층(42)은 갈륨 질화물로 구성되는 반도체 디바이스.
  10. 제 6 항에 있어서,
    상기 제 1 버퍼층 하부 구조(64)는
    제 1 인듐 함유 질화물 화합물로 구성된 제 1 하부 구조 버퍼층(70)과,
    상기 제 1 하부 구조 버퍼층(70)에 배치된 제 2 인듐 함유 질화물 화합물로구성된 제 2 하부 구조 버퍼층(74)
    을 포함하는 반도체 디바이스.
  11. 제 6 항에 있어서,
    상기 버퍼 구조는 상기 제 1 버퍼층 하부 구조(34)에 배치된 제 2 버퍼층 하부 구조(36)를 더 포함하는 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 버퍼층 하부 구조는 각각
    인듐 함유 질화물 화합물로 구성된 하부 구조 버퍼층(83, 40)과,
    상기 인듐 함유 질화물 층 위에 배치된 하부 구조 캡 층(42, 44)
    을 각각 포함하는 반도체 디바이스.
  13. 제 11 항에 있어서,
    제 1 및 제 2 버퍼층 하부 구조(34, 36)에 있는 각각의 하부 구조 캡 층(42, 44)은 갈륨 질화물로 구성되는 반도체 디바이스.
  14. 제 11 항에 있어서,
    상기 제 1 버퍼층 하부 구조(64)는 제 1 인듐 함유 질화물 화합물로 구성된 하부 구조 버퍼층(70)을 포함하고,
    상기 제 2 버퍼층 하부 구조(66)는 제 2 인듐 함유 질화물 화합물로 구성된 하부 구조 버퍼층(72)을 포함하는 반도체 디바이스.
  15. 제 11 항에 있어서,
    상기 제 1 및 제 2 버퍼층 하부 구조(64, 66)는 각각
    제 1 인듐 함유 질화물 화합물로 구성된 제 1 하부 구조 버퍼층(74, 76)과,
    상기 제 1 하부 구조 버퍼층에 배치된 제 2 인듐 함유 질화물 화합물로 구성된 제 2 하부 구조 버퍼층
    을 각각 포함하는 반도체 디바이스.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100508141B1 (ko) * 2001-02-27 2005-08-11 니뽄 가이시 가부시키가이샤 질화물막의 제조방법
KR100821220B1 (ko) * 2006-06-29 2008-04-10 서울옵토디바이스주식회사 다층의 버퍼층을 가지는 질화물 반도체 발광 소자 및 그제조방법
US7875910B2 (en) 2003-03-03 2011-01-25 Cree, Inc. Integrated nitride and silicon carbide-based devices
US7898047B2 (en) 2003-03-03 2011-03-01 Samsung Electronics Co., Ltd. Integrated nitride and silicon carbide-based devices and methods of fabricating integrated nitride-based devices
KR101117484B1 (ko) * 2009-12-31 2012-02-29 우리엘에스티 주식회사 반도체 발광소자
KR101421410B1 (ko) * 2006-12-22 2014-07-22 코닌클리케 필립스 엔.브이. 변형률을 감소시키는 템플릿 상에 성장된 ⅲ-질화물 발광 장치

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9826517D0 (en) * 1998-12-02 1999-01-27 Arima Optoelectronics Corp Semiconductor devices
JP3636976B2 (ja) * 2000-03-17 2005-04-06 日本電気株式会社 窒化物半導体素子およびその製造方法
US6495894B2 (en) * 2000-05-22 2002-12-17 Ngk Insulators, Ltd. Photonic device, a substrate for fabricating a photonic device, a method for fabricating the photonic device and a method for manufacturing the photonic device-fabricating substrate
US6489636B1 (en) 2001-03-29 2002-12-03 Lumileds Lighting U.S., Llc Indium gallium nitride smoothing structures for III-nitride devices
US6635904B2 (en) * 2001-03-29 2003-10-21 Lumileds Lighting U.S., Llc Indium gallium nitride smoothing structures for III-nitride devices
JP4088111B2 (ja) * 2002-06-28 2008-05-21 日立電線株式会社 多孔質基板とその製造方法、ＧａＮ系半導体積層基板とその製造方法
DE10245631B4 (de) 2002-09-30 2022-01-20 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Halbleiterbauelement
JP5159040B2 (ja) 2005-03-31 2013-03-06 株式会社光波 低温成長バッファ層の形成方法および発光素子の製造方法
US7547908B2 (en) 2006-12-22 2009-06-16 Philips Lumilieds Lighting Co, Llc III-nitride light emitting devices grown on templates to reduce strain
US7534638B2 (en) 2006-12-22 2009-05-19 Philips Lumiled Lighting Co., Llc III-nitride light emitting devices grown on templates to reduce strain
TWI398016B (zh) * 2007-02-07 2013-06-01 Advanced Optoelectronic Tech 具三族氮化合物半導體緩衝層之光電半導體元件及其製造方法
JP2009026956A (ja) * 2007-07-19 2009-02-05 Sumitomo Electric Ind Ltd 発光素子、発光素子のための基板生産物、および発光素子を作製する方法
DE102008019268A1 (de) * 2008-02-29 2009-09-03 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zur Herstellung eines optoelektronischen Bauelements
US8183577B2 (en) 2009-06-30 2012-05-22 Koninklijke Philips Electronics N.V. Controlling pit formation in a III-nitride device
JP5731785B2 (ja) * 2010-09-30 2015-06-10 スタンレー電気株式会社 積層半導体および積層半導体の製造方法
CN103700743A (zh) * 2012-09-28 2014-04-02 江苏汉莱科技有限公司 一种发光二极管及其缓冲层的制备方法
DE102012109460B4 (de) * 2012-10-04 2024-03-07 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Leuchtdioden-Displays und Leuchtdioden-Display
US9159788B2 (en) 2013-12-31 2015-10-13 Industrial Technology Research Institute Nitride semiconductor structure
CN105428482B (zh) * 2015-12-30 2018-09-11 厦门市三安光电科技有限公司 一种led外延结构及制作方法
DE102016120335A1 (de) * 2016-10-25 2018-04-26 Osram Opto Semiconductors Gmbh Halbleiterschichtenfolge und Verfahren zur Herstellung einer Halbleiterschichtenfolge
DE102017101333B4 (de) 2017-01-24 2023-07-27 X-Fab Semiconductor Foundries Gmbh Halbleiter und verfahren zur herstellung eines halbleiters
TWI671801B (zh) * 2018-08-01 2019-09-11 環球晶圓股份有限公司 磊晶結構

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3352712B2 (ja) * 1991-12-18 2002-12-03 浩 天野 窒化ガリウム系半導体素子及びその製造方法
JPH06164055A (ja) * 1992-11-25 1994-06-10 Asahi Chem Ind Co Ltd 量子井戸型半導体レーザ
US5432808A (en) * 1993-03-15 1995-07-11 Kabushiki Kaisha Toshiba Compound semicondutor light-emitting device
US5656832A (en) * 1994-03-09 1997-08-12 Kabushiki Kaisha Toshiba Semiconductor heterojunction device with ALN buffer layer of 3nm-10nm average film thickness
JPH08116091A (ja) * 1994-08-26 1996-05-07 Rohm Co Ltd 半導体発光素子およびその製法
JPH0897469A (ja) * 1994-09-29 1996-04-12 Rohm Co Ltd 半導体発光素子
JPH08125223A (ja) * 1994-10-25 1996-05-17 Toyoda Gosei Co Ltd ３族窒化物半導体発光素子及びその製造方法
US5661074A (en) * 1995-02-03 1997-08-26 Advanced Technology Materials, Inc. High brightness electroluminescent device emitting in the green to ultraviolet spectrum and method of making the same
JPH08264833A (ja) * 1995-03-10 1996-10-11 Hewlett Packard Co <Hp> 発光ダイオード
JPH08288552A (ja) * 1995-04-19 1996-11-01 Nippon Telegr & Teleph Corp <Ntt> 半導体発光素子及びその製造方法
US5739554A (en) * 1995-05-08 1998-04-14 Cree Research, Inc. Double heterojunction light emitting diode with gallium nitride active layer
JP2839077B2 (ja) * 1995-06-15 1998-12-16 日本電気株式会社 窒化ガリウム系化合物半導体発光素子
US5798537A (en) * 1995-08-31 1998-08-25 Kabushiki Kaisha Toshiba Blue light-emitting device
US5789265A (en) * 1995-08-31 1998-08-04 Kabushiki Kaisha Toshiba Method of manufacturing blue light-emitting device by using BCL3 and CL2
JP3712770B2 (ja) * 1996-01-19 2005-11-02 豊田合成株式会社 ３族窒化物半導体の製造方法及び半導体素子
JP3879173B2 (ja) * 1996-03-25 2007-02-07 住友電気工業株式会社 化合物半導体気相成長方法
US5729029A (en) * 1996-09-06 1998-03-17 Hewlett-Packard Company Maximizing electrical doping while reducing material cracking in III-V nitride semiconductor devices
JPH10107316A (ja) * 1996-10-01 1998-04-24 Toyoda Gosei Co Ltd ３族窒化物半導体発光素子
JPH10214999A (ja) * 1997-01-30 1998-08-11 Toyota Central Res & Dev Lab Inc Ｉｉｉ−ｖ族窒化物半導体素子
JPH10294531A (ja) * 1997-02-21 1998-11-04 Toshiba Corp 窒化物化合物半導体発光素子
JP3653950B2 (ja) * 1997-05-21 2005-06-02 松下電器産業株式会社 窒化ガリウム系化合物半導体発光素子および窒化ガリウム系化合物半導体薄膜の製造方法
JP3991393B2 (ja) * 1997-06-11 2007-10-17 住友電気工業株式会社 化合物半導体の製造装置
JP3147821B2 (ja) * 1997-06-13 2001-03-19 日本電気株式会社 窒化物系化合物半導体およびその結晶成長方法および窒化ガリウム系発光素子
JPH11121800A (ja) * 1997-10-09 1999-04-30 Fuji Electric Co Ltd Ｉｉｉ 族窒化物半導体素子およびその製造方法
JP3500281B2 (ja) * 1997-11-05 2004-02-23 株式会社東芝 窒化ガリウム系半導体素子およびその製造方法
JP3080155B2 (ja) * 1997-11-05 2000-08-21 サンケン電気株式会社 窒化ガリウム半導体層を有する半導体装置及びその製造方法
JPH11186602A (ja) * 1997-12-24 1999-07-09 Toshiba Corp 発光素子および結晶成長方法
JPH11219904A (ja) * 1998-01-30 1999-08-10 Stanley Electric Co Ltd 化合物半導体基板、その製造方法および化合物半導体発光素子

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100508141B1 (ko) * 2001-02-27 2005-08-11 니뽄 가이시 가부시키가이샤 질화물막의 제조방법
US7875910B2 (en) 2003-03-03 2011-01-25 Cree, Inc. Integrated nitride and silicon carbide-based devices
US7898047B2 (en) 2003-03-03 2011-03-01 Samsung Electronics Co., Ltd. Integrated nitride and silicon carbide-based devices and methods of fabricating integrated nitride-based devices
KR101065096B1 (ko) * 2003-03-03 2011-09-16 크리 인코포레이티드 집적 질화물계 음파 소자 및 집적 질화물계 음파 소자의제조 방법
US8035111B2 (en) 2003-03-03 2011-10-11 Cree, Inc. Integrated nitride and silicon carbide-based devices
US8502235B2 (en) 2003-03-03 2013-08-06 Cree, Inc. Integrated nitride and silicon carbide-based devices
KR100821220B1 (ko) * 2006-06-29 2008-04-10 서울옵토디바이스주식회사 다층의 버퍼층을 가지는 질화물 반도체 발광 소자 및 그제조방법
KR101421410B1 (ko) * 2006-12-22 2014-07-22 코닌클리케 필립스 엔.브이. 변형률을 감소시키는 템플릿 상에 성장된 ⅲ-질화물 발광 장치
KR101117484B1 (ko) * 2009-12-31 2012-02-29 우리엘에스티 주식회사 반도체 발광소자

Also Published As

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DE19905517B4 (de) 2011-02-03
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JP2000036620A (ja) 2000-02-02
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