JP7479707B2 - Iii-n系半導体構造物及びその製造方法 - Google Patents

Iii-n系半導体構造物及びその製造方法 Download PDF

Info

Publication number
JP7479707B2
JP7479707B2 JP2021184364A JP2021184364A JP7479707B2 JP 7479707 B2 JP7479707 B2 JP 7479707B2 JP 2021184364 A JP2021184364 A JP 2021184364A JP 2021184364 A JP2021184364 A JP 2021184364A JP 7479707 B2 JP7479707 B2 JP 7479707B2
Authority
JP
Japan
Prior art keywords
layer
superlattice
iii
lattice constant
superlattice structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021184364A
Other languages
English (en)
Other versions
JP2022182954A (ja
Inventor
英 均 盧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IVWORKS CO Ltd
Original Assignee
IVWORKS CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by IVWORKS CO Ltd filed Critical IVWORKS CO Ltd
Publication of JP2022182954A publication Critical patent/JP2022182954A/ja
Application granted granted Critical
Publication of JP7479707B2 publication Critical patent/JP7479707B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151Compositional structures
    • H01L29/152Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • H01L29/155Comprising only semiconductor materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • H01L21/02507Alternating layers, e.g. superlattice
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02378Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02455Group 13/15 materials
    • H01L21/02458Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/0251Graded layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02538Group 13/15 materials
    • H01L21/0254Nitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation

Description

本開示は、超格子(superlattice)構造層をバッファ層として用い、超格子構造層上にIII-N系物質を成長させて形成されるIII-N系半導体構造物及びその製造方法に関するものである。
窒化ガリウム(GaN)等のIII-N系物質は、高度な半導体素子の製造のために必要な物質であり、GaN及びその化合物は、青色線及び紫外線発光素子、及びレーザのような光電子素子分野とRFトランジスタ及び電力トランジスタのような高周波数/高電力装置のような電子素子分野に適したワイドバンド-ギャップ半導体の材料として有望である。
窒化ガリウム(GaN)等のIII-N系物質を成長させるためのベース基板としては、シリコン(Si)基板が経済的であり、窒化ガリウム層の成長用として有望である。シリコン基板は、安価であり、優れた電気及び熱伝導性の利点を有するだけでなく、より大きいサイズとして利用可能である。しかし、窒化ガリウムとシリコンの格子定数の差と、熱膨張係数の差が深刻な問題になり得、これは成功的なエピタキシャル層の成長を妨害し得る。
これを解決するために、Al、Ga、Nで組み合わせられる超格子構造層を窒化アルミニウム(AlN)シード層が形成されたシリコン基板上に形成することによって、下部層(シリコン基板または窒化アルミニウムシード層)と上部層(窒化ガリウム層)との間でストレインを調節することができる。ストレインは、バッファ層である超格子構造層を構成する各層のAl、Ga組成と厚さ比率を相互に調整して平均格子定数を形成することによって調節することができ、バッファ層の平均格子定数は全てのエピタキシャル層の成長が終わったとき、半導体構造物の反りまたはクラックが制御されるように下部層の格子定数と上部層の格子定数を考慮して決定することができる。
しかし、下部層と上部層の格子定数の差を考慮してAl、Ga、Nで組み合わせられる超格子構造のバッファ層の平均格子定数を設定しようとするとき、格子定数の連続性が考慮され得、もし上部層が窒化ガリウムであれば、平均格子定数が窒化ガリウムの格子定数に近づかざるを得ない。平均格子定数が窒化ガリウムの格子定数に近づくためには、Al、Ga、Nで組み合わせられるAlGaN/AlNバッファ層の超格子ユニットにおいて、AlGaN層でAl組成が低くなるか、AlGaN層の厚さが厚くならなければならないので、平均バンドギャップが小さくならざるを得ず、これにより絶縁特性が低くなり得る。
異種基板上にIII-N系物質をエピタキシャル成長させるときに発生するストレインを制御すると同時に、高いバンドギャップを維持できるIII-N系半導体構造物及びその製造方法を提供する。
本発明の一実施例によるIII-N系半導体構造物は、シリコン物質を含む基板、前記基板上に形成されたものであって、窒化アルミニウム(AlN)物質を含むシード層、前記シード層上に形成されたものであって、複数の超格子ユニットが順に積層された超格子(superlattice)構造層、及び前記超格子構造層上に形成されたものであって、窒化ガリウム(GaN)物質を含むキャップ(cap)層を含み、前記超格子ユニットは0≦x≦1であるAlxGa1-xN物質で構成された第1層、及び、0<y≦0.4であるInyAl1-yN物質で構成された第2層を含む。
前記超格子ユニットの厚さは、30nm以下であり得る。
前記超格子構造層の平均格子定数は、前記シード層の格子定数と前記キャップ層の格子定数との間の値を有し得る。
前記シード層上に順に積層された前記複数の超格子ユニットにおいて、前記超格子ユニットの格子定数は、前記シード層から遠くなるほど大きい値を有し得る。
前記超格子構造層のバンドギャップエネルギー(bandgap energy)は、前記キャップ層のバンドギャップエネルギーより大きい値を有し得る。
前記超格子構造層は、50個以上の超格子ユニットを含み得る。
前記超格子ユニットにおいて、前記第1層に対する前記第2層の厚さの比率は1:10~10:1であり得る。
前記シード層、前記超格子構造層及び前記キャップ層は、分子ビームエピタキシ(Molecular Beam Epitaxy、MBE)または金属有機化学気相蒸着(Metal Organic Chemical Vapor Deposition、MOCVD)により成長し得る。
本発明の一実施例によるIII-N系半導体構造物を製造する方法は、シリコン物質を含む基板を準備する段階、前記基板上に窒化アルミニウム(AlN)物質を含むシード層を形成する段階、前記シード層上に複数の超格子ユニットが順に積層された超格子構造層を形成する段階、及び前記超格子構造層上に窒化ガリウム(GaN)物質を成長させてキャップ(cap)層を形成する段階を含み、前記超格子ユニットは、0≦x≦1であるAlxGa1-xN物質で構成された第1層、及び、0<y≦0.4であるInyAl1-yN物質で構成された第2層を含む。
前記超格子構造層を形成する段階において、前記超格子ユニットの厚さは30nm以下になるようにし得る。
前記超格子構造層を形成する段階において、前記超格子構造層の平均格子定数は、前記シード層の格子定数と前記キャップ層の格子定数との間の値を有するように調節され得る。
前記超格子構造層を形成する段階において、前記超格子ユニットの格子定数は、前記シード層から遠くなるほど大きい値を有するように調節され得る。
前記超格子構造層を形成する段階において、前記超格子構造層のバンドギャップエネルギー(bandgap energy)は、前記キャップ層のバンドギャップエネルギーより大きい値を有するように調節され得る。
前記超格子構造層を形成する段階において、前記超格子構造層は、少なくとも50個以上の超格子ユニットが積層され得る。
前記超格子構造層を形成する段階において、前記第1層に対する前記第2層の厚さの比率は1:10~10:1になるように調節され得る。
前記シード層、前記超格子構造層及び前記キャップ層は、分子ビームエピタキシ(Molecular Beam Epitaxy、MBE)または金属有機化学気相蒸着(Metal Organic Chemical Vapor Deposition、MOCVD)により成長し得る。
開示されたIII-N系半導体構造物及びその製造方法によれば、シリコン基板上にIII-N系物質をエピタキシャル成長させて半導体構造物を形成するとき、バッファ層としてAlGaN物質とInAlN物質を含む超格子構造層を用いることによって、エピタキシャル構造物の成長が終わったとき、反りまたはクラックの発生を防止することができる。
また、バッファ層としてAlGaN物質とInAlN物質を含む超格子構造層を用いることによって、バンドギャップを高い値に維持することができ、これによりIII-N系半導体構造物の絶縁特性を向上させることができる。
図1は、一実施例によるIII-N系半導体構造物の断面図である。 図2は、一実施例によるIII-N系半導体構造物の超格子構造層の断面図である。 図3は、他の実施例によるIII-N系半導体構造物の超格子構造層の断面図である。 図4は、III-N系半導体物質の格子定数とバンドギャップ(band gap)の相関関係を示すグラフである。
下記では、添付した図面を参照して本発明の属する技術分野で通常の知識を有する者が容易に実施することができるように本発明の実施例を詳細に説明する。しかし、本発明は、様々な相違する形態で具現され得、ここで説明している実施例に限定されない。また、図面で本発明を明確に説明するために説明と関係ない部分は省略し、明細書全体に亘って類似の部分に対しては類似の図面符号を付している。
明細書全体において、ある部分が他の部分と「連結」されているとするとき、これは「直接的に連結」されている場合だけでなく、その中間に他の素子を介して「電気的に連結」されている場合も含む。また、ある部分がある構成要素を「含む」とするとき、これは、特に反対となる記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含み得ることを意味する。
図1は、一実施例によるIII-N系半導体構造物(100)の断面図である。
図1を参照すると、III-N系半導体構造物(100)は、基板(110)、基板(110)上に設けられるシード層(120)、シード層(120)上に設けられる超格子構造層(130)及び超格子構造層(130)上に設けられるキャップ(cap)層(140)を含む。
基板(110)は、一般に、(111)の結晶方位を有し、他の結晶方位を有することも可能である。基板(110)は、シリコン炭化物基板、シリコン基板、またはSOI(Silicon on Insulator)基板であり得、SOI基板は約450~2,000μmの間の厚さを有し得る。
シード層(120)は、基板(110)上に設けられる。シード層(120)は、バッファ層として用いられる超格子構造層(130)を成長させるためのものであって、超格子構造層(130)のシードとなる結晶格子構造物を提供することができる。シード層(120)は、窒化アルミニウム(AlN)等のIII-N系物質を含み得る。
超格子構造層(130)は、シード層(120)上に設けられる。III-N系半導体構造物の成長後にウエハを冷ます間に発生する熱的引張応力を補償するために、超格子構造層(130)は圧縮耐性応力を提供することができる。図2に示された複数の超格子ユニット(135)が積層されて形成される超格子構造層(130)が成長面内に圧縮耐性応力を実現し、転位(dislocation)をフィルタリングするのに効果的であり得る。
図2は、一実施例によるIII-N系半導体構造物(100)の超格子構造層(130)の断面図であり、図2を参照すると、超格子構造層(130)は交番する異なる格子定数を有する物質の層(第1層(131)及び第2層(132))を有し、一対の第1層(131)及び第2層(132)が超格子ユニット(135)を構成する。超格子構造層(130)の交番する複数の第1層(131)及び第2層(132)は、圧縮応力及び引張応力が交番するようにすることができる。
第1層(131)及び第2層(132)は、それぞれ格子定数を有する。上記格子定数の1つは、もう1つより大きい。例えば、第1層(131)が第2層(132)より大きい格子定数を有するか、第2層(132)が第1層(131)より大きい格子定数を有し得る。
III-N系半導体物質の格子定数とバンドギャップ(band gap)の相関関係を示す図4を参照すると、窒化アルミニウム(AlN)物質を含むシード層(120)の格子定数は、窒化ガリウム(GaN)物質を含むキャップ層(140)の格子定数より小さい値を有する。また、複数の超格子ユニット(135)により形成される超格子構造層(130)の平均格子定数は、シード層(120)の格子定数とキャップ層(140)の格子定数との間の値を有し得る。
超格子構造層(130)の平均格子定数が、下部層であるシード層(120)の格子定数より大きく、上部層であるキャップ層(140)の格子定数より小さい値を有することによって、圧縮応力が形成される。また、超格子構造層(130)上に超格子構造層(130)より大きい格子定数を有するキャップ層(140)を成長させれば、引き続き圧縮応力が大きくなる。上記圧縮応力は、キャップ層(140)の成長が終わって温度を常温に下げるとき、熱膨張係数の差により発生する引張応力を相殺することができる。これを通じて、III-N系半導体構造物(100)の反りまたはクラックが制御され得る。
超格子ユニット(135)の第1層(131)はAlxGa1-xN(0≦x≦1)物質を含み得、第2層(132)はInyAl1-yN(0<y≦0.4)物質を含み得る。第1層(131)を構成するAlxGa1-xN(0≦x≦1)物質の組成と、第2層(132)を構成するInyAl1-yN(0<y≦0.4)物質の組成、及び、第1層(131)と第2層(132)の厚さを適宜調節することによって、超格子構造層(130)の平均格子定数がシード層(120)の格子定数とキャップ層(140)の格子定数との間の値を有するように調節され得る。
超格子構造層(130)のバンドギャップエネルギー(bandgap energy)は、窒化ガリウム(GaN)物質を含むキャップ層(140)のバンドギャップエネルギーより大きい値を有し得、これを通じてIII-N系半導体構造物(100)の絶縁特性を確保することができる。
特に、図4を参照すると、AlGaN物質とInAlN物質で構成される超格子構造層(130)のバンドギャップエネルギーは、Al、Ga、Nのみで構成される超格子構造層に比べてさらに高いバンドギャップエネルギーを有し得る。
具体的には、AlGaN物質を含む第1層(131)と、InAlN物質を含む第2層(132)がAlN物質(シード層)の格子定数とGaN物質(キャップ層)の格子定数との間の値を有する組成(P1、P2)で、交番する第1層(131)及び第2層(132)により形成される超格子構造層(130)の平均格子定数はP1、P2組成の格子定数と同一の値を有する。また、超格子構造層(130)のバンドギャップエネルギーは、P1地点とP2地点との間のバンドギャップエネルギーを有する。
一方、Al、Ga、Nのみで構成される超格子構造層は、P2地点でのバンドギャップエネルギーを有するようになり、このバンドギャップエネルギーはAlGaN物質とInAlN物質で構成される超格子構造層(130)のバンドギャップエネルギーより小さい。
下部層であるシード層(120)と、上部層であるキャップ層(140)の格子定数の差を考慮して超格子構造層(130)の平均格子定数を設定しようとするとき、格子定数の連続性を考慮しなければならないので、上部層であるキャップ層(140)が窒化ガリウム(GaN)物質を含むならば、超格子構造層(130)の平均格子定数は、窒化ガリウムの格子定数に近づかざるを得ない。図4において、超格子構造層の平均格子定数が窒化ガリウムの格子定数に近づくためには、超格子構造層のバンドギャップエネルギーは小さくならざるを得ないが、これにより絶縁特性が低くなる。しかし、本発明の一実施例により、AlGaN物質とInAlN物質で構成される超格子構造層(130)は、Al、Ga、Nのみで構成される超格子構造層より高いバンドギャップエネルギーを有するので、III-N系半導体構造物の絶縁特性を確保することができる。
超格子構造層(130)は、50個~400個の超格子ユニット(135)を含み得る。超格子ユニット(135)の厚さは3nm~30nmになり得、超格子ユニット(135)の第1層(131)及び第2層(132)は同一の厚さを有し得る。他の実施例によれば、第1層(131)の厚さと第2層(132)の厚さは互いに異なり得る。
超格子ユニット(135)において厚い層は他の層より少なくとも2倍厚いか、少なくとも3倍厚いか、少なくとも4倍厚いこともある。第1層(131)及び第2層(132)の厚さの間の比率は、例えば、 1:10~10:1の間のすべての組合わせになり得る。
再び図1を参照すると、キャップ層(140)は超格子構造層(130)上に設けられ、III-N系物質を含む。上記で説明した通り、キャップ層(140)は窒化ガリウム物質を含み得、超格子構造層(130)の格子定数より大きい格子定数を有し得、超格子構造層(130)のバンドギャップエネルギーより小さいバンドギャップエネルギーを有し得る。
III-N系半導体構造物(100)の各層は、分子ビームエピタキシ(Molecular Beam Epitaxy、MBE)または金属有機化学気相蒸着(Metal Organic Chemical Vapor Deposition、MOCVD)により成長し得る。
図3は、他の実施例によるIII-N系半導体構造物の超格子構造層(230)の断面図である。超格子構造層(230)は、図1のシード層(120)上に形成されるものであって、前述した超格子構造層(130)に代えるものであり、下記説明以外の構成は超格子構造層(130)と同一である。
図3を参照すると、超格子構造層(230)の平均格子定数は、シード層(120)の格子定数とキャップ層(140)の格子定数との間の値を有するように調節され得る。また、超格子構造層(230)は、複数の超格子ユニット(235、235'、235”)を含み、シード層(120)から遠く積層された超格子ユニットの格子定数は、シード層(120)に近く積層された超格子ユニットの格子定数より大きい値を有するように構成され得る。例えば、超格子ユニット(235')の格子定数は、超格子ユニット(235)の格子定数より大きい値を有し、超格子ユニット(235”)の格子定数は、超格子ユニット(235')の格子定数より大きい値を有する。
超格子ユニット(235、235’、235”)は、それぞれ第1層(231、231’、231”)及び第2層(232、232’、232”)を含み、第1層(231、231’、231”)はAlxGa1-xN(0≦x≦1)物質を含み得、第2層(232、232’、232”)はInyAl1-yN(0<y≦0.4)物質を含み得る。超格子ユニット(235、235’、235”)の格子定数は、第1層(231、231’、231”)及び第2層(232、232’、232”)の物質の組成及び第1層(231、231’、231”)及び第2層(232、232’、232”)の厚さを適宜調節することによって、シード層(120)から遠くなった超格子ユニットであるほど高い格子定数値を有するように、即ち、窒化ガリウム(GaN)物質を含むキャップ層(140)の格子定数値に近い値を有するように調節され得る。
また、超格子構造層(230)において、シード層(120)から遠くなるほど特定周期に従って段階的に超格子ユニットの格子定数が増加するように調節され得る。例えば、シード層(120)上に50個の超格子ユニットが積層されるたびに、次に積層される50個の超格子ユニットの格子定数が、前に積層された50個の超格子ユニットの格子定数より増加するように調節され得る。
従って、本実施例により形成された超格子構造層(230)の平均格子定数は、シード層(120)の格子定数とキャップ層(140)の格子定数との間の値を有すると同時に、シード層(120)からキャップ層(140)方向に行くほど高い格子定数を有し得る。
上記のような構造を通じて、シード層(120)、超格子構造層(230)、キャップ層(140)に行くほど格子定数の変化幅が小さくなり得、層間の格子定数の連続性が増大し得る。従って、エピタキシャル成長したIII-N系半導体構造物の成長が終わったとき、反りまたはクラックの発生が更に防止され得る。
以上でIII-N系半導体構造物及びその製造方法は、図面に示された実施例を参考として説明されたが、これは例示的なものに過ぎず、当該分野で通常の知識を有する者であれば、これから多様な変形及び均等な他実施例が可能であるという点を理解するはずである。従って、開示された実施例は、限定的な観点ではなく、説明的な観点から考慮されるべきである。本発明の範囲は、前述した説明ではなく、特許請求の範囲に示されており、それと同等な範囲内にある全ての差異は本発明に含まれていると解釈されるべきである。
100…III-N系半導体構造物
110…基板
120…シード層
130、230…超格子構造層
131、231、231’、231”…第1層
132、232、232’、232”…第2層
135、235、235’、235”…超格子ユニット
140…キャップ層

Claims (11)

  1. III-N系半導体構造物において、
    シリコン物質を含む基板、
    前記基板上に形成されたものであって、窒化アルミニウム(AlN)物質で構成されたシード層、
    前記シード層上に形成されたものであって、複数の超格子ユニットが順に積層された超格子(superlattice)構造層、及び
    前記超格子構造層上に形成されたものであって、窒化ガリウム(GaN)物質で構成されたキャップ(cap)層を含み、
    前記超格子ユニットは0<x<1であるAlxGa1-xN物質で構成された第1層、及び、0<y≦0.4であるInyAl1-yN物質で構成された第2層を含
    前記超格子構造層の平均格子定数は、前記シード層の格子定数と前記キャップ層の格子定数との間の値を有し、
    前記超格子構造層のバンドギャップエネルギー(bandgap energy)は、前記キャップ層のバンドギャップエネルギーより大きい値を有し、かつ、Al、Ga、及びNのみで構成された超格子構造層のバンドギャップエネルギーより大きい値を有する、
    III-N系半導体構造物。
  2. 前記超格子ユニットの厚さは、30nm以下である、請求項1に記載のIII-N系半導体構造物。
  3. 前記シード層上に順に積層された前記複数の超格子ユニットにおいて、前記超格子ユニットの格子定数は、前記シード層から遠くなるほど大きい値を有する、請求項に記載のIII-N系半導体構造物。
  4. 前記超格子構造層は、50個~400個の超格子ユニットを含む、請求項1に記載のIII-N系半導体構造物。
  5. 前記超格子ユニットにおいて、前記第1層に対する前記第2層の厚さの比率は1:10~10:1である、請求項1に記載のIII-N系半導体構造物。
  6. III-N系半導体構造物を製造する方法において、
    シリコン物質を含む基板を準備する段階、
    前記基板上に窒化アルミニウム(AlN)物質で構成されたシード層を形成する段階、
    前記シード層上に複数の超格子ユニットが順に積層された超格子構造層を形成する段階、及び
    前記超格子構造層上に窒化ガリウム(GaN)物質を成長させてキャップ(cap)層を形成する段階を含み、
    前記超格子ユニットは、0<x<1であるAlxGa1-xN物質で構成された第1層、及び、0<y≦0.4であるInyAl1-yN物質で構成された第2層を含
    前記超格子構造層の平均格子定数は、前記シード層の格子定数と前記キャップ層の格子定数との間の値を有し、
    前記超格子構造層のバンドギャップエネルギー(bandgap energy)は、前記キャップ層のバンドギャップエネルギーより大きい値を有し、かつ、Al、Ga、及びNのみで構成された超格子構造層のバンドギャップエネルギーより大きい値を有する、
    III-N系半導体構造物の製造方法。
  7. 前記超格子構造層を形成する段階において、前記超格子ユニットの厚さは30nm以下になるようにする、請求項に記載のIII-N系半導体構造物の製造方法。
  8. 前記超格子構造層を形成する段階において、前記超格子ユニットの格子定数は、前記シード層から遠くなるほど大きい値を有するように調節される、請求項に記載のIII-N系半導体構造物の製造方法。
  9. 前記超格子構造層を形成する段階において、前記超格子構造層は、少なくとも50個以上の超格子ユニットが積層される、請求項に記載のIII-N系半導体構造物の製造方法。
  10. 前記超格子構造層を形成する段階において、前記第1層に対する前記第2層の厚さの比率は1:10~10:1になるように調節される、請求項に記載のIII-N系半導体構造物の製造方法。
  11. 前記シード層、前記超格子構造層及び前記キャップ層は、分子ビームエピタキシ(Molecular Beam Epitaxy、MBE)または金属有機化学気相蒸着(Metal Organic Chemical Vapor Deposition、MOCVD)により成長する、請求項に記載のIII-N系半導体構造物の製造方法。
JP2021184364A 2021-05-28 2021-11-11 Iii-n系半導体構造物及びその製造方法 Active JP7479707B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020210069096A KR20220160890A (ko) 2021-05-28 2021-05-28 Ⅲ-n계 반도체 구조물 및 그 제조방법
KR10-2021-0069096 2021-05-28

Publications (2)

Publication Number Publication Date
JP2022182954A JP2022182954A (ja) 2022-12-08
JP7479707B2 true JP7479707B2 (ja) 2024-05-09

Family

ID=78806428

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021184364A Active JP7479707B2 (ja) 2021-05-28 2021-11-11 Iii-n系半導体構造物及びその製造方法

Country Status (5)

Country Link
US (1) US20220384580A1 (ja)
EP (1) EP4095885A1 (ja)
JP (1) JP7479707B2 (ja)
KR (1) KR20220160890A (ja)
TW (1) TWI804035B (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007103419A2 (en) 2006-03-06 2007-09-13 The Arizona Board Of Regents, A Body Corporate Acting On Behalf Of Arizona State University Structures and designs for improved efficiency and reduced strain iii-nitride heterostructure semiconductor devices
JP2007250991A (ja) 2006-03-17 2007-09-27 Nippon Telegr & Teleph Corp <Ntt> 超格子構造を含む半導体構造および該半導体構造を備える半導体デバイス
JP2016167472A (ja) 2013-07-09 2016-09-15 シャープ株式会社 窒化物半導体エピタキシャルウェハおよび電界効果トランジスタ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4530171B2 (ja) * 2003-08-08 2010-08-25 サンケン電気株式会社 半導体装置
JP4449467B2 (ja) * 2004-01-28 2010-04-14 サンケン電気株式会社 半導体装置
KR20130141290A (ko) * 2012-06-15 2013-12-26 삼성전자주식회사 초격자 구조체 및 이를 포함한 반도체 소자
US20160359004A1 (en) * 2015-06-03 2016-12-08 Veeco Instruments, Inc. Stress control for heteroepitaxy
CN111490100B (zh) * 2020-04-16 2024-04-05 英诺赛科(珠海)科技有限公司 半导体装置及其制造方法
TWI727773B (zh) * 2020-04-29 2021-05-11 合晶科技股份有限公司 複合基板及其製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007103419A2 (en) 2006-03-06 2007-09-13 The Arizona Board Of Regents, A Body Corporate Acting On Behalf Of Arizona State University Structures and designs for improved efficiency and reduced strain iii-nitride heterostructure semiconductor devices
JP2007250991A (ja) 2006-03-17 2007-09-27 Nippon Telegr & Teleph Corp <Ntt> 超格子構造を含む半導体構造および該半導体構造を備える半導体デバイス
JP2016167472A (ja) 2013-07-09 2016-09-15 シャープ株式会社 窒化物半導体エピタキシャルウェハおよび電界効果トランジスタ

Also Published As

Publication number Publication date
TW202246595A (zh) 2022-12-01
TWI804035B (zh) 2023-06-01
JP2022182954A (ja) 2022-12-08
KR20220160890A (ko) 2022-12-06
EP4095885A1 (en) 2022-11-30
US20220384580A1 (en) 2022-12-01

Similar Documents

Publication Publication Date Title
JP4525894B2 (ja) 半導体素子形成用板状基体及びこの製造方法及びこれを使用した半導体素子
JP4530171B2 (ja) 半導体装置
US9691712B2 (en) Method of controlling stress in group-III nitride films deposited on substrates
EP2538434B1 (en) Epitaxial substrate and method for producing same
US7811902B2 (en) Method for manufacturing nitride based single crystal substrate and method for manufacturing nitride based light emitting diode using the same
JP4332720B2 (ja) 半導体素子形成用板状基体の製造方法
WO2013125126A1 (ja) 半導体素子および半導体素子の製造方法
US20130043488A1 (en) Epitaxial substrate and method for manufacturing epitaxial substrate
US8633569B1 (en) AlN inter-layers in III-N material grown on REO/silicon substrate
JP2006100501A (ja) 半導体素子の形成に使用するための板状基体及びその製造方法
JP2003059948A (ja) 半導体装置及びその製造方法
US8969880B2 (en) Epitaxial substrate and method for manufacturing epitaxial substrate
KR20000005908A (ko) 반도체디바이스
JPH11145514A (ja) 窒化ガリウム系半導体素子およびその製造方法
JP2013123052A (ja) シリコン基板上にGaN層を形成する方法およびGaN基板
US8872308B2 (en) AlN cap grown on GaN/REO/silicon substrate structure
US8823025B1 (en) III-N material grown on AIO/AIN buffer on Si substrate
US20040266157A1 (en) Process for producing semiconductor layers based on III-V nitride semiconductors
JP7479707B2 (ja) Iii-n系半導体構造物及びその製造方法
JPH10303510A (ja) Iii 族窒化物半導体素子およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231024

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20240124

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240326

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240417