JP2016167472A - 窒化物半導体エピタキシャルウェハおよび電界効果トランジスタ - Google Patents

窒化物半導体エピタキシャルウェハおよび電界効果トランジスタ Download PDF

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信明 寺口
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淳 小河
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雄史 井上
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Abstract

【課題】反りを抑え、リーク電流の低減およびパーティクル起因のピットの改善を図る。
【解決手段】窒化物半導体エピタキシャルウェハは、Si基板(1)と、上記Si基板(1)上に形成されたAlNからなる下地層(2)と、上記下地層(2)上に形成されると共に、Al組成が上記Si基板側を下方として上方に向かって段階的に減少するAlGa1−xN(0<x<1)の組成でなる複数の層が積層されたAl組成傾斜層(7)と、上記Al組成傾斜層(7)の上に形成された窒化物半導体(8,9)とを備え、上記Al組成傾斜層(7)における複数の層間の少なくとも何れか一つの層間には、局所低Al組成AlGaN,GaNおよびAlNのうちの何れかが形成されており、上記局所低Al組成AlGaNは、Al組成が、上記Al組成傾斜層(7)における当該局所低Al組成AlGaNの直下および直上に位置する両AlGaN層のAl組成よりも低いAlGaNである。
【選択図】図1

Description

この発明は、基板上に窒化物半導体層がエピタキシャル成長された窒化物半導体エピタキシャルウェハ、および、それを用いた電界効果トランジスタに関する。
窒化物半導体を用いた電子デバイスとしては、一般的に、AlGaNとGaNとからなるヘテロ接合を含む構造が用いられている。近年、電子デバイスの低コスト化を実現するために、安価なSi基板上に窒化物半導体を成長することが盛んに行われている。
上記窒化物半導体をSi基板上に成長する際の問題点として、窒化物半導体とSiとの熱膨張係数の違いによるウェハの反りが挙げられる。すなわち、上記窒化物半導体の熱膨張係数は上記Siの熱膨張係数よりも大きいことから、Si基板上に窒化物半導体を高温で成長した後に室温に冷却する過程において、下に凸の形状に反るのである。
このような熱膨張係数の違いによる反りを抑える方法として、特表2004‐524250号公報(特許文献1)に開示された窒化ガリウム材料や、特開2007‐67077号公報(特許文献2)に開示された窒化物半導体素子や、特開2009‐158804号公報(特許文献3)に開示された半導体材料がある。
上記特許文献1に開示された窒化ガリウム材料においては、シリコン基板と窒化ガリウム材料との間に、組成的に勾配をつけたAlInGaN,AlGaN,InGaN等の窒化ガリウムの合金で構成された転移層を形成している。また、上記特許文献2に開示された窒化物半導体素子においては、高Al含有層からなるAlGaN層等と低Al含有層からなるAlGaN層等とを交互に複数層積層してなるAlN系超格子バッファ層を形成している。また、特許文献3に開示された半導体材料においては、Si基板上に形成されたAlN中間層の上に、Al組成に勾配をつけたAlGa1−xNからなる組成傾斜層と、高Al含有層からなるAlGaN層等と低Al含有層からなるAlGaN層等とを交互に複数層積層してなる超格子複合層とを形成している。
そして、上記特許文献3に開示された半導体材料では、上記組成傾斜層と上記超格子複合層とを組み合わせた構造により、反りと、格子定数や熱膨張係数等の成長条件起因のピット(点状欠陥)と、(2024)面における回折線の半値幅とを改善するようにしている。
しかしながら、さらなる結晶性の改善のためには、上記特許文献3に開示された半導体材料の構造では不十分であり、リーク改善およびパーティクル起因のピットの改善を図る必要がある。
特表2004‐524250号公報 特開2007‐67077号公報 特開2009‐158804号公報
そこで、この発明の課題は、ウェハの反りを抑えるだけではなく、リーク電流の低減およびパーティクル起因のピットの改善を図ることが可能な窒化物半導体エピタキシャルウェハ、および、それを用いた電界効果トランジスタを提供することにある。
上記課題を解決するため、この発明の窒化物半導体エピタキシャルウェハは、
Si基板と、
上記Si基板上に形成されたAlNからなる下地層と、
上記下地層上に形成されると共に、Al組成が上記Si基板側を下方として上方に向かって段階的に減少するAlGa1−xN(0<x<1)の組成でなる複数の層が積層されたAl組成傾斜層と、
上記Al組成傾斜層の上に形成された窒化物半導体と
を備え、
上記Al組成傾斜層における複数の層間の少なくとも何れか一つの層間には、局所低Al組成AlGaN,GaNおよびAlNのうちの何れかが形成されており、
上記局所低Al組成AlGaNは、Al組成が、上記Al組成傾斜層における当該局所低Al組成AlGaNの直下および直上に位置する両AlGaN層のAl組成よりも低いAlGaNである
ことを特徴としている。
また、一実施の形態の窒化物半導体エピタキシャルウェハでは、
上記Al組成傾斜層上に形成されると共に、AlGa1−aN(0≦a≦0.5)の組成でなる低Al組成層とAlGa1−bN(0.5<b≦1.0)の組成でなる高Al組成層とが交互に積層されてなる超格子層を備え、
上記Al組成傾斜層の上に形成される上記窒化物半導体は、上記超格子層上に形成されることによって、上記超格子層を介して上記Al組成傾斜層の上に形成されている。
また、一実施の形態の窒化物半導体エピタキシャルウェハでは、
上記Al組成傾斜層における上記層間に形成される上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかは、少なくとも、上記Al組成傾斜層を構成するAlGaN層の表面にオープンコアの螺旋転位を核として形成されたV字状の欠陥、および、パーティクルを起因として形成されたピットを、埋めるように形成されている。
また、この発明の電界効果トランジスタは、
上記この発明のエピタキシャルウェハを用いて形成されたことを特徴としている。
以上より明らかなように、この発明の窒化物半導体エピタキシャルウェハは、上記下地層の上に、Al組成が段階的に減少するAlGa1−xN(0<x<1)の組成でなる複数の層が積層されたAl組成傾斜層を成長させる場合に、上記Al組成傾斜層における複数の層間の少なくとも何れか一つの層間に、平坦性に優れた上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかを形成している。
したがって、上記下地層から伸びてくるオープンコアの螺旋転位を核として上記Al組成傾斜層におけるAlGaN層の表面に形成されたV字状の欠陥、および、パーティクル起因のピットを、上記層間に形成された平坦性に優れた上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかによって埋めることができ、それにより上記オープンコアの螺旋転位およびパーティクル起因のピットを消失させることができる。
すなわち、この発明によれば、電気的に活性であるためリークパスとして働くと考えられる上記オープンコアの螺旋転位を消失させることによって、結晶性に優れ、且つリーク電流を低減できる窒化物半導体エピタキシャルウェハを提供することができる。
さらに、上記Si基板と上記窒化物半導体との間に、上記Al組成傾斜層を形成しているので、上記Si基板と上記窒化物半導体との熱膨張係数の違いによる反りを抑制することができる。
また、この発明の電界効果トランジスタは、上記反りの抑制、結晶性の向上、リーク電流の低減、超格子層の耐圧維持を図ることができる、上記この発明のエピタキシャルウェハを用いて形成されている。したがって、高性能で、高耐圧で、消費電流の少ないの電界効果トランジスタを得ることができる。
この発明の窒化物半導体エピタキシャルウェハにおける断面図である。 X線回折における(0004)面の半値全幅を示す図である。 AlN層の有無によるリーク電流の減少効果を示す図である。 V字状の欠陥を示す図である。 図1とは異なる窒化物半導体エピタキシャルウェハにおける断面図である。 X線回折における(0004)面の半値全幅を示す図である。 GaN層の有無によるリーク電流の減少効果を示す図である。 GaN層の有無による歩留まりを示す図である。 超格子層の表面にパーティクル起因のピットが形成されるメカニズムとその防止策との説明図である。 パーティクル起因のピット内を理想的に埋める場合の説明図である。
以下、この発明を図示の実施の形態により詳細に説明する。
・第1実施の形態
本実施の形態は、基板上に形成された上記下地層としての初期成長層と、この初期成長層上に形成されると共にAl組成が段階的に減少する組成傾斜層とを含み、上記組成傾斜層における複数の層間の少なくとも何れか一つの層間には、局所低Al組成AlGaN,GaNおよびAlNのうちの何れかを有している。そして、その上に、さらに窒化物半導体が形成された窒化物半導体エピタキシャルウェハに関する。
ここで、上記局所低Al組成AlGaNとは、上記組成傾斜層における当該低Al組成AlGaNの直下および直上に位置する二つの層のAl組成よりも低いAl組成であるAlGaNのことである。
図1は、本実施の形態の窒化物半導体エピタキシャルウェハにおける断面図である。
図1において、基板として、CZ法(チョクラルスキー法)によって成長された抵抗率が0.01Ω・cmのB(ボロン)ドープSi基板1を用いる。このSi基板1上に、AlNからなる厚さ100nmの初期成長層2、組成傾斜バッファ層7、GaNからなる厚さ1μmのチャネル層8、AlGaNからなる障壁層9が形成されている。ここで、上記組成傾斜バッファ層7は、厚さ200nmのAl0.7Ga0.3N3と、AlN層4と、厚さ400nmのAl0.4Ga0.6N5と、厚さ400nmのAl0.1Ga0.9N6で構成されている。尚、各層の膜厚は、本実施の形態の数値に限定されるわけではなく、本ウェハにおける反りの調整に応じて変化させることが可能である。
各層の成長は、一例であるが、以下のような成長方法で行われる。
上記AlN初期成長層2の成長に先立って、Si基板1表面の酸化膜をフッ酸系のエッチャントで除去した後、有機金属気相成長(MOCVD)装置にSi基板1をセットする。そして、Si基板1の温度を1100℃に設定し、チャンバー圧力13.3kPaで基板表面のクリーニングを行なう。
次に、基板温度およびチャンバー圧力を一定とし、アンモニアNH(12.5slm)を流すことでSi基板1表面の窒化を行なう。引き続き、AlNを、100nm(TMA(トリメチルアルミニウム)流量=117μmol/min,NH流量=12.5slm)成長してAlN初期成長層2を形成する。次に、基板温度1150℃で、Al0.7Ga0.3N3を、200nm(TMG(トリメチルガリウム)流量=57μmol/min,TMA流量=97μmol/min,NH流量=12.5slm)成長する。次に、AlN層4(TMA流量=117μmol/min,NH流量=1.0slm)を成長する。次に、Al0.4Ga0.6N5を、400nm(TMG流量=99μmol/min,TMA流量=55μmol/min,NH流量=12.5slm)成長する。次に、Al0.1Ga0.9N6を、400nm(TMG流量=137μmol/min,TMA流量=18μmol/min,NH流量=12.5slm)成長する。こうして、Al0.7Ga0.3N3とAlN層4とAl0.4Ga0.6N5とAl0.1Ga0.9N6とでなる組成傾斜バッファ層7を形成する。
その後、1μmの厚さでGaNチャネル層8(TMG流量=50μmol/min,NH流量=12.5slm)を成長する。さらに、20nmの厚さでAl0.2Ga0.8N障壁層9を順次成長する。
以下、詳細な説明は省略するが、上述のようにしてSi基板1上に形成された窒化物半導体層に対して、求める電子デバイスに応じた加工を施して上記電子デバイスが形成される。
例えば、上記電子デバイスとして電界効果トランジスタを形成する場合には、上記AlGaN障壁層9とGaNチャネル層8との界面に形成される2次元電子ガスの層とオーミック接触を形成するソース電極(図示せず)およびドレイン電極(図示せず)が形成され、上記ソース電極と上記ドレイン電極との間にゲート電極(図示せず)が形成される。
図2は、上記GaNチャネル層8のX線回折における(0004)面の半値全幅のAlN層4依存性を示す図である。ここで、上記(0004)面は、螺旋転位との相関があることから、オープンコアの螺旋転位の減少を反映すると考えられるために指標としている。
図2によれば、上記組成傾斜バッファ層7中にAlN層4を形成した方が、AlN層4を形成しない場合よりも強度が大きく、且つピーク値での半値全幅が狭く、結晶性に優れていることが分かる。
また、図3は、上記組成傾斜バッファ層7にAlN層4を含む場合と含まない場合とによるリーク電流の減少効果を示す図である。
図3によれば、上記組成傾斜バッファ層7にAlN層4を含まない場合には、Si基板1とAlGaN障壁層9上に形成される電極との間の印加電圧Vが170V以上の場合、Si基板1と上記電極との間のリーク電流の電流密度J(A/cm)が、一般に不良品と判定される1.E−04以上になっている。これに対して、組成傾斜バッファ層17にAlN層4を含む場合には、上記印加電圧が170Vを超えても450Vまでは、リーク電流の電流密度Jが上記1.E−04以下に低減されている。
上述のように、上記初期成長層2の上にAl組成を階段状に減少した組成傾斜バッファ層7を成長させる場合、反りを低減する効果を高めるためには、初期成長層2として一般的に用いられるAlNに対してAl組成の差が0.2以上であるAlGaN層を組成傾斜バッファ層7として成長することが好ましい。しかしながら、平坦な表面を有する高Al組成AlGaN層を成長することは容易ではなく、図4に示すように、AlGaN層(組成傾斜バッファ層7の最下層)の表面に、AlN(初期成長層2)から伸びてきた転位を核としてV字状の欠陥10が容易に形成される。V字状の欠陥10が形成される原因は、オープンコアの螺旋転位であることが一般的に知られており、さらに上記オープンコアの螺旋転位はその上層のAlGaN層に引き継がれていく。
しかしながら、上記V字状の欠陥を平坦性に優れたAlNやGaN等によって埋めることにより、その理由は明らかではないが、オープンコアの螺旋転位が消失する。オープンコアの螺旋転位は、電気的に活性であることが知られており、リークパスとして働くと考えられるため、オープンコアの螺旋転位の消失はリーク電流の低減に繋がるのである。
本実施の形態においては、Si基板1上に形成されたAlN初期成長層2と、このAlN初期成長層2上に形成されると共にAl組成が階段状に減少するAlGaN組成傾斜バッファ層7とを含み、AlGaN組成傾斜バッファ層7における複数の層間における第1層であるAl0.7Ga0.3N3と第2層であるAl0.4Ga0.6N5との間に、AlN層4を形成している。さらに、AlGaN組成傾斜バッファ層7の上に、GaNチャネル層8およびAlGaN障壁層8でなる窒化物半導体が形成されている。
したがって、上記AlN初期成長層2から伸びてきた転位を核としてAlGaN組成傾斜バッファ層7の第1層であるAl0.7Ga0.3N3の表面に形成されたV字状の欠陥が、平坦性に優れたAlN層4によって埋められて、上記オープンコアの螺旋転位が消失する。そのため、電気的に活性な上記オープンコアの螺旋転位が消失することによって、リーク電流を低減することができるのである。
尚、上記第1実施の形態においては、上記AlGaN組成傾斜バッファ層7における第1層と第2層との間にAlN層4を形成している。しかしながら、AlN層4を形成する箇所はAlGaN組成傾斜バッファ層7の第1層と第2層との間に限定されるものではなく、第2層と第3層との間に形成しても差し支えない。要は、AlGaN組成傾斜バッファ層7における複数の層間の少なくとも何れか一つの層間であればよいのである。
また、上記第1実施の形態においては、上記AlGaN組成傾斜バッファ層7の第1層と第2層との境界に形成されるV字状の欠陥を埋める物質として、AlN(AlN層4)を用いている。しかしながら、上記V字状の欠陥を埋める物質は上記AlNに限定されるものではなく、GaNを用いることも可能である。
さらに、上記V字状の欠陥を埋める物質として、上記AlGaN組成傾斜バッファ層7において、直下に位置する上記第1層(Al0.7Ga0.3N3)のAl組成(=0.7)、および、直上に位置する上記第2層(Al0.4Ga0.6N5)のAl組成(=0.4)よりも低いAl組成である局所低Al組成AlGaNを用いても差し支えない。その理由は、Al組成の低いAlGaN層の横方向成長速度が大きいため、平坦性に優れているからである。
ここで、上記AlGaN組成傾斜バッファ層7における層間に形成されるV字状の欠陥を埋める物質としては、上記AlN(AlN層4),GaNおよび上記局所低Al組成AlGaNのうちから選択された複数の物質を組み合わせて用いても差し支えない。例えば、上記AlGaN組成傾斜バッファ層7における異なる複数の層間に、上記AlN(AlN層4),GaNおよび上記局所低Al組成AlGaNのうちから選択された異なる物質を用いてもよい。
ここで、平坦なGaN層の成長は比較的容易であるが、平坦なAlN層を得るためには、V/III比を500以下に設定する必要がある。
・第2実施の形態
本実施の形態は、基板上に形成された上記下地層としての初期成長層と、この初期成長層上に形成されると共にAl組成が段階的に減少する組成傾斜層とを含み、上記組成傾斜層における複数の層間の少なくとも何れか一つの層間に平坦性に優れた上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかを有している窒化物半導体エピタキシャルウェハにおいて、上記組成傾斜層上に、AlGa1−xN(0≦x≦0.5)の組成からなる低Al組成層と、AlGa1−yN(0.5<y≦1.0)の組成からなる高Al組成層とを交互に積層してなる超格子層を形成している。そして、上記超格子層の上に、さらに窒化物半導体が形成されている窒化物半導体エピタキシャルウェハに関する。
図5は、本実施の形態の窒化物半導体エピタキシャルウェハにおける断面図である。
図5において、基板としては、上記CZ法によって成長された抵抗率が0.02Ω・cmのB(ボロン)ドープSi基板11を用いる。このSi基板11上に、AlNからなる厚さ100nmの初期成長層12、組成傾斜バッファ層17、AlGaN/AlNからなる超格子層18、GaNからなる厚さ1μmのチャネル層19、AlNからなる中間層(特性改善層)20、AlGaNからなる障壁層21、GaNからなるキャップ層22が形成されている。
ここで、上記組成傾斜バッファ層17は、厚さ200nmのAl0.7Ga0.3N13と、厚さ400nmのAl0.4Ga0.6N14と、ピットを埋め込むように形成されたGaN層15と、厚さ400nmのAl0.1Ga0.9N16とで構成されている。
各層の成長は、一例であるが、以下のような成長方法で行われる。
上記Si基板11に対する酸化膜除去,クリーニングおよび表面窒化、Si基板11上へのAlN初期成長層12および組成傾斜バッファ層17の形成は、上記第1実施の形態と同様にして行われる。
その場合、上記第1実施の形態においては、上記AlGaN組成傾斜バッファ層7の第1層であるAl0.7Ga0.3N3と第2層であるAl0.4Ga0.6N5との間にAlN層4を形成しているのに対して、本実施の形態の組成傾斜バッファ層17においては、第2層であるAl0.4Ga0.6N14と第3層であるAl0.1Ga0.9N16との間にGaN層15を形成するようにしている。尚、GaN15の形成に際しては、AlN層4の場合の上記TMAに換えて上記TMGを原料ガスして使用する。
そうした後、上記AlGa1−xN(x=0.1)の低Al組成層とAlGa1−yN(y=1.0)の高Al組成層とを交互に積層したAl0.1Ga0.9N/AlNからなる多層の超格子層18を成長する。引き続いて、1.0μmの厚さでGaNチャネル層19(TMG流量=224μmol/min,NH流量=12.5slm)を成長する。さらに、厚さ1nmのAlN中間層(特性改善層)20と、厚さ20nmのAl0.2Ga0.8N障壁層21と、厚さ1nmのGaNキャップ層22とからなる電子供給層を成長する。
以下、詳細な説明は省略するが、上述のようにしてSi基板11上に形成された窒化物半導体層に対して、求める電子デバイスに応じた加工を施して上記電子デバイスが形成される。
例えば、上記電子デバイスとして電界効果トランジスタを形成する場合には、上記AlN中間層(特性改善層)20とGaNチャネル層19との界面に形成される2次元電子ガスの層とオーミック接触を形成するソース電極(図示せず)およびドレイン電極(図示せず)が形成され、上記ソース電極と上記ドレイン電極との間にゲート電極(図示せず)が形成される。
図6は、上記GaNチャネル層19のX線回折における(0004)面の半値全幅のGaN15依存性を示す図である。ここで、(0004)面は、螺旋転位と相関があることから、オープンコアの螺旋転位の減少を反映すると考えられるために指標としている。
図6によれば、上記組成傾斜バッファ層17中にGaN15を形成した方が、GaN15を形成しない場合よりも強度が大きく、且つピーク値での半値全幅が狭く、結晶性に優れていることが分かる。
また、図7は、上記組成傾斜バッファ層17にGaN層15を含む場合と含まない場合とによるリーク電流の減少効果を示す図である。
図7によれば、上記組成傾斜バッファ層17にGaN層15を含まない場合には、Si基板11とGaNキャップ層22上に形成される電極との間の印加電圧Vが280V以上の場合に、Si基板11と上記電極との間のリーク電流の電流密度J(A/cm)が、一般に不良品と判定される1.E−04以上になっている。これに対し、組成傾斜バッファ層17にGaN層15を含む場合には、上記印加電圧が280Vを超えても780Vまでは、リーク電流の電流密度Jが上記1.E−04以下に低減されている。
また、図8は、上記組成傾斜バッファ層17にGaN層15を含む場合と含まない場合とによる素子破壊の歩留まりの差を示す図である。尚、その際における不良品の判定は、基板11とGaNキャップ層22上に形成される電極との間の印加電圧が600V時における基板11と上記電極間のリーク電流の電流密度J(A/cm)が、1.E−04を超える場合に不良品と判定している。
図8によれば、上記組成傾斜バッファ層17にGaN15を含まない場合には48%であった歩留まりが、組成傾斜バッファ層17にGaN層15を含むことによって、98%まで大幅に改善されている。
上記特許文献2のごとく高Al組成層からなるAlGaN層等と低Al組成層からなるAlGaN層等とを交互に複数層積層してなる超格子バッファ層のみが形成された構造の場合には、上記超格子バッファ層内に微小パーティクルが存在した際に、上記超格子構造では高Al含有AlGaN層の横方向成長速度が小さいため、上層が形成される毎に徐々に微小パーティクルによる開口が大きくなり、上記超格子バッファ層の表面にパーティクル起因のピットが形成されることになる。このように、ここで言う「ピット」はパーティクル起因のピットであり、成長条件起因のピットである上記特許文献3に開示されたピットとは異なるものである。
これに対し、上記特許文献3のごとく、高Al組成AlGaN層と低Al組成AlGaN層とを交互に積層してなる超格子層の下部に、Al組成に勾配をつけたAlGaN組成傾斜層を形成した場合、図9(a)に示すように、AlGaN組成傾斜層31における最下層32の表面にパーティクル起因のピット33が形成された際に、Al組成の少ない上方の層での横方向成長によってパーティクル起因のピット33が徐々に埋まっていくが十分ではない。結果的に、AlGaN組成傾斜層31の最上層34の表面にパーティクル起因のピット35が残ってしまう。
すなわち、上記パーティクル起因のピットを消滅させるためには、成長条件起因のピットの改善法である上記特許文献3では不十分なのである。
そして、その場合には、上述したように、上記超格子層36では、高Al組成AlGaN層の横方向成長速度が小さいため、AlGaN組成傾斜層31から引き継がれた微小パーティクルによる開口が上層が形成される毎に徐々に大きくなり、上記超格子層36の表面にパーティクル起因の大きなピットが形成されてしまうのである。
そこで、本実施の形態においては、図9(b)に示すように、AlGaN組成傾斜層37を構成する各層の間の何れかに、Al組成が「0」であるために横方向成長が最も著しいGaN層38を形成して、パーティクル起因のピット40が超格子層39に達する前にピット40を埋めるようにしている。こうすることによって、パーティクル起因のピットが超格子層39に発生することを防止して、超格子層39の耐圧を維持することが可能となるのである。
その場合、上記超格子層39の形成後にGaN層を形成してパーティクル起因のピットを埋めても意味がない。何故ならば、形成されている超格子層39およびその下層に既にピットが存在する場合には、そのピットが存在する領域の耐圧を十分確保できないためである。したがって、上記GaN層によってパーティクル起因のピットを埋める位置としては、超格子層39よりも下部である必要がある。
また、図5および図9(b)においては、上記AlGaN組成傾斜層17,37を構成する各層の間の何れかに、GaN層15,38を層状に形成してパーティクル起因のピットを埋めている。その場合、GaN層15,38を形成するのは単にパーティクル起因のピットを埋めるためであるので、層状に形成する必要はない。理想的には、図10に示すように、パーティクル起因のピット41内のみをGaN42で埋めることが、より好ましい。
尚、上記第2実施の形態においては、上記AlGaN組成傾斜バッファ層17における第2層と第3層の間にGaN15を形成している。しかしながら、GaN15を形成する箇所はAlGaN組成傾斜バッファ層17の第2層と第3層との間に限定されるものではなく、第1層と第2層との間に形成しても差し支えない。要は、AlGaN組成傾斜バッファ層17における複数の層間の少なくとも何れか一つの層間であればよいのである。
また、上記第2実施の形態においては、上記AlGaN組成傾斜バッファ層17の第2層と第3層との間に形成されたパーティクル起因のピットを埋める物質として、GaN(GaN層15)を用いている。しかしながら、上記パーティクル起因のピットを埋める物質は上記GaNに限定されるものではなく、AlNを用いることも可能である。また、AlGaN組成傾斜バッファ層17において、直下に位置する上記第2層のAl組成および直上に位置する上記第3層のAl組成よりも低いAl組成である上記局所低Al組成AlGaNを用いても差し支えない。
ここで、上記AlGaN組成傾斜バッファ層17の第2層と第3層との境界に形成されるパーティクル起因のピットを埋める物質としては、上記GaN(GaN層15),AlNおよび上記局所低Al組成AlGaNのうちから選択された複数の物質を組み合わせて用いても差し支えない。例えば、AlGaN組成傾斜バッファ層17における異なる複数の層間に、上記GaN(GaN層15),AlNおよび上記局所低Al組成AlGaNのうちから選択された異なる物質を用いてもよい。
また、上記第2実施の形態においては、上記多層の超格子層18を、低Al組成層としてのAl0.1Ga0.9Nと高Al組成層としてのAlNとを交互に積層して構成している。しかしながら、Al0.1Ga0.9N/AlNに限定されるものではなく、AlGa1−xN(0≦x≦0.5)から選択された低Al組成層と、AlGa1−yN(0.5<y≦1.0)から選択されたる高Al組成層とを交互に積層された多層構造であれば差し支えない。
また、上記第1実施の形態では、上記AlGaN組成傾斜バッファ層7における層間に上記AlN,GaNおよび局所低Al組成AlGaNを形成する効果として、V字状の欠陥が埋められて上記オープンコアの螺旋転位が消失することを述べている。また、上記第2実施の形態では、上記効果として、上記パーティクル起因のピットが埋められることを述べている。しかしながら、上記第1実施の形態でも上記パーティクル起因のピットを埋めることができ、上記第2実施の形態でも上記オープンコアの螺旋転位を消失できるという効果を奏することは言うまでも無い。
以上のごとく、この発明の窒化物半導体エピタキシャルウェハは、
Si基板1,11と、
上記Si基板1,11上に形成されたAlNからなる下地層2,12と、
上記下地層2,12上に形成されると共に、Al組成が上記Si基板1,11側を下方として上方に向かって段階的に減少するAlGa1−xN(0<x<1)の組成でなる複数の層が積層されたAl組成傾斜層7,17と、
上記Al組成傾斜層7,17の上に形成された窒化物半導体8,9,19〜22と
を備え、
上記Al組成傾斜層7,17における複数の層間の少なくとも何れか一つの層間には、局所低Al組成AlGaN,GaNおよびAlNのうちの何れかが形成されており、
上記局所低Al組成AlGaNは、Al組成が、上記Al組成傾斜層7,17における当該局所低Al組成AlGaNの直下および直上に位置する両AlGaN層のAl組成よりも低いAlGaNである
ことを特徴としている。
上記構成によれば、上記下地層2,12上に、Al組成が段階的に減少するAlGa1−xN(0<x<1)の組成でなる複数の層が積層されたAl組成傾斜層7,17を成長させる場合に、上記Al組成傾斜層7,17における複数の層間の少なくとも何れか一つの層間に、平坦性に優れた上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかを形成している。
したがって、上記下地層2,12から伸びてくるオープンコアの螺旋転位を核として上記Al組成傾斜層7,17におけるAlGaN層の表面に形成されたV字状の欠陥、および、パーティクル起因のピットを、上記層間に形成された平坦性に優れた上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかによって埋めることができ、それによって上記オープンコアの螺旋転位およびパーティクル起因のピットを消失させることができる。
すなわち、この発明によれば、電気的に活性であるためリークパスとして働くと考えられる上記オープンコアの螺旋転位を消失させることによって、結晶性に優れ、且つリーク電流を低減できる窒化物半導体エピタキシャルウェハを提供することができる。さらに、下地層2,12上に、Al組成が上方に向かって段階的に減少するAl組成傾斜層7,17が形成されているので、Si基板1,11と窒化物半導体8,9,19〜22との熱膨張係数の違いによる反りを抑制することができるのである。
また、一実施の形態の窒化物半導体エピタキシャルウェハでは、
上記Al組成傾斜層17上に形成されると共に、AlGa1−aN(0≦a≦0.5)の組成でなる低Al組成層とAlGa1−bN(0.5<b≦1.0)の組成でなる高Al組成層とが交互に積層されてなる超格子層18を備え、
上記Al組成傾斜層17の上に形成される上記窒化物半導体19〜22は、上記超格子層18上に形成されることによって、上記超格子層18を介して上記Al組成傾斜層17の上に形成されている。
この実施の形態によれば、上記Al組成傾斜層17における複数の層間の少なくとも何れか一つの層間に、平坦性に優れた上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかを形成している。したがって、上記Al組成傾斜層17における最下層の表面にパーティクル起因のピットが形成された場合に、上記Al組成傾斜層17の層間に形成された平坦性に優れた上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかによって、上記パーティクル起因のピットを上記超格子層18に達する前に埋めることが可能になる。
こうすることによって、上記パーティクル起因のピットが上記超格子層18に発生することを防止して、上記反りの抑制、結晶性の向上、リーク電流の低減に加えて、上記超格子層18の耐圧を維持することができるのである。
さらに、上記Al組成傾斜層17に加えて、その上に低Al組成層と高Al組成層とが交互に積層されてなる超格子層18を備えている。したがって、Si基板11と窒化物半導体19〜22との熱膨張係数の違いによる反りを、さらに抑制することが可能になるのである。
また、一実施の形態の窒化物半導体エピタキシャルウェハでは、
上記Al組成傾斜層7,17における上記層間に形成される上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかは、少なくとも、上記Al組成傾斜層7,17を構成するAlGaN層の表面に、オープンコアの螺旋転位を核として形成されたV字状の欠陥、および、パーティクルを起因として形成されたピットを、埋めるように形成されている。
この実施の形態によれば、上記Al組成傾斜層7,17を構成するAlGaN層の表面に形成されたオープンコアの螺旋転位を核とするV字状の欠陥、および、パーティクル起因のピットを、上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れで埋めることができる。したがって、上記オープンコアの螺旋転位を消失させ、上記パーティクル起因のピットを消滅させることができる。
また、この発明の電界効果トランジスタは、
上記この発明のエピタキシャルウェハを用いて形成されたことを特徴としている。
上記構成によれば、上記反りの抑制、結晶性の向上、リーク電流の低減、超格子層の耐圧維持を図ることができるエピタキシャルウェハを用いて形成されている。したがって、高性能で、高耐圧で、消費電流の少ないの電界効果トランジスタを得ることができる。
1,11…Si基板、
2,12…AlN初期成長層、
3,13…Al0.7Ga0.3N、
4…AlN層、
5,14…Al0.4Ga0.6N、
6,16…Al0.1Ga0.9N、
7,17…組成傾斜バッファ層、
8,19…GaNチャネル層、
9,21…AlGaN障壁層、
15,38…GaN層、
18…AlN/AlGaN超格子層、
20…AlN中間層(特性改善層)、
22…GaNキャップ層、
31,37…AlGaN組成傾斜層、
33,35,40,41…パーティクル起因のピット、
36,39…超格子層。

Claims (4)

  1. Si基板と、
    上記Si基板上に形成されたAlNからなる下地層と、
    上記下地層上に形成されると共に、Al組成が上記Si基板側を下方として上方に向かって段階的に減少するAlGa1−xN(0<x<1)の組成でなる複数の層が積層されたAl組成傾斜層と、
    上記Al組成傾斜層の上に形成された窒化物半導体と
    を備え、
    上記Al組成傾斜層における複数の層間の少なくとも何れか一つの層間には、局所低Al組成AlGaN,GaNおよびAlNのうちの何れかが形成されており、
    上記局所低Al組成AlGaNは、Al組成が、上記Al組成傾斜層における当該局所低Al組成AlGaNの直下および直上に位置する両AlGaN層のAl組成よりも低いAlGaNである
    ことを特徴とする窒化物半導体エピタキシャルウェハ。
  2. 請求項1に記載の窒化物半導体エピタキシャルウェハにおいて、
    上記Al組成傾斜層上に形成されると共に、AlGa1−aN(0≦a≦0.5)の組成でなる低Al組成層とAlGa1−bN(0.5<b≦1.0)の組成でなる高Al組成層とが交互に積層されてなる超格子層を備え、
    上記Al組成傾斜層の上に形成される上記窒化物半導体は、上記超格子層上に形成されることによって、上記超格子層を介して上記Al組成傾斜層の上に形成されている
    ことを特徴とする窒化物半導体エピタキシャルウェハ。
  3. 請求項1あるいは請求項2に記載の窒化物半導体エピタキシャルウェハにおいて、
    上記Al組成傾斜層における上記層間に形成される上記局所低Al組成AlGaN,GaNおよびAlNのうちの何れかは、少なくとも、上記Al組成傾斜層を構成するAlGaN層の表面にオープンコアの螺旋転位を核として形成されたV字状の欠陥、および、パーティクルを起因として形成されたピットを、埋めるように形成されている
    ことを特徴とする窒化物半導体エピタキシャルウェハ。
  4. 請求項1から請求項3までの何れか一つに記載のエピタキシャルウェハを用いて形成されたことを特徴とする電界効果トランジスタ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019111986A1 (ja) * 2017-12-08 2019-06-13 エア・ウォーター株式会社 化合物半導体基板
JP2019534583A (ja) * 2017-03-03 2019-11-28 上海新傲科技股▲ふん▼有限公司Shanghai Simgui Technology Co.,Ltd. 高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法
JP2022182954A (ja) * 2021-05-28 2022-12-08 株式会社アイヴィワークス Iii-n系半導体構造物及びその製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409965B (zh) * 2016-11-24 2018-01-16 聊城大学 一种高速饱和单行载流子紫外光电二极管及制备方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4592742B2 (ja) * 2007-12-27 2010-12-08 Dowaエレクトロニクス株式会社 半導体材料、半導体材料の製造方法及び半導体素子
JP5572976B2 (ja) * 2009-03-26 2014-08-20 サンケン電気株式会社 半導体装置
JP5492984B2 (ja) * 2010-04-28 2014-05-14 日本碍子株式会社 エピタキシャル基板およびエピタキシャル基板の製造方法
JP5665171B2 (ja) * 2010-05-14 2015-02-04 住友電気工業株式会社 Iii族窒化物半導体電子デバイス、iii族窒化物半導体電子デバイスを作製する方法
JP5672926B2 (ja) * 2010-10-08 2015-02-18 富士通株式会社 化合物半導体装置及びその製造方法
JP5804768B2 (ja) * 2011-05-17 2015-11-04 古河電気工業株式会社 半導体素子及びその製造方法
JP2013026321A (ja) * 2011-07-19 2013-02-04 Sharp Corp 窒化物系半導体層を含むエピタキシャルウエハ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019534583A (ja) * 2017-03-03 2019-11-28 上海新傲科技股▲ふん▼有限公司Shanghai Simgui Technology Co.,Ltd. 高ブレークダウン電圧の窒化ガリウム系高電子移動度トランジスタおよびその形成方法
WO2019111986A1 (ja) * 2017-12-08 2019-06-13 エア・ウォーター株式会社 化合物半導体基板
JP2019102767A (ja) * 2017-12-08 2019-06-24 エア・ウォーター株式会社 化合物半導体基板
CN111433889A (zh) * 2017-12-08 2020-07-17 爱沃特株式会社 化合物半导体基板
JP2022182954A (ja) * 2021-05-28 2022-12-08 株式会社アイヴィワークス Iii-n系半導体構造物及びその製造方法
JP7479707B2 (ja) 2021-05-28 2024-05-09 株式会社アイヴィワークス Iii-n系半導体構造物及びその製造方法

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