JP5672926B2 - 化合物半導体装置及びその製造方法 - Google Patents
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Description
本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体デバイスは、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスとしての開発が活発に行われている。窒化物半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。特に、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高耐圧及び高出力が実現できる。
ＧａＮの結晶を用いた基板の製造は極めて困難であり、大径の基板は存在しない。そのため、ＳｉＣ、サファイア、Ｓｉ等の基板を用いて、ヘテロエピタキシャル成長によりＧａＮを形成している。特にＳｉ基板は、大径で高品質の基板が、低コストで入手可能であり、近年ではＳｉ基板上のＧａＮ形成の研究が盛んに行われている。
Ｓｉは、ＧａＮ、ＡｌＧａＮ等の化合物半導体に比べて熱膨張係数が小さい。ＧａＮのエピタキシャル成長は高温で行われる。そのため、Ｓｉ基板とＧａＮ層との熱膨張係数差に起因して、Ｓｉ基板に反り、クラック等が発生するという問題がある。この問題を解決するため、超格子構造により結晶歪を低減し基板の反りを低減する手法等が研究されている。しかしながらこの方法では、結晶の成長制御が困難であり、また、成長時間が長くなるためコストが高くなるという問題がある。
本発明は、上記の課題に鑑みてなされたものであり、比較的短い製造時間で容易且つ確実に反りのない基板を得ることを可能とし、低コストで信頼性の高い高耐圧及び高出力の化合物半導体装置を実現することを目的とする。
化合物半導体装置の一態様は、基板と、前記基板の上方に形成された化合物半導体層とを含み、前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有しており、前記第１の層は、Ａｌ組成比率が均一な第１の領域と、膜厚方向のＡｌ組成比率が前記第１の領域との界面から前記第２の層との界面にかけて漸増する第２の領域とが積層されてなる。
化合物半導体装置の一態様は、基板と、前記基板の上方に形成された化合物半導体層と
を含み、前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、前記第１の層は、下領域及び前記下領域よりも格子定数の小さい上領域からなる構成層が複数積層されてなり、複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域の格子定数が下部の前記構成層の前記下領域の格子定数よりも大きく、且つ、上部の前記構成層の前記上領域の格子定数が下部の前記構成層の前記上領域の格子定数よりも大きく、前記各構成層の前記上領域は、下面から上面にかけてＡｌ組成比率が漸増している。
を含み、前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、前記第１の層は、下領域及び前記下領域よりも格子定数の小さい上領域からなる構成層が複数積層されてなり、複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域の格子定数が下部の前記構成層の前記下領域の格子定数よりも大きく、且つ、上部の前記構成層の前記上領域の格子定数が下部の前記構成層の前記上領域の格子定数よりも大きく、前記各構成層の前記上領域は、下面から上面にかけてＡｌ組成比率が漸増している。
化合物半導体装置の製造方法の一態様は、基板の上方に、常温以上の所定の処理温度で化合物半導体からなる第１の層及び第２の層を順次形成する工程を含み、前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有しており、前記基板は、前記第１の層及び前記第２の層よりも熱膨張係数が小さく、前記基板、前記第１の層及び前記第２の層は、前記第２の層を形成した際に、前記基板から前記第１の層及び前記第２の層に向かって上に凸に反った形状とされる。
化合物半導体装置の製造方法の一態様は、基板の上方に、常温以上の所定の処理温度で化合物半導体からなる第１の層及び第２の層を順次形成する工程を含み、前記第１の層は、下領域及び前記下領域よりも格子定数の小さい上領域からなる構成層が複数積層されてなり、前記基板は、前記第１の層及び前記第２の層よりも熱膨張係数が小さく、複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域の格子定数が下部の前記構成層の前記下領域の格子定数よりも大きく、且つ、上部の前記構成層の前記上領域の格子定数が下部の前記構成層の前記上領域の格子定数よりも大きく、前記基板、前記第１の層及び前記第２の層は、前記第２の層を形成した際に、前記基板から前記第１の層及び前記第２の層に向かって上に凸に反った形状とされる。
上記の各態様によれば、比較的短い製造時間で容易且つ確実に反りのない基板を得ることが可能となり、低コストで信頼性の高い高耐圧及び高出力の化合物半導体装置が実現する。
以下、諸実施形態について図面を参照して詳細に説明する。以下の諸実施形態では、化合物半導体装置の構成について、その製造方法と共に説明する。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。諸実施形態において、素子分離は、所定の素子分離法、例えばＳＴＩ（Shallow Trench Isolation）法、又は素子分離領域へのイオン注入等により行う。
なお、以下の図面において、図示の便宜上、相対的に正確な大きさ及び厚みに示していない構成部材がある。諸実施形態において、素子分離は、所定の素子分離法、例えばＳＴＩ（Shallow Trench Isolation）法、又は素子分離領域へのイオン注入等により行う。
（第１の実施形態）
本実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１及び図２は、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
本実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１及び図２は、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
成長用基板として、汎用性に優れたＳｉ基板を用いる。Ｓｉ基板は、その上に形成する、後述する電子走行層等の諸化合物半導体よりも熱膨張係数が小さい。図１（ａ）に示すように、Ｓｉ基板１上に、ＡｌＮからなる第１のバッファ層２を形成した後、ＡｌＧａＮからなる第２のバッファ層３を形成する。
第２のバッファ層３は、均一組成領域３ａと傾斜組成領域３ｂとの積層構造とされている。均一組成領域３ａは、ＡｌＧａＮのＡｌ組成比率が均一となるように形成されている。傾斜組成領域３ｂは、第２のバッファ層３の上面に近づくにつれてＡｌＧａＮのＡｌ組成比率が徐々に高くなるように形成されている。ＡｌＧａＮは、Ａｌ組成比率が高いほど格子定数は小さくなる。換言すれば、傾斜組成領域３ｂでは、膜厚方向の任意の二部位において、上部位の格子定数が下部位の格子定数よりも小さい。
第２のバッファ層３上に、電子走行層４、中間層５、電子供給層６、及びキャップ層７を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層４の電子供給層６（直接的には中間層５）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。
詳細には、Ｓｉ基板１上に、例えば有機金属気相成長法であるＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）により、以下の各化合物半導体層を成長する。ＭＯＣＶＤ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。各化合物半導体層の成長時の処理温度は、例えば９００℃〜１０００℃程度である。
Ｓｉ基板１上に、ＡｌＮ、インテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）、ｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＡｌＧａＮ、及びｎ+−ＧａＮを順次堆積し、第１のバッファ層２、第２のバッファ層３、電子走行層４、中間層５、電子供給層６、及びキャップ層７を積層形成する。ここで、第１のバッファ層２は膜厚５０ｎｍ程度、第２のバッファ層３は膜厚４００ｎｍ程度に形成する。
第２のバッファ層３では、図３（第１のバッファ層２、第２のバッファ層３、電子走行層４のみ図示する。）に示すように、均一組成領域３ａは、Ａｌ組成比率が例えば０．５の均一組成となるように形成される。傾斜組成領域３ｂは、例えば厚み１０ｎｍ程度であり、Ａｌ組成比率が傾斜組成領域３ｂの下面から上面にかけて例えば０．５から０．７に漸増するように形成される。
電子走行層４は例えば膜厚１μｍ程度、中間層５は例えば膜厚５ｎｍ程度でＡｌ組成比率０．２、電子供給層６は例えば膜厚３０ｎｍ程度でＡｌ組成比率０．２、キャップ層７は例えば膜厚１０ｎｍ程度に形成する。なお、電子供給層４をｉ−ＡｌＧａＮ層としても良い。
上記のｉ−ＧａＮ、ｉ−ＡｌＧａＮ、ｎ−ＧａＮ、及びｎ−ＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス、トリメチルガリウム（ＴＭＧ）ガス、及びアンモニア（ＮＨ3）ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるＴＭＡガス、Ｇａ源であるＴＭＧガスの供給の有無及び流量を適宜設定する。傾斜組成領域３ｂを形成する際には、ＴＭＡガスの供給量を徐々に増加させる、或いはＴＭＧガスの供給量を徐々に減少させて成長する。共通原料であるＮＨ3ガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は９００℃〜１２００℃程度とする。ｎ−ＧａＮ及びｎ−ＡｌＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
ここで、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの優位性について、比較例との比較に基づいて説明する。
図４は、比較例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの図１（ａ）に相当する状態を示す模式図である。図示の便宜上、（ａ）ではＳｉ基板１、第１のバッファ層２、第２のバッファ層１０、電子走行層４のみを、（ｂ）では第１のバッファ層２、第２のバッファ層１０、電子走行層４のみを示している。
第２のバッファ層１０は、第１のバッファ層２のＡｌＮと電子走行層４のＧａＮとの格子定数差を緩和するために設けられており、膜厚４００ｎｍ程度で、ＡｌＧａＮのＡｌ組成比率が０．５で均一となるように形成されている。
第２のバッファ層１０は、第１のバッファ層２のＡｌＮと電子走行層４のＧａＮとの格子定数差を緩和するために設けられており、膜厚４００ｎｍ程度で、ＡｌＧａＮのＡｌ組成比率が０．５で均一となるように形成されている。
第２のバッファ層１０のＡｌＧａＮは、第１のバッファ層２のＡｌＮよりも格子定数が大きく、電子走行層４のＧａＮよりも格子定数が小さい。そのため比較例では、図４（ｂ）に示すように、第２のバッファ層１０は、第１のバッファ層２との界面近傍では、第１のバッファ層２との格子定数差に起因する比較的大きな圧縮応力（矢印Ａ１）が印加される。これにより、第２のバッファ層１０には比較的大きな圧縮歪み（矢印Ｂ１）が生じる。この圧縮歪みは、第１のバッファ層２との界面で最大であり、当該界面から離間するにつれて、結晶転移の発生等に起因して小さくなる。第２のバッファ層１０の膜厚が大きいほど当該界面との距離が大きくなるため、圧縮歪みは小さくなる。
一方、第２のバッファ層１０は、電子走行層４との界面近傍では、電子走行層４との格子定数差に起因する比較的小さな引張応力（矢印Ａ２）が印加される。この引張応力は、第２のバッファ層１０の第１のバッファ層２との関係で生じた圧縮応力の一部と相殺される。その結果、第２のバッファ層１０は、電子走行層４との界面近傍では、第１のバッファ層２との界面近傍における圧縮歪み（矢印Ｂ１）に比べて小さな圧縮歪み（矢印Ｂ２）が残留することになる。第２のバッファ層１０は４００ｎｍ程度の厚い膜厚に形成されるため、第１のバッファ層２との関係で生じた圧縮応力は、電子走行層４との界面近傍では相当に小さくなる。そのため、矢印Ｂ２で示す圧縮歪みは、矢印Ｂ１で示す圧縮歪みに比べて非常に小さい。
図５は、比較例において、Ｓｉ基板上に電子走行層等の化合物半導体層を形成した場合の基板形状を示す模式図であり、（ａ）が形成直後の高温状態の基板形状、（ｂ）が所定時間経過した常温状態の基板形状を示している。図５では便宜上、Ｓｉ基板１上の第１のバッファ層２、第２のバッファ層１０、電子走行層４、中間層５、電子供給層６、及びキャップ層７を「化合物半導体層」と示す。
Ｓｉ基板１はその上の電子走行層４等の化合物半導体よりも熱膨張係数が小さい。比較例において、図１（ａ）に相当する工程を終了した直後には、Ｓｉ基板１等は１０００℃以下の高温状態にある。第２のバッファ層１０では、電子走行層４との界面近傍の方が第１のバッファ層２との界面近傍よりも圧縮応力が小さい。そのためＳｉ基板１等は、当該直後には、上記の熱膨張係数の差と、第２のバッファ層１０における第１のバッファ層２との界面近傍と電子走行層４との界面近傍との圧縮歪みの差（圧縮応力差）とが拮抗して、図５（ａ）のように平坦に近い状態となる。そして、Ｓｉ基板１等は、温度が下がって常温となると、上記の拮抗が崩れて図５（ｂ）のように下に凸に反った状態となってしまう。
図６は、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの図１（ａ）の状態を示す模式図である。図示の便宜上、（ａ）ではＳｉ基板１、第１のバッファ層２、第２のバッファ層３、電子走行層４のみを、（ｂ）では第１のバッファ層２、第２のバッファ層３、電子走行層４のみを示している。
本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、比較例の第２のバッファ層１０に替わって第２のバッファ層３が設けられている。本実施形態では、図６（ｂ）に示すように、第２のバッファ層３の均一組成領域３ａにより、比較例と同様に、第２のバッファ層３の第１のバッファ層２との界面近傍では、矢印Ｂ１で示す大きな圧縮歪みが生じる。本実施形態の第２のバッファ層３では、均一組成領域３ａ上にこれよりもＡｌ組成比率の高い傾斜組成領域３ｂが形成されている。傾斜組成領域３ｂの存在により、第２のバッファ層３の電子走行層４との界面近傍におけるＡｌ組成比率が、比較例の第２のバッファ層１０の場合よりも高くなり、格子定数が小さくなる。その結果、第２のバッファ層３では、電子走行層４との界面近傍において、矢印Ａ３に示すように、図６（ｂ）の第１のバッファ層２との関係で生じた圧縮応力に加えて、比較的大きな圧縮応力が印加される。矢印Ａ３で示すように、図６（ｂ）の矢印Ａ２で示す引張応力を打ち消してもなお、大きな引張応力が残留する。これにより、第２のバッファ層３では、電子走行層４との界面近傍において、第１のバッファ層２との界面近傍における矢印Ｂ１で示す圧縮歪みに相当する（例えば同等の）大きさの圧縮歪み（矢印Ｂ３）が生じることになる。
傾斜組成領域３ｂは、均一組成領域３ａとの界面から電子走行層４との界面にかけてＡｌ組成比率が漸増している。この構成により、傾斜組成領域３ｂと均一組成領域３ａとの界面では両者の格子定数に差は殆どなく、格子欠陥は発生しない。また、傾斜組成領域３ｂのＡｌ組成比率を上記のように漸増させることで、圧縮歪みを効率良くきめ細かに増加させることが可能となる。
図７は、本実施形態において、Ｓｉ基板上に電子走行層等の化合物半導体層を形成した場合の基板形状を示す模式図であり、（ａ）が形成直後の高温状態の基板形状、（ｂ）が所定時間経過した常温状態の基板形状を示している。図７では便宜上、Ｓｉ基板１上の第１のバッファ層２、第２のバッファ層３、電子走行層４、中間層５、電子供給層６、及びキャップ層７を「化合物半導体層」と示す。
Ｓｉ基板１はその上の電子走行層４等の化合物半導体よりも熱膨張係数が小さい。本実施形態において、図１（ａ）の工程を終了した直後には、Ｓｉ基板１等は１０００℃以下の高温状態にある。第２のバッファ層３では、電子走行層４との界面近傍と第１のバッファ層２との界面近傍とで圧縮応力は例えば同等の大きさである。そのためＳｉ基板１等は、当該直後には、上記の熱膨張係数の差に起因して、図７（ａ）のように上に凸に反った状態となる。そして、Ｓｉ基板１等は、温度が下がって常温となると、上記の熱膨張係数の差による影響が緩和（ほぼ消失）して、図７（ｂ）のようにほぼ平坦な状態となる。
続いて、図１（ｂ）に示すように、リフトオフ法により、ソース電極８及びドレイン電極９を形成する。
詳細には、先ず、キャップ層７上にレジストを塗付し、リソグラフィーによりレジストを加工して、ソース電極の形成部位及びドレイン電極の形成部位に開口を有するレジストマスクを形成する。電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、各開口を埋め込むようにレジストマスク上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において６００℃程度で熱処理し、オーミックコンタクトを確立する。以上により、キャップ層７上には、ソース電極８及びドレイン電極９が形成される。
詳細には、先ず、キャップ層７上にレジストを塗付し、リソグラフィーによりレジストを加工して、ソース電極の形成部位及びドレイン電極の形成部位に開口を有するレジストマスクを形成する。電極材料として例えばＴｉ／Ａｌを用い、蒸着法等により、各開口を埋め込むようにレジストマスク上にＴｉ／Ａｌを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＴｉ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において６００℃程度で熱処理し、オーミックコンタクトを確立する。以上により、キャップ層７上には、ソース電極８及びドレイン電極９が形成される。
続いて、図１（ｃ）に示すように、パッシベーション膜１１を形成する。
詳細には、ソース電極８及びドレイン電極９を覆うように、キャップ層７上に絶縁物、ここではＰＥＣＶＤ法等によりＳｉＮを膜厚５００ｎｍ程度に堆積する。これにより、保護膜となるパッシベーション膜１１が形成される。
詳細には、ソース電極８及びドレイン電極９を覆うように、キャップ層７上に絶縁物、ここではＰＥＣＶＤ法等によりＳｉＮを膜厚５００ｎｍ程度に堆積する。これにより、保護膜となるパッシベーション膜１１が形成される。
続いて、図２（ａ）に示すように、パッシベーション膜１１に開口１１ａを形成する。
詳細には、先ず、パッシベーション膜１２をリソグラフィー及びドライエッチングにより加工する。これにより、キャップ層７の表面の一部を露出させるゲート電極形成用の開口１２ａが形成される。
詳細には、先ず、パッシベーション膜１２をリソグラフィー及びドライエッチングにより加工する。これにより、キャップ層７の表面の一部を露出させるゲート電極形成用の開口１２ａが形成される。
続いて、図２（ｂ）に示すように、リフトオフ法により、ゲート電極１２を形成する。
詳細には、先ず、パッシベーション膜１１上にレジストを塗付し、リソグラフィーによりレジストを加工して、パッシベーション膜１１の開口１１ａを露出する開口を有するレジストマスクを形成する。電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、開口を埋め込むようにレジストマスク上にＮｉ／Ａｕを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＮｉ／Ａｕを除去する。以上により、パッシベーション膜１１上には、ソース電極８とドレイン電極９との間で、開口１１ａをＮｉ／Ａｕで埋め込みキャップ層７と接続されるゲート電極１２が形成される。
詳細には、先ず、パッシベーション膜１１上にレジストを塗付し、リソグラフィーによりレジストを加工して、パッシベーション膜１１の開口１１ａを露出する開口を有するレジストマスクを形成する。電極材料として例えばＮｉ／Ａｕを用い、蒸着法等により、開口を埋め込むようにレジストマスク上にＮｉ／Ａｕを堆積する。リフトオフ法により、レジストマスク及びその上に堆積するＮｉ／Ａｕを除去する。以上により、パッシベーション膜１１上には、ソース電極８とドレイン電極９との間で、開口１１ａをＮｉ／Ａｕで埋め込みキャップ層７と接続されるゲート電極１２が形成される。
しかる後、ソース電極８、ドレイン電極９、及びゲート電極１２と接続される配線の形成等の諸工程を経る。これにより、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、比較的短い製造時間で容易且つ確実に反りのない基板を得ることが可能となり、低コストで信頼性の高い高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
［変形例］
以下、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、第２のバッファ層の構成が若干異なる点で第１の実施形態と相違する。
図８は、第１の実施形態の変形例による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
以下、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、第２のバッファ層の構成が若干異なる点で第１の実施形態と相違する。
図８は、第１の実施形態の変形例による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
先ず、図８（ａ）に示すように、第１の実施形態と同様の手法により、Ｓｉ基板１上に、ＡｌＮからなる第１のバッファ層２を形成した後、ＡｌＧａＮからなる第２のバッファ層２１を形成する。
第２のバッファ層２１は、低Ａｌ組成領域２１ａと高Ａｌ組成領域２１ｂとの積層構造で例えば膜厚４００ｎｍ程度とされている。低Ａｌ組成領域２１ａは、ＡｌＧａＮのＡｌ組成比率が比較的低値で均一、例えばＡｌ組成比率が０．５となるように形成されている。高Ａｌ組成領域２１ｂは、厚みが例えば１０ｎｍ程度であり、ＡｌＧａＮのＡｌ組成比率が比較的高値で均一、例えば０．７となるように形成されている。
第２のバッファ層２１は、低Ａｌ組成領域２１ａと高Ａｌ組成領域２１ｂとの積層構造で例えば膜厚４００ｎｍ程度とされている。低Ａｌ組成領域２１ａは、ＡｌＧａＮのＡｌ組成比率が比較的低値で均一、例えばＡｌ組成比率が０．５となるように形成されている。高Ａｌ組成領域２１ｂは、厚みが例えば１０ｎｍ程度であり、ＡｌＧａＮのＡｌ組成比率が比較的高値で均一、例えば０．７となるように形成されている。
第２のバッファ層２１上に、第１の実施形態と同様に、電子走行層４、中間層５、電子供給層６、及びキャップ層７を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層４の電子供給層６（直接的には中間層５）との界面近傍に２ＤＥＧが生成される。
本例では、第２のバッファ層２１は、第１の実施形態の第２のバッファ層３と同様に、第１のバッファ層２との界面近傍では、第１のバッファ層２との格子定数差に起因する比較的大きな圧縮応力が生じる。これにより、第２のバッファ層１０には比較的大きな圧縮歪みが生じる。一方、低Ａｌ組成領域２１ａよりもＡｌ組成比率の高い高Ａｌ組成領域２１ｂの存在により、第２のバッファ層２１の電子走行層４との界面近傍においても、第１のバッファ層２との界面近傍のものと例えば同等の大きな圧縮応力が生じる。
本例でも、第１の実施形態と同様に、図８（ａ）の工程を終了した直後には、Ｓｉ基板１等は１０００℃以下の高温状態にある。第２のバッファ層２１では、電子走行層４との界面近傍と第１のバッファ層２との界面近傍とで圧縮応力は例えば同等の大きさである。そのためＳｉ基板１等は、当該直後には、上記の熱膨張係数の差に起因して、上に凸に反った状態となる。そして、Ｓｉ基板１等は、温度が下がって常温となると、上記の熱膨張係数の差による影響が緩和（ほぼ消失）して、ほぼ平坦な状態となる。
続いて、第１の実施形態の図１（ｂ）〜図２（ｂ）と同様の諸工程を経て、図８（ｂ）に示す構造体を得る。
しかる後、ソース電極８、ドレイン電極９、及びゲート電極１２と接続される配線の形成等の諸工程を経る。これにより、本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
しかる後、ソース電極８、ドレイン電極９、及びゲート電極１２と接続される配線の形成等の諸工程を経る。これにより、本例のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本例によれば、比較的短い製造時間で容易且つ確実に反りのない基板を得ることが可能となり、低コストで信頼性の高い高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
以下、第２の実施形態の変形例について説明する。本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、第２のバッファ層の構成が異なる点で第１の実施形態と相違する。
図９は、第２の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
以下、第２の実施形態の変形例について説明する。本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、第２のバッファ層の構成が異なる点で第１の実施形態と相違する。
図９は、第２の実施形態による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
先ず、図９（ａ）に示すように、第１の実施形態と同様の手法により、Ｓｉ基板１上に、ＡｌＮからなる第１のバッファ層２を形成した後、ＡｌＧａＮからなる第２のバッファ層３１を形成する。
第２のバッファ層３１上に、第１の実施形態と同様に、電子走行層４、中間層５、電子供給層６、及びキャップ層７を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層４の電子供給層６（直接的には中間層５）との界面近傍に２ＤＥＧが生成される。
第２のバッファ層３１上に、第１の実施形態と同様に、電子走行層４、中間層５、電子供給層６、及びキャップ層７を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層４の電子供給層６（直接的には中間層５）との界面近傍に２ＤＥＧが生成される。
第２のバッファ層３１の詳細を図１０に示す。ここでは図示の便宜上、第１のバッファ層２、第２のバッファ層３１、電子走行層４のみ示している。
第２のバッファ層３１は、下領域及び下領域よりも格子定数の小さい上領域が積層された構成層が複数積層されてなる。図１０（ａ）では、構成層が３層形成された場合を例示しており、Ｓｉ基板１側から構成層３２Ａ，３２Ｂ，３２Ｃとする。構成層３２Ａは、下領域３２Ａａ及び上領域３２Ａｂが積層されてなる。構成層３２Ｂは、下領域３２Ｂａ及び上領域３２Ｂｂが積層されてなる。構成層３２Ｃは、下領域３２Ｃａ及び上領域３２Ｃｂが積層されてなる。
第２のバッファ層３１は、下領域及び下領域よりも格子定数の小さい上領域が積層された構成層が複数積層されてなる。図１０（ａ）では、構成層が３層形成された場合を例示しており、Ｓｉ基板１側から構成層３２Ａ，３２Ｂ，３２Ｃとする。構成層３２Ａは、下領域３２Ａａ及び上領域３２Ａｂが積層されてなる。構成層３２Ｂは、下領域３２Ｂａ及び上領域３２Ｂｂが積層されてなる。構成層３２Ｃは、下領域３２Ｃａ及び上領域３２Ｃｂが積層されてなる。
第２のバッファ層３１を構成する構成層３２Ａ，３２Ｂ，３２ＣのＡｌ組成比率を図１１に示す。
各構成層について、下領域では、ＡｌＧａＮのＡｌ組成比率が均一となるように形成されている。上領域では、その上面に近づくにつれてＡｌＧａＮのＡｌ組成比率が高くなるように形成されている。換言すれば、各構成層の下領域は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数よりも小さい。
各構成層について、下領域では、ＡｌＧａＮのＡｌ組成比率が均一となるように形成されている。上領域では、その上面に近づくにつれてＡｌＧａＮのＡｌ組成比率が高くなるように形成されている。換言すれば、各構成層の下領域は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数よりも小さい。
第２のバッファ層３１では、最下層の構成層から最上層の構成層に向かって、ここでは構成層３２Ａ，３２Ｂ，３２Ｃの順に、ＡｌＧａＮのＡｌ組成比率が低くされている。
具体的には、下領域３２Ａａ，３２Ｂａ，３２Ｃａでは、この順にＡｌ組成比率が低くなるように、例えば０．５，０．３，０．１でそれぞれ均一のＡｌ組成比率とされている。
上領域３２Ａｂ，３２Ｂｂ，３２Ｃｂでは、この順に、漸増するＡｌ組成比率のピーク値（各上領域の上面におけるＡｌ組成比率の値）が低くなるように、例えばピーク値が０．７，０．４，０．２とされている。この構成により、最上層の構成層３２Ｃ上に、格子欠陥等を可及的に生ぜしめることなく電子走行層４を形成することができる。
具体的には、下領域３２Ａａ，３２Ｂａ，３２Ｃａでは、この順にＡｌ組成比率が低くなるように、例えば０．５，０．３，０．１でそれぞれ均一のＡｌ組成比率とされている。
上領域３２Ａｂ，３２Ｂｂ，３２Ｃｂでは、この順に、漸増するＡｌ組成比率のピーク値（各上領域の上面におけるＡｌ組成比率の値）が低くなるように、例えばピーク値が０．７，０．４，０．２とされている。この構成により、最上層の構成層３２Ｃ上に、格子欠陥等を可及的に生ぜしめることなく電子走行層４を形成することができる。
このことは、換言すれば、以下のようになる。
構成層３２Ａ，３２Ｂ，３２Ｃのうち、任意の隣接する２層に着目する。ここでは、構成層３２Ａ，３２Ｂ、構成層３２Ｂ，３２Ｃが考えられる。例えば、構成層３２Ｂ，３２Ｃを例示する。当該２層では、上部の構成層３２Ｃの下領域３２Ｃａの格子定数が下部の構成層３２Ｂの下領域３２Ｂａの格子定数よりも大きい。且つ、上部の構成層３２Ｃの上領域３２Ｃｂの上面における格子定数が下部の構成層３２Ｂの上領域３２Ｂｂの上面における格子定数よりも大きい。
構成層３２Ａ，３２Ｂ，３２Ｃのうち、任意の隣接する２層に着目する。ここでは、構成層３２Ａ，３２Ｂ、構成層３２Ｂ，３２Ｃが考えられる。例えば、構成層３２Ｂ，３２Ｃを例示する。当該２層では、上部の構成層３２Ｃの下領域３２Ｃａの格子定数が下部の構成層３２Ｂの下領域３２Ｂａの格子定数よりも大きい。且つ、上部の構成層３２Ｃの上領域３２Ｃｂの上面における格子定数が下部の構成層３２Ｂの上領域３２Ｂｂの上面における格子定数よりも大きい。
第２のバッファ層３１の各構成層は、その下面近傍では、当該構成層の下層との格子定数差に起因する比較的大きな圧縮応力が印加される。
具体的に、当該構成層が構成層３２Ａであれば下層はＡｌＮからなる第１のバッファ層２であり、当該構成層が構成層３２Ｂ又は構成層３２Ｃであれば下層は構成層３２Ａ（の上領域３２Ａｂ）又は構成層３２Ｂ（の上領域３２Ｂｂ）である。
具体的に、当該構成層が構成層３２Ａであれば下層はＡｌＮからなる第１のバッファ層２であり、当該構成層が構成層３２Ｂ又は構成層３２Ｃであれば下層は構成層３２Ａ（の上領域３２Ａｂ）又は構成層３２Ｂ（の上領域３２Ｂｂ）である。
第１のバッファ層２に生じる内部応力を図１０（ｂ）に示す。
構成層３２Ａの第１のバッファ層２との界面近傍では、第１の実施形態と同様に、第１のバッファ層２との格子定数差に起因する比較的大きな圧縮応力が印加される。これにより、構成層３２Ａには比較的大きな圧縮歪み（矢印Ａ１）が生じる。
構成層３２Ｂの下領域３２ＢａのＡｌ組成比率（０．３）は、構成層３２Ａの上領域３２ＡｂのＡｌ組成比率のピーク値（０．７）よりも低い。そのため、構成層３２Ｂの構成層３２Ａとの界面近傍では、構成層３２Ｂには比較的大きな圧縮歪みが印加される。これにより、構成層３２Ｂには比較的大きな圧縮歪み（矢印Ｂ１）が生じる。
構成層３２Ｃでも同様に、構成層３２Ｂとの界面近傍で比較的大きな圧縮歪みが印加され、比較的大きな圧縮歪み（矢印Ｃ１）が生じる。
構成層３２Ａの第１のバッファ層２との界面近傍では、第１の実施形態と同様に、第１のバッファ層２との格子定数差に起因する比較的大きな圧縮応力が印加される。これにより、構成層３２Ａには比較的大きな圧縮歪み（矢印Ａ１）が生じる。
構成層３２Ｂの下領域３２ＢａのＡｌ組成比率（０．３）は、構成層３２Ａの上領域３２ＡｂのＡｌ組成比率のピーク値（０．７）よりも低い。そのため、構成層３２Ｂの構成層３２Ａとの界面近傍では、構成層３２Ｂには比較的大きな圧縮歪みが印加される。これにより、構成層３２Ｂには比較的大きな圧縮歪み（矢印Ｂ１）が生じる。
構成層３２Ｃでも同様に、構成層３２Ｂとの界面近傍で比較的大きな圧縮歪みが印加され、比較的大きな圧縮歪み（矢印Ｃ１）が生じる。
一方、第２のバッファ層３１の各構成層は、その上面近傍では、下領域よりもＡｌ組成比率の高い上領域の存在により、上層との界面近傍において大きな圧縮歪みが印加される。これにより、各構成層では、上層との格子定数差に起因して生じる引張応力を打ち消して、大きな圧縮応力が生じる。
具体的に、当該構成層が構成層３２Ａ又は構成層３２Ｂであれば上層は構成層３２Ｂ（の下領域３２Ｂａ）又は構成層３２Ｃ（の下領域３２Ｃａ）であり、当該構成層が構成層３２Ｃであれば上層は電子走行層４である。
具体的に、当該構成層が構成層３２Ａ又は構成層３２Ｂであれば上層は構成層３２Ｂ（の下領域３２Ｂａ）又は構成層３２Ｃ（の下領域３２Ｃａ）であり、当該構成層が構成層３２Ｃであれば上層は電子走行層４である。
ここで、各構成層はその積層構造のために比較的薄く、その下層との関係で当該下層との界面近傍に生じた圧縮応力は当該界面から上方に離れた部位でもさほど低下しない。このことも作用して、上領域３２Ａｂの存在により、構成層３２Ａの構成層３２Ｂとの界面近傍においても、矢印Ａ１で示す圧縮応力と例えば同等の大きな圧縮応力（矢印Ａ２）が生じる。
同様に、上領域３２Ｂｂの存在により、構成層３２Ｂの構成層３２Ｃとの界面近傍においても、矢印Ｂ１で示す圧縮応力と例えば同等の大きな圧縮応力（矢印Ｂ２）が生じる。
同様に、上領域３２Ｃｂの存在により、構成層３２Ｃの電子走行層４との界面近傍においても、矢印Ｃ１で示す圧縮応力と例えば同等の大きな圧縮応力（矢印Ｃ２）が生じる。
以上により、第２のバッファ層３１では、全体的にみれば、膜厚方向において大きさに偏りの少ない圧縮応力を内在している。
同様に、上領域３２Ｃｂの存在により、構成層３２Ｃの電子走行層４との界面近傍においても、矢印Ｃ１で示す圧縮応力と例えば同等の大きな圧縮応力（矢印Ｃ２）が生じる。
以上により、第２のバッファ層３１では、全体的にみれば、膜厚方向において大きさに偏りの少ない圧縮応力を内在している。
構成層３２Ａ，３２Ｂ，３２Ｃにおいて、上領域３２Ａｂ，３２Ｂｂ，３２Ｃｂは、それぞれ下面から上面にかけてＡｌ組成比率が漸増している。この構成により、上領域３２Ａｂ，３２Ｂｂ，３２Ｃｂと下領域３２Ａａ，３２Ｂａ，３２Ｃａとの界面では両者の格子定数に差は殆どなく、格子欠陥は発生しない。また、上領域３２Ａｂ，３２Ｂｂ，３２ＣｂのＡｌ組成比率を上記のように漸増させることで、それぞれ上面における圧縮歪みを効率良くきめ細かに増加させることが可能となる。
本実施形態でも、第１の実施形態と同様に、図９（ａ）の工程を終了した直後には、Ｓｉ基板１等は１０００℃以下の高温状態にある。第２のバッファ層３１では、電子走行層４との界面近傍と第１のバッファ層２との界面近傍とで圧縮応力は同等の大きさである。そのためＳｉ基板１等は、当該直後には、上記の熱膨張係数の差に起因して、上に凸に反った状態となる。そして、Ｓｉ基板１等は、温度が下がって常温となると、上記の熱膨張係数の差による影響が緩和（ほぼ消失）して、ほぼ平坦な状態となる。
続いて、第１の実施形態の図１（ｂ）〜図２（ｂ）と同様の諸工程を経て、図９（ｂ）に示す構造体を得る。
しかる後、ソース電極８、ドレイン電極９、及びゲート電極１２と接続される配線の形成等の諸工程を経る。これにより、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
しかる後、ソース電極８、ドレイン電極９、及びゲート電極１２と接続される配線の形成等の諸工程を経る。これにより、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本実施形態によれば、比較的短い製造時間で容易且つ確実に反りのない基板を得ることが可能となり、低コストで信頼性の高い高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
［変形例］
以下、第２の実施形態の変形例について説明する。本例では、第２の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、第２のバッファ層の構成が若干異なる点で第２の実施形態と相違する。
図１２は、第２の実施形態の変形例による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
以下、第２の実施形態の変形例について説明する。本例では、第２の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示するが、第２のバッファ層の構成が若干異なる点で第２の実施形態と相違する。
図１２は、第２の実施形態の変形例による化合物半導体装置の製造方法の主要工程を示す概略断面図である。
先ず、図１２（ａ）に示すように、第１の実施形態と同様の手法により、Ｓｉ基板１上に、ＡｌＮからなる第１のバッファ層２を形成した後、ＡｌＧａＮからなる第２のバッファ層４１を形成する。
第２のバッファ層４１上に、第２の実施形態と同様に、電子走行層４、中間層５、電子供給層６、及びキャップ層７を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層４の電子供給層６（直接的には中間層５）との界面近傍に２ＤＥＧが生成される。
第２のバッファ層４１上に、第２の実施形態と同様に、電子走行層４、中間層５、電子供給層６、及びキャップ層７を順次形成する。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、電子走行層４の電子供給層６（直接的には中間層５）との界面近傍に２ＤＥＧが生成される。
第２のバッファ層４１の詳細を図１３に示す。ここでは図示の便宜上、Ｓｉ基板１、第１のバッファ層２、第２のバッファ層４１、電子走行層４のみ示している。
第２のバッファ層４１は、下領域及び下領域よりも格子定数の小さい上領域が積層された構成層が複数積層されてなる。図１３では、構成層が３層形成された場合を例示しており、Ｓｉ基板１側から構成層４２Ａ，４２Ｂ，４２Ｃとする。構成層４２Ａは、下領域４２Ａａ及び上領域４２Ａｂが積層されてなる。構成層４２Ｂは、下領域４２Ｂａ及び上領域４２Ｂｂが積層されてなる。構成層４２Ｃは、下領域４２Ｃａ及び上領域４２Ｃｂが積層されてなる。
第２のバッファ層４１は、下領域及び下領域よりも格子定数の小さい上領域が積層された構成層が複数積層されてなる。図１３では、構成層が３層形成された場合を例示しており、Ｓｉ基板１側から構成層４２Ａ，４２Ｂ，４２Ｃとする。構成層４２Ａは、下領域４２Ａａ及び上領域４２Ａｂが積層されてなる。構成層４２Ｂは、下領域４２Ｂａ及び上領域４２Ｂｂが積層されてなる。構成層４２Ｃは、下領域４２Ｃａ及び上領域４２Ｃｂが積層されてなる。
第２のバッファ層４１を構成する構成層４２Ａ，４２Ｂ，４２ＣのＡｌ組成比率を図１４に示す。
各構成層について、下領域では、ＡｌＧａＮのＡｌ組成比率が均一となるように形成されている。上領域では、ＡｌＧａＮのＡｌ組成比率が下領域よりも高値で均一となるように形成されている。
各構成層について、下領域では、ＡｌＧａＮのＡｌ組成比率が均一となるように形成されている。上領域では、ＡｌＧａＮのＡｌ組成比率が下領域よりも高値で均一となるように形成されている。
第２のバッファ層４１では、最下層の構成層から最上層の構成層に向かって、ここでは構成層４２Ａ，４２Ｂ，４２Ｃの順に、ＡｌＧａＮのＡｌ組成比率が低くされている。
具体的には、下領域４２Ａａ，４２Ｂａ，４２Ｃａでは、この順にＡｌ組成比率が低くなるように、例えば０．５，０．３，０．１でそれぞれ均一のＡｌ組成比率とされている。
上領域４２Ａｂ，４２Ｂｂ，４２Ｃｂでは、この順にこの順にＡｌ組成比率が低くなるように、且つ下領域４２Ａａ，４２Ｂａ，４２ＣａよりもＡｌ組成比率が高くなるように、例えば０．７，０．４，０．２でそれぞれ均一のＡｌ組成比率とされている。この構成により、最上層の構成層４２Ｃ上に、格子欠陥等を可及的に生ぜしめることなく電子走行層４を形成することができる。
具体的には、下領域４２Ａａ，４２Ｂａ，４２Ｃａでは、この順にＡｌ組成比率が低くなるように、例えば０．５，０．３，０．１でそれぞれ均一のＡｌ組成比率とされている。
上領域４２Ａｂ，４２Ｂｂ，４２Ｃｂでは、この順にこの順にＡｌ組成比率が低くなるように、且つ下領域４２Ａａ，４２Ｂａ，４２ＣａよりもＡｌ組成比率が高くなるように、例えば０．７，０．４，０．２でそれぞれ均一のＡｌ組成比率とされている。この構成により、最上層の構成層４２Ｃ上に、格子欠陥等を可及的に生ぜしめることなく電子走行層４を形成することができる。
第２のバッファ層４１の各構成層は、その下面近傍では、当該構成層の下層との格子定数差に起因する比較的大きな圧縮応力が印加される。
具体的に、当該構成層が構成層４２Ａであれば下層はＡｌＮからなる第１のバッファ層２であり、当該構成層が構成層４２Ｂ又は構成層４２Ｃであれば下層は構成層４２Ａ（の上領域４２Ａｂ）又は構成層４２Ｂ（の上領域４２Ｂｂ）である。
具体的に、当該構成層が構成層４２Ａであれば下層はＡｌＮからなる第１のバッファ層２であり、当該構成層が構成層４２Ｂ又は構成層４２Ｃであれば下層は構成層４２Ａ（の上領域４２Ａｂ）又は構成層４２Ｂ（の上領域４２Ｂｂ）である。
構成層４２Ａの第１のバッファ層２との界面近傍では、第１の実施形態と同様に、第１のバッファ層２との格子定数差に起因する比較的大きな圧縮応力が印加される。これにより、構成層４２Ａには比較的大きな圧縮歪みが生じる。
構成層４２Ｂの下領域４２ＢａのＡｌ組成比率（０．３）は、構成層４２Ａの上領域４２ＡｂのＡｌ組成比率（０．７）よりも低い。そのため、構成層４２Ｂの構成層４２Ａとの界面近傍では、構成層４２Ｂには比較的大きな圧縮歪みが印加される。これにより、構成層４２Ｂには比較的大きな圧縮歪みが生じる。
構成層４２Ｃでも同様に、構成層４２Ｂとの界面近傍で比較的大きな圧縮歪みが印加され、比較的大きな圧縮歪みが生じる。
構成層４２Ｂの下領域４２ＢａのＡｌ組成比率（０．３）は、構成層４２Ａの上領域４２ＡｂのＡｌ組成比率（０．７）よりも低い。そのため、構成層４２Ｂの構成層４２Ａとの界面近傍では、構成層４２Ｂには比較的大きな圧縮歪みが印加される。これにより、構成層４２Ｂには比較的大きな圧縮歪みが生じる。
構成層４２Ｃでも同様に、構成層４２Ｂとの界面近傍で比較的大きな圧縮歪みが印加され、比較的大きな圧縮歪みが生じる。
一方、第２のバッファ層４１の各構成層は、その上面近傍では、下領域よりもＡｌ組成比率の高い上領域の存在により、上層との界面近傍において大きな圧縮歪みが印加され、大きな圧縮応力が生じる。
具体的に、当該構成層が構成層４２Ａ又は構成層４２Ｂであれば上層は構成層４２Ｂ（の下領域４２Ｂａ）又は構成層４２Ｃ（の下領域４２Ｃａ）であり、当該構成層が構成層４２Ｃであれば上層は電子走行層４である。
具体的に、当該構成層が構成層４２Ａ又は構成層４２Ｂであれば上層は構成層４２Ｂ（の下領域４２Ｂａ）又は構成層４２Ｃ（の下領域４２Ｃａ）であり、当該構成層が構成層４２Ｃであれば上層は電子走行層４である。
ここで、各構成層はその積層構造のために比較的薄く、その下層との関係で当該下層との界面近傍に生じた圧縮応力はさほど低下しない。このことも作用して、上領域４２Ａｂの存在により、構成層４２Ａの構成層４２Ｂとの界面近傍においても、第１のバッファ層２との界面近傍のものと例えば同等の大きな圧縮応力が生じる。
同様に、上領域４２Ｂｂの存在により、構成層４２Ｂの構成層４２Ｃとの界面近傍においても、構成層４２Ａとの界面近傍のものと例えば同等の大きな圧縮応力が生じる。
同様に、上領域４２Ｃｂの存在により、構成層４２Ｃの電子走行層４との界面近傍においても、構成層４２Ｂとの界面近傍のものと例えば同等の大きな圧縮応力が生じる。
以上により、第２のバッファ層４１では、全体的にみれば、膜厚方向において大きさに偏りのない圧縮応力を内在している。
同様に、上領域４２Ｃｂの存在により、構成層４２Ｃの電子走行層４との界面近傍においても、構成層４２Ｂとの界面近傍のものと例えば同等の大きな圧縮応力が生じる。
以上により、第２のバッファ層４１では、全体的にみれば、膜厚方向において大きさに偏りのない圧縮応力を内在している。
本例でも、第２の実施形態と同様に、図１２（ａ）の工程を終了した直後には、Ｓｉ基板１等は１０００℃以下の高温状態にある。第２のバッファ層４１では、電子走行層４との界面近傍と第１のバッファ層２との界面近傍とで圧縮応力は同等の大きさである。そのためＳｉ基板１等は、当該直後には、上記の熱膨張係数の差に起因して、上に凸に反った状態となる。そして、Ｓｉ基板１等は、温度が下がって常温となると、上記の熱膨張係数の差による影響が緩和（ほぼ消失）して、ほぼ平坦な状態となる。
続いて、第１の実施形態の図１（ｂ）〜図２（ｂ）と同様の諸工程を経て、図１２（ｂ）に示す構造体を得る。
しかる後、ソース電極８、ドレイン電極９、及びゲート電極１２と接続される配線の形成等の諸工程を経る。これにより、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
しかる後、ソース電極８、ドレイン電極９、及びゲート電極１２と接続される配線の形成等の諸工程を経る。これにより、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
以上説明したように、本例によれば、比較的短い製造時間で容易且つ確実に反りのない基板を得ることが可能となり、低コストで信頼性の高い高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第３の実施形態）
本実施形態では、第１の実施形態及びその変形例、並びに第２の実施形態及びその変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図１５は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態では、第１の実施形態及びその変形例、並びに第２の実施形態及びその変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた電源装置を開示する。
図１５は、第３の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路５１及び低圧の二次側回路５２と、一次側回路５１と二次側回路５２との間に配設されるトランス５３とを備えて構成される。
一次側回路５１は、交流電源５４と、いわゆるブリッジ整流回路５５と、複数（ここでは４つ）のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄとを備えて構成される。また、ブリッジ整流回路５５は、スイッチング素子５６ｅを有している。
二次側回路５２は、複数（ここでは３つ）のスイッチング素子５７ａ，５７ｂ，５７ｃを備えて構成される。
一次側回路５１は、交流電源５４と、いわゆるブリッジ整流回路５５と、複数（ここでは４つ）のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄとを備えて構成される。また、ブリッジ整流回路５５は、スイッチング素子５６ｅを有している。
二次側回路５２は、複数（ここでは３つ）のスイッチング素子５７ａ，５７ｂ，５７ｃを備えて構成される。
本実施形態では、一次側回路５１のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅが、第１の実施形態及びその変形例、並びに第２の実施形態及びその変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路５２のスイッチング素子５７ａ，５７ｂ，５７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、比較的短い製造時間で容易且つ確実に反りのない基板を得ることが可能となり、低コストで信頼性の高い高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。
（第４の実施形態）
本実施形態では、第１の実施形態及びその変形例、並びに第２の実施形態及びその変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１６は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態では、第１の実施形態及びその変形例、並びに第２の実施形態及びその変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図１６は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、例えば携帯電話の基地局用パワーアンプに適用されるものである。この高周波増幅器は、ディジタル・プレディストーション回路６１と、ミキサー６２ａ，６２ｂと、パワーアンプ６３とを備えて構成される。
ディジタル・プレディストーション回路６１は、入力信号の非線形歪みを補償するものである。ミキサー６２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ６３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及びその変形例、並びに第２の実施形態及びその変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１６では、例えばスイッチの切り替えにより、出力側の信号をミキサー６２ｂで交流信号とミキシングしてディジタル・プレディストーション回路６１に送出できる構成とされている。
ディジタル・プレディストーション回路６１は、入力信号の非線形歪みを補償するものである。ミキサー６２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ６３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態及びその変形例、並びに第２の実施形態及びその変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１６では、例えばスイッチの切り替えにより、出力側の信号をミキサー６２ｂで交流信号とミキシングしてディジタル・プレディストーション回路６１に送出できる構成とされている。
本実施形態では、比較的短い製造時間で容易且つ確実に反りのない基板を得ることが可能となり、低コストで信頼性の高い高耐圧及び高出力のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１の実施形態及びその変形例、第２の実施形態及びその変形例、並びに第３及び第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
第１の実施形態及びその変形例、第２の実施形態及びその変形例、並びに第３及び第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
（その他のＨＥＭＴ例１）
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数が近くすることが可能な化合物半導体である。この場合、上記の諸実施形態及び変形例では、第２のバッファ層上に形成される電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ+−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数が近くすることが可能な化合物半導体である。この場合、上記の諸実施形態及び変形例では、第２のバッファ層上に形成される電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ+−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、比較的短い製造時間で容易且つ確実に反りのない基板を得ることが可能となり、低コストで信頼性の高い高耐圧及び高出力のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
（その他のＨＥＭＴ例２）
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記の諸実施形態及び変形例では、第２のバッファ層上に形成される電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＧａＮ、キャップ層がｎ+−ＩｎＡｌＧａＮで形成される。
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも格子定数が小さい化合物半導体である。この場合、上記の諸実施形態及び変形例では、第２のバッファ層上に形成される電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＧａＮ、キャップ層がｎ+−ＩｎＡｌＧａＮで形成される。
本例によれば、本実施形態のＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、比較的短い製造時間で容易且つ確実に反りのない基板を得ることが可能となり、低コストで信頼性の高い高耐圧及び高出力のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置の製造方法及び化合物半導体装置の諸態様を付記としてまとめて記載する。
（付記１）基板と、
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有することを特徴とする化合物半導体装置。
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有することを特徴とする化合物半導体装置。
（付記２）前記第１の層は、前記第２の層との界面から下方にかけて、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数よりも小さい領域を有することを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記第１の層は、前記第２の層との界面から下方にかけて、格子定数が均一な領域を有することを特徴とする付記１に記載の化合物半導体装置。
（付記４）前記化合物半導体層は、前記基板との間に第３の層を有しており、
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）前記第１の層は、Ａｌ含有の化合物半導体からなり、膜厚方向の任意の二部位において上部位のＡｌ含有比率が下部位のＡｌ含有比率以上であるとともに、厚方向において上部位のＡｌ含有比率が下部位のＡｌ含有比率よりも高い二部位を有することを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）基板と、
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、下領域及び前記下領域よりも格子定数の小さい上領域からなる構成層が複数積層されてなり、
複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域の格子定数が下部の前記構成層の前記下領域の格子定数よりも大きく、且つ、上部の前記構成層の前記上領域の格子定数が下部の前記構成層の前記上領域の格子定数よりも大きいことを特徴とする化合物半導体装置。
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、下領域及び前記下領域よりも格子定数の小さい上領域からなる構成層が複数積層されてなり、
複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域の格子定数が下部の前記構成層の前記下領域の格子定数よりも大きく、且つ、上部の前記構成層の前記上領域の格子定数が下部の前記構成層の前記上領域の格子定数よりも大きいことを特徴とする化合物半導体装置。
（付記７）前記構成層の前記下領域は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数よりも小さいことを特徴とする付記６に記載の化合物半導体装置。
（付記８）前記構成層の前記下領域は、格子定数が均一であることを特徴とする付記６に記載の化合物半導体装置。
（付記９）前記化合物半導体層は、前記基板との間に第３の層を有しており、
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置。
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置。
（付記１０）前記第１の層は、Ａｌ含有の化合物半導体からなり、
複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域のＡｌ含有比率が下部の前記構成層の前記下領域のＡｌ含有比率よりも低く、且つ、上部の前記構成層の前記上領域のＡｌ含有比率が下部の前記構成層の前記上領域のＡｌ含有比率よりも低いことを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置。
複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域のＡｌ含有比率が下部の前記構成層の前記下領域のＡｌ含有比率よりも低く、且つ、上部の前記構成層の前記上領域のＡｌ含有比率が下部の前記構成層の前記上領域のＡｌ含有比率よりも低いことを特徴とする付記６〜９のいずれか１項に記載の化合物半導体装置。
（付記１１）基板の上方に、常温以上の所定の処理温度で化合物半導体からなる第１の層及び第２の層を順次形成する工程を含み、
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有しており、
前記基板、前記第１の層及び前記第２の層は、前記第２の層を形成した際に、前記基板から前記第１の層及び前記第２の層に向かって上に凸に反った形状とされることを特徴とする化合物半導体装置の製造方法。
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有しており、
前記基板、前記第１の層及び前記第２の層は、前記第２の層を形成した際に、前記基板から前記第１の層及び前記第２の層に向かって上に凸に反った形状とされることを特徴とする化合物半導体装置の製造方法。
（付記１２）前記第１の層は、前記第２の層との界面から下方にかけて、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数よりも小さい領域を有することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１３）前記第１の層は、前記第２の層との界面から下方にかけて、格子定数が均一な領域を有することを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１４）前記第１の層を形成する前に、前記基板上に化合物半導体からなる第３の層を形成する工程を更に含み、
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする付記１１〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする付記１１〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）基板の上方に、常温以上の所定の処理温度で化合物半導体からなる第１の層及び第２の層を順次形成する工程を含み、
前記第１の層は、下領域及び前記下領域よりも格子定数の小さい上領域からなる構成層が複数積層されてなり、
複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域の格子定数が下部の前記構成層の前記下領域の格子定数よりも大きく、且つ、上部の前記構成層の前記上領域の格子定数が下部の前記構成層の前記上領域の格子定数よりも大きく、
前記基板、前記第１の層及び前記第２の層は、前記第２の層を形成した際に、前記基板から前記第１の層及び前記第２の層に向かって上に凸に反った形状とされることを特徴とする化合物半導体装置の製造方法。
前記第１の層は、下領域及び前記下領域よりも格子定数の小さい上領域からなる構成層が複数積層されてなり、
複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域の格子定数が下部の前記構成層の前記下領域の格子定数よりも大きく、且つ、上部の前記構成層の前記上領域の格子定数が下部の前記構成層の前記上領域の格子定数よりも大きく、
前記基板、前記第１の層及び前記第２の層は、前記第２の層を形成した際に、前記基板から前記第１の層及び前記第２の層に向かって上に凸に反った形状とされることを特徴とする化合物半導体装置の製造方法。
（付記１６）前記構成層の前記下領域は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数よりも小さいことを特徴とする付記１５に記載の化合物半導体装置の製造方法。
（付記１７）前記構成層の前記下領域は、格子定数が均一であることを特徴とする付記１５に記載の化合物半導体装置の製造方法。
（付記１８）前記第１の層を形成する前に、前記基板上に化合物半導体からなる第３の層を形成する工程を更に含み、
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする付記１５〜１７のいずれか１項に記載の化合物半導体装置の製造方法。
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする付記１５〜１７のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１９）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備え、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有することを特徴とする電源回路。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有することを特徴とする電源回路。
（付記２０）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有することを特徴とする高周波増幅器。
トランジスタを有しており、
前記トランジスタは、
基板と、
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有することを特徴とする高周波増幅器。
１ Ｓｉ基板
２ 第１のバッファ層
３，１０，２１，３１，４１ 第２のバッファ層
３ａ 均一組成領域
３ｂ 傾斜組成領域
４ 電子走行層
５ 中間層
６ 電子供給層
７ キャップ層
８ ソース電極
９ ドレイン電極
１１ パッシベーション膜
１１ａ 開口
１２ ゲート電極
２１ａ 低Ａｌ組成領域
２１ｂ 高Ａｌ組成領域
３２Ａ，３２Ｂ，３２Ｃ，４２Ａ，４２Ｂ，４２Ｃ 構成層
３２Ａａ，３２Ｂａ，３２Ｃａ，４２Ａａ，４２Ｂａ，４２Ｃａ 下領域
３２Ａｂ，３２Ｂｂ，３２Ｃｂ，４２Ａｂ，４２Ｂｂ，４２Ｃｂ 上領域
５１ 一次側回路
５２ 二次側回路
５３ トランス
５４ 交流電源
５５ ブリッジ整流回路
５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅ，５７ａ，５７ｂ，５７ｃ スイッチング素子
６１ ディジタル・プレディストーション回路
６２ａ，６２ｂ ミキサー
６３ パワーアンプ
２ 第１のバッファ層
３，１０，２１，３１，４１ 第２のバッファ層
３ａ 均一組成領域
３ｂ 傾斜組成領域
４ 電子走行層
５ 中間層
６ 電子供給層
７ キャップ層
８ ソース電極
９ ドレイン電極
１１ パッシベーション膜
１１ａ 開口
１２ ゲート電極
２１ａ 低Ａｌ組成領域
２１ｂ 高Ａｌ組成領域
３２Ａ，３２Ｂ，３２Ｃ，４２Ａ，４２Ｂ，４２Ｃ 構成層
３２Ａａ，３２Ｂａ，３２Ｃａ，４２Ａａ，４２Ｂａ，４２Ｃａ 下領域
３２Ａｂ，３２Ｂｂ，３２Ｃｂ，４２Ａｂ，４２Ｂｂ，４２Ｃｂ 上領域
５１ 一次側回路
５２ 二次側回路
５３ トランス
５４ 交流電源
５５ ブリッジ整流回路
５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅ，５７ａ，５７ｂ，５７ｃ スイッチング素子
６１ ディジタル・プレディストーション回路
６２ａ，６２ｂ ミキサー
６３ パワーアンプ
Claims (8)
- 基板と、
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有しており、
前記第１の層は、Ａｌ組成比率が均一な第１の領域と、膜厚方向のＡｌ組成比率が前記第１の領域との界面から前記第２の層との界面にかけて漸増する第２の領域とが積層されてなることを特徴とする化合物半導体装置。 - 前記化合物半導体層は、前記基板との間に第３の層を有しており、
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする請求項１に記載の化合物半導体装置。 - 前記第１の層は、Ａｌ含有の化合物半導体からなり、膜厚方向の任意の二部位において上部位のＡｌ含有比率が下部位のＡｌ含有比率以上であるとともに、膜厚方向において上部位のＡｌ含有比率が下部位のＡｌ含有比率よりも高い二部位を有することを特徴とする請求項１又は２に記載の化合物半導体装置。
- 基板と、
前記基板の上方に形成された化合物半導体層と
を含み、
前記化合物半導体層は、第１の層及び前記第１の層上に形成された第２の層を有しており、
前記第１の層は、下領域及び前記下領域よりも格子定数の小さい上領域からなる構成層が複数積層されてなり、
複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域の格子定数が下部の前記構成層の前記下領域の格子定数よりも大きく、且つ、上部の前記構成層の前記上領域の格子定数が下部の前記構成層の前記上領域の格子定数よりも大きく、
前記各構成層の前記上領域は、下面から上面にかけてＡｌ組成比率が漸増していることを特徴とする化合物半導体装置。 - 前記化合物半導体層は、前記基板との間に第３の層を有しており、
前記第３の層は、前記第１の層の当該第３の層との界面における格子定数よりも格子定数が小さいことを特徴とする請求項４に記載の化合物半導体装置。 - 前記第１の層は、Ａｌ含有の化合物半導体からなり、
複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域のＡｌ含有比率が下部の前記構成層の前記下領域のＡｌ含有比率よりも低く、且つ、上部の前記構成層の前記上領域のＡｌ含有比率が下部の前記構成層の前記上領域のＡｌ含有比率よりも低いことを特徴とする請求項４又は５に記載の化合物半導体装置。 - 基板の上方に、常温以上の所定の処理温度で化合物半導体からなる第１の層及び第２の層を順次形成する工程を含み、
前記第１の層は、膜厚方向の任意の二部位において上部位の格子定数が下部位の格子定数以下であるとともに、膜厚方向において上部位の格子定数が下部位の格子定数よりも小さい二部位を有しており、
前記基板は、前記第１の層及び前記第２の層よりも熱膨張係数が小さく、
前記基板、前記第１の層及び前記第２の層は、前記第２の層を形成した際に、前記基板から前記第１の層及び前記第２の層に向かって上に凸に反った形状とされることを特徴とする化合物半導体装置の製造方法。 - 基板の上方に、常温以上の所定の処理温度で化合物半導体からなる第１の層及び第２の層を順次形成する工程を含み、
前記第１の層は、下領域及び前記下領域よりも格子定数の小さい上領域からなる構成層が複数積層されてなり、
前記基板は、前記第１の層及び前記第２の層よりも熱膨張係数が小さく、
複数の前記構成層のうち、任意の隣接する２層において、上部の前記構成層の前記下領域の格子定数が下部の前記構成層の前記下領域の格子定数よりも大きく、且つ、上部の前記構成層の前記上領域の格子定数が下部の前記構成層の前記上領域の格子定数よりも大きく、
前記基板、前記第１の層及び前記第２の層は、前記第２の層を形成した際に、前記基板から前記第１の層及び前記第２の層に向かって上に凸に反った形状とされることを特徴とする化合物半導体装置の製造方法。
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