JP6692334B2 - 半導体基板及び半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体基板及び半導体装置に関する。
例えば、シリコン基板の上に形成された窒化物半導体のバッファ層を有する半導体基板がある。このような半導体基板を用いて半導体装置が製造される。半導体装置において耐圧の向上が求められる。
特開２０１６−１６７５１７号公報
本発明の実施形態は、耐圧を向上可能な半導体基板及び半導体装置を提供する。
本発明の実施形態によれば、半導体基板は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含み、炭素及び酸素を含む第１半導体層と、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜ｘ１）を含み、炭素及び酸素を含む第２半導体層と、を含む。前記第２半導体層における酸素濃度に対する前記第２半導体層における炭素濃度の第２比は、７３０以上である。
図１（ａ）及び図１（ｂ）は、第１実施形態に係る半導体基板を例示する模式的断面図である。 半導体基板に関する実験試料を例示する模式的断面図である。 半導体基板に関する実験結果を例示するグラフ図である。 半導体基板の特性を例示するグラフ図である。 半導体基板の特性を例示するグラフ図である。 半導体基板の特性を例示するグラフ図である。 第２実施形態に係る半導体装置を例示する模式的断面図である。 第２実施形態に係る別の半導体装置を例示する模式的断面図である。 第２実施形態に係る別の半導体装置を例示する模式的断面図である。 第２実施形態に係る別の半導体装置を例示する模式的断面図である。 第２実施形態に係る別の半導体装置を例示する模式的断面図である。 第２実施形態に係る別の半導体装置を例示する模式的断面図である。 第２実施形態に係る別の半導体装置を例示する回路図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）及び図１（ｂ）は、第１実施形態に係る半導体基板を例示する模式的断面図である。
図１（ａ）に示すように、本実施形態に係る半導体基板１１０は、第１半導体層２１及び第２半導体層２２を含む。この例では、基体１０及び第３半導体層３０が設けられている。他の半導体層（例えば、後述する第４半導体層４０など）がさらに設けられても良い。
第１半導体層２１は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含む。第１半導体層２１は、炭素及び酸素を含む。
第２半導体層２２は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜ｘ１）を含む。第２半導体層２２は、炭素及び酸素を含む。
第１半導体層２１は、例えば、ＡｌＮである。第２半導体層２２は、ＡｌＧａＮである。
この例では、基体１０がさらに設けられている。基体１０は、例えば、シリコンを含む。基体１０は、例えば、シリコン基板である。基体１０と第２半導体層２２との間に第１半導体層２１が位置する。
第３半導体層３０は、ＧａＮを含む。第３半導体層３０と第１半導体層２１との間に第２半導体層２２が位置する。この例では、第１ＧａＮ領域３１及び第２ＧａＮ領域３２が設けられている。第２ＧａＮ領域３２と第２半導体層２２との間に、第１ＧａＮ領域３１が位置する。第１ＧａＮ領域は、炭素を含む。第２ＧａＮ領域３２は、炭素を含まない。または、第２ＧａＮ領域３２は炭素と含み、第２ＧａＮ領域３２における炭素濃度は、第１ＧａＮ領域３１における炭素濃度よりも低い。
例えば、基体１０の上に第１半導体層２１が形成される。第１半導体層２１の上に、第２半導体層２２が形成される。第２半導体層２２の上に、第３半導体層３０が形成される。
第１半導体層２１は、例えば、基体１０（シリコン基板）のシリコンと、Ｇａと、の反応を抑制する。
一方、基体１０（シリコン基板）とＧａＮ層（第３半導体層３０）との間において、格子定数が異なる。基体１０（シリコン基板）とＧａＮ層との間において、熱膨張係数が異なる。これらによって、ＧａＮ層の高温での成長後の室温において、ＧａＮ層に引っ張り応力が生じる。これにより、ＧａＮ層にクラックが生じ易くなる場合がある。
このとき、適切な第２半導体層２２を設けることで、引っ張り応力を抑制する応力を生じさせることができる。これにより、クラックが抑制できる。第２半導体層２２は、例えば、バッファ層として機能する。
図１（ｂ）は、第２半導体層２２の構成の例を示している。図１（ｂ）に示すように、半導体基板１１１においては、第２半導体層２２は、複数のＡｌ含有領域（例えば、第１Ａｌ含有領域２２ａ、第２Ａｌ含有領域２２ｂ、第３Ａｌ含有領域２２ｃ及び第４Ａｌ含有領域２２ｄなど）を含む。半導体基板１１１におけるこれ以外の構成は、半導体基板１１０における構成と同様である。
半導体基板１１１においては、Ａｌ含有領域の数は４である。この数は、２以上の任意の整数で良い。
第２Ａｌ含有領域２２ｂと第１半導体層２１との間に、第１Ａｌ含有領域２２ａが位置する。第３Ａｌ含有領域２２ｃは、第２Ａｌ含有領域２２ｂと第１Ａｌ含有領域２２ａとの間に位置する。第４Ａｌ含有領域２２ｄは、第２Ａｌ含有領域２２ｂと第３Ａｌ含有領域２２ｃとの間に位置する。
第２Ａｌ含有領域２２ｂにおけるＡｌ組成比は、第１Ａｌ含有領域２２ａにおけるＡｌ組成比よりも低い。第３Ａｌ含有領域２２ｃにおけるＡｌ組成比は、第２Ａｌ含有領域２２ｂにおけるＡｌ組成比と、第１Ａｌ含有領域２２ａにおけるＡｌ組成比と、の間である。第４Ａｌ含有領域２２ｄにおけるＡｌ組成比は、第２Ａｌ含有領域２２ｂにおけるＡｌ組成比と、第３Ａｌ含有領域２２ｃにおけるＡｌ組成比と、の間である。
例えば、第１Ａｌ含有領域２２ａにおけるＡｌ組成比（第１Ａｌ組成比）は、例えば、０．６以上１．０以下である。第１Ａｌ組成比は、例えば、約０．６７である。
例えば、第２Ａｌ含有領域２２ｂにおけるＡｌ組成比（第２Ａｌ組成比）は、例えば、０．０以上０．２未満である。第２Ａｌ組成比は、例えば、約０．１３である。
例えば、第３Ａｌ含有領域２２ｃにおけるＡｌ組成比（第３Ａｌ組成比）は、例えば、０．４以上０．６未満である。第３Ａｌ組成比は、例えば、約０．５４である。
例えば、第４Ａｌ含有領域２２ｄにおけるＡｌ組成比（第４Ａｌ組成比）は、例えば、０．２以上０．４未満である。第４Ａｌ組成比は、例えば、約０．２７である。
このようなＡｌ組成比により、適切な応力を発生させ、歪を抑制できる。
第１半導体層２１から第２半導体層２２に向かう方向を第１方向（Ｚ軸方向）とする。Ｚ軸方向に対して垂直な方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。半導体層は、例えば、Ｘ−Ｙ平面に沿って広がる。
第１半導体層２１は、第１方向と交差する第２方向に沿う第１格子定数を有する。第２半導体層２２は、この第２方向に沿う第２格子間隔を有する。第２格子間隔は、第１格子間隔よりも大きい。例えば、第２Ａｌ含有領域２２ｂにおける第２方向に沿う格子定数は、第１Ａｌ含有領域２２ａにおける第２方向に沿う格子定数よりも大きい。例えば、第３Ａｌ含有領域２２ｃにおける第２方向に沿う格子定数は、第２Ａｌ含有領域２２ｂにおける第２方向に沿う格子定数と、第１Ａｌ含有領域２２ａにおける第２方向に沿う格子定数と、の間である。例えば、第４Ａｌ含有領域２２ｄにおける第２方向に沿う格子定数は、第２Ａｌ含有領域２２ｂにおける第２方向に沿う格子定数と、第３Ａｌ含有領域２２ｃにおける第２方向に沿う格子定数と、の間である。これらの格子定数は、例えば、ａ軸に沿った格子定数である。
このような格子定数の関係により、適切な応力を発生させ、歪を抑制できる。
さらに、以下に説明するように、第２半導体層２２における炭素濃度に関する特性を適切に設定することにより、耐圧を向上できる。
以下、耐圧に関する実験について説明する。
図２は、半導体基板に関する実験試料を例示する模式的断面図である。
図２に示すように、試料ＳＰＬにおいては、図１（ｂ）に関して説明した半導体基板１１１において、第３半導体層３０の上に第４半導体層４０が設けられる。第４半導体層４０の上に電極ＥＬが設けられる。第４半導体層４０は、ＡｌＧａＮを含む。
実験においては、第２半導体層２２の成長条件が種々に変更される。これにより複数の試料ＳＰＬが作製される。成長条件として、成長温度及びガス流量が変更される。半導体層の成長は、ＭＯＣＶＤにより行われる。
複数の試料ＳＰＬについて、基体１０と電極ＥＬとの間の電圧を変化させ、そのときに電極ＥＬと基体１０との間に流れる電流が測定される。この電圧（電界）−電流特性の測定結果から、耐圧が求められる。１つの指標として、電流密度が１×１０−４Ａ／ｃｍ２になるときの電界強度が耐圧とされる。
検討の結果、耐圧は、第２半導体層２２における炭素濃度と関係があることが分かった。指標として、酸素濃度に対する炭素濃度の比を導入する。第１半導体層２１における酸素濃度（ＣＯ１）に対する、第１半導体層２１における炭素濃度（ＣＣ１）の比（ＣＣ１／ＣＯ１）を第１比Ｒ１とする。第２半導体層２２における酸素濃度（ＣＯ２）に対する、第２半導体層２２における炭素濃度（ＣＣ２）の比（ＣＣ２／ＣＯ２）を第２比Ｒ２とする。
既に説明したように、第２半導体層２２の中において、Ａｌ組成比が変化しても良い。この場合、第２比Ｒ２は、第２半導体層２２における平均の酸素濃度に対する第２半導体層２２における平均の炭素濃度の比である。
実験結果から、第２比Ｒ２が高いときに、高い耐圧が得られることが分かった。
図３は、半導体基板に関する実験結果を例示するグラフ図である。
図３の縦軸は、耐圧の指標である電界強度ＥＦである。横軸は、第２比Ｒ２である。
図３に示すように、第２比Ｒ２が低いと、電界強度ＥＦは小さく、耐圧が低い。第２比Ｒ２が１００から１０００に向けて上昇すると、電界強度ＥＦは上昇する。第２比Ｒ２が１０００以上になると、電界強度ＥＦの上昇は飽和する傾向がある。第２比Ｒ２が７３０以上になると、実用的に十分に高い電界強度ＥＦが得られる。実施形態においては、第２比Ｒ２は７３０以上であることが好ましい。
図３に示す第１試料ＳＰＬ１において、第２比Ｒ２は、約３５００である。図３に示す第２試料ＳＰＬ２おいて、第２比Ｒ２は、約４００である。
第１試料ＳＰＬ１及び第２試料ＳＰＬ２において、第１半導体層２１はＡｌＮであり、第１半導体層２１の厚さは、３５０ｎｍである。第１Ａｌ含有領域２２ａにおける第１Ａｌ組成比は、０．６７であり、第１Ａｌ含有領域２２ａの厚さは、１μｍである。第３Ａｌ含有領域２２ｃにおける第３Ａｌ組成比は、０．５４であり、第３Ａｌ含有領域２２ｃの厚さは、０．５μｍである。第４Ａｌ含有領域２２ｄにおける第４Ａｌ組成比は、０．２７であり、第４Ａｌ含有領域２２ｄの厚さは、１μｍである。第２Ａｌ含有領域２２ｂにおける第２Ａｌ組成比は、０．１３であり、第２Ａｌ含有領域２２ｂの厚さは、１μｍである。第１ＧａＮ領域３１の厚さは、１μｍである。第２ＧａＮ領域３２の厚さは、１μｍである。第４半導体層４０は、Ａｌ０．２５Ｇａ０．７５Ｎであり、第４半導体層４０の厚さは、３０ｎｍである。
第１試料ＳＰＬ１における第２半導体層２２の成長温度は、第２試料ＳＰＬ２における第２半導体層２２の成長温度よりも低い。第１試料ＳＰＬ１及び第２試料ＳＰＬ２において、第１ＧａＮ領域３１の成長温度は、第２ＧａＮ領域３２の成長温度よりも低い。
以下、第１試料ＳＰＬ１及び第２試料ＳＰＬ２における炭素濃度及び酸素濃度のプロファイルについて説明する。
図４及び図５は、半導体基板の特性を例示するグラフ図である。
図４は、第１試料ＳＰＬ１に対応する。図５は、第２試料ＳＰＬ２に対応する。これらの図は、ＳＩＭＳ（Secondary Ion Mass Spectrometry）分析結果である。これらの図の横軸は、Ｚ軸方向（深さ方向）における位置ｐＺ（μｍ）である。これらの図の左側の縦軸は、炭素濃度ＣＣ（ａｔｏｍ／ｃｍ３）または酸素濃度ＣＯ（ａｔｏｍ／ｃｍ３）である。これらの図の右側の縦軸は、Ａｌについての２次イオン強度ＣＡ（ｃｐｓ）である。
図４に示すように、第１試料ＳＰＬ１においては、第２半導体層２２における炭素濃度ＣＣが高い。第２半導体層２２の少なくとも一部における炭素濃度ＣＣは、５×１０１９ｃｍ−３以上である。例えば、第４Ａｌ含有領域２２ｄにおける炭素濃度ＣＣは、約７×１０１９ｃｍ−３である。例えば、第２Ａｌ含有領域２２ｂにおける炭素濃度ＣＣは、約１×１０２０ｃｍ−３である。
一方、第１試料ＳＰＬ１において、第２半導体層２２における酸素濃度ＣＯは、５×１０１７ｃｍ−３以下である。例えば、第４Ａｌ含有領域２２ｄにおける酸素濃度ＣＯは、約２×１０１７ｃｍ−３である。他のＡｌ含有領域における炭素濃度は、第４Ａｌ含有領域２２ｄにおける酸素濃度ＣＯよりも低い。
図５に示すように、第２試料ＳＰＬ２においては、第２半導体層２２における炭素濃度ＣＣは第１試料ＳＰＬ１に比べて低い。第２半導体層２２において、炭素濃度ＣＣは、１．５×１０１９ｃｍ−３以下である。例えば、第４Ａｌ含有領域２２ｄにおける炭素濃度ＣＣは、約１×１０１９ｃｍ−３である。例えば、第２Ａｌ含有領域２２ｂにおける炭素濃度ＣＣは、約１．５×１０１９ｃｍ−３である。
一方、第２試料ＳＰＬ２において、第２半導体層２２における酸素濃度ＣＯは、第１試料ＳＰＬ１のそれとほぼ同じである。
図４及び図５の比較から、第２半導体層２２における炭素濃度ＣＣが高いことが、高い電界強度ＥＦ（高い耐圧）に関係していると考えられる。
窒化物半導体に特定のキャリアが含まれていると、耐圧が低くなると考えられる。例えば、窒化物半導体に酸素が含まれると、酸素はドナーとして機能する。例えば、窒化物半導体に窒素空孔が含まれると、窒素空孔はドナーとして機能する。これらのドナーの濃度が高いと、耐圧が低下すると考えられる。このときに、窒化物半導体が炭素を含むと、耐圧が向上する傾向がある。これは、炭素が、アクセプタとして機能するからであると考えられる。例えば、アクセプタによりドナーが補償される。
窒化物半導体において、炭素濃度が過度に高くなると、窒化物半導体の結晶性が劣化する。このため、一般に、良好な結晶性を得るために、炭素濃度を低くする条件で窒化物半導体を形成することが行われる。しかし、この場合には、耐圧が低い。
実施形態においては、良好な結晶性が得られる範囲で、炭素濃度ＣＣを高くする。
一方、第１半導体層２１における炭素濃度ＣＣは低くされる。これにより、例えば、良好な結晶性が得られる。第１半導体層２１の厚さは、第２半導体層２２の厚さよりも薄い。このため、第１半導体層２１における炭素濃度ＣＣを低くしても、実用的に十分に高い耐圧が得られる。
一方、クラックの抑制のための応力を生成するために、第２半導体層２２の厚さは厚くされる。従って、第２半導体層２２における炭素濃度ＣＣが耐圧に与える影響は大きいと考えられる。
上記のように、酸素はドナーとして機能し、炭素はアクセプタとして機能するため、酸素濃度と炭素濃度との差（または比）が、電気的特性に影響を与えると考えられる。実用的には、炭素濃度ＣＣの酸素濃度ＣＯに対する比をパラメータとして用いるのが便利である。
図３に関して説明したように、第２半導体層２２における第２比Ｒ２（Ｃ２／Ｏ２）が７３０以上になると、安定して高い電界強度ＥＦ（高い耐圧）が得られることが分かった。図３に示す特性は、臨界的である。
図３に示すように、第２比Ｒ２が１０００以上においては、電界強度ＥＦはほぼ一定である。この領域においては、例えば、ドナーがアクセプタにより良好に補償されていると考えられる。
第２半導体層２２における炭素濃度ＣＣが過度に高いと、結晶性が劣化し、その結果、耐圧が低くなると考えられる。図３に例示した第１試料ＳＰＬ１においては、第２比Ｒ２は、約３５００であり、この程度においては、高い結晶性が維持できる。
第１試料ＳＰＬ１の第４半導体層４０において、らせん転位密度は、４．０×１０８／ｃｍ２であり、刃状転位密度は、６．９×１０９／ｃｍ２である。一方、第２試料ＳＰＬ２の第４半導体層４０において、らせん転位密度は、３．４×１０８／ｃｍ２であり、刃状転位密度は、６．９×１０９／ｃｍ２である。このように、第１試料ＳＰＬ１においては、第２試料ＳＰＬ２と実質的が同じ低い転位密度を有する。第１試料ＳＰＬ１においては、良好な結晶性を維持しつつ、高い耐圧が得られる。
既に説明したように、第１半導体層２１は薄く、第１半導体層２１における炭素濃度ＣＣは、耐圧の向上に実質的に影響を与えない。このため、第１半導体層２１においては、炭素濃度ＣＣを低くして、より良好な結晶性をえることが好ましいと考えれる。
以下、第２比Ｒ２と第１比Ｒ１との関係の例について説明する。
図６は、半導体基板の特性を例示するグラフ図である。
図６は、図３に関して説明した複数の試料の特性を例示している。図６の横軸は、比Ｒ２／Ｒ１である。図６の縦軸は、電界強度ＥＦである。
図６から分かるように、例えば、比Ｒ２／Ｒ１が約５０００以下の場合は、電界強度ＥＦは小さい。比Ｒ２／Ｒ１が約６０００以上になると、電界強度ＥＦは急激に大きくなる。
実施形態においては、第２半導体層２２における第２比Ｒ２を第１半導体層２１における第１比Ｒ１に比べて高くする。例えば、第２比Ｒ２の第１比Ｒ１に対する比（Ｒ２／Ｒ１）は、６１７０以上である。これにより、第１半導体層２１においては、炭素濃度ＣＣを低くし、第２半導体層２２においては、炭素濃度ＣＣを高くできる。高い耐圧と、高い結晶性と、が得られる。
既に説明したように、第１試料ＳＰＬ１において、第２比Ｒ２は、約３５００であり、第２試料ＳＰＬ２おいて、第２比Ｒ２は、約４００である。一方、第１試料ＳＰＬ１において、第１比Ｒ１は、０．１２８であり、第２試料ＳＰＬ２において、第１比Ｒ１は、０．１１３である。第１試料ＳＰＬ１において、比Ｒ２／Ｒ１は、２７０４７であり、第２試料ＳＰＬ２において、比Ｒ２／Ｒ１は、３６１１である。実施形態において、比Ｒ２／Ｒ１は６０００以上であることが好ましい。実施形態において、例えば、比Ｒ２／Ｒ１は６１７０以上であることが好ましい。
第２半導体層２２の成長工程において、Ａｌの原料としてアルミニウムを含む有機物（例えばトリメチルアルミニウムなど）が用いられる。成長温度が低いと、有機物である炭素が残り易いと考えられる。既に説明したように、第１試料ＳＰＬ１における成長温度は、第２試料ＳＰＬ２における成長温度よりも低い。成長温度の差により、炭素濃度ＣＣに差が生じたと考えられる。
一方、例えば、Ａｌの原料とば別に、炭素を含む原料を用いて結晶成長を行う参考例が考えられる。この参考例においては、結晶性が著しく劣化する。このため、実施形態においては、ＡｌＧａＮを結晶成長する際に、Ａｌの原料となるガスを用い、炭素を含む別のガスを用いないことが好ましい。この場合において、良好な結晶性を維持しつつ、炭素濃度ＣＣが高くなる成長条件が採用される。
このような場合には、以下に説明する炭素濃度ＣＣのプロファイルが得られ易いことが分かった。
図４に示すように、第１Ａｌ含有領域２２ａにおける炭素濃度ＣＣは、第１半導体層２１から第２半導体層２２に向かう方向（成長方向であるＺ軸方向）に沿って上昇する。第２Ａｌ含有領域２２ｂにおける炭素濃度ＣＣは、第１半導体層２１から第２半導体層２２に向かう方向に沿って上昇する。第４Ａｌ含有領域２２ｄにおける炭素濃度ＣＣは、第１半導体層２１から第２半導体層２２に向かう方向に沿って上昇する。
このように、一定のＡｌ組成比の領域において、成長方向に沿って炭素濃度ＣＣが上昇する。
図４に示すように、第１ＧａＮ領域３１における炭素濃度ＣＣは、第２半導体層２２における炭素濃度ＣＣよりも低い。第１ＧａＮ領域３１における炭素濃度ＣＣは、第１半導体層２１における炭素濃度ＣＣよりも高い。第１半導体層２１においては、炭素濃度ＣＣは、第１ＧａＮ領域３１よりも低く設定される。
図４に示すように、第１ＧａＮ領域３１における炭素濃度ＣＣは、第２半導体層２２から第３半導体層３０に向かう方向に沿って上昇する。第１ＧａＮ領域３１は、比較的低い温度で結晶成長が行われる。例えば、このような条件において、このような炭素濃度ＣＣのプロファイルが得られやすい。
図４に示すように、第２ＧａＮ領域３２における炭素濃度ＣＣは、第１半導体層２１における炭素濃度ＣＣ以下である。このように、表面側（基体１０から離れた位置）において、炭素濃度ＣＣは低いことが好ましい。これにより、半導体基板を用いて製造される半導体装置において、良好な特性が得られる。
実施形態において、第１ＧａＮ領域３１は必要に応じて設けられても良い。第１ＧａＮ領域３１が設けられず第２ＧａＮ領域３２だけが設けられる場合にも、第２半導体層２２における炭素濃度ＣＣを高くすることで、高い耐圧が得られる。この場合においても、例えば、第２比Ｒ２が７３０以上のときに、高い電界強度ＥＦが得られる。
（第２実施形態）
本実施形態は、半導体装置に係る。半導体装置は、第１実施形態に係る任意の半導体基板を用いて形成される。半導体装置は、第１実施形態に係る任意の半導体基板の少なくとも一部を含む。
図７は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図７に示すように、半導体装置１２１は、基体１０、第１半導体層２１、第２半導体層２２、第３半導体層３０及び第４半導体層４０を含む。基体１０及び上記の複数の半導体層は、半導体基板（半導体基板１１０（図１（ａ）参照）または半導体基板１１１（図１（ｂ）参照））に対応する。半導体基板に第４半導体層４０が設けられない場合には、第４半導体層４０は、半導体装置に含まれる。
半導体装置１２１は、さらに、第１電極５１、第２電極５２及び第３電極５３を含む。
基体１０から第３半導体層３０に向かう第１方向（Ｚ軸方向）において、第４半導体層４０と第２半導体層２２との間に第３半導体層３０の少なくとも一部が位置する。
第３半導体層３０は、第１部分領域ｐ１、第２部分領域ｐ２及び第３部分領域ｐ３を含む。
第１方向と交差する１つの方向を第２方向とする。第２方向は、例えば、Ｘ軸方向である。第２方向における第３部分領域ｐ３の位置は、第２方向における第１部分領域ｐ１の位置と、第２方向における第２部分領域ｐ２の位置と、の間にある。
第１電極５１は、第１部分領域ｐ１と電気的に接続される。第２電極５２は、第２部分領域ｐ２と電気的に接続される。第１方向（Ｚ軸方向）において、第３部分領域ｐ３は、第３電極５３から離れる。
この例では、絶縁層６１がさらに設けられる。絶縁層６１の少なくとも一部は、第１方向（Ｚ軸方向）において第３電極５３と第３部分領域ｐ３との間に位置する。
第１電極５１は、例えばソース電極として機能する。第２電極５２は、例えばドレイン電極として機能する。第３電極５３は、例えば、ゲート電極として機能する。絶縁層６１は、例えば、ゲート絶縁膜として機能する。半導体装置１２１は、例えば、トランジスタである。半導体装置１２１は、例えば、ノーマリオン型のＨＥＭＴである。
図８は、第２実施形態に係る別の半導体装置を例示する模式的断面図である。
図８に示すように、半導体装置１２２において、絶縁部６２が設けられる。そして、第２方向（Ｘ軸方向）において、第３電極５３は、第４半導体層４０と重なる。半導体装置１２２におけるこれ以外の構成は、半導体装置１２１の構成と同様である。
Ｚ軸方向において、絶縁部６２と第３半導体層３０との間に第４半導体層４０が位置する。絶縁層６１は、Ｘ軸方向において、第３半導体層３０と重なる。半導体装置１２２は、例えば、ＭＯＳ型のＨＥＭＴである。
図９は、第２実施形態に係る別の半導体装置を例示する模式的断面図である。
図９に示すように、半導体装置１２３において、絶縁層６１が設けられず、第５半導体層６５が設けられる。第５半導体層６５は、ｐ形ＧａＮを含む。そして、絶縁部６２が設けられる。半導体装置１２３におけるこれ以外の構成は、半導体装置１２１の構成と同様である。
第５半導体層６５の少なくとも一部は、第１方向（Ｚ軸方向）において、第３電極５３と第４半導体層４０との間に位置する。半導体装置１２３は、例えば、Ｊ−ＦＥＴ型のＨＥＭＴである。
図１０は、第２実施形態に係る別の半導体装置を例示する模式的断面図である。
図１０に示すように、半導体装置１２４において、第２半導体層２２は、第１Ａｌ含有領域２２ａ及び第２Ａｌ含有領域２２ｂを含む。半導体装置１２４におけるこれ以外の構成は、半導体装置１２１の構成と同様である。
図１１は、第２実施形態に係る別の半導体装置を例示する模式的断面図である。
図１１に示すように、半導体装置１２５において、第２半導体層２２は、第１Ａｌ含有領域２２ａ、第２Ａｌ含有領域２２ｂ、第３Ａｌ含有領域２２ｃ及び第４Ａｌ含有領域２２ｄを含む。半導体装置１２５におけるこれ以外の構成は、半導体装置１２１の構成と同様である。
図１２は、第２実施形態に係る別の半導体装置を例示する模式的断面図である。
図１２に示すように、半導体装置１２６においては、第１ＧａＮ領域３１が省略され、第３半導体層３０として第２ＧａＮ領域３２が設けられる。半導体装置１２６におけるこれ以外の構成は、半導体装置１２５の構成と同様である。
半導体装置１２１〜１２６において、高い耐圧が得られる。
図１３は、第２実施形態に係る別の半導体装置を例示する回路図である。
図１３に示すように、半導体装置１３０は、上記の半導体装置１２１と、半導体装置１３１と、を含む。半導体装置１３１は、シリコンを用いたＭＯＳＦＥＴである。半導体装置１２１及び半導体装置１３１は、カスコード接続される。半導体装置１３０において、例えば、擬似的にノーマリオフ動作が得られる。
実施形態によれば、耐圧を向上可能な半導体基板及び半導体装置が提供できる。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
なお、本明細書において「窒化物半導体」とは、ＢｘＩｎｙＡｌｚＧａ１−ｘ−ｙ−ｚＮ（０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１，ｘ＋ｙ＋ｚ≦１）なる化学式において組成比ｘ、ｙ及びｚをそれぞれの範囲内で変化させた全ての組成の半導体を含むものとする。またさらに、上記化学式において、Ｎ（窒素）以外のＶ族元素もさらに含むもの、導電形などの各種の物性を制御するために添加される各種の元素をさらに含むもの、及び、意図せずに含まれる各種の元素をさらに含むものも、「窒化物半導体」に含まれるものとする。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体基板及び半導体装置に含まれる基体、半導体層、電極及び絶縁層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体基板及び半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体基板及び半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基体、 ２１…第１半導体層、 ２２…第２半導体層、 ２２ａ〜２２ｄ…第１〜第４Ａｌ含有領域、 ３０…第３半導体層、 ３１…第１ＧａＮ領域、 ３２…第２ＧａＮ領域、 ４０…第４半導体層、 ５１〜５３…第１〜第３電極、 ６１…絶縁層、 ６２…絶縁部、 ６５…第５半導体層、 １１０、１１１、…半導体基板、 １２１〜１２６、１３０、１３１…半導体装置、 ＣＡ…２次イオン強度、 ＣＣ…炭素濃度、 ＣＯ…酸素濃度、 ＥＦ…電界強度、 ＥＬ…電極、 Ｒ２…第２比、 ＳＰＬ…試料、 ＳＰＬ１、ＳＰＬ２…第１、第２試料、 ｐ１〜ｐ３…第１〜第３部分領域、 ｐＺ…位置

Claims (18)

  1. Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含み、炭素及び酸素を含む第１半導体層と、
    Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜ｘ１）を含み、炭素及び酸素を含む第２半導体層と、
    を備え、
    前記第２半導体層における酸素濃度に対する前記第２半導体層における炭素濃度の第２比は、７３０以上であり、
    前記第２半導体層は、第１Ａｌ含有領域と、第２Ａｌ含有領域と、を含み、
    前記第２Ａｌ含有領域と前記第１半導体層との間に前記第１Ａｌ含有領域が位置し、
    前記第２Ａｌ含有領域におけるＡｌ組成比は、前記第１Ａｌ含有領域におけるＡｌ組成比よりも低く、
    前記第１Ａｌ含有領域における炭素濃度は、前記第１半導体層から前記第２半導体層に向かう方向に沿って上昇する、半導体基板。
  2. Ａｌｘ１Ｇａ１−ｘ１Ｎ（０＜ｘ１≦１）を含み、炭素及び酸素を含む第１半導体層と、
    Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２＜ｘ１）を含み、炭素及び酸素を含む第２半導体層と、
    を備え、
    前記第２半導体層における酸素濃度に対する前記第２半導体層における炭素濃度の第２比は、７３０以上であり、
    前記第２半導体層は、第１Ａｌ含有領域と、第２Ａｌ含有領域と、を含み、
    前記第２Ａｌ含有領域と前記第１半導体層との間に前記第１Ａｌ含有領域が位置し、
    前記第２Ａｌ含有領域におけるＡｌ組成比は、前記第１Ａｌ含有領域におけるＡｌ組成比よりも低く、
    前記第２Ａｌ含有領域における炭素濃度は、前記第１半導体層から前記第２半導体層に向かう方向に沿って上昇する、半導体基板。
  3. 前記第２比の、前記第１半導体層における酸素濃度に対する前記第１半導体層における炭素濃度の第１比に対する比は、６０００以上である、請求項１または２に記載の半導体基板。
  4. 前記第２半導体層の少なくとも一部における前記炭素濃度は、５×１０１９ｃｍ−３以上である、請求項１〜３のいずれか１つに記載の半導体基板。
  5. 前記第２半導体層における前記酸素濃度は、５×１０１７ｃｍ−３以下である、請求項１〜４のいずれか１つに記載の半導体基板。
  6. シリコンを含む基体をさらに備え、
    前記基体と前記第２半導体層との間に前記第１半導体層が位置した、請求項１〜５のいずれか１つに記載の半導体基板。
  7. 前記第２半導体層は、第３Ａｌ含有領域をさらに含み、
    前記第３Ａｌ含有領域は、前記第２Ａｌ含有領域と前記第１Ａｌ含有領域との間に位置し、
    前記第３Ａｌ含有領域におけるＡｌ組成比は、前記第２Ａｌ含有領域における前記Ａｌ組成比と、前記第１Ａｌ含有領域における前記Ａｌ組成比と、の間である、請求項１〜６のいずれか１つに記載の半導体基板。
  8. 前記第２半導体層は、第４Ａｌ含有領域をさらに含み、
    前記第４Ａｌ含有領域は、前記第２Ａｌ含有領域と前記第３Ａｌ含有領域との間に位置し、
    前記第４Ａｌ含有領域におけるＡｌ組成比は、前記第２Ａｌ含有領域における前記Ａｌ組成比と、前記第３Ａｌ含有領域における前記Ａｌ組成比と、の間である、請求項７記載の半導体基板。
  9. 前記第２比は、
    前記第２半導体層における平均の酸素濃度に対する前記第２半導体層における平均の炭素濃度の比である、請求項１〜８のいずれか１つに記載の半導体基板。
  10. ＧａＮを含む第３半導体層をさらに備え、
    前記第３半導体層と前記第１半導体層との間に前記第２半導体層が位置した、請求項１記載の半導体基板。
  11. 前記第３半導体層は、炭素を含む第１ＧａＮ領域と、第２ＧａＮ領域と、を含み、
    前記第２ＧａＮ領域と前記第２半導体層との間に前記第１ＧａＮ領域が位置し、
    前記第２ＧａＮ領域は、炭素を含まない、または、
    前記第２ＧａＮ領域は炭素と含み、前記第２ＧａＮ領域における炭素濃度は、前記第１ＧａＮ領域における炭素濃度よりも低い、請求項１０記載の半導体基板。
  12. 前記第１ＧａＮ領域における前記炭素濃度は、前記第２半導体層における前記炭素濃度よりも低い、請求項１１記載の半導体基板。
  13. 前記第１ＧａＮ領域における前記炭素濃度は、前記第１半導体層における前記炭素濃度よりも高い、請求項１１または１２に記載の半導体基板。
  14. 前記第１ＧａＮ領域における前記炭素濃度は、前記第２半導体層から前記第３半導体層に向かう方向に沿って上昇する、請求項１１〜１３のいずれか１つに記載の半導体基板。
  15. 前記第２ＧａＮ領域における前記炭素濃度は、前記第１半導体層における前記炭素濃度以下である、請求項１１〜１４のいずれか１つに記載の半導体基板。
  16. 請求項１０〜１５のいずれか１つに記載の半導体基板と、
    ＡｌＧａＮを含む第４半導体層と、
    第１電極と、
    第２電極と、
    第３電極と、
    を備え、
    前記半導体基板は、シリコンを含む基体を含み、
    前記基体と前記第２半導体層との間に前記第１半導体層が位置し、
    前記基体から前記第３半導体層に向かう第１方向において、前記第４半導体層と前記第２半導体層との間に前記第３半導体層の少なくとも一部が位置し、
    前記第３半導体層は第１部分領域、第２部分領域及び第３部分領域を含み、
    前記第１方向と交差する第２方向における前記第３部分領域の位置は、前記第２方向における前記第１部分領域の位置と、前記第２方向における前記第２部分領域の位置と、の間にあり、
    前記第１電極は、前記第１部分領域と電気的に接続され、
    前記第２電極は、前記第２部分領域と電気的に接続され、
    前記第１方向において、前記第３部分領域は前記第３電極から離れた、半導体装置。
  17. 絶縁層をさらに備え、
    前記絶縁層の少なくとも一部は、前記第１方向において前記第３電極と前記第３部分領域との間に位置した、請求項１６記載の半導体装置。
  18. ｐ形ＧａＮを含む第５半導体層をさらに備え、
    前記第５半導体層の少なくとも一部は、前記第１方向において前記第３電極と前記第４半導体層との間に位置した、請求項１６記載の半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11335799B2 (en) * 2015-03-26 2022-05-17 Chih-Shu Huang Group-III nitride semiconductor device and method for fabricating the same
US10825895B2 (en) * 2018-12-12 2020-11-03 Coorstek Kk Nitride semiconductor substrate
TW202406146A (zh) * 2022-07-27 2024-02-01 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006066834A (ja) * 2004-08-30 2006-03-09 Sumitomo Electric Ind Ltd 窒化ガリウム系化合物半導体トランジスタおよびその製造方法
JP4677499B2 (ja) 2008-12-15 2011-04-27 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP2010206110A (ja) * 2009-03-05 2010-09-16 Panasonic Corp 窒化物半導体装置
JP5672926B2 (ja) 2010-10-08 2015-02-18 富士通株式会社 化合物半導体装置及びその製造方法
JP2012243886A (ja) 2011-05-18 2012-12-10 Sharp Corp 半導体装置
JP5665676B2 (ja) * 2011-07-11 2015-02-04 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
WO2014041736A1 (ja) * 2012-09-13 2014-03-20 パナソニック株式会社 窒化物半導体構造物
JP6119165B2 (ja) 2012-09-28 2017-04-26 富士通株式会社 半導体装置
JP2015070085A (ja) * 2013-09-27 2015-04-13 Ｄｏｗａエレクトロニクス株式会社 電子デバイス用エピタキシャル基板およびその製造方法
JP6250368B2 (ja) 2013-11-19 2017-12-20 古河機械金属株式会社 自立基板の製造方法および自立基板
JP2016100471A (ja) * 2014-11-21 2016-05-30 住友電気工業株式会社 半導体装置及び半導体装置の製造方法
JP6473017B2 (ja) 2015-03-09 2019-02-20 エア・ウォーター株式会社 化合物半導体基板

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