JP2020150141A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2020150141A
JP2020150141A JP2019046606A JP2019046606A JP2020150141A JP 2020150141 A JP2020150141 A JP 2020150141A JP 2019046606 A JP2019046606 A JP 2019046606A JP 2019046606 A JP2019046606 A JP 2019046606A JP 2020150141 A JP2020150141 A JP 2020150141A
Authority
JP
Japan
Prior art keywords
region
electrode
nitride
insulating
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019046606A
Other languages
English (en)
Other versions
JP7175804B2 (ja
Inventor
大望 加藤
Hiromi Kato
大望 加藤
瑛祐 梶原
Akihiro Kajiwara
瑛祐 梶原
向井 章
Akira Mukai
章 向井
彩 新留
Aya Shindome
彩 新留
浩志 大野
Hiroshi Ono
浩志 大野
雅彦 蔵口
Masahiko Kuraguchi
雅彦 蔵口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2019046606A priority Critical patent/JP7175804B2/ja
Priority to US16/569,319 priority patent/US11139393B2/en
Priority to CN201911177913.XA priority patent/CN111697053B/zh
Publication of JP2020150141A publication Critical patent/JP2020150141A/ja
Priority to US17/407,851 priority patent/US11677020B2/en
Priority to JP2022112151A priority patent/JP7419445B2/ja
Application granted granted Critical
Publication of JP7175804B2 publication Critical patent/JP7175804B2/ja
Priority to US18/307,099 priority patent/US11967641B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7781Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with inverted single heterostructure, i.e. with active layer formed on top of wide bandgap layer, e.g. IHEMT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2006Amorphous materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356Disposition, e.g. buried gate electrode
    • H01L29/4236Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】安定して特性を向上できる半導体装置及びその製造方法を提供する。【解決手段】実施形態によれば、半導体装置は、第1〜第3電極、第1〜第3窒化物領域、第1絶縁膜及び第2絶縁膜を含む。前記第1窒化領域は、Alx1Ga1−x1N(0≦x1<1)を含む。前記第2窒化物領域は、Alx2Ga1−x2N(0<x2≦1、x1<x2)を含む。前記第1絶縁膜は、第1絶縁領域及び第2絶縁領域を含みシリコンと窒素とを含む。前記第3窒化物領域は、Alx3Ga1−x3N(0<x3≦1、x1<x3)を含む。前記第2絶縁膜は、シリコンと酸素とを含む。【選択図】図1

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
例えば窒化物半導体を用いた半導体装置がある。半導体装置において、特性の向上が望まれる。
米国特許第9337332号明細書
本発明の実施形態は、安定して特性を向上できる半導体装置及びその製造方法を提供する。
本発明の実施形態によれば、半導体装置は、第1〜第3電極、第1〜第3窒化物領域、第1絶縁膜及び第2絶縁膜を含む。前記第1窒化領域は、Alx1Ga1−x1N(0≦x1<1)を含む。前記第1窒化物領域は、第1部分領域、第2部分領域、前記第1部分領域と前記第2部分領域との間の第3部分領域、前記第1部分領域と前記第3部分領域との間の第4部分領域、及び、前記第3部分領域と前記第2部分領域との間の第5部分領域を含む。前記第1部分領域から前記第1電極への第1方向は、前記第1電極から前記第2電極への第2方向と交差する。前記第2部分領域から前記第2電極への方向は前記第1方向に沿う。前記第2窒化物領域は、Alx2Ga1−x2N(0<x2≦1、x1<x2)を含む。前記第2窒化物領域は、第6部分領域及び第7部分領域を含む。前記第4部分領域から前記第6部分領域への方向は前記第1方向に沿う。前記第5部分領域から前記第7部分領域への方向は前記第1方向に沿う。前記第3部分領域から前記第3電極への方向は前記第1方向に沿う。前記第3電極の少なくとも一部は前記第2方向において前記第6部分領域と前記第7部分領域との間にある。前記第1絶縁膜は、第1絶縁領域及び第2絶縁領域を含みシリコンと窒素とを含む。前記第3窒化物領域は、Alx3Ga1−x3N(0<x3≦1、x1<x3)を含む。前記第3窒化物領域は、第1〜第7部分を含む。前記第1部分は、前記第3電極と前記第3部分領域との間にある。前記第2部分は、前記第3電極と前記第4部分領域との間にある。前記第3部分は、前記第3電極と前記第5部分領域との間にある。前記第4部分は、前記第3電極と前記第6部分領域との間にある。前記第5部分は、前記第3電極と前記第7部分領域との間にある。前記第1絶縁領域は、前記第6部分と前記第6部分領域との間にある。前記第2絶縁領域は、前記第7部分と前記第7部分領域との間にある。前記第2絶縁膜は、シリコンと酸素とを含む。前記第2絶縁膜は、第3〜7絶縁領域を含む。前記第3絶縁領域は、前記第1部分と前記第3電極との間にある。前記第4絶縁領域は、前記第4部分と前記第3電極との間にある。前記第5絶縁領域は、前記第5部分と前記第3電極との間にある。前記第6部分は、前記第6絶縁領域と前記第1絶縁領域との間にある。前記第7部分は、前記第7絶縁領域と前記第2絶縁領域との間にある。
図1(a)及び図1(b)は、第1実施形態に係る半導体装置を例示する模式的断面図である。 図2(a)〜図2(c)は、第1実施形態に係る半導体装置を例示する模式図である。 図3(a)〜図3(d)は、第1実施形態に係る半導体装置のX線回折パターン像を例示する図である。 図4は、半導体装置の特性を例示するグラフ図である。 図5は、半導体装置の特性を例示するグラフ図である。 図6(a)〜図6(d)は、半導体装置の特性を例示するグラフ図である。 図7は、第2実施形態に係る半導体装置の製造方法を例示するフローチャート図である。 図8(a)〜図8(d)は、第2実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。 図9(a)〜図9(d)は、第2実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1(a)及び図1(b)は、第1実施形態に係る半導体装置を例示する模式的断面図である。
図1(a)に示すように、実施形態に係る半導体装置110は、第1電極51、第2電極52、第3電極53、第1窒化物領域10、第2窒化物領域20、第3窒化物領域30、第1絶縁膜41、及び、第2絶縁膜42を含む。
第1窒化物領域10は、Alx1Ga1−x1N(0≦x1<1)を含む。Alの組成比x1は、例えば、0以上0.05以下である。第1窒化物領域10は、例えば、GaNを含む。第1窒化物領域10は、例えば、半導体領域である。第1窒化物領域10は、例えば、結晶を含む。
第1窒化物領域10は、例えば、第1〜第5部分領域11〜15を含む。第3部分領域13は、第1部分領域11と第2部分領域12との間にある。第4部分領域14は、第1部分領域11と第3部分領域13との間にある。第5部分領域15は、第3部分領域13と第2部分領域12との間にある。第1〜第5部分領域11〜15は、例えば、互いに連続する。
第1部分領域11から第1電極51への第1方向は、第1電極51から第2電極52への第2方向と交差する。
第2方向は、例えば、X軸方向である。X軸方向に対して垂直な1つの方向をZ軸方向とする。X軸方向及びZ軸方向に対して垂直な方向をY軸方向とする。
第1方向は、例えば、Z軸方向である。
第2部分領域12から第2電極52への方向は第1方向(例えばZ軸方向)に沿う。
第2窒化物領域20は、Alx2Ga1−x2N(0<x2≦1、x1<x2)を含む。第2窒化物領域20は、AlGaNを含む。例えば、Alの組成比x2は、0.05以上0.3以下である。1つの例において、第2窒化物領域30は、例えば、Al0.3Ga0.7Nを含む。第2窒化物領域20は、例えば、半導体領域である。第2窒化物領域20は、例えば、結晶を含む。
第2窒化物領域20は、第6部分領域26及び第7部分領域27を含む。第4部分領域14から第6部分領域26への方向は、第1方向(例えばZ軸方向)に沿う。第5部分領域15から第7部分領域27への方向は、第1方向に沿う。
第3部分領域13から第3電極53への方向は、第1方向(例えば、Z軸方向)に沿う。第3電極53の少なくとも一部は、第2方向(X軸方向)において、第6部分領域26と第7部分領域27との間にある。
第1絶縁膜41は、第1絶縁領域41a及び第2絶縁領域41bを含む。第1絶縁膜41は、シリコンと窒素とを含む。1つの例において、第1絶縁膜41は、SiNを含む。
第3窒化物領域30は、Alx3Ga1−x3N(0<x3≦1、x1<x3)を含む。例えば、第3窒化物領域30におけるAlの組成比x3は、第2窒化物領域20におけるAlの組成比x2よりも高い。1つの例において、Alの組成比x3は、例えば、0.3を超え1以下である。例えば、第3窒化物領域30は、例えばAlNを含む。第3窒化物領域30は、例えば、半導体領域である。後述するように、第3窒化物領域30の結晶性は、場所によって異なっても良い。
第3窒化物領域30は、第1〜第7部分p1〜p7を含む。第1部分p1は、第1方向(例えば、Z軸方向)において、第3電極53と第3部分領域13との間にある。第2部分p2は、第2方向(X軸方向)において、第3電極53と第4部分領域14との間にある。第3部分p3は、第2方向(X軸方向)において、第3電極53と第5部分領域15との間にある。第4部分p4は、第2方向(X軸方向)において、第3電極53と第6部分領域26との間にある。第5部分p5は、第2方向(X軸方向)において、第3電極53と第7部分領域27との間にある。第1絶縁領域41aは、第6部分p6と第6部分領域26との間にある。第2絶縁領域41bは、第7部分p7と第7部分領域27との間にある。第1〜第7部分p1〜p7は、例えば、互いに連続する。
第2絶縁膜42は、シリコンと酸素とを含む。第2絶縁膜42は、例えば、酸化シリコンを含む。第2絶縁膜42は、例えば、SiOを含む。1つの例において、第2絶縁膜42は窒素を含まない。例えば、第2絶縁膜42に含まれる窒素の濃度は、第1絶縁膜41に含まれる窒素の濃度よりも低くても良い。
第2絶縁膜42は、第3〜7絶縁領域42c〜42gを含む。第3絶縁領域42cは、第1方向(例えば、Z軸方向)において、第1部分p1と第3電極53との間にある。第4絶縁領域42dは、第2方向(X軸方向)において、第4部分p4と第3電極53との間にある。第5絶縁領域42eは、第2方向(X軸方向)において、第5部分p5と第3電極53との間にある。第6部分p6は、第1方向(例えば、Z軸方向)において、第6絶縁領域42fと第1絶縁領域41aとの間にある。第7部分p7は、第1方向(例えば、Z軸方向)において、第7絶縁領域42gと第2絶縁領域41bとの間にある。
第2絶縁膜42は、第8絶縁領域42h及び第9絶縁領域42iをさらに含んでも良い。第8絶縁領域42hは、第2方向(X軸方向)において、第4部分p4と第3電極53との間にある。第9絶縁領域42iは、第5部分p5と第3電極53との間にある。
例えば、第1窒化物領域10及び第2窒化物領域20は、積層体18に含まれる。例えば、基体10sの上に、積層体18が設けられる。例えば、基体10sの上にバッファ層17が形成される。バッファ層17の上に、第1窒化物領域10がエピタキシャル成長される。第1窒化物領域10の上に、第2窒化物領域20がエピタキシャル成長される。第2窒化物領域20の上に第1絶縁膜41が形成される。積層体18は、第1絶縁膜41を含んでも良い。例えば、第1絶縁膜41の開口部を介して、積層体18の一部が除去されて、凹部(リセス、またはトレンチ)が形成される。凹部の底部は、第1窒化物領域10中に位置する。凹部の底面(第1窒化物領域10の一部)、凹部の側面(第1窒化物領域10の一部及び第2窒化物領域20の一部)、及び、積層体18の表面(例えば上面)に、第3窒化物領域30が設けられる。例えば、第3窒化物領域30の少なくとも一部は、エピタキシャル成長される。第3窒化物領域30は、例えば、再成長層である。第3窒化物領域30の形成の後に、第2絶縁膜42が形成される。例えば、第1〜第3電極51〜53が形成される。これにより、半導体装置110が得られる。
第1電極51は、例えば、ソース電極として機能する。第2電極52は、例えば、ドレイン電極として機能する。第3電極53は、例えば、ゲート電極として機能する。第2絶縁膜42は、例えばゲート絶縁膜として機能する。第1絶縁膜41は、例えば、保護膜として機能する。例えば、第3電極53の電位(例えばゲート電圧)により、第1電極51と第2電極52との間に流れる電流(ドレイン電流)が制御できる。ゲート電圧は、例えば、第1電極51の電位を基準にした第3電極53の電位である。
例えば、第1窒化物領域10の第1窒化物領域20の側の部分に、例えば、2次元電子ガス10Eが生じる。2次元電子ガス10Eがキャリア領域となる。半導体装置110は、例えば、HEMT(High Electron Mobility Transistor)である。
実施形態に係る半導体装置110においては、Z軸方向において、第3電極53と第3部分領域13との間に、第3窒化物領域30の第1部分p1が設けられる。例えば、第1部分領域11の第1部分p1の側の部分に、2次元電子ガス10Fが形成される。これにより、例えば、高いチャネル移動度が得られる。
実施形態において、第3窒化物領域30は、第3部分領域13(例えば、GaN)の上の第1部分p1に加えて、凹部の側面部分(例えば、第2〜第5部分p2〜p5)、及び、第2窒化物領域20の上の部分(第6部分p6及び第7部分p7)を含む。これらの部分は、連続的である。このような第3窒化物領域30を設けることで、例えば、第1部分p1において良好な結晶性が得やすくなる。これにより、例えば、2次元電子ガス10Fが安定して形成できる。これにより、より高いチャネル移動度が安定して得られる。実施形態によれば、安定して特性を向上できる半導体装置を提供できる。
実施形態においては、第1絶縁膜41が設けられる。第1絶縁膜41により、凹部の形成時に、第2窒化物領域20の上面は保護される。第2窒化物領域20の劣化が抑制できる。
実施形態において、第3窒化物領域30の第1部分p1は、第1窒化物領域10の第3部分領域13の上に設けられる。これにより、例えば、第1部分p1において、良好な結晶性が得やすい。
一方、第3窒化物領域30の第6部分p6は、第1絶縁膜41の第1絶縁領域41aの上に設けられる。第3窒化物領域30の第7部分p7は、第1絶縁膜41の第2絶縁領域41bの上に設けられる。このように、第1部分p1と第6部分p6とで、下地が異なる。第1部分p1と第7部分p7とで、下地が異なる。このため、これらの部分において、結晶性などが異なっても良い。
図2(a)〜図2(c)は、第1実施形態に係る半導体装置を例示する模式図である。 図2(a)及び図2(b)は、半導体装置110のSTEM(Scanning Transmission Electron Microscope)像である。図2(a)は、第1部分p1を含む領域に対応する。図2(b)は、第2部分p2、第4部分p4及び第6部分p6を含む領域に対応する。図2(c)は、図2(a)に示されている領域と、半導体装置110に含まれている領域(窒化物領域など)と、の関係を示している。
図3(a)〜図3(d)は、第1実施形態に係る半導体装置のX線回折パターン像を例示する図である。
図3(a)〜図3(d)は、第1部分p1、第2部分p2、第4部分p4及び第6部分p6にそれぞれ対応する。
図2(a)、図2(b)、及び、図3(a)〜図3(d)から分かるように、第3窒化物領域30に含まれる複数の領域において、互いに結晶性が異なる。例えば、第1部分p1の結晶性は、第6部分p6の結晶性よりも高い。第1部分p1の結晶性は、第7部分p7の結晶性よりも高い。第1部分p1の結晶性が高いことで、例えば、高いチャネル移動度が得やすい。
例えば、第1部分p1の少なくとも一部は、結晶を含む。第6部分p6の少なくとも一部は、アモルファスでも良い。第7部分p7の少なくとも一部は、アモルファスでも良い。
第3窒化物領域30の側面部分(例えば、第2部分p2)は、窒化物半導体の上に形成される。このため、側面部分における結晶性は、比較的高い。例えば、第2部分p2の結晶性は、第6部分p6の結晶性よりも高い。例えば、第2部分p2の結晶性は、第4部分p4の結晶性よりも高い。例えば、第3部分p3の結晶性は、第7部分p7の結晶性よりも高い。例えば、第1部分p1及び第2部分p2の結晶性は、第4部分p4及び第5部分p5の結晶性よりも高い。
第4部分p4は、窒化物半導体の上に形成される。このため、第4部分p4の結晶性は、比較的高い。例えば、第4部分p4の結晶性は、第6部分p6の結晶性よりも高い。例えば、第5部分p5の結晶性は、第7部分p7の結晶性よりも高い。
実施形態において、第3電極53は、X軸方向において、第1窒化物領域10の一部と対向し、第2窒化物領域20と対向する。第3電極53は、例えば、リセス型のゲート電極である。例えば、第2窒化物領域20の下の2次元電子ガス10Eは、第3電極53及び第2絶縁膜42(ゲート絶縁膜)により分断される。これにより、しきい値電圧が高くでき、ノーマリオフ特性が安定して得やすくなる。
発明者の実験により、しきい値電圧が、上記の凹部の深さ、及び、ゲート長Lgにより変化することが分かった。以下、実験結果の例について説明する。
図1(b)に示すように、第3部分領域13は、第1部分p1と対向する第1面10faを含む。第6部分領域26は、第1絶縁領域41aと対向する第2面20fbを含む。第1面10faは、凹部の底面(上面)に対応する。第2面20fbは、第2窒化物領域20の上面に対応する。
第1面10faの第1方向(Z軸方向)に沿う位置と、第2面20fbの第1方向(Z軸方向)に沿う位置と、の間の第1方向(Z軸方向)に沿う距離を距離d1とする。距離d1は、凹部の深さ(リセス深さ)に対応する。
図1(b)に示すように、第1絶縁領域41aと第2絶縁領域41bとの間の第2方向(X軸方向)に沿う距離を距離w1とする。第6部分領域26と第7部分領域27との間の第2方向(X軸方向)に沿う距離を距離w2とする。第2部分p2と第3部分p3との間の第2方向(X軸方向)に沿う距離を距離w3とする。凹部の側面が垂直である場合は、これらの距離は、互いに実質的に同じである。これらの距離は、例えば、ゲート長Lgに対応する。これらの距離は、側面の傾斜による距離の差に比べて大きい。このため、実用的には、ゲート長Lgとして、これらの距離のいずれかを用いても良い。以下では、ゲート長Lgは、距離w2である。
実験の試料において、第1窒化物領域10は、GaNである。第2窒化物領域20は、Al0.25Ga0.75Nである。第2窒化物領域20の厚さ(Z軸方向の長さ)は、30nmである。第3窒化物領域30は、AlNである。第3窒化物領域30の厚さ(例えば、第1部分p1のZ軸方向の長さ)は、0.5nmである。第1絶縁膜41は、SiNである。第1絶縁膜41の厚さ(Z軸方向の長さ)は、10nmである。第2絶縁膜42は、SiOである。第2絶縁膜42の厚さ(例えば、第3絶縁領域42cのZ軸方向の長さ)は、30nmである。第1〜第3電極51〜53は、TiNを含む。
凹部の深さ(距離d1)、及び、ゲート長Lgが変更された複数の試料が作製される。これらの試料のしきい値電圧及びチャネル移動度が評価される。
図4及び図5は、半導体装置の特性を例示するグラフ図である。
これらの図は、ゲート長Lgが1μmの試料の特性の測定結果を示している。試料において、チャネル幅「Wg」は、20μmである。「Wg」は、例えば、第1電極51及び第2電極52の、互いに対向する部分のY軸方向の長さに対応する。これらの図の横軸は、距離d1(nm、凹部の深さ)である。図4の縦軸は、しきい値電圧Vth(V)である。しきい値電圧Vthは、ドレイン電流が1×10−6Aとなるゲート電圧に対応する。この例において、ドレイン電流を「Id」とし、チャネル幅Wgを「Wg」としたとき、ドレイン電流が1×10−6Aのときに、「Id/Wg」は、5×10−4A/mmである。図5の縦軸は、チャネル移動度μ(cm/Vs、電界効果移動度)である。図5の縦軸は、対数表示である。
図4からわかるように、距離d1(凹部の深さ)が15nmのように短いと、しきい値電圧Vthは、負である。この場合、ノーマリオンの動作が得られる。距離d1が長くなると、しきい値電圧Vthは上昇し、正になる。この場合、ノーマリオフの動作が得られる。図4から分かるように、距離d1が50nmを超えると、しきい値電圧Vthは急激に上昇する。距離d1が60nm以上において、高い正のしきい値電圧Vthが得られる。距離d1は、80nm以上であることが好ましい。高い正のしきい値電圧Vthが安定して得られる。距離d1は、100nm以上であることが好ましい。高い正のしきい値電圧Vthがより安定して得られる。
実施形態において、例えば上記のように、第1方向及び第2方向を含む平面と交差する方向を第3方向とする。第3方向は、例えば、Y軸方向である。このとき、第1電極51及び第2電極52の一方の、第1電極51及び第2電極52の他方と対向する部分の第3方向に沿う長さをWg(メートル)とする。第1電極51と第2電極52との間に流れる電流をId(アンペア)とする。実施形態においては、Id/Wgが5×10−4A/mmであるときの、第1電極51の電位を基準にした第3電極53の電位(例えば、しきい値電圧Vth)は、正である。Id/Wgが5×10−4A/mm以上において、第1電極51の電位を基準にした第3電極53の電位は、正である。
図5からわかるように、距離d1(凹部の深さ)が15nmのように短いと、高いチャネル移動度が得られる。しかしながら、図4に関して説明したように、この場合は、しきい値電圧Vthは、負である。
一方、図5に示すように、距離d1が60nm〜300nmの範囲において、チャネル移動度μは実質的に変化しない。
実施形態においては、距離d1は60nm以上であることが好ましい。これにより、高い正のしきい値電圧Vthと、比較的高い安定したチャネル移動度μと、が得られる。
上記の例では、第2窒化物領域20の厚さが30nmである。実施形態において、距離d1は、第2窒化物領域20の厚さの2倍以上でることが好ましい。距離d1は、第2窒化物領域20の厚さの2.5倍以上であることが好ましい。距離d1は、第2窒化物領域20の厚さの3倍以上であることがさらに好ましい。距離d1は、第2窒化物領域20の厚さの3.3倍以上であることがさらに好ましい。
以下、ゲート長Lgを変化させた試料におけるしきい値電圧Vthの測定結果の例について説明する。
図6(a)〜図6(d)は、半導体装置の特性を例示するグラフ図である。
これらの図の横軸は、ゲート長Lg(μm)である。縦軸は、しきい値電圧Vthである。図6(a)〜図6(d)は、距離d1が45nm、100nm、120nm及び160nmの結果にそれぞれ対応する。
図6(a)に示すように、距離d1が45nmの場合、ゲート長Lgが短くなると、しきい値電圧Vthは低下する。これは、「短チャネル効果」として一般的に知られている現象に対応すると考えられる。一方、図6(b)〜図6(d)に示すように、距離d1が100nm、120nm及び160nmの場合、ゲート長Lgが1μm〜3μmの範囲で、ゲート長Lgが短くなると、しきい値電圧Vthは上昇する。このような現象は、従来知られていない。距離d1(凹部の深さ)が長くなったときにおいて特異的に生じる現象だと考えられる。
実施形態においては、ゲート長Lgは、3μm以下であることがより好ましい。これにより、例えば、高いしきい値電圧Vthが得やすくなる。
実施形態において、凹部の底部においては、不純物が少ないことが好ましい。例えば、凹部の形成は、例えば、BCl及びClをよりなる群から選択された少なくとも1つ含むガスを用いたドライエッチングにより行われる。このガスに含まれる元素が第3部分領域13に残ると、例えば、チャネル移動度μが低下する場合がある。ガスに含まれる元素の濃度が、例えば、凹部の形成の後に、アンモニアなどの雰囲気で熱処理することで低下させられても良い。
例えば、第3部分領域13は、第1部分p1と対向する第1面10fa(図1(b)参照)を含む領域を含む。第1面10faを含むこの領域におけるボロンの濃度は、例えば、1×1018atoms/cm以下である。第1面10faを含む領域におけるボロンの濃度は、例えば、約9×1017atoms/cmである。第1面10faを含む領域におけるボロンの濃度は、例えば、1×1016atoms/cm以上である。
第1面10faを含む領域における塩素の濃度は、例えば、1×1016atoms/cm以下である。第1面10faを含む領域における塩素の濃度は、例えば、約4×1015atoms/cmである。第1面10faを含む領域における塩素の濃度は、例えば、約1×1015atoms/cm以上である。
第1面10faは平坦であることが好ましい。例えば、凹部の形成の後に、アンモニアなどの雰囲気で熱処理することで、第1面10faの平坦性が向上する。例えば、第1面10faの表面粗さ(例えば、二乗平均平方根RMS)は、1nm以下である。第1面10faの表面粗さは、例えば、約202pmである。
第1面10faの表面(第3部分領域13の表面)は、比較的平坦である(図2(a)参照)。そして、第3窒化物領域30の第1部分p1の表面も比較的平坦である(図2(a)参照)。一方、第3窒化物領域30の側面部分(例えば第4部分p4など)の表面の凹凸は、第1部分p1の表面の凹凸よりも大きい。
(第2実施形態)
第2実施形態は、半導体装置の製造方法に係る。
図7は、第2実施形態に係る半導体装置の製造方法を例示するフローチャート図である。
図7に示すように、積層体18を準備する(ステップS110)。積層体18は、Alx1Ga1−x1N(0≦x1<1)を含む第1窒化物領域10と、Alx2Ga1−x2N(0<x2≦1、x1<x2)を含む第2窒化物領域20と、第1絶縁膜41と、を含む。第1窒化物領域10と第1絶縁膜41との間に第2窒化物領域20が設けられる。
第1絶縁膜41の側から積層体18の一部を除去して積層体18に凹部を形成する(ステップS120)。そして、凹部の底部において第1窒化物領域10の一部を露出させる。
Alx3Ga1−x3N(0<x3≦1、x1<x3)を含む第3窒化物領域30を形成する(ステップS130)。第3窒化物領域30は、凹部の底部で露出する第1窒化物領域10、第2窒化物領域20の側面、及び、第1絶縁膜41に形成される。
第3窒化物領域30の形成の後に、第2絶縁膜42を形成する(ステップS140)。
電極(第1〜第3電極51〜53)を形成する(ステップS150)。ステップS150は、例えば、第2絶縁膜42の形成(ステップS140)の後に実施される。第1電極51から第2電極52への第2方向(X軸方向)は、第1窒化物領域10から第2窒化物領域20への第1方向(例えばZ軸方向)と交差する。第3電極53の第2方向における位置は、第1電極51の第2方向における位置と、第2電極52の第2方向における位置と、の間にある。第3電極53の少なくとも一部は、凹部の残余の空間にある。
以下、本実施形態に係る半導体装置110の製造方法の例について説明する。
図8(a)〜図8(d)、及び、図9(a)〜図9(d)は、第2実施形態に係る半導体装置の製造方法を例示する工程順模式的断面図である。これらの図において、バッファ層17は省略されている。
図8(a)に示すように、基体10sの上に、第1窒化物領域10が設けられる。第1窒化物領域10の上に第2窒化物領域20が設けられる。基体10sは、例えば、シリコン基板である。
図8(b)に示すように、第2窒化物領域20の上に第1絶縁膜41が設けられる。積層体18が得られる。
図8(c)に示すように、第1絶縁膜41の上に、所定の開口を有するマスク膜45が形成される。
図8(d)に示すように、マスク膜45をマスクとして用いて、第1絶縁膜41の一部を除去する。これにより、第1絶縁膜41に開口部41oが形成される。
図9(a)に示すように、第1絶縁膜41をマスクとして用い、積層体18の一部を除去する。積層体18に凹部18rが形成される(ステップS120)。凹部18rの底部18bにおいて、第1窒化物領域10の一部が露出される。
このとき、凹部18rの深さは、第2窒化物領域20の上面と底部18bとの間のZ軸方向における距離d1に対応する。距離d1は、例えば、60nm以上であることが好ましい。距離d1は、例えば、第2窒化物領域20の厚さの2倍以上であることが好ましい。
図9(b)に示すように、第3窒化物領域30を形成する(ステップS130)。第3窒化物領域30は、凹部18rの底部18bで露出する第1窒化物領域10、第2窒化物領域20の側面20s、及び、第1絶縁膜41の上面に形成される。
図9(c)に示すように、第2絶縁膜42を形成する。
図9(d)に示すように、第1〜第3電極51〜53を形成する。第1電極51から第2電極52への第2方向(X軸方向)は、第1窒化物領域10から第2窒化物領域20への第1方向(Z軸方向)と交差する。第3電極53の第2方向における位置は、第1電極51の第2方向における位置と、第2電極52の第2方向における位置と、の間にある。第3電極53の少なくとも一部は、凹部18rの残余の空間にある。第2方向(X軸方向)において、第3電極52は、第1窒化物領域10と対向する。
上記の製造方法においては、第3窒化物領域30が、凹部18rの底部18bで露出する第1窒化物領域10、第2窒化物領域20の側面20s、及び、第1絶縁膜41の上面に形成される。第3窒化物領域30の第1部分p1(図1(a)参照)において、良好な結晶性が得られる。第1絶縁膜41を用いて凹部18rを形成することで、第2窒化物領域20のダメージが少ない。第3窒化物領域30を覆うように第2絶縁膜42が形成されることで、第3窒化物領域30が保護される。
実施形態によれば、安定して特性を向上できる半導体装置及びその製造方法が提供できる。
実施形態において、第3窒化物領域30は、原子層堆積(ALD)により形成されることが好ましい。これにより、例えば、凹部18rにおいても第3窒化物領域30を均一に形成することができる。
第1絶縁膜41は、例えば、シリコンと窒素とを含む。第2絶縁膜42は、例えば、シリコンと酸素とを含む。第2絶縁膜42は窒素を含まない。または、第2絶縁膜42に含まれる窒素の濃度は、第1絶縁膜41に含まれる窒素の濃度よりも低い。例えば、第1絶縁膜41により、第2窒化物領域20が保護される。例えば、第2絶縁膜42がゲート絶縁膜として機能したときに、安定した特性が得られる。
第3窒化物領域30の形成(ステップS130)の前に、凹部18rの底部18bで露出する第1窒化物領域10を熱処理しても良い。熱処理は、例えば、アンモニアを含む雰囲気で行われる。これにより、例えば、凹部18rの形成の際に用いられたガスに含まれる元素が除去される。例えば、底部18bの表面(第1面10fa)の平坦性が向上する。
実施形態によれば、安定して特性を向上できる半導体装置及びその製造方法が提供できる。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる窒化物領域、電極及び絶縁膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
10…窒化物領域、 10E、10F…2次元電子ガス、 10fa…第1面、 10s…基体、 11〜15…第1〜第5部分領域、 17…バッファ層、 18…積層体、 18b…底部、 18r…凹部、 20…第2窒化物領域、 20fb…第2面、 20s…側面、 26…第6部分領域、 27…第7部分領域、 30…第3窒化物領域、 41…第1絶縁膜、 41a、41b…第1、第2絶縁領域、 41o…開口部、 42…第2絶縁膜、 42c〜42i…第3〜第9絶縁領域、 45…マスク膜、 51〜53…第1〜第3電極、 μ…チャネル移動度、 110…半導体装置、 Lg…ゲート長、 Vth…しきい値電圧、 d1…距離、 p1〜p7…第1〜第7部分、 w1〜w3…距離
第2窒化物領域20は、Alx2Ga1−x2N(0<x2≦1、x1<x2)を含む。第2窒化物領域20は、AlGaNを含む。例えば、Alの組成比x2は、0.05以上0.3以下である。1つの例において、第2窒化物領域0は、例えば、Al0.3Ga0.7Nを含む。第2窒化物領域20は、例えば、半導体領域である。第2窒化物領域20は、例えば、結晶を含む。
例えば、第1窒化物領域10の第窒化物領域20の側の部分に、例えば、2次元電子ガス10Eが生じる。2次元電子ガス10Eがキャリア領域となる。半導体装置110は、例えば、HEMT(High Electron Mobility Transistor)である。
図9(d)に示すように、第1〜第3電極51〜53を形成する。第1電極51から第2電極52への第2方向(X軸方向)は、第1窒化物領域10から第2窒化物領域20への第1方向(Z軸方向)と交差する。第3電極53の第2方向における位置は、第1電極51の第2方向における位置と、第2電極52の第2方向における位置と、の間にある。第3電極53の少なくとも一部は、凹部18rの残余の空間にある。第2方向(X軸方向)において、第3電極5は、第1窒化物領域10と対向する。

Claims (20)

  1. 第1電極と、
    第2電極と、
    Alx1Ga1−x1N(0≦x1<1)を含む第1窒化物領域であって、前記第1窒化物領域は、第1部分領域、第2部分領域、前記第1部分領域と前記第2部分領域との間の第3部分領域、前記第1部分領域と前記第3部分領域との間の第4部分領域、及び、前記第3部分領域と前記第2部分領域との間の第5部分領域を含み、前記第1部分領域から前記第1電極への第1方向は、前記第1電極から前記第2電極への第2方向と交差し、前記第2部分領域から前記第2電極への方向は前記第1方向に沿う、前記第1窒化物領域と、
    Alx2Ga1−x2N(0<x2≦1、x1<x2)を含む第2窒化物領域であって、前記第2窒化物領域は、第6部分領域及び第7部分領域を含み、前記第4部分領域から前記第6部分領域への方向は前記第1方向に沿い、前記第5部分領域から前記第7部分領域への方向は前記第1方向に沿う、前記第2窒化物領域と、
    第3電極であって、前記第3部分領域から前記第3電極への方向は前記第1方向に沿い、前記第3電極の少なくとも一部は前記第2方向において前記第6部分領域と前記第7部分領域との間にある、前記第3電極と、
    第1絶縁領域及び第2絶縁領域を含みシリコンと窒素とを含む第1絶縁膜と、
    Alx3Ga1−x3N(0<x3≦1、x1<x3)を含む第3窒化物領域であって、前記第3窒化物領域は、第1〜第7部分を含み、前記第1部分は、前記第3電極と前記第3部分領域との間にあり、前記第2部分は、前記第3電極と前記第4部分領域との間にあり、前記第3部分は、前記第3電極と前記第5部分領域との間にあり、前記第4部分は、前記第3電極と前記第6部分領域との間にあり、前記第5部分は、前記第3電極と前記第7部分領域との間にあり、前記第1絶縁領域は、前記第6部分と前記第6部分領域との間にあり、前記第2絶縁領域は前記第7部分と前記第7部分領域との間にある、前記第3窒化物領域と、
    シリコンと酸素とを含む第2絶縁膜であって、前記第2絶縁膜は、第3〜7絶縁領域を含み、前記第3絶縁領域は、前記第1部分と前記第3電極との間にあり、前記第4絶縁領域は、前記第4部分と前記第3電極との間にあり、前記第5絶縁領域は、前記第5部分と前記第3電極との間にあり、前記第6部分は、前記第6絶縁領域と前記第1絶縁領域との間にあり、前記第7部分は、前記第7絶縁領域と前記第2絶縁領域との間にある、前記第2絶縁膜と、
    を備えた、半導体装置。
  2. 前記第1部分の結晶性は、前記第6部分の結晶性よりも高い、請求項1記載の半導体装置。
  3. 前記第1部分の少なくとも一部は、結晶を含み、
    前記第6部分の少なくとも一部は、アモルファスである、請求項1記載の半導体装置。
  4. 前記第2部分の結晶性は、前記第6部分の結晶性よりも高い、請求項1記載の半導体装置。
  5. 前記第4部分の結晶性は、前記第6部分の結晶性よりも高い、請求項1記載の半導体装置。
  6. 前記第2絶縁膜は、第8絶縁領域及び第9絶縁領域をさらに含み、
    前記第8絶縁領域は、前記第4部分と前記第3電極との間にあり、
    前記第9絶縁領域は、前記第5部分と前記第3電極との間にある、請求項1〜5のいずれか1つに記載の半導体装置。
  7. 前記第2絶縁膜は窒素を含まない、または、
    前記第2絶縁膜に含まれる窒素の濃度は、前記第1絶縁膜に含まれる窒素の濃度よりも低い、請求項1〜6のいずれか1つに記載の半導体装置。
  8. 前記第3部分領域は、前記第1部分と対向する第1面を含み、
    前記第6部分領域は、前記第1絶縁領域と対向する第2面を含み、
    前記第1面の前記第1方向に沿う位置と、前記第2面の前記第1方向に沿う位置と、の間の前記第1方向に沿う距離は、60nm以上である、請求項1〜7のいずれか1つに記載の半導体装置。
  9. 前記第3部分領域は、前記第1部分と対向する第1面を含む領域を含み、
    前記第1面を含む前記領域におけるボロンの濃度は、1×1018atoms/cm以下である、請求項1〜8のいずれか1つに記載の半導体装置。
  10. 前記第3部分領域は、前記第1部分と対向する第1面を含む領域を含み、
    前記第1面を含む前記領域における塩素の濃度は、1×1016atoms/cm以下である、請求項1〜8のいずれか1つに記載の半導体装置。
  11. 前記第3部分領域は、前記第1部分と対向する第1面を含み、
    前記第1面の表面粗さは、1nm以下である、請求項1〜8のいずれか1つに記載の半導体装置。
  12. 前記第1絶縁領域と前記第2絶縁領域との間の前記第2方向に沿う距離は、3μm以下である、請求項1〜11のいずれか1つに記載の半導体装置。
  13. 前記第6部分領域と前記第7部分領域との間の前記第2方向に沿う距離は、3μm以下である、請求項1〜12のいずれか1つに記載の半導体装置。
  14. 前記x3は、前記x2よりも高い、請求項1〜13のいずれか1つに記載の半導体装置。
  15. 前記x1は、0以上0.05以下であり、
    前記x2は、0.05以上0.3以下であり、
    前記x3は、0.3を超え1以下である、請求項1〜13のいずれか1つに記載の半導体層。
  16. 前記第1方向及び前記第2方向を含む平面と交差する方向を第3方向とし、
    前記第1電極及び前記第2電極の一方の、前記第1電極及び前記第2電極の他方と対向する部分の前記第3方向に沿う長さをWg(メートル)とし、
    前記第1電極と前記第2電極との間に流れる電流をId(アンペア)としたとき、
    Id/Wgが5×10−4A/mmであるときの、前記第1電極の電位を基準にした前記第3電極の電位は、正である、請求項1〜15のいずれか1つに記載の半導体装置。
  17. Alx1Ga1−x1N(0≦x1<1)を含む第1窒化物領域と、Alx2Ga1−x2N(0<x2≦1、x1<x2)を含む第2窒化物領域と、第1絶縁膜と、を含み、前記第1窒化物領域と前記第1絶縁膜との間に前記第2窒化物領域が設けられた積層体を準備し、
    前記第1絶縁膜の側から前記積層体の一部を除去して前記積層体に凹部を形成して、前記凹部の底部において前記第1窒化物領域の一部を露出させ、
    前記凹部の前記底部で露出する前記第1窒化物領域、前記第2窒化物領域の側面、及び、前記第1絶縁膜に、Alx3Ga1−x3N(0<x3≦1、x1<x3)を含む第3窒化物領域を形成し、
    前記第3窒化物領域の形成の後に、第2絶縁膜を形成し、
    前記第2絶縁膜の形成の後に、前記第1〜第3電極を形成し、前記第1電極から前記第2電極への第2方向は、前記第1窒化物領域から前記第2窒化物領域への第1方向と交差し、前記第3電極の前記第2方向における位置は、前記第1電極の前記第2方向における位置と、前記第2電極の前記第2方向における位置と、の間にあり、前記第3電極の少なくとも一部は、前記凹部の残余の空間にある、半導体装置の製造方法。
  18. 前記第3窒化物領域は、原子層堆積により形成される、請求項17記載の半導体装置の製造方法。
  19. 前記第1絶縁膜は、シリコンと窒素とを含み、
    前記第2絶縁膜は、シリコンと酸素とを含み、
    前記第2絶縁膜は窒素を含まない、または、
    前記第2絶縁膜に含まれる窒素の濃度は、前記第1絶縁膜に含まれる窒素の濃度よりも低い、請求項17または18に記載の半導体装置の製造方法。
  20. 前記第3窒化物領域の前記形成の前に、前記凹部の前記底部で露出する前記第1窒化物領域をアンモニアを含む雰囲気で熱処理する、請求項1〜19のいずれか1つに記載の半導体装置の製造方法。
JP2019046606A 2019-03-14 2019-03-14 半導体装置及びその製造方法 Active JP7175804B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2019046606A JP7175804B2 (ja) 2019-03-14 2019-03-14 半導体装置及びその製造方法
US16/569,319 US11139393B2 (en) 2019-03-14 2019-09-12 Semiconductor device including different nitride regions and method for manufacturing same
CN201911177913.XA CN111697053B (zh) 2019-03-14 2019-11-27 半导体装置及其制造方法
US17/407,851 US11677020B2 (en) 2019-03-14 2021-08-20 Semiconductor device including different nitride regions and method for manufacturing same
JP2022112151A JP7419445B2 (ja) 2019-03-14 2022-07-13 半導体装置及びその製造方法
US18/307,099 US11967641B2 (en) 2019-03-14 2023-04-26 Semiconductor device including different nitride regions improving characteristics of the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019046606A JP7175804B2 (ja) 2019-03-14 2019-03-14 半導体装置及びその製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022112151A Division JP7419445B2 (ja) 2019-03-14 2022-07-13 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2020150141A true JP2020150141A (ja) 2020-09-17
JP7175804B2 JP7175804B2 (ja) 2022-11-21

Family

ID=72422846

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2019046606A Active JP7175804B2 (ja) 2019-03-14 2019-03-14 半導体装置及びその製造方法
JP2022112151A Active JP7419445B2 (ja) 2019-03-14 2022-07-13 半導体装置及びその製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2022112151A Active JP7419445B2 (ja) 2019-03-14 2022-07-13 半導体装置及びその製造方法

Country Status (3)

Country Link
US (3) US11139393B2 (ja)
JP (2) JP7175804B2 (ja)
CN (1) CN111697053B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7470008B2 (ja) 2020-10-19 2024-04-17 株式会社東芝 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7175804B2 (ja) * 2019-03-14 2022-11-21 株式会社東芝 半導体装置及びその製造方法
WO2022116915A1 (zh) * 2020-12-01 2022-06-09 深圳市晶相技术有限公司 一种半导体器件及其应用与制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011529639A (ja) * 2008-07-31 2011-12-08 クリー インコーポレイテッド 常時オフ半導体デバイスおよびその作製方法
JP2017059599A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置
CN106549051A (zh) * 2017-01-18 2017-03-29 中国科学院微电子研究所 GaN基HEMT器件栅极结构
JP2018125440A (ja) * 2017-02-01 2018-08-09 株式会社東芝 半導体装置の製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5348364B2 (ja) * 2007-08-27 2013-11-20 サンケン電気株式会社 ヘテロ接合型電界効果半導体装置
CN101971308B (zh) 2008-03-12 2012-12-12 日本电气株式会社 半导体器件
JP5495257B2 (ja) * 2009-10-09 2014-05-21 シャープ株式会社 Iii族窒化物系電界効果トランジスタおよびその製造方法
JP2011108724A (ja) * 2009-11-13 2011-06-02 Sharp Corp ヘテロ接合電界効果型トランジスタ用基板、ヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタ
WO2011132284A1 (ja) 2010-04-22 2011-10-27 富士通株式会社 半導体装置及びその製造方法、電源装置
JP2012054471A (ja) 2010-09-02 2012-03-15 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
US8653559B2 (en) * 2011-06-29 2014-02-18 Hrl Laboratories, Llc AlGaN/GaN hybrid MOS-HFET
JP5957994B2 (ja) * 2012-03-16 2016-07-27 富士通株式会社 半導体装置の製造方法
US9337332B2 (en) 2012-04-25 2016-05-10 Hrl Laboratories, Llc III-Nitride insulating-gate transistors with passivation
JP2014183125A (ja) 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置
JP6024579B2 (ja) 2013-04-11 2016-11-16 株式会社デンソー Hemtを備えた半導体装置
JP6214978B2 (ja) 2013-09-17 2017-10-18 株式会社東芝 半導体装置
JP6462393B2 (ja) 2015-02-10 2019-01-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP7195265B2 (ja) * 2016-12-06 2022-12-23 クロミス,インコーポレイテッド 集積化クランプダイオードを有する横型高電子移動度トランジスタ
JP6880406B2 (ja) * 2017-06-30 2021-06-02 富士通株式会社 化合物半導体装置及びその製造方法
JP7071893B2 (ja) 2018-07-23 2022-05-19 株式会社東芝 半導体装置及びその製造方法
JP7175804B2 (ja) * 2019-03-14 2022-11-21 株式会社東芝 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011529639A (ja) * 2008-07-31 2011-12-08 クリー インコーポレイテッド 常時オフ半導体デバイスおよびその作製方法
JP2017059599A (ja) * 2015-09-14 2017-03-23 株式会社東芝 半導体装置
CN106549051A (zh) * 2017-01-18 2017-03-29 中国科学院微电子研究所 GaN基HEMT器件栅极结构
JP2018125440A (ja) * 2017-02-01 2018-08-09 株式会社東芝 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7470008B2 (ja) 2020-10-19 2024-04-17 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
JP7175804B2 (ja) 2022-11-21
CN111697053A (zh) 2020-09-22
US20210384337A1 (en) 2021-12-09
US20200295169A1 (en) 2020-09-17
US11677020B2 (en) 2023-06-13
JP7419445B2 (ja) 2024-01-22
JP2022136128A (ja) 2022-09-15
US20230268430A1 (en) 2023-08-24
CN111697053B (zh) 2023-08-29
US11139393B2 (en) 2021-10-05
US11967641B2 (en) 2024-04-23

Similar Documents

Publication Publication Date Title
JP7419445B2 (ja) 半導体装置及びその製造方法
US11088269B2 (en) Semiconductor device
JP7071893B2 (ja) 半導体装置及びその製造方法
JP2013062397A (ja) 炭化珪素半導体装置の製造方法
US11699724B2 (en) Semiconductor device
US10115589B2 (en) Epitaxial substrate for electronic devices, electronic device, method for producing the epitaxial substrate for electronic devices, and method for producing the electronic device
JP2022159541A (ja) 半導体装置及びその製造方法
JP6692334B2 (ja) 半導体基板及び半導体装置
JP2020098939A (ja) 半導体基板及び半導体装置
US11469304B2 (en) Semiconductor device, method for manufacturing semiconductor device, and manufacturing apparatus of semiconductor device
US20220130986A1 (en) Semiconductor device
US20220140125A1 (en) Semiconductor device
US20230049717A1 (en) Nitride semiconductor, semiconductor device, and method for manufacturing nitride semiconductor
JP7162580B2 (ja) 窒化物半導体基板および窒化物半導体装置
US11955520B2 (en) Nitride semiconductor with multiple nitride regions of different impurity concentrations, wafer, semiconductor device and method for manufacturing the same
US20230253487A1 (en) Semiconductor device
JP2023033068A (ja) 半導体装置
JP2022070200A (ja) 半導体装置
JP2019201033A (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191107

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220516

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220519

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220713

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220901

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220906

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221011

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221109

R150 Certificate of patent or registration of utility model

Ref document number: 7175804

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150