WO2011132284A1 - 半導体装置及びその製造方法、電源装置 - Google Patents

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semiconductor layer
nitride semiconductor
amorphous
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さなえ 清水
山田　敦史
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富士通株式会社
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Definitions

  • the present invention relates to a semiconductor device, a manufacturing method thereof, and a power supply device.
  • Nitride semiconductor devices have characteristics such as a high saturation electron velocity and a wide band gap. Utilizing this feature, development of high withstand voltage / high output devices has been actively conducted.
  • a nitride semiconductor device used for such a high breakdown voltage / high output device there is a field effect transistor, in particular, a high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • AlGaN / GaN-HEMT having a HEMT structure in which GaN is used as an electron transit layer, AlGaN is used as an electron supply layer, and an AlGaN layer is stacked on the GaN layer.
  • strain due to the difference in lattice constant between AlGaN and GaN is generated in AlGaN, thereby causing piezoelectric polarization.
  • a high-concentration two-dimensional electron gas is obtained by piezo polarization and spontaneous polarization of AlGaN. For this reason, a high breakdown voltage / high output device can be realized by AlGaN / GaN-HEMT.
  • AlGaN / GaN-HEMT has a HEMT structure in which an AlGaN layer is stacked on a GaN layer, the contact resistance of the source electrode and the drain electrode is high. Therefore, it has been proposed that AlGaN / GaN-HEMT has an inverted HEMT structure in which the surface is nitrogen-polarized and a GaN layer is stacked on the AlGaN layer, thereby reducing contact resistance. .
  • the semiconductor device includes a substrate, a first nitride semiconductor layer having a nitrogen polarity on the surface, a gate electrode provided above the first nitride semiconductor layer, and a first nitride. And a semiconductor layer which is provided only under the gate electrode and has a polarization and is provided on the physical semiconductor layer.
  • the power supply device includes a transformer, and a high-voltage circuit and a low-voltage circuit provided across the transformer.
  • the high-voltage circuit includes a transistor. The transistor is provided over the substrate and the substrate, and the surface has nitrogen.
  • a polar first nitride semiconductor layer, a gate electrode provided above the first nitride semiconductor layer, and a semiconductor layer having polarization on the first nitride semiconductor layer and only below the gate electrode It is a requirement to have.
  • a first nitride semiconductor layer having a nitrogen polarity surface is formed above a substrate, and a semiconductor layer having polarization is formed in a gate electrode formation scheduled region on the first nitride semiconductor layer.
  • a gate electrode it is necessary to form a gate electrode above the semiconductor layer.
  • the present semiconductor device its manufacturing method, and power supply device, there is an advantage that a normally-off operation can be realized while achieving high breakdown voltage and high output and reducing contact resistance.
  • FIGS. 5A to 5C are schematic cross-sectional views for explaining the method for manufacturing a semiconductor device according to the first embodiment.
  • FIGS. (A), (B) is typical sectional drawing for demonstrating the manufacturing method of the semiconductor device concerning 1st Embodiment.
  • FIGS. 8A to 8C are schematic cross-sectional views for explaining a method for manufacturing a semiconductor device according to a second embodiment. It is typical sectional drawing which shows the structure of the semiconductor device concerning 3rd Embodiment. It is typical sectional drawing which shows the structure of the power supply device concerning 4th Embodiment. It is a typical sectional view showing the composition of the semiconductor device concerning one modification of a 1st embodiment. It is a typical sectional view showing the composition of the semiconductor device concerning other modifications of a 1st embodiment.
  • the semiconductor device is a high breakdown voltage / high output device using a nitride semiconductor material. It is also called a nitride semiconductor device.
  • the semiconductor device also includes a field effect transistor using a nitride semiconductor material. It is also called a nitride semiconductor field effect transistor.
  • the semiconductor device includes a HEMT.
  • the HEMT also has an inverted HEMT structure having a nitride semiconductor layer having a nitrogen polarity on the surface. Note that the HEMT is also referred to as a semiconductor element.
  • the semiconductor device includes a substrate 1, a nitride semiconductor layer 5 (first nitride semiconductor layer) that is provided above the substrate 1 and has a nitrogen polarity (N polarity) surface, And a gate electrode 10 provided above the nitride semiconductor layer 5.
  • a nitride semiconductor layer 5 first nitride semiconductor layer
  • N polarity nitrogen polarity
  • a gate electrode 10 provided above the nitride semiconductor layer 5.
  • the semiconductor layer 7 having polarization is provided only on the first nitride semiconductor layer 5 and below the gate electrode 10.
  • the semiconductor device includes a GaN-HEMT using a GaN-based semiconductor material. It is also called a GaN-based electronic device.
  • the present GaN-HEMT has an inversion type having a GaN layer 5 that terminates in N (nitrogen) and has a nitrogen polarity on the surface, that is, the surface has an N plane (N polar plane, nitrogen plane).
  • a HEMT structure is provided.
  • the present AlGaN / GaN-HEMT has an i-GaN layer 2 on a sapphire substrate 1 as a growth substrate so that the surface has a nitrogen polarity, here in the ⁇ 000-1> direction.
  • An n-AlGaN layer 3, an i-AlGaN layer 4, and an i-GaN layer 5 are sequentially stacked (nitride semiconductor stacked structure). That is, the present AlGaN / GaN-HEMT has an inverted HEMT structure in which the surface is nitrogen-polarized and the GaN layer 5 is laminated on the AlGaN layer 4.
  • the n-AlGaN layer 3 is an electron supply layer
  • the i-GaN layer 5 is an electron transit layer.
  • An i-AlGaN layer 4 as an intermediate layer is provided between the n-AlGaN electron supply layer 3 and the i-GaN electron transit layer 5.
  • a two-dimensional electron gas (2DEG) is generated in the vicinity of the interface between the i-GaN electron transit layer 5 and the n-AlGaN electron supply layer 3 (directly the i-AlGaN layer intermediate layer 4).
  • the GaN layer 5 is a nitride-polar nitride semiconductor layer whose surface is also referred to as a first nitride semiconductor layer.
  • the AlGaN layer composed of the n-AlGaN layer 3 and the i-AlGaN layer 4 is in contact with the lower side of the first nitride semiconductor layer 5 and is a nitride-polar nitride semiconductor layer whose surface is a nitrogen polarity, and the second nitride semiconductor layer. Also called.
  • the present AlGaN / GaN-HEMT since the present AlGaN / GaN-HEMT has an inverted HEMT structure, the direction of spontaneous polarization is reversed. Thereby, contact resistance can be reduced.
  • a source electrode 8, a drain electrode 9, and a gate electrode 10 are provided above the inverted HEMT structure (compound semiconductor stacked structure) configured as described above. That is, the present AlGaN / GaN-HEMT includes a source electrode 8 and a drain electrode 9 on the i-GaN layer 5.
  • a gate electrode 10 is provided above the i-GaN layer 5 via a crystalline AlN layer 7. That is, the AlN layer 7 in a crystalline state is provided only on the i-GaN layer 5 and below the gate electrode 10.
  • the AlN layer 7 in a crystalline state is a single crystal AlN layer.
  • the crystalline AlN layer 7 is also referred to as a crystalline AlN layer, a nitride semiconductor crystal layer, or a semiconductor layer.
  • the AlN layer 7 in the crystalline state is provided only in the region immediately below the gate electrode 10 on the i-GaN layer 5 whose surface is nitrogen-polar.
  • the AlN layer 7 in a crystalline state is in contact with the surface of the i-GaN layer 5, has a larger band gap than the i-GaN layer 5, has a larger polarization than the i-GaN layer 5, and has a desired thickness. .
  • region immediately under the gate electrode 10 is suppressed.
  • the energy level E C of the conduction band at the interface between the i-GaN electron transit layer 5 and the n-AlGaN electron supply layer 3 (directly the i-AlGaN layer intermediate layer 4) is Fermi. lower than level E F, 2-dimensional electron gas of a high concentration is generated [Fig. 2 (B) reference. Even when the gate voltage is not applied, a high-concentration two-dimensional electron gas exists, so that a current flows and a normally-off operation cannot be realized. That is, the threshold value of the gate voltage is smaller than 0V and becomes a negative value.
  • an AlN layer 7 in a crystalline state is provided only in a region immediately below the gate electrode 10 on the i-GaN layer 5. Since the AlN layer 7 provided in the region immediately below the gate electrode 10 is in a crystalline state, polarization (spontaneous polarization and piezoelectric polarization) occurs as shown in FIG. When polarization occurs in the AlN layer 7 in the crystalline state, the energy level E C of the conduction band on the i-GaN layer 5 side of the AlN layer 7 increases.
  • a normally-off operation can be realized. That is, a normally-off type transistor can be realized by merely providing the crystalline AlN layer 7 in a region immediately below the gate electrode 10, that is, without substantially changing the configuration of the transistor.
  • the AlN layer 7 in the crystalline state has a polarization magnitude and thickness that can make the threshold of the gate voltage 0 V or more.
  • the magnitude of the spontaneous polarization of AlN in the crystalline state (the magnitude of the internal electric field) is about 8.5 MV / cm.
  • the threshold voltage of the gate voltage when the crystalline AlN layer 7 is not provided in the region immediately below the gate electrode 10 is about ⁇ 4V.
  • the thickness of the AlN layer 7 in the crystalline state is about 5 nm or more, the threshold of the gate voltage can be set to 0 V or more, and a normally-off operation can be realized.
  • the thickness of the crystalline AlN layer 7 is obtained in consideration of only the magnitude of the spontaneous polarization of the crystalline AlN layer 7. Polarization also occurs. Therefore, in practice, the thickness of the crystalline AlN layer 7 is determined in consideration of the magnitude of piezoelectric polarization of the crystalline AlN layer 7.
  • the surface of the i-GaN layer 5 other than the region directly under the gate electrode 10 is covered with an amorphous AlN layer 6. That is, the AlN layer 6 (amorphous layer) in an amorphous state is provided to cover the surface of the i-GaN layer 5 other than the region immediately below the gate electrode 10, the region immediately below the source electrode 8, and the region directly below the drain electrode 9.
  • the amorphous AlN layer 6 is also referred to as an amorphous AlN layer. For this reason, since the AlN layer 6 provided in a region other than the region immediately below the gate electrode 10 on the i-GaN layer 5 whose surface is nitrogen-polar is in an amorphous state, as shown in FIG.
  • the AlN layers 6 and 7 formed on the i-GaN layer 5 are in a crystalline state in the region immediately below the gate electrode 10 and are amorphous in the other regions. It is in a state. That is, the semiconductor layer 7 provided in the region immediately below the gate electrode 10 on the i-GaN layer 5 and the amorphous layer 6 provided in a region other than the region immediately below the gate electrode 10 include the same semiconductor material. It has become.
  • the entire surface is covered with the SiN passivation film 11.
  • a method for manufacturing the present AlGaN / GaN-HEMT semiconductor device
  • a surface of the GaN layer 5 having a nitrogen polarity is formed by, for example, metal organic chemical vapor deposition (MOCVD) method.
  • MOCVD metal organic chemical vapor deposition
  • the i-GaN layer 2 is formed so that the surface has a nitrogen polarity.
  • the i-GaN layer 2 has a thickness of about 2 ⁇ m, for example.
  • the n-AlGaN layer 3, the i-AlGaN layer 4, and the i-GaN layer 5 are sequentially stacked on the nitrogen-polarized i-GaN layer 2 to form a nitride semiconductor multilayer structure.
  • the surfaces of the n-AlGaN layer 3, the i-AlGaN layer 4, and the i-GaN layer 5 are nitrogen polar.
  • the n-AlGaN layer 3 has, for example, a thickness of about 30 nm and an Al ratio of about 0.2.
  • Si is used as the n-type impurity, and the doping concentration is, for example, about 1 ⁇ 10 18 cm ⁇ 3 to about 1 ⁇ 10 20 cm ⁇ 3 , here, about 5 ⁇ 10 18 cm ⁇ 3 .
  • the i-AlGaN layer 4 has a thickness of about 5 nm and an Al ratio of about 0.2, for example.
  • the i-GaN layer 5 has a thickness of about 10 nm, for example.
  • an inverted HEMT structure including the i-GaN layer 5 whose surface is nitrogen-polar is formed.
  • an AlN layer in a crystalline state is formed in a region immediately below the gate electrode 10 on the i-GaN layer 5 whose surface is nitrogen polarity by, for example, MOCVD. 7 and an amorphous AlN layer 6 that covers the surface of the i-GaN layer 5 is formed.
  • the film forming conditions are adjusted over the entire surface of the i-GaN layer 5 to form an amorphous AlN layer 6.
  • the amorphous AlN layer 6 has a thickness of 10 nm, for example.
  • the amorphous AlN layer 6 formed in the gate electrode formation scheduled region on the i-GaN layer 5 is irradiated with, for example, an electron beam.
  • the amorphous AlN layer 6 formed in the gate electrode formation planned region is crystallized, and the crystalline AlN layer 7 is formed in the gate electrode formation planned region.
  • the amorphous AlN layer 6 formed in the source electrode formation planned region and the drain electrode formation planned region on the i-GaN layer 5 is removed by using, for example, a lithography technique. Then, the i-GaN layer 5 is exposed. Then, a source electrode 8 and a drain electrode 9 made of, for example, Ti / Al are formed on the i-GaN layer 5 in the source electrode formation scheduled region and the drain electrode formation scheduled region by using, for example, vapor deposition / lift-off technique.
  • the gate electrode 10 made of, for example, Ni / Au is formed on the AlN layer 7 in the crystalline state in the region where the gate electrode is to be formed using, for example, a photolithography technique and a vapor deposition / lift-off technique.
  • a SiN passivation film 11 is formed on the entire surface by, eg, PECVD (Plasma CVD; Plasma-enhanced chemical vapor deposition). Thereafter, the wiring of each electrode of the source electrode 8, the drain electrode 9, and the gate electrode 10 is formed to complete the present AlGaN / GaN-HEMT (semiconductor device).
  • PECVD Plasma-enhanced chemical vapor deposition
  • the semiconductor device (AlGaN / GaN-HEMT) according to the present embodiment is different from that of the first embodiment described above in that the amorphous layer covering the surface of the inversion HEMT has a two-layer structure as shown in FIG. Is different.
  • FIG. 5 the same components as those in the first embodiment are denoted by the same reference numerals. That is, in the present AlGaN / GaN-HEMT, the surface of the i-GaN layer 5 other than the region immediately below the gate electrode 10 is covered with the amorphous SiN layer 12.
  • the amorphous SiN layer 12 (first amorphous layer) covering the surface of the i-GaN layer 5 other than the region directly under the gate electrode 10, the region immediately under the source electrode 8, and the region directly under the drain electrode 9 is provided. .
  • the amorphous SiN layer 12 is also referred to as an amorphous SiN layer.
  • the surface of the amorphous SiN layer 12 is covered with an amorphous AlN layer 6 (second amorphous layer). That is, the amorphous AlN layer 6 is provided on the amorphous SiN layer 12.
  • the amorphous SiN layer 12 and the amorphous AlN layer 6 are sequentially stacked on the i-GaN layer 5 other than the region immediately below the gate electrode 10. That is, the first amorphous layer and the second amorphous layer containing different materials are stacked.
  • the AlN layers 6 and 7 covering the i-GaN layer 5 are in a crystalline state in the region immediately below the gate electrode 10 and in an amorphous state in the other regions. ing. That is, the semiconductor layer 7 provided in the region immediately below the gate electrode 10 on the i-GaN layer 5 and the second amorphous layer 6 provided in a region other than the region immediately below the gate electrode 10 are made of the same semiconductor material. It is included.
  • FIG. 6 the same components as those in the first embodiment are denoted by the same reference numerals.
  • a GaN layer 5 having a nitrogen polarity on the surface is formed on a sapphire substrate 1 as a growth substrate by, for example, MOCVD.
  • An inversion HEMT structure is provided.
  • a crystalline AlN layer is formed in a region immediately below the gate electrode 10 on the i-GaN layer 5 whose surface is nitrogen-polarized by, for example, MOCVD. 7 and an amorphous SiN layer 12 and an amorphous AlN layer 6 are formed so as to cover the surface of the i-GaN layer 5. That is, first, as shown in FIG. 6A, a mask (not shown) is formed only in the region where the gate electrode is to be formed on the i-GaN layer 5 using, for example, a photolithography technique, and an amorphous state is formed on the entire surface. The SiN layer 12 is formed.
  • an AlN layer is formed on the entire surface, and heat treatment is performed at a temperature of about 1000 ° C., for example.
  • the AlN layer formed on the amorphous SiN layer 12 becomes the amorphous AlN layer 6, and the AlN layer formed on the i-GaN layer 5 is in a crystalline state.
  • the AlN layer 7 is formed.
  • the SiN layer 12 in the state is removed, and the i-GaN layer 5 is exposed.
  • Ti / Al is used on the i-GaN layer 5 in the source electrode formation scheduled region and the drain electrode formation scheduled region by using, for example, vapor deposition / lift-off technique.
  • a source electrode 8 and a drain electrode 9 are formed.
  • heat treatment is performed at, for example, about 600 ° C. in, for example, a nitrogen atmosphere to establish ohmic contact.
  • Ni / Au is formed on the AlN layer 7 in the crystalline state in the gate electrode formation scheduled region by using, for example, photolithography technology, vapor deposition / lift-off technology, or the like.
  • a gate electrode 10 made of is formed.
  • the SiN passivation film 11 is formed on the entire surface by, eg, PECVD.
  • the wirings of the source electrode 8, the drain electrode 9, and the gate electrode 10 are formed to complete the present AlGaN / GaN-HEMT (semiconductor device). Since other details are the same as those of the first embodiment described above, the description thereof is omitted here.
  • a normally-off operation is realized while achieving high breakdown voltage and high output and reducing contact resistance.
  • a device capable of a normally-off operation can be manufactured without performing a special process.
  • a device capable of a normally-off operation can be manufactured at low cost.
  • the semiconductor device according to this embodiment is different from that of the first embodiment described above in that it does not have an amorphous layer covering the surface of the inversion HEMT as shown in FIG.
  • the same components as those in the first embodiment are denoted by the same reference numerals. That is, in the present AlGaN / GaN-HEMT, the surface of the i-GaN layer 5 other than the region immediately below the gate electrode 10 is not covered with the amorphous layer, but is covered with the SiN passivation film 11.
  • a HEMT structure is formed.
  • an AlN layer 7 in a crystalline state is formed only in a region immediately below the gate electrode 10 on the i-GaN layer 5 whose surface is nitrogen polarity by, for example, MOCVD. That is, first, for example, using a photolithography technique, a mask is formed in a region other than the gate electrode formation scheduled region on the i-GaN layer 5, the film formation conditions are adjusted, and the gate electrode on the i-GaN layer 5 is adjusted. A crystalline AlN layer 7 is formed in a region to be formed. The crystalline AlN layer 7 is also referred to as a crystalline AlN layer.
  • the source electrode 8 and the drain electrode 9 made of Ti / Al are formed.
  • heat treatment is performed at, for example, about 600 ° C. in, for example, a nitrogen atmosphere to establish ohmic contact.
  • Ni / Au is formed on the AlN layer 7 in the crystalline state in the gate electrode formation scheduled region by using, for example, photolithography technology, vapor deposition / lift-off technology, or the like.
  • a gate electrode 10 made of is formed.
  • the SiN passivation film 11 is formed on the entire surface by, eg, PECVD.
  • the wirings of the source electrode 8, the drain electrode 9, and the gate electrode 10 are formed to complete the present AlGaN / GaN-HEMT (semiconductor device). Since other details are the same as those of the first embodiment described above, the description thereof is omitted here.
  • a normally-off operation is realized while achieving high breakdown voltage and high output and reducing contact resistance.
  • a device capable of a normally-off operation can be manufactured without performing a special process.
  • a device capable of a normally-off operation can be manufactured at low cost.
  • the power supply device is a power supply device including any one of the semiconductor devices (AlGaN / GaN-HEMT) according to the first to third embodiments described above.
  • the power supply apparatus includes a high-voltage primary circuit (high-voltage circuit) 51 and a low-voltage secondary circuit (low-voltage circuit) 52, and a primary-side circuit 51 and a secondary-side circuit 52.
  • a transformer (transformer) 53 is provided.
  • the primary circuit 51 includes an AC power supply 54, a so-called bridge rectifier circuit 55, and a plurality (four in this case) of switching elements 56a, 56b, 56c, and 56d.
  • the bridge rectifier circuit 55 includes a switching element 56e.
  • the secondary side circuit 52 includes a plurality (here, three) of switching elements 57a, 57b, and 57c.
  • the switching elements 56a, 56b, 56c, 56d, and 56e of the primary side circuit 51 are the AlGaN / GaN-HEMTs according to any one of the first to third embodiments.
  • the switching elements 57a, 57b, 57c of the secondary circuit 52 are normal MIS-FETs using silicon. Therefore, according to the power supply device according to the present embodiment, since the semiconductor device (AlGaN / GaN-HEMT) according to the first to third embodiments described above is applied to a high-voltage circuit, a high-output power supply device is provided. There is an advantage that it can be realized.
  • the AlN layer 7 (semiconductor layer) in the crystalline state is provided only on the GaN layer 5 (first nitride semiconductor layer) and below the gate electrode 10. It is not limited.
  • a polarized semiconductor layer may be provided only on the first nitride semiconductor layer and below the gate electrode. Thereby, the semiconductor layer having polarization suppresses the generation of the two-dimensional electron gas in the region below the gate electrode relative to the region other than the region below the gate electrode, and allows a normally-off operation.
  • the semiconductor layer having polarization it is preferable to use a semiconductor layer having a polarization magnitude and thickness capable of suppressing generation of a two-dimensional electron gas. That is, the material, composition, and thickness of the semiconductor layer provided only below the gate electrode may be set so that the generation of the two-dimensional electron gas is suppressed.
  • a semiconductor layer having polarization a semiconductor layer having a larger polarization than the first nitride semiconductor layer in contact with the semiconductor layer (especially having a large spontaneous polarization), a semiconductor layer having a larger band gap than the first nitride semiconductor layer, or It is preferable to use a semiconductor layer having a larger polarization and a larger band gap than the first nitride semiconductor layer. Thereby, the thickness of the semiconductor layer can be reduced.
  • spontaneous polarization occurs due to the asymmetry of the atomic structure even when no strain is applied, negative charges are generated on the (0001) plane, and positive charges are generated on the (000-1) plane. . These charges generate an internal electric field along the c-axis.
  • the magnitude of the spontaneous polarization of GaN constituting the uppermost layer of the inverted HEMT structure is about 3.1 MV / cm.
  • the semiconductor layer having polarization it is preferable to use a semiconductor layer having a polarization magnitude and thickness that can make the threshold of the gate voltage 0 V or more. That is, the material, composition, and thickness of the semiconductor layer provided only below the gate electrode may be set so that the threshold voltage of the gate voltage is 0 V or higher. More specifically, the semiconductor layer provided on the first nitride semiconductor layer and only below the gate electrode is made of a nitride semiconductor material such as AlGaN, InAlN, InGaN, InN, or AlInGaN, and has a crystalline state. May be.
  • the semiconductor layer provided on the first nitride semiconductor layer and only below the gate electrode is, for example, a nitride semiconductor crystal layer such as an AlGaN layer, an InAlN layer, an InGaN layer, an InN layer, or an AlInGaN layer. Also good.
  • the semiconductor layer provided on the first nitride semiconductor layer and only below the gate electrode is made of an oxide semiconductor material such as ZnO and may be in a crystalline state. That is, the semiconductor layer provided on the first nitride semiconductor layer and only below the gate electrode may be an oxide semiconductor crystal layer such as a ZnO layer. As described above, the semiconductor layer provided on the first nitride semiconductor layer and only below the gate electrode is a semiconductor crystal layer including any one of AlN, AlGaN, InAlN, InGaN, InN, AlInGaN, and ZnO. Also good.
  • the semiconductor layer provided on the first nitride semiconductor layer and only below the gate electrode includes any one of AlN, AlGaN, InAlN, AlInGaN, and ZnO because spontaneous polarization is larger than that of GaN.
  • a semiconductor crystal layer is preferred.
  • the semiconductor layer provided on the first nitride semiconductor layer and only below the gate electrode may not be a single layer but may be a multilayer.
  • an AlN / GaN layer having a multilayer structure in which an AlN layer and a GaN layer are stacked may be provided. This can also be regarded as providing another semiconductor layer between the semiconductor layer having polarization and the gate electrode.
  • the nitride semiconductor multilayer structure constituting the AlGaN / GaN-HEMT is not limited to those of the above-described embodiments, and may be any material made of GaN, AlN, InN, or a mixed material thereof, for example. .
  • the i-GaN layer 5 is used as the electron transit layer (first nitride semiconductor layer).
  • the present invention is not limited to this.
  • the InGaN layer 5A may be used. That is, the first nitride semiconductor layer (electron transit layer) may be a semiconductor layer containing GaN or InGaN. In this case, it is preferable to use the i-InGaN layer 2A in place of the i-GaN layer 2 formed on the substrate 1.
  • the same components as those in the first embodiment are denoted by the same reference numerals.
  • an amorphous AlN layer is used as the amorphous layer.
  • an amorphous SiN layer is used as the first amorphous layer, and the second amorphous layer is used.
  • the present invention is not limited to these, and the amorphous layer, the first amorphous layer, and the second amorphous layer may be any layer containing an amorphous material.
  • the amorphous layer, the first amorphous layer, and the second amorphous layer may be layers including a nitride-based amorphous material.
  • the amorphous AlN layer 6 is used as the semiconductor layer.
  • the amorphous InAlN layer 6A may be used as the amorphous layer.
  • the amorphous state is used in the first embodiment described above.
  • a semiconductor amorphous layer containing any of AlGaN, InAlN, InGaN, InN, AlInGaN, and ZnO may be used as the first amorphous layer.
  • an amorphous semiconductor layer containing the same semiconductor material as that of the crystalline semiconductor layer used for the semiconductor layer provided only below the gate electrode on the first nitride semiconductor layer may be used as the amorphous layer.
  • the amorphous state is used.
  • a semiconductor amorphous layer containing any one of AlGaN, InAlN, InGaN, InN, AlInGaN, and ZnO may be used as the second amorphous layer. That is, if an amorphous semiconductor layer containing the same semiconductor material as the crystalline semiconductor layer used for the semiconductor layer provided only under the gate electrode on the first nitride semiconductor layer is used as the second amorphous layer. good.

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Abstract

　半導体装置を、基板（１）と、基板の上方に設けられ、表面が窒素極性の第１窒化物半導体層（５）と、第１窒化物半導体層の上方に設けられたゲート電極（１０）と、第１窒化物半導体層上であってゲート電極の下方のみに設けられ、分極を有する半導体層（７）とを備えるものとする。これにより、ノーマリオフ動作を実現することができる。

Description

半導体装置及びその製造方法、電源装置
　本発明は、半導体装置及びその製造方法、電源装置に関する。
　窒化物半導体デバイスは、高い飽和電子速度やワイドバンドギャップなどの特徴を有する。この特徴を利用して高耐圧・高出力デバイスの開発が活発に行われている。
　このような高耐圧・高出力デバイスに用いられる窒化物半導体デバイスとしては、電界効果トランジスタ、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。
　例えば、ＧａＮを電子走行層とし、ＡｌＧａＮを電子供給層として用い、ＧａＮ層上にＡｌＧａＮ層を積層したＨＥＭＴ構造を有するＡｌＧａＮ／ＧａＮ－ＨＥＭＴがある。ＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じ、これにより、ピエゾ分極が生じる。そして、ピエゾ分極及びＡｌＧａＮの自発分極によって、高濃度の２次元電子ガスが得られる。このため、ＡｌＧａＮ／ＧａＮ－ＨＥＭＴによって高耐圧・高出力デバイスを実現することができる。
　しかし、このようなＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、ＧａＮ層上にＡｌＧａＮ層を積層したＨＥＭＴ構造になっているため、ソース電極及びドレイン電極のコンタクト抵抗が高い。
　そこで、ＡｌＧａＮ／ＧａＮ－ＨＥＭＴを、表面が窒素極性になるようにし、ＡｌＧａＮ層上にＧａＮ層を積層した反転型ＨＥＭＴ構造を有するものとすることで、コンタクト抵抗を低減することが提案されている。
特開２００６－２６１１７９号公報
　しかしながら、上述の反転型ＨＥＭＴ構造を用いた場合であっても、ＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、２次元電子ガスが高濃度に存在するため、ノーマリオフ型のトランジスタを実現するのが難しい。
　なお、上述の反転型ＨＥＭＴ構造を有するＡｌＧａＮ／ＧａＮ－ＨＥＭＴだけでなく、高耐圧化、高出力化を図り、コンタクト抵抗を低減するために、表面が窒素極性の窒化物半導体層を備え、さらにゲート電極を備える半導体装置において、同様の課題がある。
　そこで、高耐圧化、高出力化を図り、コンタクト抵抗を低減しながら、ノーマリオフ動作を実現したい。
　このため、本半導体装置は、基板と、基板の上方に設けられ、表面が窒素極性の第１窒化物半導体層と、第１窒化物半導体層の上方に設けられたゲート電極と、第１窒化物半導体層上であってゲート電極の下方のみに設けられ、分極を有する半導体層とを備えることを要件とする。
　本電源装置は、変圧器と、変圧器を挟んで設けられた高圧回路及び低圧回路とを備え、高圧回路は、トランジスタを含み、トランジスタは、基板と、基板の上方に設けられ、表面が窒素極性の第１窒化物半導体層と、第１窒化物半導体層の上方に設けられたゲート電極と、第１窒化物半導体層上であってゲート電極の下方のみに設けられ、分極を有する半導体層とを備えることを要件とする。
　本半導体装置の製造方法は、基板の上方に、表面が窒素極性の第１窒化物半導体層を形成し、第１窒化物半導体層上のゲート電極形成予定領域に、分極を有する半導体層を形成し、半導体層の上方にゲート電極を形成することを要件とする。
　したがって、本半導体装置及びその製造方法、電源装置によれば、高耐圧化、高出力化を図り、コンタクト抵抗を低減しながら、ノーマリオフ動作を実現することができるという利点がある。
第１実施形態にかかる半導体装置の構成を示す模式的断面図である。 第１実施形態にかかる半導体装置のエネルギーバンドダイヤグラムであって、（Ａ）はゲート電極の直下の結晶状態のＡｌＮ層が設けられている領域のエネルギーバンドダイヤグラムであり、（Ｂ）はゲート電極の直下の領域以外のアモルファス状態のＡｌＮ層が設けられている領域のエネルギーバンドダイヤグラムである。 （Ａ）～（Ｃ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 （Ａ），（Ｂ）は、第１実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 第２実施形態にかかる半導体装置の構成を示す模式的断面図である。 （Ａ）～（Ｃ）は、第２実施形態にかかる半導体装置の製造方法を説明するための模式的断面図である。 第３実施形態にかかる半導体装置の構成を示す模式的断面図である。 第４実施形態にかかる電源装置の構成を示す模式的断面図である。 第１実施形態の一の変形例にかかる半導体装置の構成を示す模式的断面図である。 第１実施形態の他の変形例にかかる半導体装置の構成を示す模式的断面図である。
　以下、図面により、本発明の実施の形態にかかる半導体装置及びその製造方法、電源装置について説明する。
［第１実施形態］
　まず、第１実施形態にかかる半導体装置及びその製造方法について、図１～図４を参照しながら説明する。
　本実施形態にかかる半導体装置は、窒化物半導体材料を用いた高耐圧・高出力デバイスである。なお、窒化物半導体デバイスともいう。
　また、本半導体装置は、窒化物半導体材料を用いた電界効果トランジスタを備える。なお、窒化物半導体電界効果トランジスタともいう。
　特に、本半導体装置は、ＨＥＭＴを備える。また、本ＨＥＭＴは、表面が窒素極性の窒化物半導体層を有する反転型ＨＥＭＴ構造を備える。なお、ＨＥＭＴを半導体素子ともいう。
　つまり、本半導体装置は、図１に示すように、基板１と、基板１の上方に設けられ、表面が窒素極性（Ｎ極性）の窒化物半導体層５（第１窒化物半導体層）と、窒化物半導体層５の上方に設けられたゲート電極１０とを備える。このように、窒化物半導体層５を用いているため、高耐圧化、高出力化を図ることができる。また、表面が窒素極性の窒化物半導体層５を有する反転型ＨＥＭＴ構造を備えるため、コンタクト抵抗を低減することができる。
　特に、本実施形態では、第１窒化物半導体層５上であってゲート電極１０の下方のみに、分極を有する半導体層７が設けられている。これにより、ノーマリオフ動作を実現することができる。
　具体的には、本半導体装置は、ＧａＮ系半導体材料を用いたＧａＮ－ＨＥＭＴを備える。なお、ＧａＮ系電子デバイスともいう。特に、本ＧａＮ－ＨＥＭＴは、Ｎ（窒素）で終端し、表面が窒素極性になっている、即ち、表面がＮ面（Ｎ極性面、窒素面）になっているＧａＮ層５を有する反転型ＨＥＭＴ構造を備える。
　以下、半導体装置として、反転型ＨＥＭＴ構造を備えるＡｌＧａＮ／ＧａＮ－ＨＥＭＴを例に挙げて説明する。
　本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴは、図１に示すように、成長用基板としてのサファイア基板１上に、表面が窒素極性となるように、ここでは＜０００－１＞方向に、ｉ－ＧａＮ層２、ｎ－ＡｌＧａＮ層３、ｉ－ＡｌＧａＮ層４、ｉ－ＧａＮ層５を順に積層させた構造（窒化物半導体積層構造）を備える。つまり、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴは、表面が窒素極性になっており、ＡｌＧａＮ層４上にＧａＮ層５を積層した反転型ＨＥＭＴ構造を備える。
　ここでは、ｎ－ＡｌＧａＮ層３が電子供給層であり、ｉ－ＧａＮ層５が電子走行層である。そして、ｎ－ＡｌＧａＮ電子供給層３とｉ－ＧａＮ電子走行層５との間に、中間層としてのｉ－ＡｌＧａＮ層４が設けられている。この場合、ｉ－ＧａＮ電子走行層５のｎ－ＡｌＧａＮ電子供給層３（直接的にはｉ－ＡｌＧａＮ層中間層４）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。なお、ＧａＮ層５は、表面が窒素極性の窒化物半導体層であり、第１窒化物半導体層ともいう。また、ｎ－ＡｌＧａＮ層３及びｉ－ＡｌＧａＮ層４からなるＡｌＧａＮ層は、第１窒化物半導体層５の下側に接し、表面が窒素極性の窒化物半導体層であり、第２窒化物半導体層ともいう。
　このように、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴは、反転型ＨＥＭＴ構造を有するため、自発分極の方向が逆になる。これにより、コンタクト抵抗を低減することができる。
　そして、このように構成される反転型ＨＥＭＴ構造（化合物半導体積層構造）の上方に、ソース電極８、ドレイン電極９及びゲート電極１０を備える。
　つまり、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、ｉ－ＧａＮ層５上に、ソース電極８及びドレイン電極９を備える。
　また、ｉ－ＧａＮ層５の上方に、結晶状態のＡｌＮ層７を介して、ゲート電極１０を備える。つまり、ｉ－ＧａＮ層５上であってゲート電極１０の下方のみに、結晶状態のＡｌＮ層７が設けられている。ここでは、結晶状態のＡｌＮ層７は、単結晶ＡｌＮ層である。なお、結晶状態のＡｌＮ層７を、結晶ＡｌＮ層、窒化物半導体結晶層、あるいは、半導体層ともいう。
　このように、表面が窒素極性のｉ－ＧａＮ層５上のゲート電極１０の直下の領域のみに結晶状態のＡｌＮ層７を備える。
　ここで、結晶状態のＡｌＮ層７は、ｉ－ＧａＮ層５の表面に接し、ｉ－ＧａＮ層５よりもバンドギャップが大きく、ｉ－ＧａＮ層５よりも分極が大きく、所望の厚さを有する。このため、ゲート電極１０の直下の領域における高濃度の２次元電子ガス（高濃度キャリア）の発生が抑制される。
　つまり、ＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、ｉ－ＧａＮ電子走行層５のｎ－ＡｌＧａＮ電子供給層３（直接的にはｉ－ＡｌＧａＮ層中間層４）との界面における伝導帯のエネルギレベルＥＣがフェルミ準位ＥＦよりも低くなり、高濃度の２次元電子ガスが発生する［図２（Ｂ）参照］。そして、ゲート電圧を印加していない時にも、高濃度の２次元電子ガスが存在するため、電流が流れてしまい、ノーマリオフ動作を実現することができない。つまり、ゲート電圧のしきい値は０Ｖよりも小さく、負の値になる。
　そこで、図１に示すように、ｉ－ＧａＮ層５上のゲート電極１０の直下の領域のみに結晶状態のＡｌＮ層７を設けている。このゲート電極１０の直下の領域に設けられたＡｌＮ層７は、結晶状態であるため、図２（Ａ）に示すように、分極（自発分極及びピエゾ分極）が生じる。結晶状態のＡｌＮ層７に分極が生じると、ＡｌＮ層７のｉ－ＧａＮ層５の側の伝導帯のエネルギレベルＥＣが上がる。この結果、ｉ－ＧａＮ層５の伝導帯のエネルギレベルＥＣが引き上げられ、ｉ－ＧａＮ層５のＡｌＧａＮ層４との界面における伝導帯のエネルギレベルＥＣがフェルミ準位ＥＦよりも高くなり、高濃度の２次元電子ガスの発生が抑制される。これにより、ノーマリオフ動作を実現することができる。つまり、ゲート電極１０の直下の領域に結晶状態のＡｌＮ層７を設けるだけで、即ち、トランジスタの構成をほとんど変更することなく、ノーマリオフ型のトランジスタを実現することができる。
　ここでは、結晶状態のＡｌＮ層７は、ゲート電圧のしきい値を０Ｖ以上にしうる分極の大きさ及び厚さを有する。
　ここで、結晶状態のＡｌＮの自発分極の大きさ（内部電界の大きさ）は、約８．５ＭＶ／ｃｍである。
　本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴにおいて、ゲート電極１０の直下の領域に結晶状態のＡｌＮ層７を設けない場合のゲート電圧のしきい値は、約－４Ｖ程度である。
　このため、結晶状態のＡｌＮ層７の厚さを約５ｎｍ以上にすれば、ゲート電圧のしきい値を０Ｖ以上にすることができ、ノーマリオフ動作を実現することができる。なお、ここでは、結晶状態のＡｌＮ層７の自発分極の大きさのみを考慮して、結晶状態のＡｌＮ層７の厚さを求めているが、実際には結晶状態のＡｌＮ層７にはピエゾ分極も生じる。このため、実際には、結晶状態のＡｌＮ層７のピエゾ分極の大きさも考慮して、結晶状態のＡｌＮ層７の厚さを決めることになる。
　一方、図１に示すように、ゲート電極１０の直下の領域以外のｉ－ＧａＮ層５の表面は、アモルファス状態のＡｌＮ層６によって覆われている。つまり、ゲート電極１０の直下の領域、ソース電極８の直下の領域及びドレイン電極９の直下の領域以外のｉ－ＧａＮ層５の表面を覆うアモルファス状態のＡｌＮ層６（アモルファス層）を備える。なお、アモルファス状態のＡｌＮ層６を、アモルファスＡｌＮ層ともいう。このため、表面が窒素極性のｉ－ＧａＮ層５上のゲート電極１０の直下の領域以外の領域に設けられたＡｌＮ層６は、アモルファス状態であるため、図２（Ｂ）に示すように、分極が生じない。したがって、ｉ－ＧａＮ層５のＡｌＧａＮ層４との界面における伝導帯のエネルギレベルＥＣはフェルミ準位ＥＦよりも低くなったままとなる。この結果、ゲート電極１０の直下の領域以外の領域では、高濃度の２次元電子ガスが存在することになる。これにより、高出力化が可能となる。
　このように、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、ｉ－ＧａＮ層５上に形成されたＡｌＮ層６，７は、ゲート電極１０の直下の領域では結晶状態になっており、それ以外の領域ではアモルファス状態になっている。つまり、ｉ－ＧａＮ層５上のゲート電極１０の直下の領域に設けられる半導体層７と、ゲート電極１０の直下の領域以外の領域に設けられるアモルファス層６とは、同一の半導体材料を含むものとなっている。
　そして、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、表面全体がＳｉＮパッシベーション膜１１で覆われている。
　次に、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ（半導体装置）の製造方法について、図３、図４を参照しながら説明する。
　まず、図３（Ａ）に示すように、成長用基板としてのサファイア基板１上に、例えば有機金属気相成長（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法などによって、表面が窒素極性のＧａＮ層５を備える反転型ＨＥＭＴ構造を形成する。
　つまり、まず、表面が窒素極性となるように、ｉ－ＧａＮ層２を形成する。ここで、ｉ－ＧａＮ層２は、例えば厚さ約２μｍである。
　続いて、表面が窒素極性のｉ－ＧａＮ層２上に、ｎ－ＡｌＧａＮ層３、ｉ－ＡｌＧａＮ層４、ｉ－ＧａＮ層５を順に積層させて窒化物半導体積層構造を形成する。この場合、ｎ－ＡｌＧａＮ層３、ｉ－ＡｌＧａＮ層４、ｉ－ＧａＮ層５のそれぞれの表面は窒素極性になる。
　ここで、ｎ－ＡｌＧａＮ層３は、例えば、厚さ約３０ｎｍ、Ａｌ比率約０．２である。また、ｎ型不純物として例えばＳｉを用い、ドーピング濃度は例えば約１×１０１８ｃｍ－３～約１×１０２０ｃｍ－３、ここでは、約５×１０１８ｃｍ－３である。また、ｉ－ＡｌＧａＮ層４は、例えば、厚さ約５ｎｍ、Ａｌ比率約０．２である。また、ｉ－ＧａＮ層５は、例えば厚さ約１０ｎｍである。
　このようにして、表面が窒素極性のｉ－ＧａＮ層５を備える反転型ＨＥＭＴ構造が形成される。
　次に、図３（Ｂ）、図３（Ｃ）に示すように、例えばＭＯＣＶＤ法などによって、表面が窒素極性のｉ－ＧａＮ層５上のゲート電極１０の直下の領域に結晶状態のＡｌＮ層７を形成するとともに、ｉ－ＧａＮ層５の表面を覆うようにアモルファス状態のＡｌＮ層６を形成する。
　つまり、まず、図３（Ｂ）に示すように、ｉ－ＧａＮ層５上の全面に、成膜条件を調整して、アモルファス状態のＡｌＮ層６を形成する。ここで、アモルファス状態のＡｌＮ層６は、例えば厚さ１０ｎｍである。
　次いで、図３（Ｂ）に示すように、ｉ－ＧａＮ層５上のゲート電極形成予定領域に形成されたアモルファス状態のＡｌＮ層６に例えば電子線等を照射する。これにより、図３（Ｃ）に示すように、ゲート電極形成予定領域に形成されたアモルファス状態のＡｌＮ層６を結晶化して、ゲート電極形成予定領域に結晶状態のＡｌＮ層７を形成する。
　次に、図４（Ａ）に示すように、例えばリソグラフィー技術を用いて、ｉ－ＧａＮ層５上のソース電極形成予定領域及びドレイン電極形成予定領域に形成されたアモルファス状態のＡｌＮ層６を除去して、ｉ－ＧａＮ層５を露出させる。
　そして、ソース電極形成予定領域及びドレイン電極形成予定領域のｉ－ＧａＮ層５上に、例えば蒸着・リフトオフ技術などを用いて、例えばＴｉ／Ａｌからなるソース電極８及びドレイン電極９を形成する。
　その後、例えば窒素雰囲気中で、例えば６００℃程度の温度で熱処理を行なって、オーミックコンタクトを確立する。
　次に、例えばフォトリソグラフィ技術、及び、蒸着・リフトオフ技術などを用いて、ゲート電極形成予定領域の結晶状態のＡｌＮ層７上に、例えばＮｉ／Ａｕからなるゲート電極１０を形成する。
　続いて、図４（Ｂ）に示すように、例えばＰＥＣＶＤ（Plasma CVD; Plasma-enhanced chemical vapor deposition）法などによって、全面にＳｉＮパッシベーション膜１１を形成する。
　その後、ソース電極８、ドレイン電極９及びゲート電極１０の各電極の配線等を形成して、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ（半導体装置）が完成する。
　したがって、本実施形態にかかる半導体装置及びその製造方法によれば、高耐圧化、高出力化を図り、コンタクト抵抗を低減しながら、ノーマリオフ動作を実現することができるという利点がある。
　特に、本実施形態の半導体装置の製造方法によれば、特殊なプロセスを行なうことなく、ノーマリオフ動作が可能なデバイスを作製することができる。つまり、従来のプロセスをほとんど変更しなくても良いため、低コストで、ノーマリオフ動作が可能なデバイスを作製することができる。
［第２実施形態］
　次に、第２実施形態にかかる半導体装置及びその製造方法について、図５、図６を参照しながら説明する。
　本実施形態にかかる半導体装置（ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ）は、上述の第１実施形態のものに対し、図５に示すように、反転型ＨＥＭＴの表面を覆うアモルファス層が２層構造になっている点が異なる。なお、図５では、上述の第１実施形態のものと同一のものには同一の符号を付している。
　つまり、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴは、ゲート電極１０の直下の領域以外のｉ－ＧａＮ層５の表面は、アモルファス状態のＳｉＮ層１２によって覆われている。つまり、ゲート電極１０の直下の領域、ソース電極８の直下の領域及びドレイン電極９の直下の領域以外のｉ－ＧａＮ層５の表面を覆うアモルファス状態のＳｉＮ層１２（第１アモルファス層）を備える。なお、アモルファス状態のＳｉＮ層１２をアモルファスＳｉＮ層ともいう。
　また、アモルファス状態のＳｉＮ層１２の表面は、アモルファス状態のＡｌＮ層６（第２アモルファス層）によって覆われている。つまり、アモルファス状態のＳｉＮ層１２上に、アモルファス状態のＡｌＮ層６を備える。
　このように、本実施形態では、ゲート電極１０の直下の領域以外のｉ－ＧａＮ層５上に、アモルファス状態のＳｉＮ層１２、アモルファス状態のＡｌＮ層６が順に積層された構造になっている。つまり、異なる材料を含む第１アモルファス層と第２アモルファス層とが積層された構造になっている。
　この場合、表面が窒素極性のｉ－ＧａＮ層５上のゲート電極１０の直下の領域以外の領域に設けられたＳｉＮ層１２及びＡｌＮ層６は、アモルファス状態であるため、分極が生じない。したがって、ｉ－ＧａＮ層５のＡｌＧａＮ層４との界面における伝導帯のエネルギレベルＥＣはフェルミ準位ＥＦよりも低くなったままとなる［図２（Ｂ）参照］。この結果、ゲート電極１０の直下の領域以外の領域では、高濃度の２次元電子ガスが存在したままとなる。これにより、高出力化が可能となる。
　このように、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴでは、ｉ－ＧａＮ層５を覆うＡｌＮ層６，７は、ゲート電極１０の直下の領域では結晶状態になっており、それ以外の領域ではアモルファス状態になっている。つまり、ｉ－ＧａＮ層５上のゲート電極１０の直下の領域に設けられる半導体層７と、ゲート電極１０の直下の領域以外の領域に設けられる第２アモルファス層６とは、同一の半導体材料を含むものとなっている。
　次に、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ（半導体装置）の製造方法について、図６を参照しながら説明する。なお、図６では、上述の第１実施形態のものと同一のものには同一の符号を付している。
　まず、上述の第１実施形態の場合と同様に、図６（Ａ）に示すように、成長用基板としてのサファイア基板１上に、例えばＭＯＣＶＤ法などによって、表面が窒素極性のＧａＮ層５を備える反転型ＨＥＭＴ構造を形成する。
　次に、図６（Ａ）～図６（Ｃ）に示すように、例えばＭＯＣＶＤ法などによって、表面が窒素極性のｉ－ＧａＮ層５上のゲート電極１０の直下の領域に結晶状態のＡｌＮ層７を形成するとともに、ｉ－ＧａＮ層５の表面を覆うように、アモルファス状態のＳｉＮ層１２、アモルファス状態のＡｌＮ層６を形成する。
　つまり、まず、図６（Ａ）に示すように、例えばフォトリソグラフィ技術を用いて、ｉ－ＧａＮ層５上のゲート電極形成予定領域のみにマスク（図示せず）を形成し、全面にアモルファス状態のＳｉＮ層１２を形成する。
　次いで、マスクを除去した後、全面にＡｌＮ層を形成し、例えば１０００℃程度の温度で熱処理を行なう。この場合、図６（Ｂ）に示すように、アモルファス状態のＳｉＮ層１２上に形成されたＡｌＮ層はアモルファス状態のＡｌＮ層６となり、ｉ－ＧａＮ層５上に形成されたＡｌＮ層は結晶状態のＡｌＮ層７となる。
　次に、図６（Ｃ）に示すように、例えばリソグラフィー技術を用いて、ｉ－ＧａＮ層５上のソース電極形成予定領域及びドレイン電極形成予定領域に形成されたアモルファス状態のＡｌＮ層６及びアモルファス状態のＳｉＮ層１２を除去して、ｉ－ＧａＮ層５を露出させる。
　そして、上述の第１実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域のｉ－ＧａＮ層５上に、例えば蒸着・リフトオフ技術などを用いて、例えばＴｉ／Ａｌからなるソース電極８及びドレイン電極９を形成する。
　その後、上述の第１実施形態の場合と同様に、例えば窒素雰囲気中で、例えば６００℃程度で熱処理を行なって、オーミックコンタクトを確立する。
　次に、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ技術、及び、蒸着・リフトオフ技術などを用いて、ゲート電極形成予定領域の結晶状態のＡｌＮ層７上に、例えばＮｉ／Ａｕからなるゲート電極１０を形成する。
　続いて、上述の第１実施形態の場合と同様に、例えばＰＥＣＶＤ法などによって、全面にＳｉＮパッシベーション膜１１を形成する。
　その後、上述の第１実施形態の場合と同様に、ソース電極８、ドレイン電極９及びゲート電極１０の各電極の配線等を形成して、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ（半導体装置）が完成する。
　なお、その他の詳細は、上述の第１実施形態のものと同じであるため、ここではその説明を省略する。
　したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、高耐圧化、高出力化を図り、コンタクト抵抗を低減しながら、ノーマリオフ動作を実現することができるという利点がある。
　特に、本実施形態の半導体装置の製造方法によれば、特殊なプロセスを行なうことなく、ノーマリオフ動作が可能なデバイスを作製することができる。つまり、従来のプロセスをほとんど変更しなくても良いため、低コストで、ノーマリオフ動作が可能なデバイスを作製することができる。
［第３実施形態］
　次に、第３実施形態にかかる半導体装置及びその製造方法について、図７を参照しながら説明する。
　本実施形態にかかる半導体装置は、上述の第１実施形態のものに対し、図７に示すように、反転型ＨＥＭＴの表面を覆うアモルファス層を有しない点が異なる。なお、図７では、上述の第１実施形態のものと同一のものには同一の符号を付している。
　つまり、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴは、ゲート電極１０の直下の領域以外のｉ－ＧａＮ層５の表面は、アモルファス層によって覆われておらず、ＳｉＮパッシベーション膜１１によって覆われている。
　次に、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ（半導体装置）の製造方法について、図７を参照しながら説明する。
　まず、上述の第１実施形態の場合と同様に、図７に示すように、成長用基板としてのサファイア基板１上に、例えばＭＯＣＶＤ法などによって、表面が窒素極性のＧａＮ層５を備える反転型ＨＥＭＴ構造を形成する。
　次に、例えばＭＯＣＶＤ法などによって、表面が窒素極性のｉ－ＧａＮ層５上のゲート電極１０の直下の領域のみに結晶状態のＡｌＮ層７を形成する。
　つまり、まず、例えばフォトリソグラフィ技術を用いて、ｉ－ＧａＮ層５上のゲート電極形成予定領域以外の領域にマスクを形成し、成膜条件を調整して、ｉ－ＧａＮ層５上のゲート電極形成予定領域に結晶状態のＡｌＮ層７を形成する。なお、結晶状態のＡｌＮ層７を、結晶ＡｌＮ層ともいう。
　次いで、マスクを除去した後、上述の第１実施形態の場合と同様に、ソース電極形成予定領域及びドレイン電極形成予定領域のｉ－ＧａＮ層５上に、例えば蒸着・リフトオフ技術などを用いて、例えばＴｉ／Ａｌからなるソース電極８及びドレイン電極９を形成する。
　その後、上述の第１実施形態の場合と同様に、例えば窒素雰囲気中で、例えば６００℃程度で熱処理を行なって、オーミックコンタクトを確立する。
　次に、上述の第１実施形態の場合と同様に、例えばフォトリソグラフィ技術、及び、蒸着・リフトオフ技術などを用いて、ゲート電極形成予定領域の結晶状態のＡｌＮ層７上に、例えばＮｉ／Ａｕからなるゲート電極１０を形成する。
　続いて、上述の第１実施形態の場合と同様に、例えばＰＥＣＶＤ法などによって、全面にＳｉＮパッシベーション膜１１を形成する。
　その後、上述の第１実施形態の場合と同様に、ソース電極８、ドレイン電極９及びゲート電極１０の各電極の配線等を形成して、本ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ（半導体装置）が完成する。
　なお、その他の詳細は、上述の第１実施形態のものと同じであるため、ここではその説明を省略する。
　したがって、本実施形態にかかる半導体装置及びその製造方法によれば、上述の第１実施形態の場合と同様に、高耐圧化、高出力化を図り、コンタクト抵抗を低減しながら、ノーマリオフ動作を実現することができるという利点がある。
　特に、本実施形態の半導体装置の製造方法によれば、特殊なプロセスを行なうことなく、ノーマリオフ動作が可能なデバイスを作製することができる。つまり、従来のプロセスをほとんど変更しなくても良いため、低コストで、ノーマリオフ動作が可能なデバイスを作製することができる。
［第４実施形態］
　次に、第４実施形態にかかる電源装置について、図８を参照しながら説明する。
　本実施形態にかかる電源装置は、上述の第１～第３実施形態にかかる半導体装置（ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ）のいずれかを備える電源装置である。
　本電源装置は、図８に示すように、高圧の一次側回路（高圧回路）５１及び低圧の二次側回路（低圧回路）５２と、一次側回路５１と二次側回路５２との間に配設されるトランス（変圧器）５３とを備える。
　一次側回路５１は、交流電源５４と、いわゆるブリッジ整流回路５５と、複数（ここでは４つ）のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄとを備えて構成される。また、ブリッジ整流回路５５は、スイッチング素子５６ｅを有している。
　二次側回路５２は、複数（ここでは３つ）のスイッチング素子５７ａ，５７ｂ，５７ｃを備えて構成される。
　本実施形態では、一次側回路５１のスイッチング素子５６ａ，５６ｂ，５６ｃ，５６ｄ，５６ｅが、第１～第３の実施形態のいずれかのＡｌＧａＮ／ＧａＮ－ＨＥＭＴとされている。一方、二次側回路５２のスイッチング素子５７ａ，５７ｂ，５７ｃは、シリコンを用いた通常のＭＩＳ－ＦＥＴとされている。
　したがって、本実施形態にかかる電源装置によれば、上述の第１～第３実施形態にかかる半導体装置（ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ）を、高圧回路に適用しているため、高出力の電源装置を実現することができるという利点がある。特に、上述の第１～第３実施形態にかかる半導体装置（ＡｌＧａＮ／ＧａＮ－ＨＥＭＴ）を備えるため、コンタクト抵抗を低減しながら、ノーマリオフ動作を実現することができる。
［その他］
　なお、本発明は、上述した各実施形態に記載した構成に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形することが可能である。
　まず、上述の各実施形態では、ＧａＮ層５（第１窒化物半導体層）上であってゲート電極１０の下方のみに、結晶状態のＡｌＮ層７（半導体層）を設けているが、これに限られるものではない。例えば、第１窒化物半導体層上であってゲート電極の下方のみに、分極を有する半導体層を設ければ良い。これにより、分極を有する半導体層によって、ゲート電極の下方の領域以外の領域に対して、ゲート電極の下方の領域において、２次元電子ガスの発生が抑制され、ノーマリオフ動作が可能となる。
　ここで、分極を有する半導体層としては、２次元電子ガスの発生を抑制しうる分極の大きさ及び厚さを有する半導体層を用いるのが好ましい。つまり、２次元電子ガスの発生が抑制されるように、ゲート電極の下方のみに設けられる半導体層の材料、組成、厚さを設定すれば良い。
　特に、分極を有する半導体層としては、これが接する第１窒化物半導体層よりも分極が大きい（特に自発分極が大きい）半導体層、第１窒化物半導体層よりもバンドギャップが大きい半導体層、あるいは、第１窒化物半導体層よりも分極が大きく、かつ、バンドギャップが大きい半導体層を用いるのが好ましい。これにより、半導体層の厚さを薄くすることができる。
　ここで、窒化物半導体では、歪が印加されていない状態でも原子構造の非対称性によって自発分極が生じ、（０００１）面に負の電荷が生じ、（０００－１）面に正の電荷が生じる。そして、これらの電荷によってｃ軸に沿って内部電界が生じる。
　例えば、反転型ＨＥＭＴ構造を備えるＡｌＧａＮ／ＧａＮ－ＨＥＭＴの場合、反転型ＨＥＭＴ構造の最上層を構成するＧａＮの自発分極の大きさは、約３．１ＭＶ／ｃｍである。このため、自発分極の大きさが約３．１ＭＶ／ｃｍよりも大きい半導体層を、ＧａＮ層上であってゲート電極の下方のみに設けるのが好ましい。
　また、分極を有する半導体層としては、ゲート電圧のしきい値を０Ｖ以上にしうる分極の大きさ及び厚さを有する半導体層を用いるのが好ましい。つまり、ゲート電圧のしきい値が０Ｖ以上になるように、ゲート電極の下方のみに設けられる半導体層の材料、組成、厚さを設定すれば良い。
　より具体的には、第１窒化物半導体層上であってゲート電極の下方のみに設けられる半導体層は、例えば、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮなどの窒化物半導体材料からなり、結晶状態のものであっても良い。つまり、第１窒化物半導体層上であってゲート電極の下方のみに設けられる半導体層は、例えば、ＡｌＧａＮ層、ＩｎＡｌＮ層、ＩｎＧａＮ層、ＩｎＮ層、ＡｌＩｎＧａＮ層などの窒化物半導体結晶層であっても良い。
　また、第１窒化物半導体層上であってゲート電極の下方のみに設けられる半導体層は、例えば、ＺｎＯなどの酸化物半導体材料からなり、結晶状態のものであっても良い。つまり、第１窒化物半導体層上であってゲート電極の下方のみに設けられる半導体層は、例えば、ＺｎＯ層などの酸化物半導体結晶層であっても良い。
　このように、第１窒化物半導体層上であってゲート電極の下方のみに設けられる半導体層は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮ、ＺｎＯのいずれかを含む半導体結晶層であっても良い。
　このうち、ＧａＮよりも自発分極が大きいという点で、第１窒化物半導体層上であってゲート電極の下方のみに設けられる半導体層は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＩｎＧａＮ、ＺｎＯのいずれかを含む半導体結晶層であることが好ましい。
　また、第１窒化物半導体層上であってゲート電極の下方のみに設けられる半導体層は、単層でなくても良く、多層であっても良い。例えば、単層のＡｌＧａＮ層を設けるのに代えて、ＡｌＮ層、ＧａＮ層を積層させた多層構造のＡｌＮ／ＧａＮ層を設けても良い。これは、分極を有する半導体層とゲート電極との間に他の半導体層を設けていると見ることもできる。
　また、ＡｌＧａＮ／ＧａＮ－ＨＥＭＴを構成する窒化物半導体積層構造は、上述の各実施形態のものに限られるものではなく、例えば、ＧａＮ、ＡｌＮ、ＩｎＮあるいはこれらの混合材料からなるものであれば良い。
　例えば、上述の各実施形態では、電子走行層（第１窒化物半導体層）としてｉ－ＧａＮ層５を用いているが、これに限られるものではなく、例えば図９に示すように、ｉ－ＩｎＧａＮ層５Ａを用いても良い。つまり、第１窒化物半導体層（電子走行層）は、ＧａＮ又はＩｎＧａＮを含む半導体層であれば良い。なお、この場合、基板１上に形成されるｉ－ＧａＮ層２に代えて、ｉ－ＩｎＧａＮ層２Ａを用いるのが好ましい。なお、図９では、上述の第１実施形態のものと同一のものには同一の符号を付している。
　また、上述の第１実施形態では、アモルファス層として、アモルファス状態のＡｌＮ層を用いており、上述の第２実施形態では、第１アモルファス層として、アモルファス状態のＳｉＮ層を用い、第２アモルファス層として、アモルファス状態のＡｌＮ層を用いているが、これらに限られるものではなく、アモルファス層、第１アモルファス層、第２アモルファス層は、アモルファス材料を含む層であれば良い。例えば、アモルファス層、第１アモルファス層、第２アモルファス層は、窒化物系アモルファス材料を含む層であれば良い。
　例えば、図１０に示すように、上述の第１実施形態のものにおいて、結晶状態のＡｌＮ層７に代えて、半導体層として、結晶状態のＩｎＡｌＮ層７Ａを用いる場合、アモルファス状態のＡｌＮ層６に代えて、アモルファス層として、アモルファス状態のＩｎＡｌＮ層６Ａを用いれば良い。
　要するに、上述の第１実施形態において、結晶状態のＡｌＮ層７に代えて、半導体層として、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮ、ＺｎＯのいずれかを含む半導体結晶層を用いる場合、アモルファス状態のＡｌＮ層６に代えて、第１アモルファス層として、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮ、ＺｎＯのいずれかを含む半導体アモルファス層を用いれば良い。つまり、第１窒化物半導体層上であってゲート電極の下方のみに設けられる半導体層に用いられる結晶状態の半導体層と同一の半導体材料を含むアモルファス状態の半導体層をアモルファス層として用いれば良い。
　また、上述の第２実施形態において、結晶状態のＡｌＮ層７に代えて、半導体層として、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮ、ＺｎＯのいずれかを含む半導体結晶層を用いる場合、アモルファス状態のＡｌＮ層６に代えて、第２アモルファス層として、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮ、ＺｎＯのいずれかを含む半導体アモルファス層を用いれば良い。つまり、第１窒化物半導体層上であってゲート電極の下方のみに設けられる半導体層に用いられる結晶状態の半導体層と同一の半導体材料を含むアモルファス状態の半導体層を第２アモルファス層として用いれば良い。
　１　成長用基板
　２　ｉ－ＧａＮ層
　２Ａ　ｉ－ＩｎＧａＮ層
　３　ｎ－ＡｌＧａＮ層
　４　ｉ－ＡｌＧａＮ層
　５　ｉ－ＧａＮ層（第１窒化物半導体層）
　５Ａ　ｉ－ＩｎＧａＮ層
　６　アモルファス状態のＡｌＮ層（アモルファス層；半導体アモルファス層）
　６Ａ　アモルファス状態のＩｎＡｌＮ層
　７　結晶状態のＡｌＮ層（半導体層；半導体結晶層）
　７Ａ　結晶状態のＩｎＡｌＮ層
　８　ソース電極
　９　ドレイン電極
　１０　ゲート電極
　１１　ＳｉＮパッシベーション膜
　１２　アモルファス状態のＳｉＮ層
　５１　高圧の一次側回路（高圧回路）
　５２　低圧の二次側回路（低圧回路）
　５３　トランス（変圧器）
　５４　交流電源
　５５　ブリッジ整流回路
　５６ａ，５６ｂ，５６ｃ，５６ｄ　，５６ｅ　スイッチング素子
　５７ａ，５７ｂ，５７ｃ　スイッチング素子

Claims (20)

  1. 　基板と、
    　前記基板の上方に設けられ、表面が窒素極性の第１窒化物半導体層と、
    　前記第１窒化物半導体層の上方に設けられたゲート電極と、
    　前記第１窒化物半導体層上であって前記ゲート電極の下方のみに設けられ、分極を有する半導体層とを備えることを特徴とする半導体装置。
  2. 　前記半導体層は、窒化物半導体結晶層又は酸化物半導体結晶層であることを特徴とする、請求項１に記載の半導体装置。
  3. 　前記第１窒化物半導体層は、ＧａＮ又はＩｎＧａＮを含み、
    　前記半導体層は、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮ、ＺｎＯのいずれかを含む半導体結晶層であることを特徴とする、請求項１又は２に記載の半導体装置。
  4. 　前記第１窒化物半導体層の表面を覆うアモルファス層をさらに備えることを特徴とする、請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記半導体層と前記アモルファス層とは、同一の半導体材料を含むことを特徴とする、請求項４に記載の半導体装置。
  6. 　前記第１窒化物半導体層の表面を覆う第１アモルファス層と、
    　前記第１アモルファス層上に設けられた第２アモルファス層とをさらに備え、
    　前記半導体層と前記第２アモルファス層とは、同一の半導体材料を含み、
    　前記第１アモルファス層と前記第２アモルファス層とは、異なる材料を含むことを特徴とする、請求項１～３のいずれか１項に記載の半導体装置。
  7. 　前記第１アモルファス層は、ＳｉＮを含むことを特徴とする、請求項６に記載の半導体装置。
  8. 　前記第１窒化物半導体層の下側に接し、表面が窒素極性の第２窒化物半導体層をさらに備えることを特徴とする、請求項１～７のいずれか１項に記載の半導体装置。
  9. 　前記第２窒化物半導体層は、ＡｌＧａＮを含むことを特徴とする、請求項８に記載の半導体装置。
  10. 　変圧器と、
    　前記変圧器を挟んで設けられた高圧回路及び低圧回路とを備え、
    　前記高圧回路は、トランジスタを含み、
    　前記トランジスタは、
    　基板と、
    　前記基板の上方に設けられ、表面が窒素極性の第１窒化物半導体層と、
    　前記第１窒化物半導体層の上方に設けられたゲート電極と、
    　前記第１窒化物半導体層上であって前記ゲート電極の下方のみに設けられ、分極を有する半導体層とを備えることを特徴とする電源装置。
  11. 　基板の上方に、表面が窒素極性の第１窒化物半導体層を形成し、
    　前記第１窒化物半導体層上のゲート電極形成予定領域に、分極を有する半導体層を形成し、
    　前記半導体層の上方にゲート電極を形成することを特徴とする半導体装置の製造方法。
  12. 　前記半導体層として、窒化物半導体結晶層又は酸化物半導体結晶層を形成することを特徴とする、請求項１１に記載の半導体装置の製造方法。
  13. 　前記第１窒化物半導体層として、ＧａＮ層又はＩｎＧａＮ層を形成し、
    　前記半導体層として、ＡｌＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮ、ＡｌＩｎＧａＮ、ＺｎＯのいずれかを含む半導体結晶層を形成することを特徴とする、請求項１１又は１２に記載の半導体装置の製造方法。
  14. 　前記半導体層形成工程は、
    　前記第１窒化物半導体層上の全面にアモルファス層を形成し、
    　前記第１窒化物半導体層上の前記ゲート電極形成予定領域に形成された前記アモルファス層を結晶化して前記半導体層を形成する工程を含むことを特徴とする、請求項１１～１３のいずれか１項に記載の半導体装置の製造方法。
  15. 　前記半導体層形成工程は、
    　前記第１窒化物半導体層上の前記ゲート電極形成予定領域以外の領域に第１アモルファス層を形成し、
    　前記第１窒化物半導体層上の前記ゲート電極形成予定領域に前記半導体層として半導体結晶層を形成するのと同時に、前記第１アモルファス層上に前記第１アモルファス層と異なる材料を含む第２アモルファス層を形成する工程を含むことを特徴とする、請求項１１～１３のいずれか１項に記載の半導体装置の製造方法。
  16. 　前記第１アモルファス層として、ＳｉＮ層を形成することを特徴とする、請求項１５に記載の半導体装置の製造方法。
  17. 　前記第１窒化物半導体層上のソース電極形成予定領域及びドレイン電極形成予定領域に形成された前記アモルファス層を除去し、前記第１窒化物半導体層上にソース電極及びドレイン電極を形成する工程をさらに含むことを特徴とする、請求項１４に記載の半導体装置の製造方法。
  18. 　前記第１窒化物半導体層上のソース電極形成予定領域及びドレイン電極形成予定領域に形成された前記第１アモルファス層及び前記第２アモルファス層を除去し、前記第１窒化物半導体層上にソース電極及びドレイン電極を形成する工程をさらに含むことを特徴とする、請求項１５又は１６に記載の半導体装置の製造方法。
  19. 　前記基板の上方に、表面が窒素極性の第２窒化物半導体層を形成し、
    　前記第２窒化物半導体層上に第１窒化物半導体層を形成することを特徴とする、請求項１１～１８のいずれか１項に記載の半導体装置の製造方法。
  20. 　前記第２窒化物半導体層として、ＡｌＧａＮ層を形成することを特徴とする、請求項１９に記載の半導体装置の製造方法。
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