JP5825017B2 - 化合物半導体装置及びその製造方法 - Google Patents
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Description
p型(Al)GaN層は、一般的にアクセプタ不純物としてMgをドーピングするが、活性化率が1%程度と低いため、高いホール濃度を有するp型GaN結晶を作製することが難しい。従って、電子供給層上にp型(Al)GaN層を形成し、AlGaN/GaNヘテロ界面の伝導帯のエネルギー準位をフェルミ準位より上位に持ち上げるためには、p型(Al)GaN層の膜厚を厚くする必要がある。
本実施形態では、化合物半導体装置として、ショットキー型のAlGaN/GaN・HEMTを開示する。
図1及び図2は、第1の実施形態によるショットキー型のAlGaN/GaN・HEMTの製造方法を工程順に示す概略断面図である。
化合物半導体積層構造2は、電子走行層2a、中間層(スペーサ層)2b、電子供給層2c、及びキャップ層2dを有して構成される。
SiC基板1上に、電子走行層2a、中間層2b、電子供給層2c、及びキャップ層2dとなる各化合物半導体を順次成長する。電子走行層2aは、Si基板1上に、i(インテンショナリ・アンドープ)−GaNを1μm程度〜3μm程度の厚みに成長することで形成される。中間層2bは、i−AlGaNを5nm程度の厚みに成長することで形成される。電子供給層2dは、n−AlGaNを30nm程度の厚みに成長することで形成される。
なお、AlGaNをp型として成長してキャップ層を形成する場合にも、上記と同様に、例えばMgを上記のドーピング濃度でAlGaNの原料ガスに添加すれば良い。
詳細には、化合物半導体積層構造2の素子分離領域に、例えばアルゴン(Ar)を注入する。これにより、化合物半導体積層構造2及びSi基板1の表層部分に素子分離構造3が形成される。素子分離構造3により、化合物半導体積層構造2上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばSTI(Shallow Trench Isolation)法を用いて行っても良い。このとき、化合物半導体積層構造2のドライエッチングには、例えば塩素系のエッチングガスを用いる。
詳細には、キャップ層2dをリソグラフィー及びドライエッチングにより加工し、キャップ層2dのゲート電極の形成予定位置以外の部分を除去する。これにより、ゲート電極の形成予定位置のみに局所的にキャップ層2dが残存する。
詳細には、先ず、ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストを化合物半導体積層構造2上に塗布し、電子供給層2cの表面におけるソース電極及びドレイン電極の形成予定位置を露出させる各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをキャップ層2d上を含む電子供給層2c上に塗布し、リソグラフィーによりキャップ層2dの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、ソース電極4、ドレイン電極5、及びゲート電極6を覆うように、化合物半導体積層構造2上に、絶縁膜、ここでは単層のシリコン窒化膜(SiN膜)をプラズマCVD法により例えば100nm程度の厚みに堆積する。これにより、パッシベーション膜7が形成される。パッシベーション膜7は、単層のSiN膜の代わりに、単層のシリコン酸化膜(SiO膜)、単層のシリコン酸窒化膜(SiON膜)、又は単層のアルミニウム酸化膜(AlN膜)を形成しても良い。SiN膜、SiO膜、SiON膜及びAlN膜から選ばれたいずれか2層以上の積層膜に形成しても好適である。
図3は、比較例によるAlGaN/GaN・HEMTについて、化合物半導体積層構造の一部のみを示す概略断面図であり、(a)が比較例1を、(b)が比較例2を示す。図4は、本実施形態によるAlGaN/GaN・HEMTについて、化合物半導体積層構造の一部のみを示す概略断面図である。図3及び図4では、説明の便宜上、中間層を省略し、電子走行層をGaN、電子供給層をAlGaN、キャップ層をp−GaNと表示する。また図中で、PSP(Ga-face)はGa−faceにおける自発分極を、PSP(N-face)はN−faceにおける自発分極を、PPEはピエゾ分極を、それぞれ表している。
以下、第1の実施形態の変形例について説明する。本例では、第1の実施形態と同様にAlGaN/GaN・HEMTを作製するが、ゲート電極の形成工程が異なる点で第1の実施形態と相違する。
図5は、第1の実施形態の変形例によるAlGaN/GaN・HEMTの製造方法の主要工程を示す概略断面図である。
続いて、図5(a)に示すように、化合物半導体積層構造2上に電極膜11を形成する。
詳細には、化合物半導体積層構造2のキャップ層2d上に、例えばNi/Auを蒸着法等により堆積する。Niの厚みは30nm程度、Auの厚みは400nm程度とする。これにより、キャップ層2d上の全面に電極膜11が形成される。
詳細には、電極膜11及びキャップ層2dをリソグラフィー及びドライエッチングにより加工し、電極膜11及びキャップ層2dのゲート電極の形成予定位置以外の部分を除去する。これにより、ゲート電極12が形成されると共に、ゲート電極12と自己整合して、ゲート電極12下のみに局所的にキャップ層2dが残存する。
しかる後、パッシベーション膜7の開口、ソース電極4、ドレイン電極5、ゲート電極6と接続される配線の形成等の諸工程を経て、本例によるショットキー型のAlGaN/GaN・HEMTが形成される。
(第2の実施形態)
本実施形態では、化合物半導体装置として、MIS型のAlGaN/GaN・HEMTを開示する。
図6は、第2の実施形態によるMIS型のAlGaN/GaN・HEMTの製造方法の主要工程に示す概略断面図である。
続いて、図6(a)に示すように、ゲート絶縁膜21を形成する。
詳細には、キャップ層2dを覆うように、化合物半導体積層構造2上に絶縁材料として例えばAl2O3を堆積する。Al2O3は、例えば原子層堆積法(Atomic Layer Deposition:ALD法)により、TMAガス及びO3を交互に供給して、膜厚2nm〜200nm程度、ここでは例えば10nm程度に堆積する。これにより、ゲート絶縁膜21が形成される。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造2層レジストを用いる。このレジストをゲート絶縁膜21上に塗布し、リソグラフィーによりゲート絶縁膜21のキャップ層2d上に相当する部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
詳細には、ゲート電極21を覆うように、ゲート絶縁膜21上に、絶縁膜、ここでは単層のシリコン窒化膜(SiN膜)をプラズマCVD法により例えば100nm程度の厚みに堆積する。これにより、パッシベーション膜23が形成される。パッシベーション膜23は、単層のSiN膜の代わりに、単層のシリコン酸化膜(SiO膜)、単層のシリコン酸窒化膜(SiON膜)、又は単層のアルミニウム酸化膜(AlN膜)を形成しても良い。SiN膜、SiO膜、SiON膜及びAlN膜から選ばれたいずれか2層以上の積層膜に形成しても好適である。
本実施形態では、第1の実施形態及びその変形例、第2の実施形態から選ばれた1種のAlGaN/GaN・HEMTを適用した電源装置を開示する。
図7は、第3の実施形態による電源装置の概略構成を示す結線図である。
一次側回路31は、交流電源34と、いわゆるブリッジ整流回路35と、複数(ここでは4つ)のスイッチング素子36a,36b,36c,36dとを備えて構成される。また、ブリッジ整流回路35は、スイッチング素子36eを有している。
二次側回路22は、複数(ここでは3つ)のスイッチング素子37a,37b,37cを備えて構成される。
本実施形態では、第1の実施形態及びその変形例、第2の実施形態から選ばれた1種のAlGaN/GaN・HEMTを適用した高周波増幅器を開示する。
図8は、第4の実施形態による高周波増幅器の概略構成を示す結線図である。
ディジタル・プレディストーション回路41は、入力信号の非線形歪みを補償するものである。ミキサー42aは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ43は、交流信号とミキシングされた入力信号を増幅するものであり、第1の実施形態及びその変形例、第2の実施形態から選ばれた1種のAlGaN/GaN・HEMTを有している。なお図8では、例えばスイッチの切り替えにより、出力側の信号をミキサー42bで交流信号とミキシングしてディジタル・プレディストーション回路41に送出できる構成とされている。
第1〜第4の実施形態では、化合物半導体装置としてAlGaN/GaN・HEMTを例示した。化合物半導体装置としては、AlGaN/GaN・HEMT以外にも、以下のようなHEMTに適用できる。
本例では、化合物半導体装置として、InAlN/GaN・HEMTを開示する。
InAlNとGaNは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第1〜第4の実施形態では、電子走行層がi−GaN、中間層がAlN、電子供給層がn−InAlN、キャップ層がp−GaNで形成される。また、この場合のピエゾ分極がほとんど発生しないため、2次元電子ガスは主にInAlNの自発分極により発生する。
本例では、化合物半導体装置として、InAlGaN/GaN・HEMTを開示する。
GaNとInAlGaNは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第1〜第4の実施形態では、電子走行層がi−GaN、中間層がi−InAlGaN、電子供給層がn−InAlGaN、キャップ層がp−GaNで形成される。
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたキャップ層と
を含み、
前記キャップ層は、前記電子走行層及び前記電子供給層と分極が同方向である第1の結晶と、前記電子走行層及び前記電子供給層と分極が逆方向である第2の結晶とが混在することを特徴とする化合物半導体装置。
前記キャップ層は、結晶成長面が(0001)の前記第1の結晶と、結晶成長面が(000−1)の前記第2の結晶とが混在することを特徴とする付記1に記載の化合物半導体装置。
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方に、前記電子走行層及び前記電子供給層と分極が同方向である第1の結晶と、前記電子走行層及び前記電子供給層と分極が逆方向である第2の結晶とが混在するキャップ層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
前記キャップ層は、結晶成長面が(0001)の前記第1の結晶と、結晶成長面が(000−1)の前記第2の結晶とが混在することを特徴とする付記7に記載の化合物半導体装置の製造方法。
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたキャップ層と
を含み、
前記キャップ層は、前記電子走行層及び前記電子供給層と分極が同方向である第1の結晶と、前記電子走行層及び前記電子供給層と分極が逆方向である第2の結晶とが混在することを特徴とする電源回路。
トランジスタを有しており、
前記トランジスタは、
電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたキャップ層と
を含み、
前記キャップ層は、前記電子走行層及び前記電子供給層と分極が同方向である第1の結晶と、前記電子走行層及び前記電子供給層と分極が逆方向である第2の結晶とが混在することを特徴とする高周波増幅器。
2 化合物半導体積層構造
2a 電子走行層
2b 中間層
2c 電子供給層
2d キャップ層
2d1 第1の結晶
2d2 第2の結晶
3 素子分離構造
4 ソース電極
5 ドレイン電極
6,23 パッシベーション膜
7,12,22 ゲート電極
11 電極膜
21 ゲート絶縁膜
31 一次側回路
32 二次側回路
33 トランス
34 交流電源
35 ブリッジ整流回路
36a,36b,36c,36d,36e,37a,37b,37c スイッチング素子
41 ディジタル・プレディストーション回路
42a,42b ミキサー
43 パワーアンプ
Claims (18)
- 電子走行層と、
前記電子走行層の上方に形成された電子供給層と、
前記電子供給層の上方に形成されたキャップ層と
を含み、
前記キャップ層は、前記電子走行層及び前記電子供給層と分極が同方向である第1の結晶の中に、前記電子走行層及び前記電子供給層と分極が逆方向である第2の結晶が混在してなることを特徴とする化合物半導体装置。 - 前期電子走行層と電子供給層は結晶成長面が(0001)面であり、
前記キャップ層は、結晶成長面が(0001)の前記第1の結晶と、結晶成長面が(000−1)の前記第2の結晶とが混在することを特徴とする請求項1に記載の化合物半導体装置。 - 前記キャップ層は、前記電子供給層の上方における所定部分に局在することを特徴とする請求項1又は2に記載の化合物半導体装置。
- 前記キャップ層上に形成された電極を更に含むことを特徴とする請求項1〜3のいずれか1項に記載の化合物半導体装置。
- 前記キャップ層は、p型ドーパントを含有することを特徴とする請求項1〜4のいずれか1項に記載の化合物半導体装置。
- 前記キャップ層は、5×10 19 /cm 3 〜1×10 20 /cm 3 の範囲内の濃度のp型ドーパントを含有していることを特徴とする請求項5に記載の化合物半導体装置。
- 前記キャップ層は、前記電子供給層と直接的に接触していることを特徴とする請求項1〜6のいずれか1項に記載の化合物半導体装置。
- 前記第1の結晶は、前記電子走行層及び前記電子供給層と自発分極が同方向であり、
前記第2の結晶は、前記電子走行層及び前記電子供給層と自発分極が逆方向であることを特徴とする請求項1〜7のいずれか1項に記載の化合物半導体装置。 - 前記キャップ層は、前記電子走行層及び前記電子供給層と、全体的な分極が同方向であることを特徴とする請求項1〜8のいずれか1項に記載の化合物半導体装置。
- 電子走行層を形成する工程と、
前記電子走行層の上方に電子供給層を形成する工程と、
前記電子供給層の上方に、前記電子走行層及び前記電子供給層と分極が同方向である第1の結晶の中に、前記電子走行層及び前記電子供給層と分極が逆方向である第2の結晶が混在してなるキャップ層を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。 - 前期電子走行層と電子供給層は結晶成長面が(0001)面であり、
前記キャップ層は、結晶成長面が(0001)の前記第1の結晶と、結晶成長面が(000−1)の前記第2の結晶とが混在することを特徴とする請求項10に記載の化合物半導体装置の製造方法。 - 前記キャップ層を、前記電子供給層の上方における所定部分に局在するように形成することを特徴とする請求項10又は11に記載の化合物半導体装置の製造方法。
- 前記キャップ層上に電極層を形成し、前記電極層及び前記キャップ層を同時加工し、前記キャップ層を前記電子供給層の上方における所定部分に局在させると共に、前記キャップ層上に電極を形成する工程を更に含むことを特徴とする請求項12に記載の化合物半導体装置の製造方法。
- 前記キャップ層は、p型ドーパントを含有することを特徴とする請求項10〜13のいずれか1項に記載の化合物半導体装置の製造方法。
- 前記キャップ層は、5×10 19 /cm 3 〜1×10 20 /cm 3 の範囲内の濃度のp型ドーパントを含有することを特徴とする請求項14に記載の化合物半導体装置の製造方法。
- 前記キャップ層は、前記電子供給層と直接的に接触することを特徴とする請求項10〜15のいずれか1項に記載の化合物半導体装置の製造方法。
- 前記第1の結晶は、前記電子走行層及び前記電子供給層と自発分極が同方向であり、
前記第2の結晶は、前記電子走行層及び前記電子供給層と自発分極が逆方向であることを特徴とする請求項10〜16のいずれか1項に記載の化合物半導体装置の製造方法。 - 前記キャップ層は、前記電子走行層及び前記電子供給層と、全体的な分極が同方向であることを特徴とする請求項10〜17のいずれか1項に記載の化合物半導体装置の製造方法。
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