JP5765171B2 - 化合物半導体装置の製造方法 - Google Patents

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Description

本発明は、化合物半導体装置の製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
D. Song et.al., IEEE Electron Device Lett., vol.28, no.3, pp.189-191, 2007
窒化物半導体を用いた半導体デバイスを作製する際には、化合物半導体積層構造の表面を覆う保護膜（例えばシリコン窒化物（ＳｉＮ）を形成した後、電極を形成するために絶縁膜の開口を行う。この開口手法としては、ドライエッチング又はウェットエッチングが従来より用いられている。
ドライエッチングは、所期の微細な加工を形成する場合に適している。また、ドライエッチングに用いるエッチングガスの所定のガス種は窒化物半導体のコンダクションバンドを変化させることができ、窒化物半導体を用いた半導体デバイスのリーク電流を低減させることが知られている。保護膜の開口形成にドライエッチングを用いことにより、微細な電極を形成するための所期の微細な開口を形成し、しかもリーク電流を低減させることが期待される。
しかしながらその反面、ドライエッチングを窒化物半導体の電極形成に適用すると、化合物半導体層の表面がエッチングのプラズマ等に曝され、化合物半導体結晶中で窒素抜けが生じる。これにより、窒素空孔の生成によるドナーの発生、更にはそれに伴うリーク電流の増加を招来するという問題がある。
ウェットエッチングは、プラズマ等によるダメージを回避したい場合に適している。保護膜の開口形成にウェットエッチングを用いることにより、化合物半導体結晶に窒素抜けを生ぜしめることなく、リーク電流を抑止することができる。
しかしながらその反面、ウェットエッチングを窒化物半導体の電極形成に適用すると、微細な電極を形成するための所期の微細な開口を形成することができないという問題がある。また、ドライエッチングのガス種で得られるようなリーク電流の低減効果は期待できない。
このように、窒化物半導体を用いた半導体デバイスを作製する際に、その保護膜の電極形成用の開口を形成するときには、ドライエッチング及びウェットエッチングのいずれを用いようとも、上記のような問題を惹起する。そのため、種々の方策が模索されている現況にある。
本発明は、上記の課題に鑑みてなされたものであり、化合物半導体積層構造上の絶縁膜に所期の微細な開口を形成するも、リーク電流を抑止した信頼性の高い高耐圧の化合物半導体装置を実現することができる、化合物半導体装置の製造方法を提供することを目的とする。
化合物半導体装置の製造方法の一態様は、窒化物半導体層上に絶縁膜を形成する工程と、前記絶縁膜の所定部位を、フッ素を含有するエッチングガスを用いてドライエッチングにより薄化し、当該ドライエッチングの際に前記絶縁膜の薄化された所定部位下の前記窒化物半導体層にフッ素含有領域を形成する工程と、前記絶縁膜の薄化された所定部位を、前記所定部位下に前記フッ素含有領域が形成された状態でウェットエッチングにより貫通する工程と、前記絶縁膜の貫通した所定部位に電極を形成する工程とを含む。
上記の態様によれば、化合物半導体積層構造上の絶縁膜に所期の微細な開口を形成するも、リーク電流を抑止した信頼性の高い高耐圧の化合物半導体装置が実現する。
第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、及び比較例１，２について、発生するリーク電流について調べた結果を示す特性図である。 第２の実施形態によるＧａＮ−ＳＢＤの製造方法を工程順に示す概略断面図である。 図５に引き続き、第２の実施形態によるＧａＮ−ＳＢＤの製造方法を工程順に示す概略断面図である。 第３の実施形態によるＰＦＣ回路を示す結線図である。 第４の実施形態による電源装置の概略構成を示す結線図である。 第５の実施形態による高周波増幅器の概略構成を示す結線図である。
以下、化合物半導体装置の製造方法の具体的な諸実施形態について、図面を用いて詳細に説明する。なお、図面の所定図においては、理解の容易を考慮して、その構成部材の膜厚等が実際の値と異なるように描画している。
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂ及び電子供給層２ｄの自発分極と相俟って、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に起因した歪みによるピエゾ分極に基づいて生成される。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを５ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを３ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
ＡｌＮ、ＧａＮ、及びＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、キャップ層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの表面の電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図２（ａ）に示すように、化合物半導体積層構造２の表面を保護するパッシベーション膜６を形成する。
詳細には、化合物半導体積層構造２の表面を覆うように、絶縁膜、ここでは単層のシリコン窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法により例えば１００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜６が形成される。パッシベーション膜６は、単層のＳｉＮ膜の代わりに、単層のシリコン酸化膜（ＳｉＯ膜）、単層のシリコン酸窒化膜（ＳｉＯＮ膜）、又は単層のアルミニウム酸化膜（ＡｌＮ膜）を形成しても良い。ＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜及びＡｌＮ膜から選ばれたいずれか２層以上の積層膜に形成しても好適である。
続いて、図２（ｂ）に示すように、パッシベーション膜６をドライエッチングして薄化する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、パッシベーション膜６の表面でゲート電極の形成予定位置（電極形成予定位置）に相当する部分を露出する開口１０ａを形成する。以上により、開口１０ａを有するレジストマスク１０が形成される。
このレジストマスク１０を用いて、パッシベーション膜６の電極形成予定位置をパッシベーション膜６が所定の厚みとなるまでドライエッチングし、パッシベーション膜６を薄化する。パッシベーション膜６の薄化された部分を薄化部分６ａとする。ドライエッチングは、フッ素を含有するエッチングガス、例えばＳＦ6等のフッ素系ガスを含有するエッチングガスを用い、化合物半導体積層構造２内にフッ素が導入されるエッチング条件で行う。薄化部分６ａの厚みは、例えば４ｎｍ程度〜５０ｎｍ程度の範囲内の値とすることが望ましい。４ｎｍ程度より薄いと、ドライエッチングに起因して化合物半導体積層構造２の結晶中で窒素抜けが生じる懸念がある。５０ｎｍ程度よりも厚いと、化合物半導体積層構造２中にエッチングガスの所期量のフッ素が導入されない懸念があり、また、引き続き行われるウェットエッチングで除去される薄化部分６ａの量が多くなって所期のサイズの開口が困難となる。従って、薄化部分６ａの厚みを４ｎｍ程度〜５０ｎｍ程度の範囲内の値とすることにより、化合物半導体積層構造２の結晶中で窒素抜けを生ぜしめることなく、化合物半導体積層構造２中に所期量のフッ素を導入できると共に、続くウェットエッチングで所期のサイズの開口を形成することが可能となる。化合物半導体積層構造２でフッ素が導入された領域をフッ素導入領域１１として例示する。本実施形態では、例えばＩＣＰのドライエッチングをバイアスパワー３０Ｗ程度で行い、薄化部分６ａを１０ｎｍ程度の厚みに残す。
なお、レジストマスク１０の表面がフッ素系のドライエッチングによって疎水化する可能性がある。この場合には、ドライエッチングの後にレジストマスク１０の表面を軽くアッシングする等して、続くウェットエッチングに備えてレジストマスク１０の表面を親水化させることが好ましい。
続いて、図３（ａ）に示すように、パッシベーション膜６の薄化部分６ａにこれを貫通する開口６ｂを形成する。
詳細には、引き続きレジストマスク１０を用いて、パッシベーション膜６の薄化部分６ａを化合物半導体積層構造２の表面が露出するまでウェットエッチングする。これにより、薄化部分６ａを貫通する開口６ｂが形成される。ウェットエッチングには、エッチング液として例えばバッファードフッ酸を用いる。開口６ｂは、ウェットエッチングによりその側壁が順テーパ状に形成されるが、薄化部分６ａの厚みが十分に薄いために所期の開口径となる。
本実施形態では、パッシベーション膜６におけるゲート電極の形成予定位置に、薄化部分６ａを薄く残す限度でドライエッチングした後、薄化部分６ａをウェットエッチングして貫通口である開口６ｂを形成する。この２段階のエッチングを行うことにより、化合物半導体積層構造２の結晶中で窒素抜けを生ぜしめることなく、化合物半導体積層構造２中に所期量のフッ素を導入できると共に、所期のサイズの開口６ｂを形成することが可能となる。
レジストマスク１０は、アッシング処理又は所定の薬液を用いたウェット処理等により除去される。
続いて、図３（ｂ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜６上に塗布し、パッシベーション膜６の開口６ｂの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜６の開口６ｂの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは１０ｎｍ程度、Ａｕの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、開口６ｂを電極材料の一部で埋め込むように、パッシベーション膜６上にゲート電極７が形成される。
しかる後、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成等の諸工程を経て、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する効果について、従来のショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて説明する。
図４は、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、及び比較例１，２について、発生するリーク電流について調べた結果を示す特性図である。比較例１では、パッシベーション膜のゲート電極の形成予定位置に貫通口を形成するときのエッチングをドライエッチングのみで行ったショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのリーク電流を示す。比較例２では、パッシベーション膜のゲート電極の形成予定位置に貫通口を形成するときのエッチングをウェットエッチングのみで行ったショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴのリーク電流を示す。
図示のように、比較例１，２では比較的大きなリーク電流の発生が認められた。これに対して本実施形態では、比較例１，２に比べてリーク電流が大幅に低減し、耐圧も向上することが確認された。
以上説明したように、本実施形態によれば、化合物半導体積層構造２上のパッシベーション膜６に所期の微細な開口６ｂを形成するも、リーク電流を抑止した信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを実現することができる。
（第２の実施形態）
本実施形態では、化合物半導体装置として、ＧａＮ系半導体のショットキーバリアダイオード（ＧａＮ−ＳＢＤ）を開示する。
図５及び図６は、第２の実施形態によるＧａＮ−ＳＢＤの製造方法を工程順に示す概略断面図である。
先ず、図５（ａ）に示すように、成長用基板として例えばＧａＮ基板２１の表面上に化合物半導体層２２を形成する。成長用基板としては、ＧａＮ基板の代わりに、ｎ型導電性のＳｉ基板、ＳｉＣ基板、ＧａＡｓ基板等を用いても良い。
化合物半導体層２２は、第１の実施形態において化合物半導体積層構造２を形成する場合と同様に、ＭＯＶＰＥ法により、ｎ−ＧａＮエピタキシャル層を成長して形成する。ｎ−ＧａＮエピタキシャル層は所定の厚みとされ、ｎ型不純物、例えばＳｉがドーピングされてｎ型とされており、その厚み及びドーピング濃度はＧａＮ−ＳＢＤに求められる特性に応じて任意である。例えば、１０μｍ程度の厚みで５×１０16／ｃｍ3程度のドーピング濃度とされる。
続いて、図５（ｂ）に示すように、ＧａＮ基板２１の裏面上にカソード電極２３を形成する。
詳細には、ＧａＮ基板２１の裏面上に、例えば蒸着法により例えばＴｉを２０ｎｍ程度の厚みに、例えばＡｌを２００ｎｍ程度の厚みに順次形成する。そして、ＧａＮ基板２１を５５０℃程度で熱処理することにより、ＧａＮ基板２１と上記の積層膜とをオーミックコンタクトさせる。以上により、ＧａＮ基板２１の裏面上にカソード電極２３が形成される。
化合物半導体層２２の表面を保護するパッシベーション膜２４を形成する。
詳細には、化合物半導体層２２の表面を覆うように、絶縁膜、ここでは単層のシリコン窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法により例えば１００ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜２４が形成される。パッシベーション膜２４は、単層のＳｉＮ膜の代わりに、単層のシリコン酸化膜（ＳｉＯ膜）、単層のシリコン酸窒化膜（ＳｉＯＮ膜）、又は単層のアルミニウム酸化膜（ＡｌＮ膜）を形成しても良い。ＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜及びＡｌＮ膜から選ばれたいずれか２層以上の積層膜に形成しても好適である。
続いて、図６（ａ）に示すように、パッシベーション膜２４をドライエッチングして薄化する。
詳細には、先ず、化合物半導体層２２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、パッシベーション膜２４の表面でアノード電極の形成予定位置（電極形成予定位置）に相当する部分を露出する開口２０ａを形成する。以上により、開口２０ａを有するレジストマスク２０が形成される。
このレジストマスク２０を用いて、パッシベーション膜２４の電極形成予定位置をパッシベーション膜２４が所定の厚みとなるまでドライエッチングし、パッシベーション膜２４を薄化する。パッシベーション膜２４の薄化された部分を薄化部分２４ａとする。ドライエッチングは、フッ素を含有するエッチングガス、例えばＳＦ6等のフッ素系ガスを含有するエッチングガスを用い、化合物半導体層２２内にフッ素が導入されるエッチング条件で行う。薄化部分２４ａの厚みは、例えば４ｎｍ程度〜５０ｎｍ程度の範囲内の値とすることが望ましい。４ｎｍ程度より薄いと、ドライエッチングに起因して化合物半導体層２２の結晶中で窒素抜けが生じる懸念がある。５０ｎｍ程度よりも厚いと、化合物半導体層２２中にエッチングガスの所期量のフッ素が導入されない懸念があり、また、引き続き行われるウェットエッチングで除去される薄化部分２４ａの量が多くなって所期のサイズの開口が困難となる。従って、薄化部分２４ａの厚みを４ｎｍ程度〜５０ｎｍ程度の範囲内の値とすることにより、化合物半導体層２２の結晶中で窒素抜けを生ぜしめることなく、化合物半導体層２２中に所期量のフッ素を導入できると共に、続くウェットエッチングで所期のサイズの開口を形成することが可能となる。化合物半導体層２２でフッ素が導入された領域をフッ素導入領域２５として例示する。本実施形態では、例えばＩＣＰのドライエッチングをバイアスパワー３０Ｗ程度で行い、薄化部分２４ａを１０ｎｍ程度の厚みに残す。
なお、レジストマスク２０の表面がフッ素系のドライエッチングによって疎水化する可能性がある。この場合には、ドライエッチングの後にレジストマスク２０の表面を軽くアッシングする等して、続くウェットエッチングに備えてレジストマスク２０の表面を親水化させることが好ましい。
続いて、図６（ｂ）に示すように、パッシベーション膜２４の薄化部分２４ａにこれを貫通する開口２４ｂを形成する。
詳細には、引き続きレジストマスク２０を用いて、パッシベーション膜２４の薄化部分２４ａを化合物半導体層２２の表面が露出するまでウェットエッチングする。これにより、薄化部２４ａを貫通する開口２４ｂが形成される。ウェットエッチングには、エッチング液として例えばバッファードフッ酸を用いる。開口２４ｂは、ウェットエッチングによりその側壁が順テーパ状に形成されるが、薄化部分２４ａの厚みが十分に薄いために所期の開口径となる。
本実施形態では、パッシベーション膜２４におけるアノード電極の形成予定位置に、薄化部分２４ａを薄く残す限度でドライエッチングした後、薄化部分２４ａをウェットエッチングして貫通口である開口２４ｂを形成する。この２段階のエッチングを行うことにより、化合物半導体層２２の結晶中で窒素抜けを生ぜしめることなく、化合物半導体層２２中に所期量のフッ素を導入できると共に、所期のサイズの開口２４ｂを形成することが可能となる。
レジストマスク２０は、アッシング処理又は所定の薬液を用いたウェット処理等により除去される。
続いて、図６（ｃ）に示すように、アノード電極２６を形成する。
詳細には、先ず、アノード電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜２４上に塗布し、パッシベーション膜２４の開口２４ｂの部分を露出させる各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＰｔを、例えば蒸着法により、パッシベーション膜２４の開口２４ｂの部分を露出させる開口内を含むレジストマスク上に３００ｎｍ程度の厚みに堆積する。リフトオフ法により、レジストマスク及びその上に堆積したＰｔを除去する。以上により、開口２４ｂを電極材料の一部で埋め込むように、パッシベーション膜２４上にアノード電極２６が形成される。
しかる後、カソード電極２３及びアノード電極２６の電気的接続等の諸工程を経て、本実施形態によるＧａＮ−ＳＢＤが形成される。
以上説明したように、本実施形態によれば、化合物半導体層２２上のパッシベーション膜２４に所期の微細な開口２４ｂを形成するも、リーク電流を抑止した信頼性の高い高耐圧のＧａＮ−ＳＢＤを実現することができる。以上、縦型構造のＧａＮ−ＳＢＤについて説明したが、横型構造のＧａＮ−ＳＢＤに本実施形態を適用しても良い。横型のＧａＮ−ＳＢＤであれば、基板が絶縁性、半絶縁性でも良く、サファイア基板を用いることもできる。
（第３の実施形態）
本実施形態では、第１の実施形態により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴと、第２の実施形態により作製されたＧａＮ−ＳＢＤいずれか一方、或いは双方を備えたＰＦＣ（Power Factor Correction）回路を開示する。
図７は、第３の実施形態によるＰＦＣ回路を示す結線図である。
ＰＦＣ回路３０は、スイッチ素子（トランジスタ）３１と、ダイオード３２と、チョークコイル３３と、コンデンサ３４，３５と、ダイオードブリッジ３６と、交流電源（ＡＣ）３７とを備えて構成される。スイッチ素子３１に、第１の実施形態により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。又は、ダイオード３２に、第２の実施形態により作製されたＧａＮ−ＳＢＤが適用される。或いは、スイッチ素子３１には第１の実施形態により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、ダイオード３２には第２の実施形態により作製されたＧａＮ−ＳＢＤがそれぞれ適用される。
なお、ダイオードブリッジ３６にも、第２の実施形態により作製されたＧａＮ−ＳＢＤを適用するようにしても良い。
ＰＦＣ回路３０では、スイッチ素子３１のドレイン電極と、ダイオード３２のアノード端子及びチョークコイル３３の一端子とが接続される。スイッチ素子３１のソース電極と、コンデンサ３４の一端子及びコンデンサ３５の一端子とが接続される。コンデンサ３４の他端子とチョークコイル３３の他端子とが接続される。コンデンサ３５の他端子とダイオード３２のカソード端子とが接続される。コンデンサ３４の両端子間には、ダイオードブリッジ３６を介してＡＣ３７が接続される。コンデンサ３５の両端子間には、直流電源（ＤＣ）が接続される。
本実施形態では、化合物半導体積層構造２上のパッシベーション膜６に所期の微細な開口６ｂを形成するも、リーク電流を抑止した信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路３０に適用する。また、化合物半導体層２２上のパッシベーション膜２４に所期の微細な開口２４ｂを形成するも、リーク電流を抑止した信頼性の高い高耐圧のＧａＮ−ＳＢＤをＰＦＣ回路３０に適用する。これにより、信頼性の高いＰＦＣ回路３０が実現する。
（第４の実施形態）
本実施形態では、第１の実施形態により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴと、第２の実施形態により作製されたＧａＮ−ＳＢＤいずれか一方、或いは双方を備えた電源装置を開示する。
図８は、第４の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、第３の実施形態によるＰＦＣ回路３０と、ＰＦＣ回路３０のコンデンサ３５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４０とを有している。フルブリッジインバータ回路４０は、複数（ここでは４つ）のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄを備えて構成される。
二次側回路４２は、複数（ここでは３つ）のスイッチ素子４５ａ，４５ｂ，４５ｃを備えて構成される。
本実施形態では、一次側回路４１を構成するＰＦＣ回路３０のスイッチ素子３１と、フルブリッジインバータ回路４０のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄとが、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。又は、ＰＦＣ回路３０のダイオード３２が第２の実施形態によるＧａＮ−ＳＢＤとされ、フルブリッジインバータ回路４０のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄが第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。或いは、ＰＦＣ回路３０のスイッチ素子３１と、フルブリッジインバータ回路４０のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄとが、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされ、ＰＦＣ回路３０のダイオード３２が第２の実施形態によるＧａＮ−ＳＢＤとされている。
一方、二次側回路４２のスイッチ素子４５ａ，４５ｂ，４５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、第３の実施形態によるＰＦＣ回路３０を電源装置に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
（第５の実施形態）
本実施形態では、第１の実施形態により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図９は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図９では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
本実施形態では、化合物半導体積層構造２上のパッシベーション膜６に所期の微細な開口６ｂを形成するも、リーク電流を抑止した信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
（他の実施形態）
第１、第３〜第５の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１、第３〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、化合物半導体積層構造上のパッシベーション膜に所期の微細な開口を形成するも、リーク電流を抑止した信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、第１、第３〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、化合物半導体積層構造上のパッシベーション膜に所期の微細な開口を形成するも、リーク電流を抑止した信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）化合物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜の所定部位をドライエッチングにより薄化する工程と、
前記絶縁膜の薄化された所定部位をウェットエッチングにより貫通する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
（付記２）前記ドライエッチングは、フッ素を含有するエッチングガスを用いることを特徴とする付記１に記載の化合物半導体装置の製造方法。
（付記３）前記ドライエッチングは、化合物半導体層内にフッ素が導入されるエッチング条件で行うことを特徴とする付記２に記載の化合物半導体装置の製造方法。
（付記４）前記ドライエッチングは、前記絶縁膜の所定部位を４ｎｍ〜５０ｎｍの範囲内の厚みに薄化することを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記５）前記絶縁膜は、シリコン窒化物、シリコン酸化物、シリコン酸窒化物及びアルミニウム酸化物から選ばれた１種の単層膜、或いはいずれか２層以上の積層膜であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記６）前記絶縁膜の貫通した所定部位に電極を形成する工程を更に含むことを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置の製造方法。
（付記７）前記電極は、ゲート電極であることを特徴とする付記６に記載の化合物半導体装置の製造方法。
（付記８）前記電極は、アノード電極であることを特徴とする付記６に記載の化合物半導体装置の製造方法。
（付記９）化合物半導体層と、
前記化合物半導体層上に形成され、貫通口を有する絶縁膜と、
前記貫通口に形成された電極と
を含み、
前記化合物半導体層は、前記電極下の部位にフッ素を含有するフッ素含有領域を有することを特徴とする化合物半導体装置。
（付記１０）前記絶縁膜は、シリコン窒化物、シリコン酸化物、シリコン酸窒化物及びアルミニウム酸化物から選ばれた１種の単層膜、或いはいずれか２層以上の積層膜であることを特徴とする付記９に記載の化合物半導体装置。
（付記１１）前記電極は、ゲート電極であることを特徴とする付記９又は１０に記載の化合物半導体装置。
（付記１２）前記電極は、アノード電極であることを特徴とする付記９又は１０に記載の化合物半導体装置。
（付記１３）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタ及びダイオードを有しており、
前記トランジスタ又は前記ダイオードの少なくとも一方は、
化合物半導体層と、
前記化合物半導体層上に形成され、貫通口を有する絶縁膜と、
前記貫通口に形成された電極と
を含み、
前記化合物半導体層は、前記電極下の部位にフッ素を含有するフッ素含有領域を有することを特徴とする電源回路。
（付記１４）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層上に形成され、貫通口を有する絶縁膜と、
前記貫通口に形成された電極と
を含み、
前記化合物半導体層は、前記電極下の部位にフッ素を含有するフッ素含有領域を有することを特徴とする高周波増幅器。
１ ＳｉＣ基板
２ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ キャップ層
２Ａ，２Ｂ 電極用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６，２４ パッシベーション膜
６ａ，２４ａ 薄化部分
６ｂ，２４ｂ 開口
７ ゲート電極
１０，２０ レジストマスク
１０ａ，２０ａ 開口
１１，２５ フッ素導入領域
２１ ＧａＮ基板
２２ 化合物半導体層
２３ カソード電極
２６ アノード電極
３０ ＰＦＣ回路
３１，４４ａ，４４ｂ，４４ｃ，４４ｄ，４５ａ，４５ｂ，４５ｃ スイッチ素子
３２ ダイオード
３３ チョークコイル
３４，３５ コンデンサ
３６ ダイオードブリッジ
３７ ＡＣ
４０ フルブリッジインバータ回路
４１ 一次側回路
４２ 二次側回路
４３ トランス
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ

Claims (5)

  1. 窒化物半導体層上に絶縁膜を形成する工程と、
    前記絶縁膜の所定部位を、フッ素を含有するエッチングガスを用いてドライエッチングにより薄化し、当該ドライエッチングの際に前記絶縁膜の薄化された所定部位下の前記窒化物半導体層にフッ素含有領域を形成する工程と、
    前記絶縁膜の薄化された所定部位を、前記所定部位下に前記フッ素含有領域が形成された状態でウェットエッチングにより貫通する工程と、
    前記絶縁膜の貫通した所定部位に電極を形成する工程と
    を含むことを特徴とする化合物半導体装置の製造方法。
  2. 前記ドライエッチングは、前記絶縁膜の所定部位を４ｎｍ〜５０ｎｍの範囲内の厚みに薄化することを特徴とする請求項１に記載の化合物半導体装置の製造方法。
  3. 前記絶縁膜は、シリコン窒化物、シリコン酸化物、シリコン酸窒化物及びアルミニウム酸化物から選ばれた１種の単層膜、或いはいずれか２層以上の積層膜であることを特徴とする請求項１又は２に記載の化合物半導体装置の製造方法。
  4. 前記電極は、ゲート電極であることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置の製造方法。
  5. 前記電極は、アノード電極であることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置の製造方法。
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