JP5966301B2 - 化合物半導体装置及びその製造方法 - Google Patents

化合物半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5966301B2
JP5966301B2 JP2011215197A JP2011215197A JP5966301B2 JP 5966301 B2 JP5966301 B2 JP 5966301B2 JP 2011215197 A JP2011215197 A JP 2011215197A JP 2011215197 A JP2011215197 A JP 2011215197A JP 5966301 B2 JP5966301 B2 JP 5966301B2
Authority
JP
Japan
Prior art keywords
insulating film
layer
compound semiconductor
electrode
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011215197A
Other languages
English (en)
Other versions
JP2013077620A (ja
Inventor
岡本　直哉
直哉 岡本
牧山　剛三
剛三 牧山
多木　俊裕
俊裕 多木
優一 美濃浦
優一 美濃浦
史朗 尾崎
史朗 尾崎
豊生 宮島
豊生 宮島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2011215197A priority Critical patent/JP5966301B2/ja
Priority to US13/549,655 priority patent/US8791465B2/en
Priority to EP12176977.2A priority patent/EP2575178B1/en
Priority to CN201210269621.0A priority patent/CN103035702B/zh
Publication of JP2013077620A publication Critical patent/JP2013077620A/ja
Priority to US14/301,679 priority patent/US9209042B2/en
Application granted granted Critical
Publication of JP5966301B2 publication Critical patent/JP5966301B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28581—Deposition of Schottky electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H01L29/475—Schottky barrier electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Amplifiers (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、化合物半導体装置及びその製造方法に関する。
窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。
窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。
D. Song et.al., IEEE Electron Device Lett., vol.28, no.3, pp.189-191, 2007
窒化物半導体を用いた半導体デバイスの電極、例えばＧａＮ−ＨＥＭＴのゲート電極には、ニッケル（Ｎｉ）／金（Ａｕ）の積層構造が用いられる。Ｎｉは比較的高融点な金属であり、ＧａＮと良好なショットキーバリアが形成される。一方、Ｎｉは抵抗率が高いため、その上に抵抗率の低いＡｕを堆積することにより、ゲート電極の抵抗を下げ、高周波特性の低下を防止している。通常、ゲート電極は、その端部における電界集中を緩和するため、窒化物半導体の表面を保護する絶縁膜（パッシベーション膜）に形成された貫通口をゲート材料で埋め込みパッシベーション膜上を乗り越える、いわゆるオーバーハング構造とされている。このとき、窒化物半導体の単結晶上に成膜するＮｉは下地の結晶構造の影響を受け、面心立方構造ｆｃｃ(１１１)に配向する。その一方で、パッシベーション膜上に成膜するＮｉは下地のアモルファス構造の影響を受け、ランダムに配向する。そのため、ｆｃｃ(１１１)に配向したＮｉとランダムに配向したＮｉとの境界には非常に大きい結晶粒界が形成される。
また、パッシベーション膜の貫通口の側壁とＮｉとの界面（側壁界面）は、熱ストレス等により開き易い。
上記の構造を有するＧａＮ−ＨＥＭＴを高温で通電すると、ゲート電極のＡｕが大きい結晶粒界及び側壁界面を通路として、窒化物半導体表面（ショットキー面）に到達して反応する。これにより、ゲート特性が劣化し、ＧａＮ−ＨＥＭＴの信頼度を低下させるという問題がある。
本発明は、上記の課題に鑑みてなされたものであり、電極と化合物半導体層との界面に電極材料が到達することを抑止し、ゲート特性の劣化を防止した信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することを目的とする。
化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層上に形成され、貫通口を有する絶縁膜と、前記貫通口を覆い前記絶縁膜上に形成された電極と、を含み、前記電極は、第一層と、前記第一層上に形成された第二層とを有し、前記第一層は、相異なる結晶配列の間に結晶粒界が形成されており、前記結晶粒界と前記絶縁膜の接する部分の端部は、前記第一層と前記化合物半導体層が接する部分から離間した前記絶縁膜の平坦面上に位置しており、前記絶縁膜は、前記絶縁膜の上面から前記絶縁膜の前記電極と接する側面にかけて前記電極側に凸状に曲がっている。
化合物半導体装置の製造方法の一態様は、化合物半導体層上に絶縁膜を形成し、前記絶縁膜にドライエッチングにより貫通口を形成し、前記絶縁膜の上面から前記絶縁膜の前記貫通口と接する側面にかけて前記貫通口側に凸状に曲がるように前記絶縁膜をウェットエッチングし、前記絶縁膜及び前記貫通口上に第一層及び第二層を有し、前記第一層の相異なる結晶配列の間の結晶粒界が前記第一層と前記化合物半導体層とが接する部分から離間した前記絶縁膜の平坦面上に位置する、電極を形成する。
化合物半導体装置の製造方法の一態様は、化合物半導体層上に絶縁膜を形成し、前記絶縁膜上に、前記絶縁膜よりもウェットエッチングレートの速い材料からなる保護膜を形成し、ウェットエッチングにより、前記絶縁膜に貫通口を形成して、前記絶縁膜の上面から前記絶縁膜の前記貫通口と接する側面にかけて前記貫通口側に凸状に曲がっている部分を形成し、前記絶縁膜及び前記貫通口上に第一層及び第二層を有し、前記第一層の相異なる結晶配列の間の結晶粒界が前記第一層と前記化合物半導体層とが接する部分から離間した前記絶縁膜の平坦面上に位置する、電極を形成する。
上記の態様によれば、電極と化合物半導体層との界面に電極材料が到達することを抑止し、ゲート特性の劣化を防止した信頼性の高い高耐圧の化合物半導体装置が実現する。
第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図３（ｃ）の工程における概略平面図である。 第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の他の例を示す概略断面図である。 第１の実施形態の比較例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ゲート電極に結晶粒界が生じた様子を示す概略断面図である。 第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ゲート電極に結晶粒界が生じた様子を示す概略断面図である。 第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、及び比較例について、発生するゲートリーク電流について調べた結果を示す特性図である。 第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図９に引き続き、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図１０（ｂ）の工程における概略平面図である。 第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の他の例を示す概略断面図である。 第２の実施形態によるＧａＮ−ＳＢＤの製造方法を工程順に示す概略断面図である。 図１３に引き続き、第２の実施形態によるＧａＮ−ＳＢＤの製造方法を工程順に示す概略断面図である。 図１４に引き続き、第２の実施形態によるＧａＮ−ＳＢＤの製造方法を工程順に示す概略断面図である。 第２の実施形態によるＧａＮ−ＳＢＤにおいて、アノード電極に結晶粒界が生じた様子を示す概略断面図である。 第２の実施形態の変形例によるＧａＮ−ＳＢＤの製造方法の主要工程を示す概略断面図である。 図１７に引き続き、第２の実施形態の変形例によるＧａＮ−ＳＢＤの製造方法の主要工程を示す概略断面図である。 第３の実施形態によるＰＦＣ回路を示す結線図である。 第４の実施形態による電源装置の概略構成を示す結線図である。 第５の実施形態による高周波増幅器の概略構成を示す結線図である。
以下、化合物半導体装置の製造方法の具体的な諸実施形態について、図面を用いて詳細に説明する。なお、図面の所定図においては、理解の容易を考慮して、その構成部材の膜厚等が実際の値と異なるように描画している。
（第１の実施形態）
本実施形態では、化合物半導体装置として、窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、成長用基板として例えば半絶縁性のＳｉＣ基板１上に、化合物半導体積層構造２を形成する。成長用基板としては、ＳｉＣ基板の代わりに、Ｓｉ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。
完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂ及び電子供給層２ｄの自発分極と相俟って、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に起因した歪みによるピエゾ分極に基づいて生成される。
詳細には、ＳｉＣ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
ＳｉＣ基板１上に、ＡｌＮを５ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを３ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長するようにしても良い。
ＡｌＮ、ＧａＮ、及びＡｌＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｓｃｃｍ〜１０ｓｌｍ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。
ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０18／ｃｍ3程度〜１×１０20／ｃｍ3程度、例えば５×１０18／ｃｍ3程度とする。
続いて、図１（ｂ）に示すように、素子分離構造３を形成する。図２（ａ）以降では、素子分離構造３の図示を省略する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉＣ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。
続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、キャップ層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの表面の電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ2等の塩素系ガスをエッチングガスとして用い、例えばＣｌ2を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。
ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴｉ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔｉの厚みは３０ｎｍ程度、Ａｌの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴｉ／Ａｌを除去する。その後、ＳｉＣ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴｉ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔｉ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。
続いて、図２（ａ）に示すように、化合物半導体積層構造２の表面を保護するパッシベーション膜６を形成する。
詳細には、化合物半導体積層構造２の表面を覆うように、絶縁膜、ここでは単層のシリコン窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法により例えば４０ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜６が形成される。パッシベーション膜６は、単層のＳｉＮ膜の代わりに、単層のシリコン酸化膜（ＳｉＯ膜）、単層のシリコン酸窒化膜（ＳｉＯＮ膜）、又は単層のアルミニウム酸化膜（ＡｌＮ膜）を形成しても良い。ＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜及びＡｌＮ膜から選ばれたいずれか２層以上の積層膜に形成しても好適である。
続いて、図２（ｂ）に示すように、パッシベーション膜６をドライエッチングして貫通口６ａを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、パッシベーション膜６の表面でゲート電極の形成予定位置（電極形成予定位置）に相当する部分を露出する開口１０ａを形成する。以上により、開口１０ａを有するレジストマスク１０が形成される。
このレジストマスク１０を用いて、開口１０ａから露出するパッシベーション膜６の電極形成予定位置を化合物半導体積層構造２の表面が露出するまでドライエッチングし、パッシベーション膜６に貫通口６ａを形成する。ドライエッチングには、例えばＳＦ6等のフッ素系ガスを含有するエッチングガスを用いる。ここで、貫通口６ａの側壁面は垂直であるか、或いは図示のように僅かに順テーパ状となる。
続いて、図２（ｃ）に示すように、レジストマスク１０を除去する。
詳細には、レジストマスク１０をアッシング処理又は所定の薬液を用いたウェット処理等により除去する。
続いて、図３（ａ）に示すように、パッシベーション膜６をウェットエッチングする。
詳細には、パッシベーション膜６をウェットエッチングし、貫通口６ａの尖った上端部であるエッジ部分を丸めて、即ちラウンドを形成して曲面状とする。この曲面状の上端部をエッジ部分６ｂとする。ウェットエッチングには、例えばバッファードフッ酸等のエッチング液を用い、１５秒間程度処理する。本実施形態では、ドライエッチングに用いたレジストマスク１０を除去してパッシベーション膜６を露出した状態でウェットエッチングすることにより、上記のような曲面状のエッジ部分６ｂが形成される。
曲面状のエッジ部分６ｂは、その曲率半径がパッシベーション膜６の厚みの１／４倍以上で当該厚み以下とされる。曲率半径がパッシベーション膜６の厚みの１／４倍よりも小さいと、エッジ部分へのラウンドの付与が不十分であり、後述する化合物半導体積層構造２の表面への電極材料の到達抑止効果が十分に得られない。曲率半径がパッシベーション膜６の厚みよりも大きいと、貫通口６ａの上部の開口径が大きくなり過ぎて所期の微細なゲート電極を形成することができなくなる。エッジ部分６ｂの曲率半径をパッシベーション膜６の厚みの１／４倍以上で当該厚み以下とすることにより、貫通口６ａの上部の開口径に影響を与えることなく化合物半導体積層構造２の表面への電極材料の到達抑止効果を得ることができる。本実施形態では、パッシベーション膜６を４０ｎｍ程度の厚みに形成していることから、例えば、エッジ部分６ｂの曲率半径をパッシベーション膜６の厚みの１／４倍である１０ｎｍ程度に形成する。
続いて、図３（ｂ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜６上に塗布し、パッシベーション膜６の貫通口６ａの部分を露出させる各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜６の貫通口６ａの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは８０ｎｍ程度、Ａｕの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、貫通口６ａをＮｉの一部で埋め込むように、パッシベーション膜６上にゲート電極７が形成される。ゲート電極７では、下層部分をＮｉ層７ａ、上層部分をＡｕ層７ｂとする。
続いて、図３（ｃ）に示すように、パッシベーション膜６のソース電極４上の部分及びドレイン電極５上の部分を除去する。
詳細には、パッシベーション膜６をリソグラフィー及びドライエッチングにより加工する。ドライエッチングは、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスとして用い、上部電極パワー５００Ｗ／下部電極パワー５０Ｗで行う。これにより、ソース電極４の表面の一部を露出する開口６ｃと、ドレイン電極５の表面の一部を露出する開口６ｄとが形成される。このときの上方から見た様子を図４に示す。
以上により、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、図５に示すように、図３（ｂ）でゲート電極７を形成した後、パッシベーション膜６上に層間絶縁膜８を形成し、層間絶縁膜８のソース電極４上の部分及びドレイン電極５上の部分を除去するようにしても良い。即ち、層間絶縁膜８及びパッシベーション膜６をリソグラフィー及びドライエッチングにより加工し、ソース電極４の表面の一部を露出する開口１１と、ドレイン電極５の表面の一部を露出する開口１２とを形成する。そして、開口１１，１２を埋め込むように層間絶縁膜８上に配線材料を堆積し、これをリソグラフィー及びドライエッチングにより加工する。以上により、ソース電極４と電気的に接続されたソース配線１３と、ドレイン電極５と電気的に接続されたドレイン配線１４とが形成される。
以下、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴの奏する効果について、比較例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとの比較に基づいて説明する。
図６は、第１の実施形態の比較例によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ゲート電極に結晶粒界が生じた様子を示す概略断面図であり、（ａ）が全体図、（ｂ）が一部拡大図である。図７は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴにおいて、ゲート電極に結晶粒界が生じた様子を示す概略断面図であり、（ａ）が全体図、（ｂ）が一部拡大図である。図６（ｂ）及び図７（ｂ）では、パッシベーション膜のゲート電極の貫通口におけるソース電極側のエッジ部分を拡大して示す。
図６の比較例は、本実施形態による諸工程のうち、図３（ａ）のウェットエッチング工程を行わない、従来の手法によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴである。
図６のように、ゲート電極７のＮｉ層７ａでは、化合物半導体積層構造２上のＮｉがキャップ層２ｅの単結晶ＧａＮとショットキーバリアを形成する面心立方構造ｆｃｃ(１１１)に配向する。その一方で、ゲート電極７のＮｉ層７ａは、パッシベーション膜６上のＮｉがパッシベーション膜６のアモルファス構造の影響を受けてランダムに配向する。そのため、ｆｃｃ(１１１)に配向したＮｉとランダムに配向したＮｉとの境界には非常に大きい結晶粒界１０１が形成される。パッシベーション膜６の貫通口６ａの上端部であるエッジ部分１０２は尖っている。そのため、結晶粒界１０１は、このエッジ部分１０２を起点として形成される。パッシベーション膜６の表面は、貫通口６ａを形成するためのレジストマスク１０と密着しているため、通常のドライエッチング、或いはウェットエッチングの手法を用いただけでは、エッジ部分１０２は鋭く（曲率半径は５ｎｍ以下）、図示のようにエッジ部分１０２を起点とした窒化物半導体表面（ショットキー面）１０３に近い箇所に結晶粒界１０１が形成される。この場合、パッシベーション膜６の貫通口６ａの側壁とＮｉとの界面（側壁界面）１０４が熱ストレス等により開くことにより、ゲート電極７のＡｕ層７ａのＡｕが結晶粒界１０１及び側壁界面１０４を通路として、ショットキー面１０３に到達して反応する。これにより、ゲート特性が劣化し、ＧａＮ−ＨＥＭＴの信頼度が低下する。
これに対して本実施形態では、図２（ｃ）及び図３（ａ）のように、パッシベーション膜６上からレジストマスク１０を除去した状態でウェットエッチングを行い、曲面状のエッジ部分６ｂを形成する。これにより、図７に示すように、Ｎｉの結晶粒界１０１の端部（起点）は、エッジ部分６ｂからソース電極４或いはドレイン電極５の方向へ離間した、パッシベーション膜６の表面の平坦面上（化合物半導体積層構造２の表面と平行な平坦面上）に形成されることが見出された。このように、Ｎｉの結晶粒界１０１をショットキー面１０３から空間的に離間し、結晶粒界１０１の起点をパッシベーション膜６の平坦面上に形成することにより、側壁界面１０４が開いたとしても、Ａｕ層７ｂからショットキー面１０３へのＡｕの到達が抑止される。
図８は、第１の実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴ、及び比較例について、発生するゲートリーク電流について調べた結果を示す特性図である。
高温（３２５℃）でピンチオフ時のゲートリーク電流は、比較例の場合、Ａｕがショットキー面に拡散することでリーキーとなり、最終的に破壊してしまう。これに対して本実施形態では、Ａｕの拡散が抑制され、ゲートリーク電流が抑えされてＡｌＧａＮ／ＧａＮ・ＨＥＭＴの信頼度が向上する。
以上説明したように、本実施形態によれば、ゲート電極７と化合物半導体積層構造２との界面に電極材料であるＡｕが到達することを抑止し、ゲート特性の劣化を防止した信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（変形例）
ここで、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴを作製するが、パッシベーション膜にゲート電極形成用の貫通口を形成する際の工程が異なる点で第１の実施形態と相違する。
図９及び図１０は、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図１（ａ）〜図２（ａ）の諸工程を順次行う。
続いて、図９（ａ）に示すように、パッシベーション膜６よりもウェットエッチングレートの速い材料からなるパッシベーション膜１５を形成する。
詳細には、パッシベーション膜６上に、パッシベーション膜６の材料、ここではＳｉＮよりもウェットエッチングレートの速い材料、例えばＳｉＯ2を、例えばプラズマＣＶＤ法により２０ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜６上を覆うパッシベーション膜１５が形成される。
続いて、図９（ｂ）に示すように、パッシベーション膜１５，６をウェットエッチングして、パッシベーション膜６に貫通口６ｃを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、パッシベーション膜１５の表面でゲート電極の形成予定位置（電極形成予定位置）に相当する部分を露出する開口１０ａを形成する。以上により、開口１０ａを有するレジストマスク１０が形成される。
このレジストマスク１０を用いて、開口１０ａから露出するパッシベーション膜１５の電極形成予定位置に対して、化合物半導体積層構造２の表面が露出するまでパッシベーション膜１５，６をウェットエッチングする。ウェットエッチングには、例えばバッファードフッ酸等のエッチング液を用いる。このとき、パッシベーション膜１５は、パッシベーション膜６よりもウェットエッチングレートが速いため、パッシベーション膜６に先行してこれよりも大きくエッチングされて貫通口１５ａが形成される。それと共に、パッシベーション膜６には、上端部のエッジ部分６ｄが丸まった、即ちラウンドが形成されて曲面状とされた貫通口６ｃが形成される。貫通口６ｃは、貫通口１５ａよりも小径であり、貫通口１５ａに囲まれたかたちに形成される。本例では、パッシベーション膜６上のこれよりもウェットエッチングレートの速いパッシベーション膜１５を介して、パッシベーション膜６をウェットエッチングする。これにより、レジストマスク１０に阻止されることなく上記のような曲面状のエッジ部分６ｄを有する貫通口６ｃが形成される。
その後、レジストマスク１０は、アッシング処理又は所定の薬液を用いたウェット処理等により除去される。
曲面状のエッジ部分６ｄは、その曲率半径がパッシベーション膜６の厚みの１／４倍以上で当該厚み以下とされる。曲率半径がパッシベーション膜６の厚みの１／４倍よりも小さいと、エッジ部分へのラウンドの付与が不十分であり、化合物半導体積層構造２の表面への電極材料の到達抑止効果が十分に得られない。曲率半径がパッシベーション膜６の厚みよりも大きいと、貫通口６ｃの上部の開口径が大きくなり過ぎて所期の微細なゲート電極を形成することができなくなる。エッジ部分６ｄの曲率半径をパッシベーション膜６の厚みの１／４倍以上で当該厚み以下とすることにより、貫通口６ｃの上部の開口径に影響を与えることなく化合物半導体積層構造２の表面への電極材料の到達抑止効果を得ることができる。本例では、パッシベーション膜６を４０ｎｍ程度の厚みに形成していることから、例えば、エッジ部分６ｄの曲率半径をパッシベーション膜６の厚みの１／４倍である１０ｎｍ程度に形成する。
続いて、図１０（ａ）に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜１５，６上に塗布し、パッシベーション膜６の貫通口６ｃの部分を露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜６の貫通口６ｄの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは８０ｎｍ程度、Ａｕの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、貫通口６ｄをＮｉの一部で埋め込むように、パッシベーション膜６上にゲート電極７が形成される。ゲート電極７では、下層部分をＮｉ層７ａ、上層部分をＡｕ層７ｂとする。
続いて、図１０（ｂ）に示すように、パッシベーション膜１５，６のソース電極４上の部分及びドレイン電極５上の部分を除去する。
詳細には、パッシベーション膜１５，６をリソグラフィー及びドライエッチングにより加工する。ドライエッチングは、例えばＳＦ6／ＣＨＦ3ガスをエッチングガスとして用い、上部電極パワー５００Ｗ／下部電極パワー５０Ｗで行う。これにより、ソース電極４の表面の一部を露出する開口１６と、ドレイン電極５の表面の一部を露出する開口１７とが形成される。このときの上方から見た様子を図１１に示す。
以上により、本実施形態によるショットキー型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。
なお、図１２に示すように、図１０（ａ）でゲート電極７を形成した後、パッシベーション膜１５上に層間絶縁膜８を形成し、層間絶縁膜８のソース電極４上の部分及びドレイン電極５上の部分を除去するようにしても良い。即ち、層間絶縁膜８及びパッシベーション膜１５，６をリソグラフィー及びドライエッチングにより加工し、ソース電極４の表面の一部を露出する開口１６と、ドレイン電極５の表面の一部を露出する開口１７とを形成する。そして、開口１６，１７を埋め込むように層間絶縁膜８上に配線材料を堆積し、これをリソグラフィー及びドライエッチングにより加工する。以上により、ソース電極４と電気的に接続されたソース配線１３と、ドレイン電極５と電気的に接続されたドレイン配線１４とが形成される。
以上説明したように、本例によれば、ゲート電極７と化合物半導体積層構造２との界面に電極材料であるＡｕが到達することを抑止し、ゲート特性の劣化を防止した信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
（第２の実施形態）
本実施形態では、化合物半導体装置として、ＧａＮ系半導体のショットキーバリアダイオード（ＧａＮ−ＳＢＤ）を開示する。
図１３〜図１５は、第２の実施形態によるＧａＮ−ＳＢＤの製造方法を工程順に示す概略断面図である。
先ず、図１３（ａ）に示すように、成長用基板として例えばｎ+−ＧａＮ基板２１の表面上に化合物半導体層２２を形成する。成長用基板としては、ＧａＮ基板の代わりに、Ｓｉ基板、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体層２２は、ＭＯＶＰＥ法により、ｎ−ＧａＮエピタキシャル層を成長して形成する。ｎ−ＧａＮエピタキシャル層は所定の厚みとされ、ｎ型不純物、例えばＳｉがドーピングされてｎ型とされており、その厚み及びドーピング濃度はＧａＮ−ＳＢＤに求められる特性に応じて任意である。例えば、１μｍ程度の厚みで１×１０17／ｃｍ3程度のドーピング濃度とされる。
続いて、図１３（ｂ）に示すように、ｎ+−ＧａＮ基板２１の裏面上にカソード電極２３を形成する。
詳細には、ｎ+−ＧａＮ基板２１の裏面上に、例えば蒸着法により例えばＴｉを２０ｎｍ程度の厚みに、例えばＡｌを２００ｎｍ程度の厚みに順次形成する。そして、ｎ+−ＧａＮ基板２１を５５０℃程度で熱処理することにより、ｎ+−ＧａＮ基板２１と上記の積層膜とをオーミックコンタクトさせる。以上により、ｎ+−ＧａＮ基板２１の裏面上にカソード電極２３が形成される。
続いて、図１３（ｃ）に示すように、化合物半導体層２２の表面を保護するパッシベーション膜２４を形成する。
詳細には、化合物半導体層２２の表面を覆うように、絶縁膜、ここでは単層のシリコン窒化膜（ＳｉＮ膜）をプラズマＣＶＤ法により例えば４０ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜２４が形成される。パッシベーション膜２４は、単層のＳｉＮ膜の代わりに、単層のシリコン酸化膜（ＳｉＯ膜）、単層のシリコン酸窒化膜（ＳｉＯＮ膜）、又は単層のアルミニウム酸化膜（ＡｌＮ膜）を形成しても良い。ＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜及びＡｌＮ膜から選ばれたいずれか２層以上の積層膜に形成しても好適である。
続いて、図１４（ａ）に示すように、パッシベーション膜２４をドライエッチングして貫通口２４ａを形成する。
詳細には、先ず、化合物半導体層２２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、パッシベーション膜２４の表面でアノード電極の形成予定位置（電極形成予定位置）に相当する部分を露出する開口２０ａを形成する。以上により、開口２０ａを有するレジストマスク２０が形成される。
このレジストマスク２０を用いて、開口２０ａから露出するパッシベーション膜２４の電極形成予定位置を化合物半導体層２２の表面が露出するまでドライエッチングし、パッシベーション膜２４に貫通口２４ａを形成する。ドライエッチングには、例えばＳＦ6等のフッ素系ガスを含有するエッチングガスを用いる。ここで、貫通口２４ａの側壁面は垂直であるか、或いは図示のように僅かに順テーパ状となる。
続いて、図１４（ｂ）に示すように、レジストマスク２０を除去する。
詳細には、レジストマスク２０をアッシング処理又は所定の薬液を用いたウェット処理等により除去する。
続いて、図１５（ａ）に示すように、パッシベーション膜２４をウェットエッチングする。
詳細には、パッシベーション膜２４をウェットエッチングし、貫通口２４ａの尖った上端部であるエッジ部分を丸めて、即ちラウンドを形成して曲面状とする。この曲面状の上端部をエッジ部分２４ｂとする。ウェットエッチングには、例えばバッファードフッ酸等のエッチング液を用い、１５秒間程度処理する。本実施形態では、ドライエッチングに用いたレジストマスク２０を除去してパッシベーション膜２４を露出した状態でウェットエッチングすることにより、上記のような曲面状のエッジ部分２４ｂが形成される。
曲面状のエッジ部分２４ｂは、その曲率半径がパッシベーション膜２４の厚みの１／４倍以上で当該厚み以下とされる。曲率半径がパッシベーション膜２４の厚みの１／４倍よりも小さいと、エッジ部分へのラウンドの付与が不十分であり、後述する化合物半導体層２２の表面への電極材料の到達抑止効果が十分に得られない。曲率半径がパッシベーション膜２４の厚みよりも大きいと、貫通口２４ａの上部の開口径が大きくなり過ぎて所期の微細なアノード電極を形成することができなくなる。エッジ部分２４ｂの曲率半径をパッシベーション膜２４の厚みの１／４倍以上で当該厚み以下とすることにより、貫通口２４ａの上部の開口径に影響を与えることなく化合物半導体層２２の表面への電極材料の到達抑止効果を得ることができる。本実施形態では、パッシベーション膜２４を４０ｎｍ程度の厚みに形成していることから、例えば、エッジ部分２４ｂの曲率半径をパッシベーション膜２４の厚みの１／４倍である１０ｎｍ程度に形成する。
続いて、図１５（ｂ）に示すように、アノード電極２５を形成する。
詳細には、先ず、アノード電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜２４上に塗布し、パッシベーション膜２４の貫通口２４ａの部分を露出させる各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜２４の貫通口２４ａの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは８０ｎｍ程度、Ａｕの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、貫通口２４ａをＮｉの一部で埋め込むように、パッシベーション膜２４上にアノード電極２５が形成される。アノード電極２５では、下層部分をＮｉ層２５ａ、上層部分をＡｕ層２５ｂとする。
しかる後、カソード電極２３及びアノード電極２５の電気的接続等の諸工程を経て、本実施形態によるＧａＮ−ＳＢＤが形成される。
以下、本実施形態によるＧａＮ−ＳＢＤの奏する効果について説明する。図１６は、第２の実施形態によるＧａＮ−ＳＢＤにおいて、アノード電極に結晶粒界が生じた様子を示す概略断面図であり、（ａ）が全体図、（ｂ）が一部拡大図である。図１６（ｂ）では、パッシベーション膜のアノード電極の貫通口におけるソース電極側のエッジ部分を拡大して示す。
本実施形態では、図１４（ｂ）及び図１５（ａ）のように、パッシベーション膜２４上からレジストマスク２０を除去した状態でウェットエッチングを行い、曲面状のエッジ部分２４ｂを形成する。これにより、図１６に示すように、Ｎｉの結晶粒界２０１の起点は、エッジ部分２４ｂから外側の方向へ離間した、パッシベーション膜２４の表面の平坦面上（化合物半導体層２２の表面と平行な平坦面上）に形成されることが見出された。このように、Ｎｉの結晶粒界２０１をショットキー面２０２から空間的に離間し、結晶粒界２０１の起点をパッシベーション膜２４の平坦面上に形成することにより、側壁界面２０３が開いたとしても、Ａｕ層２５ｂからショットキー面２０２へのＡｕの到達が抑止される。
以上説明したように、本実施形態によれば、アノード電極２５と化合物半導体層２２との界面に電極材料であるＡｕが到達することを抑止し、アノード特性の劣化を防止した信頼性の高い高耐圧のＧａＮ−ＳＢＤが実現する。
（変形例）
ここで、第２の実施形態の変形例について説明する。本例では、第２の実施形態と同様にＧａＮ−ＳＢＤを作製するが、パッシベーション膜にアノード電極形成用の貫通口を形成する際の工程が異なる点で第２の実施形態と相違する。
図１７及び図１８は、第２の実施形態の変形例によるＧａＮ−ＳＢＤの製造方法の主要工程を示す概略断面図である。
先ず、第１の実施形態と同様に、図１３（ａ）〜（ｃ）の諸工程を順次行う。
続いて、図１７（ａ）に示すように、パッシベーション膜２４よりもウェットエッチングレートの速い材料からなるパッシベーション膜２６を形成する。
詳細には、パッシベーション膜６上に、パッシベーション膜２４の材料、ここではＳｉＮよりもウェットエッチングレートの速い材料、例えばＳｉＯ2を、例えばプラズマＣＶＤ法により２０ｎｍ程度の厚みに堆積する。これにより、パッシベーション膜２４上を覆うパッシベーション膜２６が形成される。
続いて、図１７（ｂ）に示すように、パッシベーション膜２６，２４をウェットエッチングして、パッシベーション膜２４に貫通口２４ｃを形成する。
詳細には、先ず、化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、パッシベーション膜１５の表面でアノード電極の形成予定位置（電極形成予定位置）に相当する部分を露出する開口２０ａを形成する。以上により、開口２０ａを有するレジストマスク２０が形成される。
このレジストマスク２０を用いて、開口２０ａから露出するパッシベーション膜２６の電極形成予定位置に対して、化合物半導体層２２の表面が露出するまでパッシベーション膜２６，２４をウェットエッチングする。ウェットエッチングには、例えばバッファードフッ酸等のエッチング液を用いる。このとき、パッシベーション膜２６は、パッシベーション膜２４よりもウェットエッチングレートが速いため、パッシベーション膜２４に先行してこれよりも大きくエッチングされて貫通口２６ａが形成される。それと共に、パッシベーション膜２４には、上端部のエッジ部分２４ｄが丸まった、即ちラウンドが形成されて曲面状とされた貫通口２４ｃが形成される。貫通口２４ｃは、貫通口２６ａよりも小径であり、貫通口２６ａに囲まれたかたちに形成される。本例では、パッシベーション膜２４上のこれよりもウェットエッチングレートの速いパッシベーション膜２６を介して、パッシベーション膜２４をウェットエッチングする。これにより、レジストマスク２０に阻止されることなく上記のような曲面状のエッジ部分２４ｄを有する貫通口２４ｃが形成される。
その後、レジストマスク２０は、アッシング処理又は所定の薬液を用いたウェット処理等により除去される。
曲面状のエッジ部分２４ｄは、その曲率半径がパッシベーション膜２４の厚みの１／４倍以上で当該厚み以下とされる。曲率半径がパッシベーション膜２４の厚みの１／４倍よりも小さいと、エッジ部分へのラウンドの付与が不十分であり、化合物半導体層２２の表面への電極材料の到達抑止効果が十分に得られない。曲率半径がパッシベーション膜２４の厚みよりも大きいと、貫通口２４ｃの上部の開口径が大きくなり過ぎて所期の微細なアノード電極を形成することができなくなる。エッジ部分２４ｄの曲率半径をパッシベーション膜２４の厚みの１／４倍以上で当該厚み以下とすることにより、貫通口２４ｃの上部の開口径に影響を与えることなく化合物半導体層２２の表面への電極材料の到達抑止効果を得ることができる。本例では、パッシベーション膜２４を４０ｎｍ程度の厚みに形成していることから、例えば、エッジ部分２４ｄの曲率半径をパッシベーション膜２４の厚みの１／４倍である１０ｎｍ程度に形成する。
続いて、図１８に示すように、アノード電極２５を形成する。
詳細には、先ず、アノード電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストをパッシベーション膜２６，２４上に塗布し、パッシベーション膜２４の貫通口２４ｃの部分を露出させる各開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＮｉ／Ａｕを、例えば蒸着法により、パッシベーション膜２４の貫通口２４ｃの部分を露出させる開口内を含むレジストマスク上に堆積する。Ｎｉの厚みは８０ｎｍ程度、Ａｕの厚みは３００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＮｉ／Ａｕを除去する。以上により、貫通口２４ｃをＮｉの一部で埋め込むように、パッシベーション膜２４上にアノード電極２５が形成される。アノード電極２５では、下層部分をＮｉ層２５ａ、上層部分をＡｕ層２５ｂとする。
しかる後、カソード電極２３及びアノード電極２５の電気的接続等の諸工程を経て、本例によるＧａＮ−ＳＢＤが形成される。
以上説明したように、本例によれば、アノード電極２５と化合物半導体層２２との界面に電極材料であるＡｕが到達することを抑止し、アノード特性の劣化を防止した信頼性の高い高耐圧のＧａＮ−ＳＢＤが実現する。
（第３の実施形態）
本実施形態では、第１の実施形態又はその変形例により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴと、第２の実施形態又はその変形例により作製されたＧａＮ−ＳＢＤいずれか一方、或いは双方を備えたＰＦＣ（Power Factor Correction）回路を開示する。
図１９は、第３の実施形態によるＰＦＣ回路を示す結線図である。
ＰＦＣ回路３０は、スイッチ素子（トランジスタ）３１と、ダイオード３２と、チョークコイル３３と、コンデンサ３４，３５と、ダイオードブリッジ３６と、交流電源（ＡＣ）３７とを備えて構成される。スイッチ素子３１に、第１の実施形態又はその変形例により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが適用される。又は、ダイオード３２に、第２の実施形態又はその変形例により作製されたＧａＮ−ＳＢＤが適用される。或いは、スイッチ素子３１には第１の実施形態又はその変形例により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが、ダイオード３２には第２の実施形態又はその変形例により作製されたＧａＮ−ＳＢＤがそれぞれ適用される。
ＰＦＣ回路３０では、スイッチ素子３１のドレイン電極と、ダイオード３２のアノード端子及びチョークコイル３３の一端子とが接続される。スイッチ素子３１のソース電極と、コンデンサ３４の一端子及びコンデンサ３５の一端子とが接続される。コンデンサ３４の他端子とチョークコイル３３の他端子とが接続される。コンデンサ３５の他端子とダイオード３２のカソード端子とが接続される。コンデンサ３４の両端子間には、ダイオードブリッジ３６を介してＡＣ３７が接続される。コンデンサ３５の両端子間には、直流電源（ＤＣ）が接続される。
本実施形態では、ゲート電極７と化合物半導体積層構造２との界面に電極材料であるＡｕが到達することを抑止し、ゲート特性の劣化を防止した信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴをＰＦＣ回路３０に適用する。また、アノード電極２５と化合物半導体層２２との界面に電極材料であるＡｕが到達することを抑止し、アノード特性の劣化を防止した信頼性の高い高耐圧のＧａＮ−ＳＢＤをＰＦＣ回路３０に適用する。これにより、信頼性の高いＰＦＣ回路３０が実現する。
（第４の実施形態）
本実施形態では、第１の実施形態又はその変形例により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴと、第２の実施形態又はその変形例により作製されたＧａＮ−ＳＢＤいずれか一方、或いは双方を備えた電源装置を開示する。
図２０は、第４の実施形態による電源装置の概略構成を示す結線図である。
本実施形態による電源装置は、高圧の一次側回路４１及び低圧の二次側回路４２と、一次側回路４１と二次側回路４２との間に配設されるトランス４３とを備えて構成される。
一次側回路４１は、第３の実施形態によるＰＦＣ回路３０と、ＰＦＣ回路３０のコンデンサ３５の両端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４０とを有している。フルブリッジインバータ回路４０は、複数（ここでは４つ）のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄを備えて構成される。
二次側回路４２は、複数（ここでは３つ）のスイッチ素子４５ａ，４５ｂ，４５ｃを備えて構成される。
本実施形態では、一次側回路４１を構成するＰＦＣ回路３０のスイッチ素子３１と、フルブリッジインバータ回路４０のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄとが、第１の実施形態又はその変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。又は、ＰＦＣ回路３０のダイオード３２が第２の実施形態又はその変形例によるＧａＮ−ＳＢＤとされ、フルブリッジインバータ回路４０のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄが第１の実施形態又はその変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。或いは、ＰＦＣ回路３０のスイッチ素子３１と、フルブリッジインバータ回路４０のスイッチ素子４４ａ，４４ｂ，４４ｃ，４４ｄとが、第１の実施形態又はその変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされ、ＰＦＣ回路３０のダイオード３２が第２の実施形態又はその変形例によるＧａＮ−ＳＢＤとされている。
一方、二次側回路４２のスイッチ素子４５ａ，４５ｂ，４５ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。
本実施形態では、第３の実施形態によるＰＦＣ回路３０を電源装置に適用する。これにより、信頼性の高い大電力の電源装置が実現する。
（第５の実施形態）
本実施形態では、第１の実施形態により作製されたＡｌＧａＮ／ＧａＮ・ＨＥＭＴを備えた高周波増幅器を開示する。
図２１は、第５の実施形態による高周波増幅器の概略構成を示す結線図である。
本実施形態による高周波増幅器は、ディジタル・プレディストーション回路５１と、ミキサー５２ａ，５２ｂと、パワーアンプ５３とを備えて構成される。
ディジタル・プレディストーション回路５１は、入力信号の非線形歪みを補償するものである。ミキサー５２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ５３は、交流信号とミキシングされた入力信号を増幅するものであり、第１の実施形態又はその変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図２１では、例えばスイッチの切り替えにより、出力側の信号をミキサー５２ｂで交流信号とミキシングしてディジタル・プレディストーション回路５１に送出できる構成とされている。
本実施形態では、ゲート電極７と化合物半導体積層構造２との界面に電極材料であるＡｕが到達することを抑止し、ゲート特性の劣化を防止した信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。
本実施形態による高周波増幅器は、送信・受信モジュールに適用することにより、より信頼性の高い通信、レーダー、センサー、電波妨害器等のシステム機器を提供することが可能となる。
（他の実施形態）
第１の実施形態及びその変形例、第３〜第５の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。
・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１、第３〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極と化合物半導体積層構造との界面に電極材料であるＡｕが到達することを抑止し、ゲート特性の劣化を防止した信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。
・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、第１、第３〜第５の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。
本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、ゲート電極と化合物半導体積層構造との界面に電極材料であるＡｕが到達することを抑止し、ゲート特性の劣化を防止した信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。
以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。
（付記１）化合物半導体層と、
前記化合物半導体層上に形成され、貫通口を有する絶縁膜と、
前記貫通口を埋め込むように前記絶縁膜上に形成された電極と
を含み、
前記電極は、相異なる結晶配列の結晶粒界が形成されており、前記結晶粒界の端部が前記貫通口から離間した前記絶縁膜の平坦面上に位置することを特徴とする化合物半導体装置。
（付記２）前記絶縁膜は、前記貫通口の端部が曲面状とされていることを特徴とする付記１に記載の化合物半導体装置。
（付記３）前記絶縁膜は、前記貫通口の端部の曲面の曲率半径が当該絶縁膜の厚みの１／４倍以上で当該厚み以下とされていることを特徴とする付記２に記載の化合物半導体装置。
（付記４）前記絶縁膜上で前記貫通口を囲むように、前記絶縁膜よりもウェットエッチングレートの速い材料からなる保護膜が形成されていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
（付記５）前記結晶粒界は、面心立方（１１１）に配向した部分と、前記絶縁膜の平坦面上に位置してランダムに配列した部分との界面であることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
（付記６）前記絶縁膜は、シリコン窒化物、シリコン酸化物、シリコン酸窒化物及びアルミニウム酸化物から選ばれた１種の単層膜、或いはいずれか２層以上の積層膜であることを特徴とする付記１〜５のいずれか１項に記載の化合物半導体装置。
（付記７）前記電極は、ゲート電極であることを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置。
（付記８）前記電極は、アノード電極であることを特徴とする付記１〜６のいずれか１項に記載の化合物半導体装置。
（付記９）化合物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜の所定部位に、所定のマスクを用いたドライエッチングにより貫通口を形成する工程と、
前記マスクを除去する工程と、
前記絶縁膜をウェットエッチングする工程と
を含むことを特徴とする化合物半導体装置の製造方法。
（付記１０）前記絶縁膜は、前記貫通口の端部が前記ウェットエッチングにより曲面状とされることを特徴とする付記９に記載の化合物半導体装置の製造方法。
（付記１１）化合物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記絶縁膜よりもウェットエッチングレートの速い材料からなる保護膜を形成する工程と、
ウェットエッチングにより、前記絶縁膜の所定部位に貫通口を形成する工程と
を含むことを特徴とする化合物半導体装置の製造方法。
（付記１２）前記絶縁膜は、前記貫通口の端部が前記ウェットエッチングにより曲面状とされることを特徴とする付記１１に記載の化合物半導体装置の製造方法。
（付記１３）前記絶縁膜は、その曲率半径が当該絶縁膜の厚みの１／４倍以上で当該厚み以下とされることを特徴とする付記１０又は１２に記載の化合物半導体装置の製造方法。
（付記１４）前記絶縁膜は、シリコン窒化物、シリコン酸化物、シリコン酸窒化物及びアルミニウム酸化物から選ばれた１種の単層膜、或いはいずれか２層以上の積層膜であることを特徴とする付記９〜１３のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１５）前記絶縁膜の前記貫通口を埋め込むように前記絶縁膜上に電極を形成する工程を更に含むことを特徴とする付記９〜１４のいずれか１項に記載の化合物半導体装置の製造方法。
（付記１６）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタ及びダイオードを有しており、
前記トランジスタ又は前記ダイオードの少なくとも一方は、
化合物半導体層と、
前記化合物半導体層上に形成され、貫通口を有する絶縁膜と、
前記貫通口を埋め込むように前記絶縁膜上に形成された電極と
を含み、
前記電極は、相異なる結晶配列の結晶粒界が形成されており、前記結晶粒界の端部が前記貫通口から離間した前記絶縁膜の平坦面上に位置することを特徴とする電源回路。
（付記１７）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層上に形成され、貫通口を有する絶縁膜と、
前記貫通口を埋め込むように前記絶縁膜上に形成された電極と
を含み、
前記電極は、相異なる結晶配列の結晶粒界が形成されており、前記結晶粒界の端部が前記貫通口から離間した前記絶縁膜の平坦面上に位置することを特徴とする高周波増幅器。
１ ＳｉＣ基板
２ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ キャップ層
２Ａ，２Ｂ 電極用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６，１５，２４，２６ パッシベーション膜
６ａ，６ｃ，１５ａ，２４ａ，２４ｃ，２６ａ 貫通口
６ｂ，６ｄ，２４ｂ，２４ｄ，１０２ エッジ部分
６ｃ，６ｄ，１１，１２，１６，１７ 開口
７ ゲート電極
７ａ Ｎｉ層
７ｂ Ａｕ層
８ 層間絶縁膜
１０，２０ レジストマスク
１０ａ，２０ａ 開口
１３ ソース配線
１４ ドレイン配線
２１ ｎ+−ＧａＮ基板
２２ 化合物半導体層
２３ カソード電極
２５ アノード電極
２５ａ Ｎｉ層
２５ｂ Ａｕ層
３０ ＰＦＣ回路
３１，４４ａ，４４ｂ，４４ｃ，４４ｄ，４５ａ，４５ｂ，４５ｃ スイッチ素子
３２ ダイオード
３３ チョークコイル
３４，３５ コンデンサ
３６ ダイオードブリッジ
３７ ＡＣ
４０ フルブリッジインバータ回路
４１ 一次側回路
４２ 二次側回路
４３ トランス
５１ ディジタル・プレディストーション回路
５２ａ，５２ｂ ミキサー
５３ パワーアンプ
１０１，２０１ 結晶粒界
１０３，２０２ ショットキー面
１０４，２０３ 側壁界面

Claims (7)

  1. 化合物半導体層と、
    前記化合物半導体層上に形成され、貫通口を有する絶縁膜と、
    前記貫通口を覆い前記絶縁膜上に形成された電極と、
    を含み、
    前記電極は、第一層と、前記第一層上に形成された第二層とを有し、
    前記第一層は、相異なる結晶配列の間に結晶粒界が形成されており、
    前記結晶粒界と前記絶縁膜の接する部分の端部は、前記第一層と前記化合物半導体層が接する部分から離間した前記絶縁膜の平坦面上に位置しており、
    前記絶縁膜は、前記絶縁膜の上面から前記絶縁膜の前記電極と接する側面にかけて前記電極側に凸状に曲がっていることを特徴とする化合物半導体装置。
  2. 前記絶縁膜は、前記貫通口の端部の曲面の前記絶縁膜の上面から前記絶縁膜の前記電極と接する側面にかけての前記電極側に凸状に曲がっている部分の曲率半径が当該絶縁膜の厚みの１／４倍以上で当該厚み以下とされていることを特徴とする請求項１に記載の化合物半導体装置。
  3. 前記第一層はＮｉからなることを特徴とする請求項１又は２に記載の化合物半導体装置。
  4. 前記第二層はＡｕからなることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
  5. 化合物半導体層上に絶縁膜を形成し、
    前記絶縁膜にドライエッチングにより貫通口を形成し、
    前記絶縁膜の上面から前記絶縁膜の前記貫通口と接する側面にかけて前記貫通口側に凸状に曲がるように前記絶縁膜をウェットエッチングし、
    前記絶縁膜及び前記貫通口上に第一層及び第二層を有し、前記第一層の相異なる結晶配列の間の結晶粒界が前記第一層と前記化合物半導体層とが接する部分から離間した前記絶縁膜の平坦面上に位置する、電極を形成することを特徴とする化合物半導体装置の製造方法。
  6. 化合物半導体層上に絶縁膜を形成し、
    前記絶縁膜上に、前記絶縁膜よりもウェットエッチングレートの速い材料からなる保護膜を形成し、
    ウェットエッチングにより、前記絶縁膜に貫通口を形成して、前記絶縁膜の上面から前記絶縁膜の前記貫通口と接する側面にかけて前記貫通口側に凸状に曲がっている部分を形成し、
    前記絶縁膜及び前記貫通口上に第一層及び第二層を有し、前記第一層の相異なる結晶配列の間の結晶粒界が前記第一層と前記化合物半導体層とが接する部分から離間した前記絶縁膜の平坦面上に位置する、電極を形成することを特徴とする化合物半導体装置の製造方法。
  7. 前記絶縁膜は、前記絶縁膜の上面から前記絶縁膜の前記電極と接する側面にかけての前記電極側に凸状に曲がっている部分の曲率半径が当該絶縁膜の厚みの１／４倍以上で当該厚み以下とされることを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。
JP2011215197A 2011-09-29 2011-09-29 化合物半導体装置及びその製造方法 Active JP5966301B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011215197A JP5966301B2 (ja) 2011-09-29 2011-09-29 化合物半導体装置及びその製造方法
US13/549,655 US8791465B2 (en) 2011-09-29 2012-07-16 Compound semiconductor device and manufacturing therefor
EP12176977.2A EP2575178B1 (en) 2011-09-29 2012-07-18 Compound semiconductor device and manufacturing method therefor
CN201210269621.0A CN103035702B (zh) 2011-09-29 2012-07-30 化合物半导体器件及其制造方法
US14/301,679 US9209042B2 (en) 2011-09-29 2014-06-11 Compound semiconductor device and manufacturing method therefor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011215197A JP5966301B2 (ja) 2011-09-29 2011-09-29 化合物半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2013077620A JP2013077620A (ja) 2013-04-25
JP5966301B2 true JP5966301B2 (ja) 2016-08-10

Family

ID=47002515

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011215197A Active JP5966301B2 (ja) 2011-09-29 2011-09-29 化合物半導体装置及びその製造方法

Country Status (4)

Country Link
US (2) US8791465B2 (ja)
EP (1) EP2575178B1 (ja)
JP (1) JP5966301B2 (ja)
CN (1) CN103035702B (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640627B2 (en) 2012-03-07 2017-05-02 Cree, Inc. Schottky contact
JP6054621B2 (ja) * 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9202703B2 (en) * 2012-11-05 2015-12-01 Cree, Inc. Ni-rich Schottky contact
JP6171435B2 (ja) 2013-03-18 2017-08-02 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP2014199864A (ja) * 2013-03-29 2014-10-23 住友電工デバイス・イノベーション株式会社 半導体装置及びその製造方法
US9142626B1 (en) * 2013-04-23 2015-09-22 Hrl Laboratories, Llc Stepped field plate wide bandgap field-effect transistor and method
JP6240460B2 (ja) * 2013-10-02 2017-11-29 トランスフォーム・ジャパン株式会社 電界効果型化合物半導体装置及びその製造方法
JP6135487B2 (ja) * 2013-12-09 2017-05-31 富士通株式会社 半導体装置及び半導体装置の製造方法
US9847401B2 (en) * 2014-02-20 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
FR3031239B1 (fr) * 2014-12-30 2023-04-28 Thales Sa Passivation multicouche de la face superieure de l'empilement de materiaux semi-conducteurs d'un transistor a effet de champ.
US10756084B2 (en) * 2015-03-26 2020-08-25 Wen-Jang Jiang Group-III nitride semiconductor device and method for fabricating the same
JP6627441B2 (ja) * 2015-11-11 2020-01-08 住友電気工業株式会社 半導体装置
EP3190626A1 (en) 2016-01-05 2017-07-12 Nexperia B.V. Semiconductor device and method of making a semiconductor device
CN109935630B (zh) * 2017-12-15 2021-04-23 苏州能讯高能半导体有限公司 半导体器件及其制造方法
JP6981601B2 (ja) * 2018-05-29 2021-12-15 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
CN108615756B (zh) * 2018-06-15 2024-06-14 苏州汉骅半导体有限公司 半导体器件
IT201800011065A1 (it) * 2018-12-13 2020-06-13 St Microelectronics Srl Transistore hemt includente una regione di porta perfezionata e relativo procedimento di fabbricazione
CN112736136B (zh) * 2019-10-28 2022-07-26 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
CN111180528B (zh) * 2020-02-14 2023-06-13 重庆邮电大学 一种SiC肖特基二极管三阶斜台面结终端结构
US20240047540A1 (en) * 2021-09-15 2024-02-08 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same
CN113948569A (zh) * 2021-10-12 2022-01-18 西安瑞芯光通信息科技有限公司 一种半导体晶体管及其制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0064370B1 (en) * 1981-04-23 1989-06-28 Fujitsu Limited High electron mobility semiconductor device
US5404038A (en) * 1991-05-10 1995-04-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP3326704B2 (ja) * 1993-09-28 2002-09-24 富士通株式会社 Ｉｉｉ／ｖ系化合物半導体装置の製造方法
JPH09213798A (ja) * 1996-02-07 1997-08-15 Ricoh Co Ltd 半導体装置
JPH1056168A (ja) * 1996-08-08 1998-02-24 Mitsubishi Electric Corp 電界効果トランジスタ
JP3050161B2 (ja) * 1997-04-18 2000-06-12 日本電気株式会社 半導体装置及びその製造方法
US6458657B1 (en) 2000-09-25 2002-10-01 Macronix International Co., Ltd. Method of fabricating gate
JP2003100860A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置
US7247889B2 (en) * 2004-12-03 2007-07-24 Nitronex Corporation III-nitride material structures including silicon substrates
EP1791173A1 (en) 2005-11-25 2007-05-30 STMicroelectronics S.r.l. Process for manufacturing a MOSFET and corresponding MOSFET
US7972915B2 (en) * 2005-11-29 2011-07-05 The Hong Kong University Of Science And Technology Monolithic integration of enhancement- and depletion-mode AlGaN/GaN HFETs
US7592211B2 (en) 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
US7906804B2 (en) * 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
CN101202265A (zh) * 2006-08-30 2008-06-18 三洋电机株式会社 元件搭载用衬底、半导体模块及便携设备
EP2065925B1 (en) * 2006-09-20 2016-04-20 Fujitsu Limited Field-effect transistor
JP5114947B2 (ja) * 2006-12-28 2013-01-09 富士通株式会社 窒化物半導体装置とその製造方法
JP5210538B2 (ja) * 2007-04-25 2013-06-12 三洋電機株式会社 電界効果トランジスタ及びその製造方法
US7935620B2 (en) 2007-12-05 2011-05-03 Freescale Semiconductor, Inc. Method for forming semiconductor devices with low leakage Schottky contacts
DE102008053955B4 (de) * 2008-10-31 2010-10-21 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Halbleiterbauelements als Transistor mit Verbesserung der Verspannungsübertragung durch eine späte Gaterekristallisierung und Transistor
JP5737948B2 (ja) * 2008-12-26 2015-06-17 ルネサスエレクトロニクス株式会社 ヘテロ接合電界効果トランジスタ、ヘテロ接合電界トランジスタの製造方法、および電子装置
US8975664B2 (en) * 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure

Also Published As

Publication number Publication date
JP2013077620A (ja) 2013-04-25
US20130082307A1 (en) 2013-04-04
EP2575178B1 (en) 2018-08-01
CN103035702A (zh) 2013-04-10
CN103035702B (zh) 2015-07-01
EP2575178A2 (en) 2013-04-03
EP2575178A3 (en) 2014-03-19
US9209042B2 (en) 2015-12-08
US20140295666A1 (en) 2014-10-02
US8791465B2 (en) 2014-07-29

Similar Documents

Publication Publication Date Title
JP5966301B2 (ja) 化合物半導体装置及びその製造方法
JP6085442B2 (ja) 化合物半導体装置及びその製造方法
JP5953706B2 (ja) 化合物半導体装置及びその製造方法
US9035353B2 (en) Compound semiconductor device comprising electrode above compound semiconductor layer and method of manufacturing the same
JP5765171B2 (ja) 化合物半導体装置の製造方法
JP5724339B2 (ja) 化合物半導体装置及びその製造方法
JP5919626B2 (ja) 化合物半導体装置及びその製造方法
JP2014072379A (ja) 化合物半導体装置及びその製造方法
JP6161887B2 (ja) 化合物半導体装置及びその製造方法
JP2014072397A (ja) 化合物半導体装置及びその製造方法
US20120320642A1 (en) Compound semiconductor device and method of manufacturing the same
JP2013077621A (ja) 化合物半導体装置及びその製造方法
JP2013074281A (ja) 化合物半導体装置及びその製造方法
JP6604036B2 (ja) 化合物半導体装置及びその製造方法
JP2014072388A (ja) 化合物半導体装置及びその製造方法
JP2014017423A (ja) 化合物半導体装置及びその製造方法
JP2014072225A (ja) 化合物半導体装置及びその製造方法
JP2016127110A (ja) 化合物半導体装置及びその製造方法
JP2019012783A (ja) 化合物半導体装置及びその製造方法
JP6687831B2 (ja) 化合物半導体装置及びその製造方法
JP6236919B2 (ja) 化合物半導体装置及びその製造方法
JP2019114581A (ja) 化合物半導体装置及びその製造方法
JP2019125600A (ja) 化合物半導体装置及びその製造方法
JP2016086125A (ja) 化合物半導体装置及びその製造方法
JP6350599B2 (ja) 化合物半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150310

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150312

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150511

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160311

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160607

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160620

R150 Certificate of patent or registration of utility model

Ref document number: 5966301

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150