JP2016086125A - 化合物半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ゲート電極を有する化合物半導体装置において、比較的簡素な構成により、良好な電子輸送を得るも、電極の上方部分の端部における電界集中を緩和する、信頼性の高い高耐圧の半導体装置を実現する。【解決手段】半導体領域２と、半導体領域２の上方に形成された、上方部分と当該上方部分よりも幅狭の下方部分とが一体とされたゲート電極７と、半導体領域２の表面を覆う保護絶縁膜６とを含み、保護絶縁膜６は、ゲート電極７の前記上方部分の端部と接触する部分の厚みが他の部分の厚みよりも薄い。【選択図】図２

Description

本発明は、化合物半導体装置及びその製造方法に関する。

窒化物半導体は、高い飽和電子速度及びワイドバンドギャップ等の特徴を利用し、高耐圧及び高出力の半導体デバイスへの適用が検討されている。例えば、窒化物半導体であるＧａＮのバンドギャップは３．４ｅＶであり、Ｓｉのバンドギャップ（１．１ｅＶ）及びＧａＡｓのバンドギャップ（１．４ｅＶ）よりも大きく、高い破壊電界強度を有する。そのためＧａＮは、高電圧動作且つ高出力を得る電源用の半導体デバイスの材料として極めて有望である。

窒化物半導体を用いた半導体デバイスとしては、電界効果トランジスタ、特に高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）についての報告が数多くなされている。例えばＧａＮ系のＨＥＭＴ（ＧａＮ−ＨＥＭＴ）では、ＧａＮを電子走行層として、ＡｌＧａＮを電子供給層として用いたＡｌＧａＮ／ＧａＮ・ＨＥＭＴが注目されている。ＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、ＧａＮとＡｌＧａＮとの格子定数差に起因した歪みがＡｌＧａＮに生じる。これにより発生したピエゾ分極及びＡｌＧａＮの自発分極により、高濃度の２次元電子ガス（２ＤＥＧ）が得られる。そのため、高効率のスイッチ素子、電気自動車用等の高耐圧電力デバイスとして期待されている。

特開２０１０−１６６０８４号公報 特開２００８−２０５３９２号公報

窒化物半導体を用いた半導体デバイスにおいては、高周波特性と共に、今後予想される動作電圧の増加等に対応するべく、より高耐圧で信頼性の高い半導体デバイスの研究開発が進められている。しかしながら、ゲート電極下にある絶縁膜の閾値が深く、空乏層が良好に形成されないという問題がある。この場合、ゲート電極下にある絶縁膜端部に電界ストレスが発生して破損・破壊が生じ易くなる。これは結果的に低耐圧を招き信頼性の低下を来たすことになり、問題視されている。

本発明は、上記の課題に鑑みてなされたものである。本発明の目的は、比較的簡素な構成により、良好な電子輸送を得るも、電極の上方部分の端部における電界集中を緩和する、信頼性の高い高耐圧の化合物半導体装置及びその製造方法を提供することにある。

化合物半導体装置の一態様は、化合物半導体層と、前記化合物半導体層の上方に形成されたゲート電極と、前記化合物半導体層に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、前記化合物半導体層の表面を覆う絶縁膜とを含み、前記絶縁膜は、前記化合物半導体層と前記ゲート電極との間に形成された、前記ゲート電極と接している部分の膜厚が、前記ゲート電極と前記ドレイン電極との間で前記化合物半導体層の表面を覆った部分の膜厚よりも小さい。

化合物半導体装置の製造方法の一態様は、化合物半導体層の表面に絶縁膜を形成する工程と、前記化合物半導体層の上方にゲート電極、ソース電極、及びドレイン電極を形成する工程とを含み、前記絶縁膜は、前記化合物半導体層と前記ゲート電極との間に形成された、前記ゲート電極と接している部分の膜厚が、前記ゲート電極と前記ドレイン電極との間で前記化合物半導体層の表面を覆った部分の膜厚よりも小さい。

上記の諸態様によれば、比較的簡素な構成により、良好な電子輸送を得るも、電極の上方部分の端部における電界集中を緩和する、信頼性の高い高耐圧の化合物半導体装置が実現する。

第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図１に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 図２に引き続き、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。 第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図４に引き続き、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図５に引き続き、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第１の実施形態の変形例において、第１の絶縁膜及び第２の絶縁膜の形成条件を説明するための一部拡大断面図である。 第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 図９に引き続き、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。 第２の実施形態の変形例において、第１の絶縁膜及び第２の絶縁膜の形成条件を説明するための一部拡大断面図である。 第３の実施形態による電源装置の概略構成を示す結線図である。 第４の実施形態による高周波増幅器の概略構成を示す結線図である。

（第１の実施形態）
本実施形態では、化合物半導体の一種である窒化物半導体のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。本実施形態では、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成をその製造方法と共に説明する。
図１〜図３は、第１の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法を工程順に示す概略断面図である。

先ず、図１（ａ）に示すように、成長用基板として例えばＳｉ基板１上に、化合物半導体層として、化合物半導体積層構造２を形成する。成長用基板としては、Ｓｉ基板の代わりに、ＳｉＣ基板、サファイア基板、ＧａＡｓ基板、ＧａＮ基板等を用いても良い。また、基板の導電性としては、半絶縁性、導電性を問わない。
化合物半導体積層構造２は、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅを有して構成される。

完成したＡｌＧａＮ／ＧａＮ・ＨＥＭＴでは、その動作時において、電子走行層２ｂの電子供給層２ｄ（正確には中間層２ｃ）との界面近傍に２次元電子ガス（２ＤＥＧ）が発生する。この２ＤＥＧは、電子走行層２ｂの化合物半導体（ここではＧａＮ）と電子供給層２ｄの化合物半導体（ここではＡｌＧａＮ）との格子定数の相違に基づいて生成される。

詳細には、Ｓｉ基板１上に、例えば有機金属気相成長（ＭＯＶＰＥ：Metal Organic Vapor Phase Epitaxy）法により、以下の各化合物半導体を成長する。ＭＯＶＰＥ法の代わりに、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法等を用いても良い。
Ｓｉ基板１上に、ＡｌＮを５ｎｍ程度の厚みに、ｉ（インテンショナリ・アンドープ）−ＧａＮを１μｍ程度の厚みに、ｉ−ＡｌＧａＮを５ｎｍ程度の厚みに、ｎ−ＡｌＧａＮを３０ｎｍ程度の厚みに、ｎ−ＧａＮを３ｎｍ程度の厚みに順次成長する。これにより、バッファ層２ａ、電子走行層２ｂ、中間層２ｃ、電子供給層２ｄ、及びキャップ層２ｅが形成される。バッファ層２ａとしては、ＡｌＮの代わりにＡｌＧａＮを用いたり、低温成長でＧａＮを成長したりするようにしても良い。

ＡｌＮの成長条件としては、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）ガス及びアンモニア（ＮＨ₃）ガスの混合ガスを用いる。ＧａＮの成長条件としては、原料ガスとしてトリメチルガリウム（ＴＭＧ）ガス及びＮＨ₃ガスの混合ガスを用いる。ＡｌＧａＮの成長条件としては、原料ガスとしてＴＭＡガス、ＴＭＧガス、及びＮＨ₃ガスの混合ガスを用いる。成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。

ＧａＮ、ＡｌＧａＮをｎ型として成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ₄ガスを所定の流量で原料ガスに添加し、ＧａＮ及びＡｌＧａＮにＳｉをドーピングする。Ｓｉのドーピング濃度は、１×１０¹⁸／ｃｍ³程度〜１×１０²⁰／ｃｍ³程度、例えば５×１０¹⁸／ｃｍ³程度とする。

続いて、図１（ｂ）に示すように、素子分離構造３を形成する。
詳細には、化合物半導体積層構造２の素子分離領域に、例えばアルゴン（Ａｒ）を注入する。これにより、化合物半導体積層構造２及びＳｉ基板１の表層部分に素子分離構造３が形成される。素子分離構造３により、化合物半導体積層構造２上で活性領域が画定される。
なお、素子分離は、上記の注入法の代わりに、例えばＳＴＩ（Shallow Trench Isolation）法を用いて行っても良い。このとき、化合物半導体積層構造２のドライエッチングには、例えば塩素系のエッチングガスを用いる。

続いて、図１（ｃ）に示すように、ソース電極４及びドレイン電極５を形成する。
詳細には、先ず、化合物半導体積層構造２の表面におけるソース電極及びドレイン電極の形成予定位置（電極形成予定位置）に電極用リセス２Ａ，２Ｂを形成する。
化合物半導体積層構造２の表面にレジストを塗布する。レジストをリソグラフィーにより加工し、レジストに、電極形成予定位置に相当する化合物半導体積層構造２の表面を露出する開口を形成する。以上により、当該開口を有するレジストマスクが形成される。

このレジストマスクを用いて、電子供給層２ｄの表面が露出するまで、キャップ層２ｅの電極形成予定位置をドライエッチングして除去する。これにより、電子供給層２ｄの表面の電極形成予定位置を露出する電極用リセス２Ａ，２Ｂが形成される。エッチング条件としては、Ａｒ等の不活性ガス及びＣｌ₂等の塩素系ガスをエッチングガスとして用い、例えばＣｌ₂を流量３０ｓｃｃｍ、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。なお、電極用リセス２Ａ，２Ｂは、キャップ層２ｅの途中までエッチングして形成しても、また電子供給層２ｄ以降までエッチングして形成しても良い。
レジストマスクは、灰化処理等により除去される。

ソース電極及びドレイン電極を形成するためのレジストマスクを形成する。ここでは、蒸着法及びリフトオフ法に適した例えば庇構造２層レジストを用いる。このレジストを化合物半導体積層構造２上に塗布し、電極用リセス２Ａ，２Ｂを露出させる開口を形成する。以上により、当該開口を有するレジストマスクが形成される。
このレジストマスクを用いて、電極材料として、例えばＴａ／Ａｌを、例えば蒸着法により、電極用リセス２Ａ，２Ｂを露出させる開口内を含むレジストマスク上に堆積する。Ｔａの厚みは２０ｎｍ程度、Ａｌの厚みは２００ｎｍ程度とする。リフトオフ法により、レジストマスク及びその上に堆積したＴａ／Ａｌを除去する。その後、Ｓｉ基板１を、例えば窒素雰囲気中において４００℃〜１０００℃程度の温度、例えば６００℃程度で熱処理し、残存したＴａ／Ａｌを電子供給層２ｄとオーミックコンタクトさせる。Ｔａ／Ａｌの電子供給層２ｄとのオーミックコンタクトが得られるのであれば、熱処理が不要な場合もある。以上により、電極用リセス２Ａ，２Ｂを電極材料の一部で埋め込むソース電極４及びドレイン電極５が形成される。

続いて、図２（ａ）に示すように、保護絶縁膜６を形成する。
詳細には、先ず、化合物半導体積層構造２上に絶縁材料として例えばＳｉＮを堆積する。ＳｉＮは、例えばプラズマＣＶＤ法により３０ｎｍ〜６０ｎｍ程度の厚み、ここでは４０ｎｍ程度の厚みに堆積する。
次に、堆積されたＳｉＮを例えば６００℃程度で熱処理する。これにより、当該ＳｉＮは、そのＳｉ−Ｎの結合が促進され、ダングリングボンド等の欠陥が殆ど存在しない絶縁膜、例えばストイキオメトリ状態のＳｉ₃Ｎ₄（ＳｉとＮの組成比が３：４のＳｉＮ）となる。このＳｉ₃Ｎ₄は、誘電率が７．０〜７．３程度である。また、このＳｉ₃Ｎ₄は、膜厚４０ｎｍ、面積１００００μｍ²で換算して、その電気容量が１５．５ｐＦ程度〜１６．２ｐＦ程度である。
以上により、化合物半導体積層構造２の表面を保護する、ストイキオメトリ状態のＳｉ₃Ｎ₄からなる保護絶縁膜６が形成される。

続いて、図２（ｂ）に示すように、保護絶縁膜６に開口６ａを形成する。
詳細には、保護絶縁膜６をリソグラフィー及びドライエッチングにより加工する。これにより、保護絶縁膜６には、化合物半導体積層構造２の表面の一部を露出する開口６ａが形成される。

続いて、図２（ｃ）に示すように、保護絶縁膜６の開口６ａを含む部分を薄化する。
詳細には、保護絶縁膜６の開口６ａを含むゲート電極の形成予定領域を、リソグラフィー及びドライエッチングにより加工する。これにより、保護絶縁膜６のゲート電極の形成予定領域が薄化され、溝６ｂが形成される。保護絶縁膜６のエッチング部位には、保護絶縁膜６の他の部分よりも薄い薄化部分６ｃが形成される。薄化部分６ｃは、他の部分の４０ｎｍよりも薄く、２０ｎｍ程度以上の厚みとされる。薄化部分６ｃの厚みが２０ｎｍ程度を下回ると、薄化部分６ｃにピンホールが発生し易くなり、膜厚を均一にすることが困難になるという問題が生じる。本実施形態では、薄化部分６ｃは例えば２５ｎｍ程度の厚みとされる。

続いて、図３に示すように、ゲート電極７を形成する。
詳細には、先ず、ゲート形成用のレジストマスクを形成する。
下層レジスト及び上層レジストをそれぞれ例えばスピンコート法により全面に塗布形成する。紫外線露光により上層レジストに開口を形成する。次に、上層レジストをマスクとして、下層レジストをアルカリ現像液でウェットエッチングし、下層レジストに開口を形成する。以上により、開口を有する下層レジストと、開口を有する上層レジストとからなるレジストマスクが形成される。このレジストマスクにおいて、２つの開口が連通してなる開口を連通開口と称する。

次に、ゲート電極７を形成する。
詳細には、上記のレジストマスクを用いて、連通開口内を含む全面にゲートメタル（Ｎｉ：膜厚１０ｎｍ程度／Ａｕ：膜厚３００ｎｍ程度）を蒸着する。これにより、保護絶縁膜６の開口６ａを埋め込んで薄化部分６ｃ上にゲート電極７が形成される。レジストマスクは、不要なゲートメタルと共に、例えばＳｉ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤することにより、リフトオフ法により除去される。

ゲート電極７は、オーバーハング状のゲート長方向の断面がＴ字型の（以下、単にＴ字型と言う。）電極であり、上方部分（オーバーゲート部分）と、これよりも幅狭の下方部分（ファインゲート部分）とが一体形成されてなる。ゲート電極７は、ファインゲート部分が保護絶縁膜６の開口６ａ内を埋め込んで化合物半導体積層構造２の表面とショットキー接触すると共に、オーバーゲート部分の下面（端部を含む）が保護絶縁膜６の薄化部分６ｃに接触してＭＩＳ構造を構成している。

しかる後、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成等の諸工程を経て、本実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

本実施形態では、単層の保護絶縁膜６がトラップや欠陥の少ないストイキオメトリ状態のＳｉ₃Ｎ₄から形成されている。この保護絶縁膜６でソース電極４上及びドレイン電極５上を含む化合物半導体積層構造２の表面を覆うことにより、ドレイン電極５−ゲート電極７−ソース電極４間において良好な電子輸送が得られる。
保護絶縁膜６は更に、その薄化部分６ｃにゲート電極７のオーバーゲート部分の下面（端部を含む）が接触している。この場合、保護絶縁膜６は、化合物半導体積層構造２とゲート電極７との間に形成された、ゲート電極７と接している部分（薄化部分６ｃ）の膜厚が、少なくともゲート電極７とドレイン電極５との間で化合物半導体積層構造２の表面を覆った部分（保護絶縁膜６の薄化部分６ｃ以外の部分）の膜厚よりも小さい。これにより、オーバーゲート部分の閾値が浅くなり（閾値が正方向にシフトする）、ファインゲート部分によるショットキー構造とオーバーゲート部分によるＭＩＳ構造との閾値差が減少する。その結果、オーバーゲート部分の端部における電界集中が緩和され、更なる高信頼性及び高耐圧に寄与する。

以上説明したように、本実施形態によれば、比較的簡素な構成により、良好な電子輸送を得るも、ゲート電極７のオーバーゲート部分の端部における電界集中を緩和する、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

−変形例−
以下、第１の実施形態の変形例について説明する。本例では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、保護絶縁膜の構成が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図４〜図６は、第１の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

本例では、第１の実施形態と同様に、先ず図１（ａ）〜図１（ｃ）の諸工程を経る。このとき、化合物半導体積層構造２上にソース電極４及びドレイン電極５が形成される。

続いて、図４（ａ）に示すように、第１の絶縁膜１１を形成する。
詳細には、先ず、化合物半導体積層構造２上に絶縁材料として例えばＳｉＮを堆積する。ＳｉＮは、例えばプラズマＣＶＤ法により４０ｎｍ〜６０ｎｍ程度の厚み、ここでは４０ｎｍ程度の厚みに堆積する。
次に、堆積されたＳｉＮを例えば６００℃程度で熱処理する。これにより、当該ＳｉＮは、そのＳｉ−Ｎの結合が促進され、ダングリングボンド等の欠陥が殆ど存在しない絶縁膜、例えばストイキオメトリ状態のＳｉ₃Ｎ₄（ＳｉとＮの組成比が３：４のシリコン窒化物）となる。このＳｉ₃Ｎ₄は、誘電率が７．０〜７．３程度である。また、膜厚４０ｎｍ、面積１００００μｍ²で換算して、電気容量が１５．５ｐＦ程度〜１６．２ｐＦ程度である。
以上により、化合物半導体積層構造２の表面を保護する、ストイキオメトリ状態のＳｉ₃Ｎ₄からなる第１の絶縁膜１１が形成される。

続いて、図４（ｂ）に示すように、第１の絶縁膜１１に開口１１ａを形成する。
詳細には、第１の絶縁膜１１をリソグラフィー及びドライエッチングにより加工する。これにより、第１の絶縁膜１１には、化合物半導体積層構造２の表面の一部を露出する開口１１ａが形成される。

続いて、図４（ｃ）に示すように、第１の絶縁膜１１の開口１１ａを含む部分を薄化する。
詳細には、第１の絶縁膜１１の開口１１ａを含むゲート電極の形成予定領域を、リソグラフィー及びドライエッチングにより加工する。これにより、第１の絶縁膜１１のゲート電極の形成予定領域が薄化され、溝１１ｂが形成される。第１の絶縁膜１１のエッチング部位には、第１の絶縁膜１１の他の部分よりも薄い薄化部分１１ｃが形成される。薄化部分１１ｃは、２０ｎｍ程度以上で３０ｎｍ程度以下の厚みとされる。薄化部分１１ｃの厚みが２０ｎｍ程度を下回ると、薄化部分１１ｃにピンホールが発生し易くなり、膜厚を均一にすることが困難になるという問題が生じる。薄化部分１１ｃの厚みが４０ｎｍ程度を上回ると、後述する第２の絶縁膜との合計膜厚が第１の絶縁膜１１の他の部分の厚みを越える懸念が生じる。本例では、薄化部分１１ｃは例えば２０程度の厚みとされる。

続いて、図５（ａ）に示すように、第２の絶縁膜１２を形成する。
詳細には、開口１１ａ内を含む第１の絶縁膜１１上の全面に例えばＳｉＮを堆積する。当該ＳｉＮは、例えばプラズマＣＶＤ法により、Ｎの原料ガスであるＮ₂を第１の絶縁膜１１の形成の場合よりも多くしたり、或いはＳｉの原料ガスであるＳｉＨ₄を第１の絶縁膜１１の形成の場合よりも多くしたりして形成する。これにより、当該ＳｉＮは、第１の絶縁膜１１と組成比の異なり（ＳｉとＮの組成比が３：４でないＳｉＮ）、ダングリングボンド等の欠陥が存在する、非ストイキオメトリ状態のＳｉＮとして形成される。このＳｉＮは、誘電率が７．０程度より大きい値或いは７．３程度より小さい値のものである。
以上により、第１の絶縁膜１１上に、非ストイキオメトリ状態のＳｉＮからなる第２の絶縁膜１２が形成される。

第２の絶縁膜１２は、図７に示すように、第１の絶縁膜１１の薄化部分１１ｃとの合計膜厚ｂが、第１の絶縁膜１１の他の部分（薄化部分１１ｃ以外の部分）の厚みａよりも薄く形成される必要がある。従って、第１の絶縁膜１１の他の部分の厚みが例えば４０ｎｍ程度であり、薄化部分１１ｃの厚みが２０ｎｍ程度とすると、第２の絶縁膜１２は１０ｎｍ以下の厚み、例えば１０ｎｍ程度に形成される。

続いて、図５（ｂ）に示すように、第２の絶縁膜１２を一部残してエッチング除去する。
詳細には、第２の絶縁膜１２をリソグラフィー及びドライエッチングにより加工する。ここでは、第２の絶縁膜１２について、開口１１ａ内を含む薄化部分１１ｃを覆い端部１２ａが第１の絶縁膜１１の溝１１ｂの端部を若干超えた箇所に位置するように、その他の部分をエッチングで除去する。
本例では、第１の絶縁膜１１及びその薄化部分１１ｃ上の第２の絶縁膜１２により、保護絶縁膜１３が構成される。

続いて、図６（ａ）に示すように、第２の絶縁膜１２に開口１２ａを形成する。
詳細には、第２の絶縁膜１２をリソグラフィー及びドライエッチングにより加工する。ここでは、第１の絶縁膜１１の開口１１ａに位置整合するように第２の絶縁膜１２をエッチングする。以上により、第２の絶縁膜１２に開口１１ａと連通する開口１２ａが形成される。開口１１ａ，１２ａからなる開口を連通開口１０と称する。

続いて、図６（ｂ）に示すように、ゲート電極７を形成する。
詳細には、第１の実施形態の図３と同様に、連通開口を有するレジストマスクを用いて、連通開口内を含む全面にゲートメタル（Ｎｉ：膜厚１０ｎｍ程度／Ａｕ：膜厚３００ｎｍ程度）を蒸着する。これにより、第１の絶縁膜１１の薄化部分１１ｃ及び第２の絶縁膜１２の積層構造上にゲート電極７が形成される。レジストマスクは、不要なゲートメタルと共に、例えばＳｉ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤することにより、リフトオフ法により除去される。

ゲート電極７は、オーバーハング状のＴ字型電極であり、上方部分（オーバーゲート部分）及びこれよりも幅狭の下方部分（ファインゲート部分）が一体形成されてなる。ゲート電極７は、ファインゲート部分が連通開口１０内を埋め込んで化合物半導体積層構造２の表面とショットキー接触する。それと共に、オーバーゲート部分の下面（端部を含む）が積層構造の上層部分である第２の絶縁膜１２に接触してＭＩＳ構造を構成している。

しかる後、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成等の諸工程を経て、本例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

本例では、保護絶縁膜１３のうち、下層に位置する第１の絶縁膜１１がトラップや欠陥の少ないストイキオメトリ状態のＳｉ₃Ｎ₄から形成されている。保護絶縁膜１３のうち、上層に位置する第２の絶縁膜１２は、第１の絶縁膜１１の薄化部分１１ｃ上及びその若干の周辺上のみに形成されているため、第１の絶縁膜１１の電子輸送機能は殆ど減殺されることはない。従って、この第１の絶縁膜１１でソース電極４上及びドレイン電極５上を含む化合物半導体積層構造２の表面を覆うことにより、ドレイン電極５−ゲート電極７−ソース電極４間において良好な電子輸送が得られる。

保護絶縁膜１３では更に、上層に位置する第２の絶縁膜１２にゲート電極７のオーバーゲート部分の下面（端部を含む）が接触している。これにより、オーバーゲート部分の当該端部は、これと接触する第２の絶縁膜１２のトラップにより、第１の絶縁膜１１に起因する強電界が緩和される。その結果、当該端部における電界集中が抑制される。

保護絶縁膜１３では更に、第１の絶縁膜１１の薄化部分１１ｃと第２の絶縁膜１２との合計膜厚が、第１の絶縁膜１１の他の部分（薄化部分１１ｃ以外の部分）の厚みよりも薄く形成されている。この構成の下で、第２の絶縁膜１２にゲート電極７のオーバーゲート部分の下面（端部を含む）が接触している。この場合、保護絶縁膜１３は、化合物半導体積層構造２とゲート電極７との間に形成された、ゲート電極７と接している部分の膜厚（薄化部分１１ｃ及び第２の絶縁膜１２との合計膜厚）が、少なくともゲート電極７とドレイン電極５との間で化合物半導体積層構造２の表面を覆った部分（保護絶縁膜１１の薄化部分１１ｃ以外の部分）の膜厚よりも小さい。これにより、オーバーゲート部分の閾値が浅くなり、ファインゲート部分によるショットキー構造とオーバーゲート部分によるＭＩＳ構造との閾値差が減少する。その結果、オーバーゲート部分の端部における更なる電界集中の緩和が得られ、高信頼性及び高耐圧に寄与する。

以上説明したように、本例によれば、比較的簡素な構成により、良好な電子輸送を得るも、ゲート電極７のオーバーゲート部分の端部における電界集中を緩和する、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（第２の実施形態）
本実施形態では、第１の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、保護絶縁膜の形成状態が異なる点で相違する。なお、第１の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図８は、第２の実施形態によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

本実施形態では、第１の実施形態と同様に、先ず図１（ａ）〜図１（ｃ）の諸工程を経る。このとき、化合物半導体積層構造２上にソース電極４及びドレイン電極５が形成される。

続いて、図８（ａ）に示すように、保護絶縁膜６を形成する。
保護絶縁膜６は、第１の実施形態と同様に、ＳｉＮを例えばプラズマＣＶＤ法により例えば４０ｎｍ程度の厚みに堆積した後、例えば６００℃程度で熱処理することにより、形成される。保護絶縁膜６のＳｉＮは、ダングリングボンド等の欠陥が殆ど存在しない絶縁膜、例えばストイキオメトリ状態のＳｉ₃Ｎ₄（ＳｉとＮの組成比が３：４のＳｉＮ）となる。このＳｉ₃Ｎ₄は、誘電率が７．０〜７．３程度である。また、膜厚４０ｎｍ、面積１００００μｍ²で換算して、電気容量が１５．５ｐＦ程度〜１６．２ｐＦ程度である。

続いて、図８（ｂ）に示すように、保護絶縁膜６の一部を薄化する。
詳細には、保護絶縁膜６のゲート電極の形成予定領域を、リソグラフィー及びドライエッチングにより加工する。これにより、保護絶縁膜６のゲート電極の形成予定領域が薄化され、溝６ｂが形成される。保護絶縁膜６のエッチング部位には、保護絶縁膜６の他の部分よりも薄い薄化部分６ｃが形成される。薄化部分６ｃは、例えば２５ｎｍ程度の厚みとされる。

続いて、図８（ｃ）に示すように、ゲート電極７を形成する。
詳細には、第１の実施形態の図３と同様に、連通開口を有するレジストマスクを用いて、連通開口内を含む全面にゲートメタル（Ｎｉ：膜厚１０ｎｍ程度／Ａｕ：膜厚３００ｎｍ程度）を蒸着する。これにより、保護絶縁膜６の薄化部分６ｃ上にゲート電極７が形成される。レジストマスクは、不要なゲートメタルと共に、例えばＳｉ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤することにより、リフトオフ法により除去される。

ゲート電極７は、矩形電極である。ゲート電極７は、保護絶縁膜６を介した化合物半導体積層構造２上に形成されてＭＩＳ構造を構成する。ゲート電極７下の保護絶縁膜６は、ゲート絶縁膜として機能する。更に、ゲート電極７の下面（端部を含む）が保護絶縁膜６の薄化部分６ｃに接触してＭＩＳ構造を構成している。

しかる後、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成等の諸工程を経て、本実施形態によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

本実施形態では、単層の保護絶縁膜６がトラップや欠陥の少ないストイキオメトリ状態のＳｉ₃Ｎ₄から形成されている。この保護絶縁膜６でソース電極４上及びドレイン電極５上を含む化合物半導体積層構造２の表面を覆うことにより、ドレイン電極５−ゲート電極７−ソース電極４間において良好な電子輸送が得られる。
保護絶縁膜６は更に、その薄化部分６ｃにゲート電極７の下面（端部を含む）が接触している。この場合、保護絶縁膜６は、化合物半導体積層構造２とゲート電極７との間に形成された、ゲート電極７と接している部分（薄化部分６ｃ）の膜厚が、少なくともゲート電極７とドレイン電極５との間で化合物半導体積層構造２の表面を覆った部分（保護絶縁膜６の薄化部分６ｃ以外の部分）の膜厚よりも小さい。これにより、ゲート電極７の閾値が浅くなり、ゲート電極７の下面の端部における電界集中が緩和され、更なる高信頼性及び高耐圧に寄与する。

以上説明したように、本実施形態によれば、比較的簡素な構成により、良好な電子輸送を得るも、ゲート電極７の端部における電界集中を緩和する、信頼性の高い高耐圧のＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

−変形例−
以下、第２の実施形態の変形例について説明する。本例では、第２の実施形態と同様にＡｌＧａＮ／ＧａＮ・ＨＥＭＴの構成及び製造方法を開示するが、保護絶縁膜の構成が異なる点で相違する。なお、第２の実施形態の構成部材等と同一のものについては、同符号を付して詳しい説明を省略する。
図９〜図１０は、第２の実施形態の変形例によるＡｌＧａＮ／ＧａＮ・ＨＥＭＴの製造方法の主要工程を示す概略断面図である。

本例では、第２の実施形態と同様に、先ず図１（ａ）〜図１（ｃ）の諸工程を経る。このとき、化合物半導体積層構造２上にソース電極４及びドレイン電極５が形成される。

続いて、図９（ａ）に示すように、第１の絶縁膜１１を形成する。
詳細には、先ず、化合物半導体積層構造２上に絶縁材料として例えばＳｉＮを堆積する。ＳｉＮは、例えばプラズマＣＶＤ法により４０ｎｍ〜６０ｎｍ程度の厚み、ここでは４０ｎｍ程度の厚みに堆積する。
次に、堆積されたＳｉＮを６００℃程度で熱処理する。これにより、当該ＳｉＮは、そのＳｉ−Ｎの結合が促進され、ダングリングボンド等の欠陥が殆ど存在しない絶縁膜、例えばストイキオメトリ状態のＳｉ₃Ｎ₄（ＳｉとＮの組成比が３：４のＳｉＮ）となる。このＳｉ₃Ｎ₄は、誘電率が７．０〜７．３程度である。また、膜厚４０ｎｍ、面積１００００μｍ²で換算して、電気容量が１５．５ｐＦ程度〜１６．２ｐＦ程度である。
以上により、化合物半導体積層構造２の表面を保護する、ストイキオメトリ状態のＳｉ₃Ｎ₄からなる第１の絶縁膜１１が形成される。

続いて、図９（ｂ）に示すように、第１の絶縁膜１１の一部を薄化する。
詳細には、第１の絶縁膜１１のゲート電極の形成予定領域を、リソグラフィー及びドライエッチングにより加工する。これにより、第１の絶縁膜１１のゲート電極の形成予定領域が薄化され、溝１１ｂが形成される。第１の絶縁膜１１のエッチング部位には、第１の絶縁膜１１の他の部分よりも薄い薄化部分１１ｃが形成される。薄化部分１１ｃは、２５ｎｍ程度以上で３０ｎｍ程度以下の厚みとされる。薄化部分１１ｃの厚みが２０ｎｍ程度を下回ると、薄化部分１１ｃにピンホールが発生し易くなり、膜厚を均一にすることが困難になるという問題が生じる。薄化部分１１ｃの厚みが４０ｎｍ程度を上回ると、後述する第２の絶縁膜との合計膜厚が第１の絶縁膜１１の他の部分の厚みを越える懸念が生じる。本例では、薄化部分１１ｃは例えば２０ｎｍ程度の厚みとされる。

続いて、図９（ｃ）に示すように、第２の絶縁膜１２を形成する。
詳細には、第１の絶縁膜１１上の全面に例えばＳｉＮを堆積する。当該ＳｉＮは、例えばプラズマＣＶＤ法により、Ｎの原料ガスであるＮ₂を第１の絶縁膜１１の形成の場合よりも多くしたり、或いはＳｉの原料ガスであるＳｉＨ₄を第１の絶縁膜１１の形成の場合よりも多くしたりして形成する。これにより、当該ＳｉＮは、ダングリングボンド等の欠陥が存在する、第１の絶縁膜１１と組成比の異なる（ＳｉとＮの組成比が３：４でないＳｉＮ）非ストイキオメトリ状態のＳｉＮとして形成される。このＳｉＮは、誘電率が７．０程度より大きい値或いは７．３程度より小さい値のものである。
以上により、第１の絶縁膜１１上に、非ストイキオメトリ状態のＳｉＮからなる第２の絶縁膜１２が形成される。

第２の絶縁膜１２は、図１１に示すように、第１の絶縁膜１１の薄化部分１１ｃとの合計膜厚ｂが、第１の絶縁膜１１の他の部分（薄化部分１１ｃ以外の部分）の厚みａよりも薄く形成される必要がある。従って、第１の絶縁膜１１の他の部分の厚みが例えば４０ｎｍ程度であり、薄化部分１１ｃの厚みが２０ｎｍ程度とすると、第２の絶縁膜１２は１０ｎｍ以下の厚み、例えば１０ｎｍ程度に形成される。

続いて、図１０（ａ）に示すように、第２の絶縁膜１２を一部残してエッチング除去する。
詳細には、第２の絶縁膜１２をリソグラフィー及びドライエッチングにより加工する。ここでは、第２の絶縁膜１２について、開口１１ａ内を含む薄化部分１１ｃを覆い端部１２ａが第１の絶縁膜１１の溝１１ｂの端部を若干超えた箇所に位置するように、その他の部分をエッチングで除去する。
本例では、第１の絶縁膜１１及びその薄化部分１１ｃ上の第２の絶縁膜１２により、保護絶縁膜１３が構成される。

続いて、図１０（ｂ）に示すように、ゲート電極７を形成する。
詳細には、第１の実施形態の図３と同様に、連通開口を有するレジストマスクを用いて、連通開口内を含む全面にゲートメタル（Ｎｉ：膜厚１０ｎｍ程度／Ａｕ：膜厚３００ｎｍ程度）を蒸着する。これにより、第１の絶縁膜１１の薄化部分１１ｃ及び第２の絶縁膜１２の積層構造上にゲート電極７が形成される。レジストマスクは、不要なゲートメタルと共に、例えばＳｉ基板１を８０℃に加温したＮ-メチル-ピロリジノン中に浸潤することにより、リフトオフ法により除去される。

ゲート電極７は矩形電極である。ゲート電極７は、第１の絶縁膜１１の薄化部分１１ｃ及び第２の絶縁膜１２の積層構造を介した化合物半導体積層構造２上に形成されてＭＩＳ構造を構成する。ゲート電極７の下の積層構造は、ゲート絶縁膜として機能する。更に、ゲート電極７の下面（端部を含む）が積層構造の上層部分である第２の絶縁膜１２に接触してＭＩＳ構造を構成している。

しかる後、ソース電極４、ドレイン電極５、ゲート電極７と接続される配線の形成等の諸工程を経て、本例によるＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが形成される。

本例では、保護絶縁膜１３のうち、下層に位置する第１の絶縁膜１１がトラップや欠陥の少ないストイキオメトリ状態のＳｉ₃Ｎ₄から形成されている。保護絶縁膜１３のうち、上層に位置する第２の絶縁膜１２は、第１の絶縁膜１１の薄化部分１１ｃ上及びその若干の周辺上のみに形成されているため、第１の絶縁膜１１の電子輸送機能は殆ど減殺されることはない。従って、この第１の絶縁膜１１でソース電極４上及びドレイン電極５上を含む化合物半導体積層構造２の表面を覆うことにより、ドレイン電極５−ゲート電極７−ソース電極４間において良好な電子輸送が得られる。

保護絶縁膜１３では更に、上層に位置する第２の絶縁膜１２にゲート電極７の下面（端部を含む）が接触している。この場合、保護絶縁膜１３は、化合物半導体積層構造２とゲート電極７との間に形成された、ゲート電極７と接している部分の膜厚（薄化部分１１ｃ及び第２の絶縁膜１２との合計膜厚）が、少なくともゲート電極７とドレイン電極５との間で化合物半導体積層構造２の表面を覆った部分（保護絶縁膜１１の薄化部分１１ｃ以外の部分）の膜厚よりも小さい。これにより、ゲート電極７の端部は、これと接触する第２の絶縁膜１２のトラップにより、第１の絶縁膜１１に起因する強電界が緩和される。その結果、当該端部における電界集中が抑制される。

保護絶縁膜１３では更に、第１の絶縁膜１１の薄化部分１１ｃと第２の絶縁膜１２との合計膜厚が、第１の絶縁膜１１の他の部分（薄化部分１１ｃ以外の部分）の厚みよりも薄く形成されている。この構成の下で、第２の絶縁膜１２にゲート電極７の下面（端部を含む）が接触している。これにより、ゲート電極７の閾値が浅くなり、ゲート電極７の端部における更なる電界集中の緩和が得られ、高信頼性及び高耐圧に寄与する。

以上説明したように、本例によれば、比較的簡素な構成により、良好な電子輸送を得るも、ゲート電極７の端部における電界集中を緩和する、信頼性の高い高耐圧のＭＩＳ型のＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

（第３の実施形態）
本実施形態では、第１及び第２の実施形態並びにこれらの変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した電源装置を開示する。
図１２は、第３の実施形態による電源装置の概略構成を示す結線図である。

本実施形態による電源装置は、高圧の一次側回路２１及び低圧の二次側回路２２と、一次側回路２１と二次側回路２２との間に配設されるトランス２３とを備えて構成される。
一次側回路２１は、交流電源２４と、いわゆるブリッジ整流回路２５と、複数（ここでは４つ）のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄとを備えて構成される。また、ブリッジ整流回路２５は、スイッチング素子２６ｅを有している。
二次側回路２２は、複数（ここでは３つ）のスイッチング素子２７ａ，２７ｂ，２７ｃを備えて構成される。

本実施形態では、一次側回路４１のスイッチング素子２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅが、第１及び第２の実施形態並びにこれらの変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴとされている。一方、二次側回路２２のスイッチング素子２７ａ，２７ｂ，２７ｃは、シリコンを用いた通常のＭＩＳ・ＦＥＴとされている。

本実施形態では、比較的簡素な構成により、良好な電子輸送を得るも、ゲート電極の端部における電界集中を緩和する、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高圧回路に適用する。これにより、信頼性の高い大電力の電源回路が実現する。

（第４の実施形態）
本実施形態では、第１及び第２の実施形態並びにこれらの変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを適用した高周波増幅器を開示する。
図１３は、第４の実施形態による高周波増幅器の概略構成を示す結線図である。

本実施形態による高周波増幅器は、ディジタル・プレディストーション回路３１と、ミキサー３２ａ，３２ｂと、パワーアンプ３３とを備えて構成される。
ディジタル・プレディストーション回路３１は、入力信号の非線形歪みを補償するものである。ミキサー３２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ３３は、交流信号とミキシングされた入力信号を増幅するものであり、第１及び第２の実施形態並びにこれらの変形例から選ばれた１種のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを有している。なお図１３では、例えばスイッチの切り替えにより、出力側の信号をミキサー３２ｂで交流信号とミキシングしてディジタル・プレディストーション回路３１に送出できる構成とされている。

本実施形態では、比較的簡素な構成により、良好な電子輸送を得るも、ゲート電極の端部における電界集中を緩和する、信頼性の高い高耐圧のＡｌＧａＮ／ＧａＮ・ＨＥＭＴを、高周波増幅器に適用する。これにより、信頼性の高い高耐圧の高周波増幅器が実現する。

（他の実施形態）
第１〜第４の実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＨＥＭＴを例示した。化合物半導体装置としては、ＡｌＧａＮ／ＧａＮ・ＨＥＭＴ以外にも、以下のようなＨＥＭＴに適用できる。

・その他のＨＥＭＴ例１
本例では、化合物半導体装置として、ＩｎＡｌＮ／ＧａＮ・ＨＥＭＴを開示する。
ＩｎＡｌＮとＧａＮは、組成によって格子定数を近くすることが可能な化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＮ、電子供給層がｎ−ＩｎＡｌＮ、キャップ層がｎ−ＧａＮで形成される。また、この場合のピエゾ分極がほとんど発生しないため、２次元電子ガスは主にＩｎＡｌＮの自発分極により発生する。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、比較的簡素な構成により、良好な電子輸送を得るも、ゲート電極の端部における電界集中を緩和する、信頼性の高い高耐圧のＩｎＡｌＮ／ＧａＮ・ＨＥＭＴが実現する。

・その他のＨＥＭＴ例２
本例では、化合物半導体装置として、ＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴを開示する。
ＧａＮとＩｎＡｌＧａＮは、後者の方が前者よりも組成によって格子定数を小さくすることができる化合物半導体である。この場合、上記した第１〜第４の実施形態では、電子走行層がｉ−ＧａＮ、中間層がｉ−ＩｎＡｌＧａＮ、電子供給層がｎ−ＩｎＡｌＧａＮ、キャップ層がｎ−ＧａＮで形成される。

本例によれば、上述したＡｌＧａＮ／ＧａＮ・ＨＥＭＴと同様に、比較的簡素な構成により、良好な電子輸送を得るも、ゲート電極の端部における電界集中を緩和する、信頼性の高い高耐圧のＩｎＡｌＧａＮ／ＧａＮ・ＨＥＭＴが実現する。

以下、化合物半導体装置及びその製造方法、並びに電源装置及び高周波増幅器の諸態様を付記としてまとめて記載する。

（付記１）化合物半導体層と、
前記化合物半導体層の上方に形成されたゲート電極と、
前記化合物半導体層に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、
前記化合物半導体層の表面を覆う絶縁膜と、
を含み、
前記絶縁膜は、前記化合物半導体層と前記ゲート電極との間に形成された、前記ゲート電極と接している部分の膜厚が、前記ゲート電極と前記ドレイン電極との間で前記化合物半導体層の表面を覆った部分の膜厚よりも小さいことを特徴とする化合物半導体装置。

（付記２）前記絶縁膜は、前記ゲート電極と接している部分が組成比の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする付記１に記載の化合物半導体装置。

（付記３）前記絶縁膜は、前記ゲート電極と接している部分が誘電率の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする付記１に記載の化合物半導体装置。

（付記４）前記絶縁膜は、前記ゲート電極と接している部分が電気容量の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする付記１に記載の化合物半導体装置。

（付記５）前記絶縁膜は、前記積層構造と、前記第１の絶縁膜のみの部分とから構成されることを特徴とする付記２〜４のいずれか１項に記載の化合物半導体装置。

（付記６）前記絶縁膜は、前記第１の絶縁膜がストイキオメトリ状態のＳｉＮからなり、前記第２の絶縁膜が非ストイキオメトリ状態のＳｉＮからなることを特徴とする付記２〜５のいずれか１項に記載の化合物半導体装置。

（付記７）前記絶縁膜は、ストイキオメトリ状態のＳｉＮからなる単層の絶縁膜であることを特徴とする付記１に記載の化合物半導体装置。

（付記８）前記ゲート電極は、その下方部分が前記絶縁膜に形成された開口を通じて前記半導体領域とショットキー接触することを特徴とする付記１〜７のいずれか１項に記載の化合物半導体装置。

（付記９）前記ゲート電極は、前記絶縁膜を介して前記半導体領域上に形成されていることを特徴とする付記１〜７のいずれか１項に記載の化合物半導体装置。

（付記１０）化合物半導体層の表面に絶縁膜を形成する工程と、
前記化合物半導体層の上方にゲート電極、ソース電極、及びドレイン電極を形成する工程と
を含み、
前記絶縁膜は、前記化合物半導体層と前記ゲート電極との間に形成された、前記ゲート電極と接している部分の膜厚が、前記ゲート電極と前記ドレイン電極との間で前記化合物半導体層の表面を覆った部分の膜厚よりも小さいことを特徴とする化合物半導体装置の製造方法。

（付記１１）前記絶縁膜は、前記ゲート電極と接している部分が組成比の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする付記１０に記載の化合物半導体装置の製造方法。

（付記１２）前記絶縁膜は、前記ゲート電極と接している部分が誘電率の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする付記１０に記載の化合物半導体装置の製造方法。

（付記１３）前記絶縁膜は、前記ゲート電極と接している部分が電気容量の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする付記１０に記載の化合物半導体装置の製造方法。

（付記１４）前記絶縁膜は、前記積層構造と、前記第１の絶縁膜のみの部分とから構成されることを特徴とする付記１１〜１３のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１５）前記絶縁膜は、前記第１の絶縁膜がストイキオメトリ状態のＳｉＮからなり、前記第２の絶縁膜が非ストイキオメトリ状態のＳｉＮからなることを特徴とする付記１１〜１４のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１６）前記絶縁膜は、ストイキオメトリ状態のＳｉＮからなる単層の絶縁膜であることを特徴とする付記１０に記載の化合物半導体装置の製造方法。

（付記１７）前記絶縁膜に開口を形成する工程を更に含み、
前記ゲート電極は、その下方部分が前記開口を通じて前記半導体領域とショットキー接触することを特徴とする付記１０〜１６のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１８）前記ゲート電極は、前記絶縁膜を介して前記半導体領域上に形成されることを特徴とする付記１０〜１６のいずれか１項に記載の化合物半導体装置の製造方法。

（付記１９）変圧器と、前記変圧器を挟んで高圧回路及び低圧回路とを備えた電源回路であって、
前記高圧回路はトランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成されたゲート電極と、
前記化合物半導体層に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、
前記化合物半導体層の表面を覆う絶縁膜と、
を含み、
前記絶縁膜は、前記化合物半導体層と前記ゲート電極との間に形成された、前記ゲート電極と接している部分の膜厚が、前記ゲート電極と前記ドレイン電極との間で前記化合物半導体層の表面を覆った部分の膜厚よりも小さいことを特徴とする電源回路。

（付記２０）入力した高周波電圧を増幅して出力する高周波増幅器であって、
トランジスタを有しており、
前記トランジスタは、
化合物半導体層と、
前記化合物半導体層の上方に形成されたゲート電極と、
前記化合物半導体層に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、
前記化合物半導体層の表面を覆う絶縁膜と、
を含み、
前記絶縁膜は、前記化合物半導体層と前記ゲート電極との間に形成された、前記ゲート電極と接している部分の膜厚が、前記ゲート電極と前記ドレイン電極との間で前記化合物半導体層の表面を覆った部分の膜厚よりも小さいことを特徴とする高周波増幅器。

１ Ｓｉ基板
２ 化合物半導体積層構造
２ａ バッファ層
２ｂ 電子走行層
２ｃ 中間層
２ｄ 電子供給層
２ｅ キャップ層
２Ａ，２Ｂ 電極用リセス
３ 素子分離構造
４ ソース電極
５ ドレイン電極
６，１３ 保護絶縁膜
６ａ，１１ａ，１２ａ 開口
６ｂ，１１ｂ，１２ｂ 端部
６ｃ，１１ｃ 薄化部分
７ ゲート電極
１０ 連通開口
１１ 第１の絶縁膜
１２ 第２の絶縁膜
２１ 一次側回路
２２ 二次側回路
２３ トランス
２４ 交流電源
２５ ブリッジ整流回路
２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２７ａ，２７ｂ，２７ｃ スイッチング素子
３１ ディジタル・プレディストーション回路
３２ａ，３２ｂ ミキサー
３３ パワーアンプ

Claims (10)

1. 化合物半導体層と、
   前記化合物半導体層の上方に形成されたゲート電極と、
   前記化合物半導体層に平行な方向において、前記ゲート電極を挟む位置に形成された、ソース電極及びドレイン電極と、
   前記化合物半導体層の表面を覆う絶縁膜と
   を含み、
   前記絶縁膜は、前記化合物半導体層と前記ゲート電極との間に形成された、前記ゲート電極と接している部分の膜厚が、前記ゲート電極と前記ドレイン電極との間で前記化合物半導体層の表面を覆った部分の膜厚よりも小さいことを特徴とする化合物半導体装置。
2. 前記絶縁膜は、前記ゲート電極と接している部分が組成比の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする請求項１に記載の化合物半導体装置。
3. 前記絶縁膜は、前記ゲート電極と接している部分が誘電率の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする請求項１に記載の化合物半導体装置。
4. 前記絶縁膜は、前記ゲート電極と接している部分が電気容量の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする請求項１に記載の化合物半導体装置。
5. 前記絶縁膜は、前記積層構造と、前記第１の絶縁膜のみの部分とから構成されることを特徴とする請求項２〜４のいずれか１項に記載の化合物半導体装置。
6. 前記絶縁膜は、前記第１の絶縁膜がストイキオメトリ状態のＳｉＮからなり、前記第２の絶縁膜が非ストイキオメトリ状態のＳｉＮからなることを特徴とする請求項２〜５のいずれか１項に記載の化合物半導体装置。
7. 前記絶縁膜は、ストイキオメトリ状態のＳｉＮからなる単層の絶縁膜であることを特徴とする請求項１に記載の化合物半導体装置。
8. 化合物半導体層の表面に絶縁膜を形成する工程と、
   前記化合物半導体層の上方にゲート電極、ソース電極、及びドレイン電極を形成する工程と
   を含み、
   前記絶縁膜は、前記化合物半導体層と前記ゲート電極との間に形成された、前記ゲート電極と接している部分の膜厚が、前記ゲート電極と前記ドレイン電極との間で前記化合物半導体層の表面を覆った部分の膜厚よりも小さいことを特徴とする化合物半導体装置の製造方法。
9. 前記絶縁膜は、前記ゲート電極と接している部分が組成比の異なる第１の絶縁膜及びその上の第２の絶縁膜の積層構造であることを特徴とする請求項８に記載の化合物半導体装置の製造方法。
10. 前記絶縁膜は、前記第１の絶縁膜がストイキオメトリ状態のＳｉＮからなり、前記第２の絶縁膜が非ストイキオメトリ状態のＳｉＮからなることを特徴とする請求項８又は９に記載の化合物半導体装置の製造方法。

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