JP6135487B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置及び半導体装置の製造方法に関するものである。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある（例えば、特許文献１）。窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを電子走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極等が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。
特開２００２−３５９２５６号公報 特開２００９−３８３９２号公報 特開２０１０−１０９０８６号公報 特開２０１１−２４９５００号公報
ところで、窒化物半導体を用いたＨＥＭＴにおいて、高周波領域において動作可能なものが求められており、短ゲート技術によりゲート電極におけるゲート長の短いものの検討がなされている。一般的に、半導体装置を高周波領域において動作させるためには、オン抵抗が低いものが好ましい。
よって、窒化物半導体を用いた半導体装置において、オン抵抗が低く、高周波領域において動作させることのできる半導体装置が求められている。
本実施の形態の一観点によれば、基板の上に窒化物半導体により形成された第１の半導体層と、前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、前記第３の半導体層の上に形成されたドレイン電極と、前記第３の半導体層の上に形成されたゲート電極と、前記第３の半導体層及び前記第２の半導体層を除去することにより形成された開口部と、前記開口部に形成されたソース電極と、を有し、前記ソース電極は、第１の導電層と第２の導電層とを積層することにより形成されており、前記第１の導電層は、前記第１の半導体層と接しており、前記第２の導電層は、前記第２の半導体層と接しており、前記第１の導電層を形成している材料の仕事関数は、前記第２の導電層を形成している材料の仕事関数よりも小さいものであって、前記第１の導電層と前記第１の半導体層とはオーミック接合しており、前記第２の導電層と前記第２の半導体層でとはショットキー接合していることを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上に、窒化物半導体により第１の半導体層、第２の半導体層、第３の半導体層を積層して形成する工程と、前記第３の半導体層及び前記第２の半導体層を除去することにより、開口部を形成する工程と、前記開口部に、ソース電極を形成する工程と、前記第３の半導体層の上に、ドレイン電極を形成する工程と、前記第３の半導体層の上に、ゲート電極を形成する工程と、を有し、前記ソース電極は、第１の導電層と第２の導電層とが積層されたものであって、前記第１の導電層は、前記第１の半導体層と接しており、前記第２の導電層は、前記第２の半導体層と接しており、前記第１の導電層を形成している材料の仕事関数は、前記第２の導電層を形成している材料の仕事関数よりも小さいものであって、前記第１の導電層と前記第１の半導体層とはオーミック接合しており、前記第２の導電層と前記第２の半導体層でとはショットキー接合していることを特徴とする。
開示の半導体装置によれば、窒化物半導体を用いた半導体装置において、オン抵抗を低くすることができ、高周波領域における動作が可能となる。
従来の半導体装置の構造図 第１の実施の形態における半導体装置の構造図 半導体装置におけるＩｄｓ−Ｖｇｓ特性図 半導体装置におけるＩｄｓ−Ｖｄｓ特性図 第１の実施の形態における半導体装置の説明図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における他の半導体装置の構造図 第２の実施の形態における半導体装置の説明図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第３の実施の形態における半導体装置の説明図 第３の実施の形態における半導体装置の製造方法の工程図（１） 第３の実施の形態における半導体装置の製造方法の工程図（２） 第３の実施の形態における半導体装置の製造方法の工程図（３） 第４の実施の形態における半導体装置の説明図 第４の実施の形態における半導体装置の製造方法の工程図（１） 第４の実施の形態における半導体装置の製造方法の工程図（２） 第４の実施の形態における半導体装置の製造方法の工程図（３） 第５の実施の形態における半導体デバイスの説明図 第５の実施の形態におけるＰＦＣ回路の回路図 第５の実施の形態における電源装置の回路図 第５の実施の形態における高出力増幅器の構造図
実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
最初に、図１に基づき従来の半導体装置について説明する。図１に示される半導体装置は、基板９１０の上に、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）により、バッファ層９１１、電子走行層９２２、電子供給層９２３が積層して形成されている。
基板９１０には、例えば、半導体基板であるシリコン基板等が用いられており、バッファ層９１１は、膜厚が約３μｍのＡｌＮ等により形成されている。電子走行層９２２は膜厚が約３μｍのｉ−ＧａＮにより形成されており、電子供給層９２３は膜厚が約２０ｎｍのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。これにより、電子走行層９２２における電子走行層９２２と電子供給層９２３との界面近傍には、２ＤＥＧ９２２ａが生成される。
電子供給層９２３の上の所定の領域には、Ｔｉ／Ａｌからなる金属積層膜によりソース電極９４２及びドレイン電極９４３が形成されている。ソース電極９４２及びドレイン電極９４３を形成した後、電子供給層９２３の表面に、プラズマＣＶＤ（Chemical Vapor Deposition）によりＳｉＮ等を成膜することにより、保護膜９３０が形成される。ゲート電極９４１は、ゲート電極９４１が形成される領域における保護膜９３０を除去し、保護膜９３０を除去した領域の電子供給層９２３の上に形成される。ゲート電極９４１は、Ｎｉ／Ａｕからなる金属積層膜により形成されており、形成されるゲート電極９４１におけるゲート長は約０．１μｍである。
図１に示される半導体装置においては、Ｔｉ／Ａｌからなる金属積層膜により形成されたソース電極９４２とｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている電子供給層９２３との間におけるコンタクト抵抗が高いため、オン抵抗が高くなってしまう。このため、ソース電極９４２の直下の領域における電子供給層９２３にＳｉをイオン注入する方法や、ｎ型となる不純物の濃度の高い層を再成長させることにより、コンタクト抵抗を低くすることが試みられている。しかしながら、これらの方法は、製造工程が複雑となり、高コスト化につながるとともに、活性化アニールや再成長の際の製造工程において高温となるため、製造される半導体装置にダメージを与えてしまう。このため、これらの方法により製造される半導体装置は、所望の特性が得られない場合や、歩留りが低下する等の問題が生じてしまう。
（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態は、図２に示されるように、基板１０の上に、窒化物半導体により形成されたバッファ層１１、第１の半導体層となるｐ型層２１、第２の半導体層となる電子走行層２２、第３の半導体層となる電子供給層２３が積層形成されている。
基板１０には、ノンドープのシリコン（Ｓｉ）、ＳｉＣ、サファイア（Ａｌ２Ｏ３）、ＧａＮ等により形成された基板を用いることができる。基板１０は、導電性を有しない基板が好ましく、半絶縁性を有する材料や絶縁性の高い材料により形成されている。尚、本実施の形態においては、基板１０には、ＳｉＣ基板が用いられている。バッファ層１１は、膜厚が約０．５μｍのＡｌＮ等により形成されている。
第１の半導体層となるｐ型層２１は、膜厚が約０．５μｍのｐ−ＧａＮにより形成されており、不純物元素としてＭｇが、１×１０１７／ｃｍ３の濃度となるようにドープされている。第２の半導体層となる電子走行層２２は、膜厚が約０．２μｍのｉ−ＧａＮにより形成されている。第３の半導体層となる電子供給層２３は、膜厚が約２０ｎｍのｎ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されており、不純物元素としてＳｉが、１×１０１８／ｃｍ３の濃度となるようにドープされている。これにより、電子走行層２２と電子供給層２３との界面近傍における電子走行層２２には、２ＤＥＧ２２ａが生成される。尚、第３の半導体層となる電子供給層２３の上には、図２には不図示のｎ−ＧａＮ等によりキャップ層を形成してもよい。また、第３の半導体層は、不純物元素がドープされていないｉ−ＡｌＧａＮであってもよく、更には、ＡｌＧａＮ、ＩｎＧａＡｌＮ、ＩｎＡｌＮのうちのいずれかを含む材料により形成されていてもよい。
ソース電極４２は、ソース電極４２が形成される領域における電子供給層２３、電子走行層２２、ｐ型層２１の一部を除去し、このように窒化物半導体層の一部が除去された領域を金属材料等の導電性材料により埋め込むことにより形成されている。ドレイン電極４３は、電子供給層２３の上に形成されており、ソース電極４２及びドレイン電極４３が形成されていない電子供給層２３が露出している領域には、ＳｉＮ等により保護膜３０が形成されている。保護膜３０は、ＳｉＮの他、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＨｆＯ２等により形成してもよい。尚、保護膜３０は、プラズマＣＶＤ、ＡＬＤ（Atomic Layer Deposition）、スパッタリング、ＭＯＣＶＤ（Metal-Organic Vapor Phase Epitaxy）、ＭＢＥ（Molecular Beam Epitaxy）等により成膜してもよい。
ゲート電極４１は、ゲート電極４１が形成される領域における保護膜３０を除去し、保護膜３０が除去された領域の電子供給層２３の上を含む領域に形成されている。尚、ドレイン電極４３は、Ｔｉ／Ａｌからなる金属積層膜により形成されており、ゲート電極４１は、Ｎｉ／Ａｕからなる金属積層膜により形成されている。
本実施の形態においては、ソース電極４２は、第１の導電層４２ａ、第２の導電層４２ｂ、第３の導電層４２ｃを順に積層したものにより形成されている。尚、本実施の形態においては、ソース電極４２における第１の導電層４２ａと第１の半導体層となるｐ型層２１とはオーミック接合している。また、第２の導電層４２ｂと第２の半導体層である電子走行層２２及び第３の半導体層である電子供給層２３とはショットキー接合している。
従って、第１の導電層４２ａは、第１の半導体層となるｐ型層２１とオーミックコンタクトさせるため、仕事関数の比較的小さな材料、具体的には、仕事関数が５．０ｅＶ未満の材料、更に、より好ましくは、４．５ｅＶ未満の材料により形成されている。例えば、下記の表１に基づくならば、第１の導電層４２ａは、仕事関数が５．０ｅＶ未満となるＴｉ（チタン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）、Ｗ（タングステン）、Ｈｆ（ハフニウム）、ＴａＮ（窒化タンタル）、ＴｉＮ（窒化チタン）等のうちから選ばれる１または２以上の材料を含むものにより形成されている。更に、より好ましくは、第１の導電層４２ａは、仕事関数が４．５ｅＶ未満となるＴｉ、Ｔａ、Ｎｂ、Ｈｆ、ＴａＮ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
Figure 0006135487
また、第２の導電層４２ｂは、第２の半導体層となる電子走行層２２及び第３の半導体層となる電子供給層２３とショットキー接合させるため、仕事関数の比較的大きな材料、具体的には、仕事関数が５．０ｅＶ以上の材料により形成されている。例えば、第２の導電層４２ｂは、仕事関数が５．０ｅＶ以上となるＮｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｉｒ（イリジウム）、Ａｕ（金）等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
第３の導電層４２ｃは、ソース電極４２における抵抗を全体的に低くするために形成されており、導電性の高い材料、具体的には、Ａｌ（アルミニウム）、Ａｕ、Ｃｕ（銅）等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
尚、図示はしないが、ソース電極４２においては、第３の導電層４２ｃの上に第４の導電層を形成してもよい。即ち、第３の導電層４２ｃは、熱や物性的に弱い材料であるため、保護するためキャップ層として、熱や物性的に強い金属材料等により第４の導電層を形成してもよい。
本実施の形態においては、ソース電極４２における第１の導電層４２ａと第２の導電層４２ｂとの界面は、第１の半導体層となるｐ型層２１と第２の半導体層である電子走行層２２との界面と同じ高さになるように形成されていることが好ましい。また、第２の導電層４２ｂと第３の導電層４２ｃとの界面は、電子供給層２３が形成されている高さとなるように形成されていることが好ましく、更には、電子供給層２３と保護膜３０との界面と同じ高さになるように形成されていることが好ましい。
（半導体装置の特性）
次に、本実施の形態における半導体装置の特性について説明する。図３は、ゲート電極に印加されるゲート電圧Ｖｇｓとソース電極とドレイン電極との間に流れるドレイン電流Ｉｄｓとの関係を示すＩｄｓ−Ｖｇｓ特性図である。尚、ドレイン電極とソース電極との間には、１０Ｖのドレイン電圧Ｖｄｓが印加されている。図３における３Ａは、図１に示す構造の半導体装置の特性図であり、３Ｂは本実施の形態における半導体装置、即ち、図２に示す構造の半導体装置の特性図である。
図３に示されるように、本実施の形態における半導体装置は、図１に示される半導体装置よりも、Ｉｄｓ−Ｖｇｓ特性における傾きを急峻になるため、オン抵抗を低くすることができる。このため、半導体装置を高速動作させることができ、高周波領域における動作が可能となる。また、本実施の形態における半導体装置は、図１に示される半導体装置よりも、ゲート電圧を正の側に動かすことができるため、ノーマリーオフにすることができる。
図４は、ソース電極とドレイン電極との間に印加されるドレイン電圧Ｖｄｓとソース電極とドレイン電極との間に流れるドレイン電流Ｉｄｓとの関係を示すＩｄｓ−Ｖｄｓ特性図である。尚、−３Ｖのゲート電圧Ｖｇｓが印加されている。図４における４Ａは、図１に示す構造の半導体装置の特性図であり、４Ｂは本実施の形態における半導体装置、即ち、図２に示す構造の半導体装置の特性図である。図４に示されるように、本実施の形態における半導体装置は、図１に示される半導体装置よりも、オフ時におけるドレイン電流Ｉｄｓが低くなるため、リーク電流を低くすることができる。
次に、本実施の形態における半導体装置の動作について説明する。図５は、本実施の形態における半導体装置において、ソース電極４２と第２の半導体層である電子走行層２２との接合部分におけるエネルギーバンド図である。
図５（ａ）は、ドレイン電圧Ｖｄｓが１Ｖであって、ゲート電圧Ｖｇｓが０Ｖの場合の状態を示す。図５（ａ）に示される状態においては、ソース電極４２と電子走行層２２との間におけるショットキーバリアが厚く、電子走行層２２の伝導帯Ｅｃの下端が、フェルミレベルＥｆよりも上になっている。よって、ソース電極４２から電子走行層２２に向かって電子が流れないため、オフ状態となる。
一方、図５（ｂ）は、ドレイン電圧Ｖｄｓが１Ｖであって、ゲート電圧Ｖｇｓが２Ｖの場合の状態を示す。図５（ｂ）に示される状態においては、ソース電極４２と電子走行層２２との間におけるショットキーバリアが薄くなり、電子走行層２２の伝導帯Ｅｃの下端が、フェルミレベルＥｆよりも下になっている。よって、ソース電極４２から電子走行層２２に向かって、ショットキーバリアを突き抜けトンネル効果による電子が流れ、また、ショットキーバリアを乗り越えて、高電界で加速された電子が流れるため、オン状態となる。
この際、高電界で加速された高エネルギー状態の電子が、電子走行層２２に入ると、電子走行層２２内において、電子によるインパクトイオン化により、電子とホールが生成される。しかしながら、本実施の形態においては、生成されたホールは、第１の半導体層となるｐ型層２１を介し、ソース電極４２に流すことができるため、耐圧の低下を防ぐことができる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図６から図８に基づき説明する。
最初に、図６（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、バッファ層１１、第１の半導体層となるｐ型層２１、第２の半導体層となる電子走行層２２、第３の半導体層となる電子供給層２３等の窒化物半導体層を積層して形成する。本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、バッファ層１１は、膜厚が約０．５μｍのＡｌＮ等により形成されている。
第１の半導体層となるｐ型層２１は、膜厚が約０．５μｍのｐ−ＧａＮにより形成されており、不純物元素としてＭｇが、１×１０１７／ｃｍ３の濃度となるようにドープされている。第２の半導体層となる電子走行層２２は、膜厚が約０．２μｍのｉ−ＧａＮにより形成されている。第３の半導体層となる電子供給層２３は、膜厚が約２０ｎｍのｎ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されており、不純物元素としてＳｉが、１×１０１８／ｃｍ３の濃度となるようにドープされている。これにより、電子走行層２２と電子供給層２３との界面近傍における電子走行層２２には、２ＤＥＧ２２ａが生成される。
この後、不図示の素子分離領域を形成する。具体的には、電子供給層２３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示の素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングにより、レジストパターンの開口部の形成されている領域における窒化物半導体層を除去すること、または、Ａｒ等のイオンをイオン注入することにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図６（ｂ）に示すように、ソース電極４２が形成される領域の電子供給層２３、電子走行層２２、ｐ型層２１の一部を除去することにより、開口部２３ａを形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスをエッチングガスとして用いたドライエッチングにより、レジストパターンの開口部における電子供給層２３、電子走行層２２、ｐ型層２１の一部を除去することにより、開口部２３ａを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。この際行なわれるドライエッチングとしては、ＲＩＥ（Reactive Ion Etching）等が挙げられる。
次に、図７（ａ）に示すように、開口部２３ａにソース電極４２を形成する。具体的には、電子供給層２３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、第１の導電層４２ａを形成するための金属膜、第２の導電層４２ｂを形成するための金属膜、第３の導電層４２ｃを形成するための金属膜を順に積層することにより積層金属膜を成膜する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている積層金属膜をレジストパターンとともに、リフトオフにより除去することにより、残存する積層金属膜によりソース電極４２が形成される。本実施の形態においては、第１の導電層４２ａは、厚さが約２０ｎｍのＴｉ膜により形成されており、第２の導電層４２ｂは、厚さが約２００ｎｍのＮｉ膜により形成されており、第３の導電層４２ｃは、厚さが約５０ｎｍのＡｌ膜により形成されている。これにより、ソース電極４２における第２の導電層４２ｂと第２の半導体層である電子走行層２２及び第３の半導体層である電子供給層２３との間においてショットキー接合が形成される。
次に、図７（ｂ）に示すように、第３の半導体層である電子供給層２３の上にドレイン電極４３を形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置により露光、現像を行なうことにより、ドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｔｉ／Ａｌからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する積層金属膜によりドレイン電極４３が形成される。この後、窒素雰囲気において、６００℃の温度で１分間熱処理を行なうことにより、ドレイン電極４３におけるオーミックコンタクトを確立させる。この際、ソース電極４２における第１の導電層４２ａにおいても、第１の半導体層となるｐ型層２１との間においてオーミックコンタクトが確立される。
次に、図８（ａ）に示すように、第３の半導体層である電子供給層２３の上に、保護膜３０を形成する。具体的には、プラズマＣＶＤにより、電子供給層２３の上に、ＳｉＮ膜を成膜することにより保護膜３０を形成する。
次に、図８（ｂ）に示すように、ゲート電極４１が形成される領域の保護膜３０を除去し、電子供給層２３を露出させた後、ゲート電極４１を形成する。具体的には、保護膜３０の上に、ＥＢ（electron beam）レジスト等を塗布し、ＥＢ描画装置によるＥＢ描画、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する３層のレジストパターンを形成する。この後、レジストパターンの開口部における保護膜３０をＲＩＥ等により除去し、電子供給層２３の表面を露出させる。この後、真空蒸着により、Ｎｉ／Ａｕからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する積層金属膜によりゲート電極４１が形成される。本実施の形態においては、形成されたゲート電極４１におけるゲート長は、約０．１μｍである。
（変形例）
本実施の形態における半導体装置は、図９に示すように、ソース電極４２は第３の半導体層である電子供給層２３及び第２の半導体層である電子走行層２２の一部又は全部を除去した領域に形成されているものであってもよい。この際、ソース電極４２における第２の導電層４２ｂは、電子供給層２３及び電子走行層２２と接触し、ショットキー接合が形成される。
尚、本実施の形態においては、第１の半導体層となるｐ型層２１は、不純物元素としてＭｇがドープされているｐ−ＧａＮにより形成されている場合について説明した。しかしながら、本実施の形態における半導体装置は、第１の半導体層となるｐ型層２１にはｐ型となる不純物元素がドープされていればよく、例えば、Ｃ（炭素）がドープされていてもよい。第１の半導体層となるｐ型層２１において、不純物元素としてＣがドープされている場合には、Ｃの濃度は、１×１０１７／ｃｍ３となるようにドープされている。
〔第２の実施の形態〕
（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態は、図１０に示されるように、基板１０の上に、窒化物半導体により形成されたバッファ層１１、第１の半導体層となるノンドープ層１２１、第２の半導体層となる電子走行層２２、第３の半導体層となる電子供給層２３が積層形成されている。
基板１０には、ノンドープのシリコン、ＳｉＣ、サファイア、ＧａＮ等により形成された基板を用いることができる。基板１０は、導電性を有しない基板が好ましく、半絶縁性を有する材料や絶縁性の高い材料により形成されている。尚、本実施の形態においては、基板１０には、ＳｉＣ基板が用いられている。バッファ層１１は、膜厚が約０．５μｍのＡｌＮ等により形成されている。
第１の半導体層となるノンドープ層１２１は、膜厚が約０．５μｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子走行層２２は、膜厚が約０．２μｍのｉ−ＧａＮにより形成されている。第３の半導体層となる電子供給層２３は、膜厚が約２０ｎｍのｎ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されており、不純物元素としてＳｉが、１×１０１８／ｃｍ３の濃度となるようにドープされている。これにより、電子走行層２２と電子供給層２３との界面近傍における電子走行層２２には、２ＤＥＧ２２ａが生成される。尚、第３の半導体層となる電子供給層２３の上には、不図示のｎ−ＧａＮ等によりキャップ層を形成してもよい。
ソース電極４２は、ソース電極４２が形成される領域における電子供給層２３、電子走行層２２、ノンドープ層１２１の一部を除去し、このように窒化物半導体層の一部が除去された領域を金属材料等の導電性材料により埋め込むことにより形成されている。ドレイン電極４３は、電子供給層２３の上に形成されており、ソース電極４２及びドレイン電極４３が形成されていない電子供給層２３が露出している領域には、ＳｉＮ等により保護膜３０が形成されている。保護膜３０は、ＳｉＮの他、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＨｆＯ２等により形成してもよい。また、保護膜３０は、プラズマＣＶＤの他、ＡＬＤ、スパッタリング、ＭＯＣＶＤ、ＭＢＥ等により成膜してもよい。
ゲート電極４１は、ゲート電極４１が形成される領域における保護膜３０を除去し、保護膜３０が除去された領域の電子供給層２３の上を含む領域に形成されている。尚、ドレイン電極４３は、Ｔｉ／Ａｌからなる金属積層膜により形成されており、ゲート電極４１は、Ｎｉ／Ａｕからなる金属積層膜により形成されている。
本実施の形態においては、ソース電極４２は、第１の導電層４２ａ、第２の導電層４２ｂ、第３の導電層４２ｃを順に積層したものにより形成されている。尚、本実施の形態においては、ソース電極４２における第１の導電層４２ａと第１の半導体層となるノンドープ層１２１とはオーミック接合している。また、第２の導電層４２ｂと第２の半導体層である電子走行層２２及び第３の半導体層である電子供給層２３とはショットキー接合している。
従って、第１の導電層４２ａは、第１の半導体層となるノンドープ層１２１とオーミックコンタクトさせるため、仕事関数の比較的小さな材料、具体的には、仕事関数が５．０ｅＶ未満の材料、更に、より好ましくは、４．５ｅＶ未満の材料により形成されている。例えば、上述した表１に基づくならば、第１の導電層４２ａは、仕事関数が５．０ｅＶ未満となるＴｉ、Ｔａ、Ｍｏ、Ｎｂ、Ｗ、Ｈｆ、ＴａＮ、ＴｉＮ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。更に、より好ましくは、第１の導電層４２ａは、仕事関数が４．５ｅＶ未満となるＴｉ、Ｔａ、Ｎｂ、Ｈｆ、ＴａＮ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
また、第２の導電層４２ｂは、第２の半導体層となる電子走行層２２及び第３の半導体層となる電子供給層２３とショットキー接合させるため、仕事関数の比較的大きな材料、具体的には、仕事関数が５．０ｅＶ以上の材料により形成されている。例えば、第２の導電層４２ｂは、仕事関数が５．０ｅＶ以上となるＮｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ａｕ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
第３の導電層４２ｃは、ソース電極４２における抵抗を全体的に低くするために形成されており、導電性の高い材料、具体的には、Ａｌ、Ａｕ、Ｃｕ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
尚、図示はしないが、ソース電極４２においては、第３の導電層４２ｃの上に第４の導電層を形成してもよい。即ち、第３の導電層４２ｃは、熱や物性的に弱い材料であるため、保護するためキャップ層として、熱や物性的に強い金属材料等により第４の導電層を形成してもよい。
本実施の形態においては、ソース電極４２における第１の導電層４２ａと第２の導電層４２ｂとの界面は、第１の半導体層となるノンドープ層１２１と第２の半導体層である電子走行層２２との界面と同じ高さになるように形成されていることが好ましい。また、第２の導電層４２ｂと第３の導電層４２ｃとの界面は、電子供給層２３が形成されている高さとなるように形成されていることが好ましく、更には、電子供給層２３と保護膜３０との界面と同じ高さになるように形成されていることが好ましい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１１から図１３に基づき説明する。
最初に、図１１（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、バッファ層１１、第１の半導体層となるノンドープ層１２１、第２の半導体層となる電子走行層２２、第３の半導体層となる電子供給層２３等の窒化物半導体層を積層して形成する。本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、バッファ層１１は、膜厚が約０．５μｍのＡｌＮ等により形成されている。
第１の半導体層となるノンドープ層１２１は、膜厚が約０．５μｍのｉ−ＧａＮにより形成されている。第２の半導体層となる電子走行層２２は、膜厚が約０．２μｍのｉ−ＧａＮにより形成されている。第３の半導体層となる電子供給層２３は、膜厚が約２０ｎｍのｎ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されており、不純物元素としてＳｉが、１×１０１８／ｃｍ３の濃度となるようにドープされている。これにより、電子走行層２２と電子供給層２３との界面近傍における電子走行層２２には、２ＤＥＧ２２ａが生成される。
この後、不図示の素子分離領域を形成する。具体的には、電子供給層２３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示の素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングにより、レジストパターンの開口部の形成されている領域における窒化物半導体層を除去すること、または、Ａｒ等のイオンをイオン注入することにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１１（ｂ）に示すように、ソース電極４２が形成される領域の電子供給層２３、電子走行層２２、ノンドープ層１２１の一部を除去することにより、開口部２３ａを形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターンの開口部における電子供給層２３、電子走行層２２、ノンドープ層１２１の一部を除去することにより、開口部２３ａを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１２（ａ）に示すように、開口部２３ａにソース電極４２を形成する。具体的には、電子供給層２３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、第１の導電層４２ａを形成するための金属膜、第２の導電層４２ｂを形成するための金属膜、第３の導電層４２ｃを形成するための金属膜を順に積層することにより積層金属膜を成膜する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている積層金属膜をレジストパターンとともに、リフトオフにより除去することにより、残存する積層金属膜によりソース電極４２が形成される。本実施の形態においては、第１の導電層４２ａは、厚さが約２０ｎｍのＴｉ膜により形成されており、第２の導電層４２ｂは、厚さが約２００ｎｍのＮｉ膜により形成されており、第３の導電層４２ｃは、厚さが約５０ｎｍのＡｌ膜により形成されている。これにより、ソース電極４２における第２の導電層４２ｂと第２の半導体層である電子走行層２２及び第３の半導体層である電子供給層２３との間においてショットキー接合が形成される。
次に、図１２（ｂ）に示すように、第３の半導体層である電子供給層２３の上にドレイン電極４３を形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置により露光、現像を行なうことにより、ドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｔｉ／Ａｌからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する積層金属膜によりドレイン電極４３が形成される。この後、窒素雰囲気において、６００℃の温度で１分間熱処理を行なうことにより、ドレイン電極４３におけるオーミックコンタクトを確立させる。この際、ソース電極４２における第１の導電層４２ａにおいても、第１の半導体層となるノンドープ層１２１との間においてオーミックコンタクトが確立される。
次に、図１３（ａ）に示すように、第３の半導体層である電子供給層２３の上に、保護膜３０を形成する。具体的には、プラズマＣＶＤにより、電子供給層２３の上に、ＳｉＮ膜を成膜することにより保護膜３０を形成する。
次に、図１３（ｂ）に示すように、ゲート電極４１が形成される領域の保護膜３０を除去し、電子供給層２３を露出させた後、ゲート電極４１を形成する。具体的には、保護膜３０の上に、ＥＢレジスト等を塗布し、ＥＢ描画装置によるＥＢ描画、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する３層のレジストパターンを形成する。この後、レジストパターンの開口部における保護膜３０をＲＩＥ等により除去し、電子供給層２３の表面を露出させる。この後、真空蒸着により、Ｎｉ／Ａｕからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する積層金属膜によりゲート電極４１が形成される。本実施の形態においては、形成されたゲート電極４１におけるゲート長は、約０．１μｍである。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
（半導体装置）
次に、第３の実施の形態における半導体装置について説明する。本実施の形態は、図１４に示されるように、基板１０の上に、窒化物半導体により形成されたバッファ層１１、第１の半導体層となる半絶縁半導体層２２１、第２の半導体層となる電子走行層２２、第３の半導体層となる電子供給層２３が積層形成されている。
基板１０には、ノンドープのシリコン、ＳｉＣ、サファイア、ＧａＮ等により形成された基板を用いることができる。基板１０は、導電性を有しない基板が好ましく、半絶縁性を有する材料や絶縁性の高い材料により形成されている。尚、本実施の形態においては、基板１０には、ＳｉＣ基板が用いられている。バッファ層１１は、膜厚が約０．５μｍのＡｌＮ等により形成されている。
第１の半導体層となる半絶縁半導体層２２１は、膜厚が約０．５μｍのＦｅがドープされているＧａＮにより形成されており、不純物元素としてＦｅが、１×１０１７／ｃｍ３の濃度となるようにドープされている。第１の半導体層となる半絶縁半導体層２２１は、半絶縁性のＧａＮにより形成されている。第２の半導体層となる電子走行層２２は、膜厚が約０．２μｍのｉ−ＧａＮにより形成されている。第３の半導体層となる電子供給層２３は、膜厚が約２０ｎｍのｎ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されており、不純物元素としてＳｉが、１×１０１８／ｃｍ３の濃度となるようにドープされている。これにより、電子走行層２２と電子供給層２３との界面近傍における電子走行層２２には、２ＤＥＧ２２ａが生成される。尚、第３の半導体層となる電子供給層２３の上には、不図示のｎ−ＧａＮ等によりキャップ層を形成してもよい。
ソース電極４２は、ソース電極４２が形成される領域における電子供給層２３、電子走行層２２、半絶縁半導体層２２１の一部を除去し、このように窒化物半導体層の一部が除去された領域を金属材料等の導電性材料により埋め込むことにより形成されている。ドレイン電極４３は、電子供給層２３の上に形成されており、ソース電極４２及びドレイン電極４３が形成されていない電子供給層２３が露出している領域には、ＳｉＮ等により保護膜３０が形成されている。保護膜３０は、ＳｉＮの他、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＨｆＯ２等により形成してもよい。また、保護膜３０は、プラズマＣＶＤの他、ＡＬＤ、スパッタリング、ＭＯＣＶＤ、ＭＢＥ等により成膜してもよい。
ゲート電極４１は、ゲート電極４１が形成される領域における保護膜３０を除去し、保護膜３０が除去された領域の電子供給層２３の上を含む領域に形成されている。尚、ドレイン電極４３は、Ｔｉ／Ａｌからなる金属積層膜により形成されており、ゲート電極４１は、Ｎｉ／Ａｕからなる金属積層膜により形成されている。
本実施の形態においては、ソース電極４２は、第１の導電層４２ａ、第２の導電層４２ｂ、第３の導電層４２ｃを順に積層したものにより形成されている。尚、本実施の形態においては、ソース電極４２における第１の導電層４２ａと第１の半導体層となる半絶縁半導体層２２１とはオーミック接合している。また、第２の導電層４２ｂと第２の半導体層である電子走行層２２及び第３の半導体層である電子供給層２３とはショットキー接合している。
従って、第１の導電層４２ａは、第１の半導体層となる半絶縁半導体層２２１とオーミックコンタクトさせるため、仕事関数の比較的小さな材料、具体的には、仕事関数が５．０ｅＶ未満の材料、更に、より好ましくは、４．５ｅＶ未満の材料により形成されている。例えば、前述した表１に基づくならば、第１の導電層４２ａは、仕事関数が５．０ｅＶ未満となるＴｉ、Ｔａ、Ｍｏ、Ｎｂ、Ｗ、Ｈｆ、ＴａＮ、ＴｉＮ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。更に、より好ましくは、第１の導電層４２ａは、仕事関数が４．５ｅＶ未満となるＴｉ、Ｔａ、Ｎｂ、Ｈｆ、ＴａＮ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
また、第２の導電層４２ｂは、第２の半導体層となる電子走行層２２及び第３の半導体層となる電子供給層２３とショットキー接合させるため、仕事関数の比較的大きな材料、具体的には、仕事関数が５．０ｅＶ以上の材料により形成されている。例えば、第２の導電層４２ｂは、仕事関数が５．０ｅＶ以上となるＮｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ａｕ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
第３の導電層４２ｃは、ソース電極４２における抵抗を全体的に低くするために形成されており、導電性の高い材料、具体的には、Ａｌ、Ａｕ、Ｃｕ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
尚、図示はしないが、ソース電極４２においては、第３の導電層４２ｃの上に第４の導電層を形成してもよい。即ち、第３の導電層４２ｃは、熱や物性的に弱い材料であるため、保護するためキャップ層として、熱や物性的に強い金属材料等により第４の導電層を形成してもよい。
本実施の形態においては、ソース電極４２における第１の導電層４２ａと第２の導電層４２ｂとの界面は、第１の半導体層となる半絶縁半導体層２２１と第２の半導体層である電子走行層２２との界面と同じ高さになるように形成されていることが好ましい。また、第２の導電層４２ｂと第３の導電層４２ｃとの界面は、電子供給層２３が形成されている高さとなるように形成されていることが好ましく、更には、電子供給層２３と保護膜３０との界面と同じ高さになるように形成されていることが好ましい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１５から図１７に基づき説明する。
最初に、図１５（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、バッファ層１１、第１の半導体層となる半絶縁半導体層２２１、第２の半導体層となる電子走行層２２、第３の半導体層となる電子供給層２３等の窒化物半導体層を積層して形成する。本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、バッファ層１１は、膜厚が約０．５μｍのＡｌＮ等により形成されている。
第１の半導体層となる半絶縁半導体層２２１は、膜厚が約０．５μｍのＦｅがドープされたＧａＮにより形成されており、不純物元素としてＦｅが、１×１０１７／ｃｍ３の濃度となるようにドープされている。第２の半導体層となる電子走行層２２は、膜厚が約０．２μｍのｉ−ＧａＮにより形成されている。第３の半導体層となる電子供給層２３は、膜厚が約２０ｎｍのｎ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されており、不純物元素としてＳｉが、１×１０１８／ｃｍ３の濃度となるようにドープされている。これにより、電子走行層２２と電子供給層２３との界面近傍における電子走行層２２には、２ＤＥＧ２２ａが生成される。
この後、不図示の素子分離領域を形成する。具体的には、電子供給層２３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示の素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングにより、レジストパターンの開口部の形成されている領域における窒化物半導体層を除去すること、または、Ａｒ等のイオンをイオン注入することにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１５（ｂ）に示すように、ソース電極４２が形成される領域の電子供給層２３、電子走行層２２、半絶縁半導体層２２１の一部を除去することにより、開口部２３ａを形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターンの開口部における電子供給層２３、電子走行層２２、半絶縁半導体層２２１の一部を除去することにより、開口部２３ａを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１６（ａ）に示すように、開口部２３ａにソース電極４２を形成する。具体的には、電子供給層２３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、第１の導電層４２ａを形成するための金属膜、第２の導電層４２ｂを形成するための金属膜、第３の導電層４２ｃを形成するための金属膜を順に積層することにより積層金属膜を成膜する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている積層金属膜をレジストパターンとともに、リフトオフにより除去することにより、残存する積層金属膜によりソース電極４２が形成される。本実施の形態においては、第１の導電層４２ａは、厚さが約２０ｎｍのＴｉ膜により形成されており、第２の導電層４２ｂは、厚さが約２００ｎｍのＮｉ膜により形成されており、第３の導電層４２ｃは、厚さが約５０ｎｍのＡｌ膜により形成されている。これにより、ソース電極４２における第２の導電層４２ｂと第２の半導体層である電子走行層２２及び第３の半導体層である電子供給層２３との間においてショットキー接合が形成される。
次に、図１６（ｂ）に示すように、第３の半導体層である電子供給層２３の上にドレイン電極４３を形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置により露光、現像を行なうことにより、ドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｔｉ／Ａｌからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する積層金属膜によりドレイン電極４３が形成される。この後、窒素雰囲気において、６００℃の温度で１分間熱処理を行なうことにより、ドレイン電極４３におけるオーミックコンタクトを確立させる。この際、ソース電極４２における第１の導電層４２ａにおいても、第１の半導体層となる半絶縁半導体層２２１との間においてオーミックコンタクトが確立される。
次に、図１７（ａ）に示すように、第３の半導体層である電子供給層２３の上に、保護膜３０を形成する。具体的には、プラズマＣＶＤにより、電子供給層２３の上に、ＳｉＮ膜を成膜することにより保護膜３０を形成する。
次に、図１７（ｂ）に示すように、ゲート電極４１が形成される領域の保護膜３０を除去し、電子供給層２３を露出させた後、ゲート電極４１を形成する。具体的には、保護膜３０の上に、ＥＢレジスト等を塗布し、ＥＢ描画装置によるＥＢ描画、現像を行なうことにより、ゲート電極４１が形成される領域に開口部を有する３層のレジストパターンを形成する。この後、レジストパターンの開口部における保護膜３０をＲＩＥ等により除去し、電子供給層２３の表面を露出させる。この後、真空蒸着により、Ｎｉ／Ａｕからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する積層金属膜によりゲート電極４１が形成される。本実施の形態においては、形成されたゲート電極４１におけるゲート長は、約０．１μｍである。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
（半導体装置）
次に、第４の実施の形態における半導体装置について説明する。本実施の形態は、図１８に示されるように、基板１０の上に、窒化物半導体により形成されたバッファ層１１、第１の半導体層となるｐ型層２１、第２の半導体層となる電子走行層２２、第３の半導体層となる電子供給層２３が積層形成されている。
基板１０には、ノンドープのシリコン、ＳｉＣ、サファイア、ＧａＮ等により形成された基板を用いることができる。基板１０は、導電性を有しない基板が好ましく、半絶縁性を有する材料や絶縁性の高い材料により形成されている。尚、本実施の形態においては、基板１０には、ＳｉＣ基板が用いられている。バッファ層１１は、膜厚が約０．５μｍのＡｌＮ等により形成されている。
第１の半導体層となるｐ型層２１は、膜厚が約０．５μｍのｐ−ＧａＮにより形成されており、不純物元素としてＭｇが、１×１０１７／ｃｍ３の濃度となるようにドープされている。第２の半導体層となる電子走行層２２は、膜厚が約０．２μｍのｉ−ＧａＮにより形成されている。第３の半導体層となる電子供給層２３は、膜厚が約２０ｎｍのｎ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されており、不純物元素としてＳｉが、１×１０１８／ｃｍ３の濃度となるようにドープされている。これにより、電子走行層２２と電子供給層２３との界面近傍における電子走行層２２には、２ＤＥＧ２２ａが生成される。尚、第３の半導体層となる電子供給層２３の上には、不図示のｎ−ＧａＮ等によりキャップ層を形成してもよい。
ソース電極４２は、ソース電極４２が形成される領域における電子供給層２３、電子走行層２２、ｐ型層２１の一部を除去し、このように窒化物半導体層の一部が除去された領域を金属材料等の導電性材料により埋め込むことにより形成されている。ドレイン電極４３は、電子供給層２３の上に形成されており、ソース電極４２及びドレイン電極４３が形成されていない電子供給層２３が露出している領域には、ＳｉＮ等により保護膜３０が形成されている。保護膜３０は、ＳｉＮの他、ＳｉＯ２、Ａｌ２Ｏ３、ＡｌＮ、ＨｆＯ２等により形成してもよい。また、保護膜３０は、プラズマＣＶＤの他、ＡＬＤ、スパッタリング、ＭＯＣＶＤ、ＭＢＥ等により成膜してもよい。
ゲート電極３４１は、ゲートリセス２３ｂを含む領域に形成されている。即ち、ゲート電極３４１が形成される領域における保護膜３０を除去し、更に、第３の半導体層である電子供給層２３の一部を除去することによりゲートリセス２３ｂを形成する。この後、ゲート電極３４１は、このように形成されたゲートリセス２３ｂを含む領域に形成されている。尚、ドレイン電極４３は、Ｔｉ／Ａｌからなる金属積層膜により形成されており、ゲート電極３４１は、Ｎｉ／Ａｕからなる金属積層膜により形成されている。
本実施の形態においては、ソース電極４２は、第１の導電層４２ａ、第２の導電層４２ｂ、第３の導電層４２ｃを順に積層したものにより形成されている。尚、本実施の形態においては、ソース電極４２における第１の導電層４２ａと第１の半導体層となるｐ型層２１とはオーミック接合している。また、第２の導電層４２ｂと第２の半導体層である電子走行層２２及び第３の半導体層である電子供給層２３とはショットキー接合している。
従って、第１の導電層４２ａは、第１の半導体層となるｐ型層２１とオーミックコンタクトさせるため、仕事関数の比較的小さな材料、具体的には、仕事関数が５．０ｅＶ未満の材料、更に、より好ましくは、４．５ｅＶ未満の材料により形成されている。例えば、前述した表１に基づくならば、第１の導電層４２ａは、仕事関数が５．０ｅＶ未満となるＴｉ、Ｔａ、Ｍｏ、Ｎｂ、Ｗ、Ｈｆ、ＴａＮ、ＴｉＮ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。更に、より好ましくは、第１の導電層４２ａは、仕事関数が４．５ｅＶ未満となるＴｉ、Ｔａ、Ｎｂ、Ｈｆ、ＴａＮ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
また、第２の導電層４２ｂは、第２の半導体層となる電子走行層２２及び第３の半導体層となる電子供給層２３とショットキー接合させるため、仕事関数の比較的大きな材料、具体的には、仕事関数が５．０ｅＶ以上の材料により形成されている。例えば、第２の導電層４２ｂは、仕事関数が５．０ｅＶ以上となるＮｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ａｕ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
第３の導電層４２ｃは、ソース電極４２における抵抗を全体的に低くするために形成されており、導電性の高い材料、具体的には、Ａｌ、Ａｕ、Ｃｕ等のうちから選ばれる１または２以上の材料を含むものにより形成されている。
尚、図示はしないが、ソース電極４２においては、第３の導電層４２ｃの上に第４の導電層を形成してもよい。即ち、第３の導電層４２ｃは、熱や物性的に弱い材料であるため、保護するためキャップ層として、熱や物性的に強い金属材料等により第４の導電層を形成してもよい。
本実施の形態においては、ソース電極４２における第１の導電層４２ａと第２の導電層４２ｂとの界面は、第１の半導体層となるｐ型層２１と第２の半導体層である電子走行層２２との界面と同じ高さになるように形成されていることが好ましい。また、第２の導電層４２ｂと第３の導電層４２ｃとの界面は、電子供給層２３が形成されている高さとなるように形成されていることが好ましく、更には、電子供給層２３と保護膜３０との界面と同じ高さになるように形成されていることが好ましい。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について、図１９から図２１に基づき説明する。
最初に、図１９（ａ）に示すように、基板１０の上に、ＭＯＶＰＥにより、バッファ層１１、第１の半導体層となるｐ型層２１、第２の半導体層となる電子走行層２２、第３の半導体層となる電子供給層２３等の窒化物半導体層を積層して形成する。本実施の形態においては、基板１０には、ＳｉＣ基板が用いられており、バッファ層１１は、膜厚が約０．５μｍのＡｌＮ等により形成されている。
第１の半導体層となるｐ型層２１は、膜厚が約０．５μｍのｐ−ＧａＮにより形成されており、不純物元素としてＭｇが、１×１０１７／ｃｍ３の濃度となるようにドープされている。第２の半導体層となる電子走行層２２は、膜厚が約０．２μｍのｉ−ＧａＮにより形成されている。第３の半導体層となる電子供給層２３は、膜厚が約２０ｎｍのｎ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されており、不純物元素としてＳｉが、１×１０１８／ｃｍ３の濃度となるようにドープされている。これにより、電子走行層２２と電子供給層２３との界面近傍における電子走行層２２には、２ＤＥＧ２２ａが生成される。
この後、不図示の素子分離領域を形成する。具体的には、電子供給層２３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、不図示の素子分離領域が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスを用いたドライエッチングにより、レジストパターンの開口部の形成されている領域における窒化物半導体層を除去すること、または、Ａｒ等のイオンをイオン注入することにより、不図示の素子分離領域を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１９（ｂ）に示すように、ソース電極４２が形成される領域の電子供給層２３、電子走行層２２、ｐ型層２１の一部を除去することにより、開口部２３ａを形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、塩素系ガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターンの開口部における電子供給層２３、電子走行層２２、ｐ型層２１の一部を除去することにより、開口部２３ａを形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図２０（ａ）に示すように、開口部２３ａにソース電極４２を形成する。具体的には、電子供給層２３の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極４２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、第１の導電層４２ａを形成するための金属膜、第２の導電層４２ｂを形成するための金属膜、第３の導電層４２ｃを形成するための金属膜を順に積層することにより積層金属膜を成膜する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている積層金属膜をレジストパターンとともに、リフトオフにより除去することにより、残存する積層金属膜によりソース電極４２が形成される。本実施の形態においては、第１の導電層４２ａは、厚さが約２０ｎｍのＴｉ膜により形成されており、第２の導電層４２ｂは、厚さが約２００ｎｍのＮｉ膜により形成されており、第３の導電層４２ｃは、厚さが約５０ｎｍのＡｌ膜により形成されている。これにより、ソース電極４２における第２の導電層４２ｂと第２の半導体層である電子走行層２２及び第３の半導体層である電子供給層２３との間においてショットキー接合が形成される。
次に、図２０（ｂ）に示すように、第３の半導体層である電子供給層２３の上にドレイン電極４３を形成する。具体的には、電子供給層２３の上に、フォトレジストを塗布し、露光装置により露光、現像を行なうことにより、ドレイン電極４３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、真空蒸着により、Ｔｉ／Ａｌからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する積層金属膜によりドレイン電極４３が形成される。この後、窒素雰囲気において、６００℃の温度で１分間熱処理を行なうことにより、ドレイン電極４３におけるオーミックコンタクトを確立させる。この際、ソース電極４２における第１の導電層４２ａにおいても、第１の半導体層となるｐ型層２１との間においてオーミックコンタクトが確立される。
次に、図２１（ａ）に示すように、第３の半導体層である電子供給層２３の上に、保護膜３０を形成する。具体的には、プラズマＣＶＤにより、電子供給層２３の上に、ＳｉＮ膜を成膜することにより保護膜３０を形成する。
次に、図２１（ｂ）に示すように、ゲート電極３４１が形成される領域の保護膜３０を除去し、更に、電子供給層２３の一部を除去し、ゲートリセス２３ｂを形成し、ゲートリセス２３ｂを含む領域に、ゲート電極３４１を形成する。具体的には、保護膜３０の上に、ＥＢレジスト等を塗布し、ＥＢ描画装置によるＥＢ描画、現像を行なうことにより、ゲート電極３４１が形成される領域に開口部を有する３層のレジストパターンを形成する。この後、レジストパターンの開口部における保護膜３０及び電子供給層２３の一部をＲＩＥ等により除去し、電子供給層２３にゲートリセス２３ｂを形成する。この後、真空蒸着により、Ｎｉ／Ａｕからなる金属積層膜を成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に形成されている金属積層膜をレジストパターンとともに、リフトオフにより除去する。これにより、残存する積層金属膜によりゲート電極３４１が形成される。本実施の形態においては、形成されたゲート電極３４１におけるゲート長は、約０．１μｍである。
尚、上記以外の内容については、第１の実施の形態と同様である。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
（半導体デバイス）
本実施の形態における半導体デバイスは、第１から第４の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図２２に基づき説明する。尚、図２２は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
最初に、第１から第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第４の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３は、Ａｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり第１から第４の実施の形態における半導体装置のゲート電極４１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第１から第４の実施の形態における半導体装置のソース電極４２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第１から第４の実施の形態における半導体装置のドレイン電極４３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１から第４の実施の形態における半導体装置を有するものである。
図２３に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１から第４の実施の形態における半導体装置であるＨＥＭＴが用いられている。
ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。
（電源装置）
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第１から第４の実施の形態における半導体装置であるＨＥＭＴを有する電源装置である。
図２４に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるＰＦＣ回路４５０を含んだ構造のものである。
本実施の形態における電源装置は、高圧の一次側回路４６１及び低圧の二次側回路４６２と、一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３とを有している。
一次側回路４６１は、前述した本実施の形態におけるＰＦＣ回路４５０と、ＰＦＣ回路４５０のコンデンサ４５５の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４６０とを有している。フルブリッジインバータ回路４６０は、複数（ここでは４つ）のスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄを有している。また、二次側回路４６２は、複数（ここでは３つ）のスイッチ素子４６５ａ、４６５ｂ、４６５ｃを有している。尚、ダイオードブリッジ４５６には、交流電源４５７が接続されている。
本実施の形態においては、一次側回路４６１におけるＰＦＣ回路４５０のスイッチ素子４５１において、第１から第４の実施の形態における半導体装置であるＨＥＭＴが用いられている。更に、フルブリッジインバータ回路４６０におけるスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにおいて、第１から第４の実施の形態における半導体装置であるＨＥＭＴが用いられている。一方、二次側回路４６２のスイッチ素子４６５ａ、４６５ｂ、４６５ｃは、シリコンを用いた通常のＭＩＳ構造のＦＥＴが用いられている。
（高周波増幅器）
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第１から第４の実施の形態における半導体装置であるＨＥＭＴが用いられている構造のものである。
図２５に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路４７１、ミキサー４７２ａ、４７２ｂ、パワーアンプ４７３及び方向性結合器４７４を備えている。
ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償するものである。ミキサー４７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１から第４の実施の形態における半導体装置であるＨＥＭＴを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。尚、図２５では、例えばスイッチの切り替えにより、出力側の信号をミキサー４７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することができる。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に窒化物半導体により形成された第１の半導体層と、
前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
前記第３の半導体層の上に形成されたドレイン電極と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第３の半導体層及び前記第２の半導体層を除去することにより形成された開口部と、
前記開口部に形成されたソース電極と、
を有し、
前記ソース電極は、第１の導電層と第２の導電層とを積層することにより形成されており、
前記第１の導電層は、前記第１の半導体層と接しており、
前記第２の導電層は、前記第２の半導体層と接しており、
前記第１の導電層を形成している材料の仕事関数は、前記第２の導電層を形成している材料の仕事関数よりも小さいことを特徴とする半導体装置。
（付記２）
前記第１の導電層は、前記開口部の底面において前記第１の半導体層と接しており、
前記第２の導電層は、前記開口部の側面において前記第２の半導体層と接していることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の半導体層は、ｐ型であることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第１の半導体層は、不純物元素としてＦｅがドープされていることを特徴とする付記１または２に記載の半導体装置。
（付記５）
前記第１の導電層は、仕事関数が５ｅＶ未満の材料により形成されており、
前記第２の導電層は、仕事関数が５ｅＶ以上の材料により形成されていることを特徴とする付記１から４のうちのいずれかに記載の半導体装置。
（付記６）
前記第１の導電層は、仕事関数が４．５ｅＶ未満の材料により形成されており、
前記第２の導電層は、仕事関数が５ｅＶ以上の材料により形成されていることを特徴とする付記１から４のうちのいずれかに記載の半導体装置。
（付記７）
前記第１の導電層は、チタン、タンタル、モリブデン、ニオブ、タングステン、ハフニウム、窒化タンタル、窒化チタンのうちから選ばれる１または２以上の材料を含むものにより形成されていることを特徴とする付記１から５のうちのいずれかに記載の半導体装置。
（付記８）
前記第１の導電層は、チタン、タンタル、ニオブ、ハフニウム、窒化タンタルのうちから選ばれる１または２以上の材料を含むものにより形成されていることを特徴とする付記１から４、６のうちのいずれかに記載の半導体装置。
（付記９）
前記第２の導電層は、ニッケル、白金、パラジウム、イリジウム、金のうちから選ばれる１または２以上の材料を含むものにより形成されていることを特徴とする付記１から８のうちのいずれかに記載の半導体装置。
（付記１０）
前記第１の導電層と前記第２の導電層との界面の高さは、
前記第１の半導体層と前記第２の半導体層との界面と同じ高さであることを特徴とする付記１から９のうちのいずれかに記載の半導体装置。
（付記１１）
前記ソース電極４２は、前記第２の導電層の上に、第３の導電層が形成されているものであって、
前記第３の導電層は、アルミニウム、金、銅のうちから選ばれる１または２以上の材料を含むものにより形成されていることを特徴とする付記１から１０のうちのいずれかに記載の半導体装置。
（付記１２）
前記第２の導電層と前記第３の導電層との界面の高さは、
前記第３の半導体層が形成されている位置であることを特徴とする付記１１に記載の半導体装置。
（付記１３）
前記第２の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１２のうちのいずれかに記載の半導体装置。
（付記１４）
前記第３の半導体層は、ＡｌＧａＮ、ＩｎＧａＡｌＮ、ＩｎＡｌＮのうちのいずれかを含む材料により形成されていることを特徴とする付記１から１３のうちのいずれかに記載の半導体装置。
（付記１５）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から１４のうちのいずれかに記載の半導体装置。
（付記１６）
前記ゲート電極が形成される領域には、前記第３の半導体層の一部を除去することによりゲートリセスが形成されており、
前記ゲート電極は、前記ゲートリセスを含む領域に形成されていることを特徴とする付記１から１５のうちのいずれかに記載の半導体装置。
（付記１７）
基板の上に、窒化物半導体により第１の半導体層、第２の半導体層、第３の半導体層を積層して形成する工程と、
前記第３の半導体層及び前記第２の半導体層を除去することにより、開口部を形成する工程と、
前記開口部に、ソース電極を形成する工程と、
前記第３の半導体層の上に、ドレイン電極を形成する工程と、
前記第３の半導体層の上に、ゲート電極を形成する工程と、
を有し、
前記ソース電極は、第１の導電層と第２の導電層とが積層されたものであって、
前記第１の導電層は、前記第１の半導体層と接しており、
前記第２の導電層は、前記第２の半導体層と接しており、
前記第１の導電層を形成している材料の仕事関数は、前記第２の導電層を形成している材料の仕事関数よりも小さいことを特徴とする半導体装置の製造方法。
（付記１８）
前記ゲート電極を形成する工程は、前記ゲート電極が形成される領域における第３の半導体層の一部を除去し、ゲートリセスを形成し、
前記ゲートリセスを含む領域にゲート電極を形成することを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）
付記１から１６のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１６のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
１１ バッファ層
２１ ｐ型層（第１の半導体層）
２２ 電子走行層（第２の半導体層）
２２ａ ２ＤＥＧ
２３ 電子供給層（第３の半導体層）
３０ 保護膜
４１ ゲート電極
４２ ソース電極
４２ａ 第１の導電層
４２ｂ 第２の導電層
４２ｃ 第３の導電層
４３ ドレイン電極

Claims (10)

  1. 基板の上に窒化物半導体により形成された第１の半導体層と、
    前記第１の半導体層の上に窒化物半導体により形成された第２の半導体層と、
    前記第２の半導体層の上に窒化物半導体により形成された第３の半導体層と、
    前記第３の半導体層の上に形成されたドレイン電極と、
    前記第３の半導体層の上に形成されたゲート電極と、
    前記第３の半導体層及び前記第２の半導体層を除去することにより形成された開口部と、
    前記開口部に形成されたソース電極と、
    を有し、
    前記ソース電極は、第１の導電層と第２の導電層とを積層することにより形成されており、
    前記第１の導電層は、前記第１の半導体層と接しており、
    前記第２の導電層は、前記第２の半導体層と接しており、
    前記第１の導電層を形成している材料の仕事関数は、前記第２の導電層を形成している材料の仕事関数よりも小さいものであって、
    前記第１の導電層と前記第１の半導体層とはオーミック接合しており、前記第２の導電層と前記第２の半導体層でとはショットキー接合していることを特徴とする半導体装置。
  2. 前記第１の導電層は、前記開口部の底面において前記第１の半導体層と接しており、
    前記第２の導電層は、前記開口部の側面において前記第２の半導体層と接していることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の半導体層は、ｐ型であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第１の半導体層は、不純物元素としてＦｅがドープされていることを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第１の導電層は、仕事関数が５ｅＶ未満の材料により形成されており、
    前記第２の導電層は、仕事関数が５ｅＶ以上の材料により形成されていることを特徴とする請求項１から４のうちのいずれかに記載の半導体装置。
  6. 前記第１の導電層は、チタン、タンタル、モリブデン、ニオブ、タングステン、ハフニウム、窒化タンタル、窒化チタンのうちから選ばれる１または２以上の材料を含むものにより形成されていることを特徴とする請求項１から５のうちのいずれかに記載の半導体装置。
  7. 前記第２の導電層は、ニッケル、白金、パラジウム、イリジウム、金のうちから選ばれる１または２以上の材料を含むものにより形成されていることを特徴とする請求項１から６のうちのいずれかに記載の半導体装置。
  8. 前記第１の導電層と前記第２の導電層との界面の高さは、
    前記第１の半導体層と前記第２の半導体層との界面と同じ高さであることを特徴とする請求項１から７のうちのいずれかに記載の半導体装置。
  9. 前記ソース電極は、前記第２の導電層の上に、第３の導電層が形成されているものであって、
    前記第３の導電層は、アルミニウム、金、銅のうちから選ばれる１または２以上の材料を含むものにより形成されていることを特徴とする請求項１から８のうちのいずれかに記載の半導体装置。
  10. 基板の上に、窒化物半導体により第１の半導体層、第２の半導体層、第３の半導体層を積層して形成する工程と、
    前記第３の半導体層及び前記第２の半導体層を除去することにより、開口部を形成する工程と、
    前記開口部に、ソース電極を形成する工程と、
    前記第３の半導体層の上に、ドレイン電極を形成する工程と、
    前記第３の半導体層の上に、ゲート電極を形成する工程と、
    を有し、
    前記ソース電極は、第１の導電層と第２の導電層とが積層されたものであって、
    前記第１の導電層は、前記第１の半導体層と接しており、
    前記第２の導電層は、前記第２の半導体層と接しており、
    前記第１の導電層を形成している材料の仕事関数は、前記第２の導電層を形成している材料の仕事関数よりも小さいものであって、
    前記第１の導電層と前記第１の半導体層とはオーミック接合しており、前記第２の導電層と前記第２の半導体層でとはショットキー接合していることを特徴とする半導体装置の製造方法。
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