JP2013197315A - 半導体装置及び半導体装置の製造方法 - Google Patents

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Abstract

【課題】窒化物半導体を用いた半導体装置において、電気的特性を低下させることなく、素子分離領域を形成することのできる、信頼性の高い半導体装置を提供する。
【解決手段】基板１０の上に形成された第１の半導体層２２と、前記第１の半導体層の上に形成された第２の半導体層２４と、前記第２の半導体層の上に形成された電極３１，３２，３３と、前記第２の半導体層の上に形成された第３の半導体層４０と、を有し、前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする半導体装置により上記課題を解決する。
【選択図】図３

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。
このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。具体的には、ＡｌＧａＮを電子供給層、ＧａＮを走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極及び自発分極が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることが可能である。
特開２０１０−１５３４９３号公報 特開２００９−４９２８８号公報 特開平７−１５３９３８号公報
ところで、高耐圧電力デバイスにおいても、通常のシリコン等の半導体材料を用いたデバイスと同様に素子分離を行なう必要がある。しかしながら、通常のシリコン等の半導体材料を用いたデバイスと同様のイオン注入や絶縁材料による素子分離領域を形成した場合、ＧａＮ等の窒化物半導体材料にダメージを与え、結晶性が低下し、絶縁耐圧が低下するといった問題点を有している。このことを図１に基づき説明する。図１は、窒化物半導体材料を用いたＨＥＭＴにおいて、従来の方法であるイオン注入により素子分離領域を形成したものを示す。具体的には、図１に示すものは、シリコン等の基板９１０の上に、窒化物半導体材料により、バッファ層９２１、電子走行層９２２、中間層９２３、電子供給層９２４等が積層して形成されている。バッファ層９２１はＡｌＮにより形成されており、電子走行層９２２はｉ−ＧａＮにより形成されており、中間層９２３はｉ−ＡｌＧａＮにより形成されており、電子供給層９２４はｎ−ＡｌＧａＮにより形成されている。これにより、電子供給層９２４との界面近傍における電子走行層９２２または中間層９２３には、２ＤＥＧ９２２ａが形成される。また、電子供給層９２４の上には、ゲート電極９３１、ソース電極９３２及びドレイン電極９３３が形成されており、更には、各々の素子を素子ごとに分離する素子分離領域９４０が形成されている。
素子分離領域９４０は、例えば、素子分離領域９４０が形成される領域に、Ａｒイオンを加速電圧が１００ｋｅＶ、ドーズ量が１×１０１４ｃｍ−２の条件で所定の濃度となるようにイオン注入を行なうことにより形成することができる。これにより、Ａｒイオンが注入されている領域が素子分離領域９４０となり、素子同士を電気的に分離することができる。このように素子分離領域９４０を形成する方法では、Ａｒイオンを注入することにより、電子走行層９２２等がダメージを受けるため、窒化物半導体層の結晶が崩れ、絶縁耐圧の低下や、リーク電流が増加してしまう。これにより、半導体装置における電気的特性の低下や、信頼性の低下を招いてしまう。また、絶縁材料により埋め込むことにより素子分離領域を形成する方法の場合、素子分離領域を形成する際、窒化物半導体層をドライエッチング等により除去するため、電子走行層９２２等がダメージを受け、同様の問題が生じる。
よって、窒化物半導体を用いた半導体装置において、電気的特性を低下させることなく、素子分離がなされている信頼性の高い半導体装置及び半導体装置の製造方法が求められている。
本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層と、前記第２の半導体層の上に形成された電極と、前記第２の半導体層の上に形成された第３の半導体層と、を有し、前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上に、第１の半導体層、第２の半導体層、第３の半導体層を形成材料が含まれる膜を順次積層して形成する工程と、第３の半導体層を形成材料が含まれる膜の一部を除去することにより第３の半導体層を形成する工程と、前記第２の半導体層の上に、電極を形成する工程と、を有し、前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする。
また、本実施の形態の他の一観点によれば、基板の上に、第１の半導体層、第２の半導体層を順次積層して形成する工程と、前記第２の半導体層の上に、所定の領域に開口部を有するマスクを形成する工程と、前記マスクの開口部において露出している第２の半導体層の上に、第３の半導体層を形成する工程と、前記マスクを除去する工程と、前記第２の半導体層の上に、電極を形成する工程と、を有し、前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする。
開示の半導体装置及び半導体装置の製造方法によれば、窒化物半導体を用いた半導体装置において、電気的特性を低下させることなく、素子分離をすることのできるため、信頼性の高い半導体装置を得ることができる。
従来の半導体装置の構造図 第１の実施の形態における半導体装置の上面図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の説明図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 半導体装置に電圧を印加した試験における時間経過と流れる電流の相関図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第３の実施の形態における半導体装置の構造図 第３の実施の形態における半導体装置の製造方法の工程図（１） 第３の実施の形態における半導体装置の製造方法の工程図（２） 第４の実施の形態における半導体装置の上面図 第４の実施の形態における半導体装置の構造図 第４の実施の形態における半導体装置の説明図 第４の実施の形態における半導体装置の製造方法の工程図（１） 第４の実施の形態における半導体装置の製造方法の工程図（２） 第５の実施の形態における半導体デバイスの説明図（１） 第５の実施の形態における半導体デバイスの説明図（２） 第５の実施の形態におけるＰＦＣ回路の回路図 第５の実施の形態における電源装置の回路図 第５の実施の形態における高出力増幅器の構造図
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
〔第１の実施の形態〕
（半導体装置）
図２及び図３に基づき、第１の実施の形態における半導体装置について説明する。尚、図２は、本実施の形態における半導体装置の上面図であり、図３は、図２における一点鎖線２Ａ−２Ｂにおいて切断した断面を含む断面図である。本実施の形態における半導体装置は、ＨＥＭＴと呼ばれるトランジスタ（素子）が複数形成されおり、シリコン等の基板１０上に、窒化物半導体材料によりバッファ層２１、電子走行層２２、中間層２３、電子供給層２４等が形成されている。バッファ層２１はＡｌＮ等により形成されており、電子走行層２２はｉ−ＧａＮ等により形成されており、中間層２３はｉ−ＡｌＧａＮ等により形成されており、電子供給層２４はｎ−ＡｌＧａＮ等により形成されている。これにより、電子供給層２４との界面近傍における電子走行層２２または中間層２３には、２ＤＥＧ２２ａが形成される。このように形成される２ＤＥＧ２２ａは、ＧａＮにより形成される電子走行層２２とＡｌＧａＮにより形成される電子供給層２４等との格子定数の相違に基づいて生成されるものである。尚、本実施の形態における半導体装置は、電子供給層２４の上に、不図示のキャップ層を形成した構造のものであってもよい。
尚、上記においては、基板１０として、シリコンを用いた場合について説明したが、シリコン以外にも、サファイア、ＧａＡｓ、ＳｉＣ、ＧａＮ等により形成された基板を用いてもよい。また、基板１０を形成している材料は、半絶縁性であってもよく、導電性を有するものであってもよい。
本実施の形態における半導体装置においては、電子供給層２４の上には、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されており、更には、各々の素子を素子ごとに分離するための分離領域形成層４０がｐ−ＧａＮにより形成されている。分離領域形成層４０は、従来素子分離領域が形成されていた領域における電子供給層２４の上に形成されており、ｐ−ＧａＮにより分離領域形成層４０を形成することにより、分離領域形成層４０の直下における２ＤＥＧ２２ａを消失させることができる。即ち、分離領域形成層４０は、各々の素子の周囲を囲むように形成されており、このように分離領域形成層４０を形成することにより、分離領域形成層４０の直下における２ＤＥＧ２２ａを消失させることにより、各々の素子の素子分離をすることができる。尚、上述した半導体装置は、電子走行層２２等において２ＤＥＧ２２ａが形成されているものであるため、電子がキャリアとなり動作するものである。よって、分離領域形成層４０は、ｐ型の半導体、即ち、ｐ−ＧａＮにより形成されている。しかしながら、半導体装置が、ホールがキャリアとなり動作するものである場合には、本実施の形態における半導体装置の分離領域形成層４０は、ｎ型の半導体層により形成される。尚、本実施の形態においては、電子走行層２２を第１の半導体層と、電子供給層２４を第２の半導体層と、分離領域形成層４０を第３の半導体層と記載する場合がある。
図４は、本実施の形態における半導体装置であって、複数のＨＭＥＴ（素子）が形成されているものを示す。各々の素子の間には分離領域形成層４０が形成されており、分離領域形成層４０の直下の２ＤＥＧが消失するため、各々の素子の素子分離がなされている。尚、各々のＨＥＭＴ（素子）におけるソース電極３２はソース電極パッド６２に接続されており、ドレイン電極３３はドレイン電極パッド６３に接続されており、ゲート電極３１は、不図示の配線等によりゲート電極パッド６１に接続されている。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図５及び図６に基づき説明する。
最初に、図５（ａ）に示すように、基板１０上に、バッファ層２１、電子走行層２２、中間層２３、電子供給層２４、分離領域形成膜４０ａ等からなる窒化物半導体層を有機金属気相成長（ＭＯＶＰＥ：Metal-Organic Vapor Phase Epitaxy）法により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、分子線エピタキシー（ＭＢＥ：Molecular Beam Epitaxy）法により形成してもよい。基板１０には、シリコン基板が用いられており、バッファ層２１は、厚さが０．１μｍのＡｌＮにより形成されており、電子走行層２２は、厚さが３μｍのｉ−Ｇａｎにより形成されており、中間層２３は、厚さが５ｎｍのｉ−ＡｌＧａＮにより形成されている。また、電子供給層２４は、厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、分離領域形成膜４０ａは、厚さが１０ｎｍのｐ−ＧａＮにより形成されている。尚、分離領域形成膜４０ａは後述する分離領域形成層４０を形成するためのものである。また、電子供給層２４の上には、不図示のキャップ層を形成した構造のものであってもよい。
本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。
また、電子供給層２４となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２４の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２４にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。尚、不図示のキャップ層としてｎ−ＧａＮ等を形成する場合においても、同様の方法により形成することができる。
また、分離領域形成膜４０ａとなるｐ−ＧａＮには、ｐ型となる不純物元素としてＭｇがドープされており、ドーピングされているＭｇの濃度は、１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３、例えば、約１×１０２１ｃｍ−３である。尚、分離領域形成膜４０ａは成膜した後、活性化のためのアニールを行なう。
次に、図５（ｂ）に示すように、素子分離するための分離領域形成層４０をｐ−ＧａＮにより形成する。具体的には、分離領域形成膜４０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、分離領域形成層４０が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive
Ion Etching）等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の分離領域形成膜４０ａを除去し、ｐ−ＧａＮにより分離領域形成層４０を形成する。更に、この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図５（ｃ）に示すように、電子走行層２４の上に、ソース電極３２及びドレイン電極３３を形成する。具体的には、電子走行層２４及び分離領域形成層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ソース電極３２及びドレイン電極３３を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりソース電極３２及びドレイン電極３３が形成される。
次に、図６（ａ）に示すように、電子走行層２４の上において、ソース電極３２とドレイン電極３３との間に、ゲート電極３１を形成する。具体的には、電子走行層２４及び分離領域形成層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ゲート電極３１を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりゲート電極３１が形成される。
次に、図６（ｂ）に示すように、電子走行層２４、ゲート電極３１、ソース電極３２、ドレイン電極３３、分離領域形成層４０の上に、絶縁膜５０を形成する。絶縁膜５０は、パッシベーション膜となるものであり、ＳｉＯ２、ＳｉＮ等の絶縁材料により形成されており、プラズマＣＶＤ（Chemical Vapor Deposition）等により形成される。
以上により、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。
（実験結果）
次に、本実施の形態における半導体装置と従来の構造の半導体装置について、ストレス試験を行なった結果について説明する。本実施の形態における半導体装置として、図３に示す構造の半導体装置を作製し、従来の構造の半導体装置として、図１に示す構造の半導体装置を作製した。本実施の形態の半導体装置については、分離領域形成層４０を挟んだソース電極３２とドレイン電極３３との間、即ち、ある素子のソース電極３２と分離領域形成層４０を挟んだ隣の素子のドレイン電極３３との間に６００Ｖの電圧を印加し、流れる電流量を測定した。また、図１に示す従来の構造の半導体装置については、素子分離領域９４０を挟んだソース電極９３２とドレイン電極９３３との間に６００Ｖの電圧を印加し、流れる電流量を測定した。この結果を図７に示す。図７は、時間の経過とともに、流れる電流量を測定したものであり、形成されている分離領域形成層４０の幅が５μｍ、環境温度が２００℃の上面において測定したものである。尚、図７において、本実施の形態における半導体装置の特性を７Ａに、従来の構造の半導体装置の特性を７Ｂに示す。７Ａに示される本実施の形態における半導体装置は１×１０７秒から破壊が開始しているのに対し、７Ｂに示される従来の構造の半導体装置は１×１０６秒から破壊が開始しており、破壊開始の時間が１桁程長くなっている。このように、本実施の形態における半導体装置は、従来の構造の半導体装置に比べて、破壊に至るまでの時間が長く、破壊されにくくなっており、信頼性が向上している。また、リーク電流も７Ａに示される本実施の形態における半導体装置の方が、７Ｂに示される従来の構造の半導体装置よりも低い。
このように、従来の構造の半導体装置と比べて本実施の形態における半導体装置が破壊されにくく、リーク電流も低くなるのは、本実施の形態においては、窒化物半導体層においてダメージを与えることなく、素子分離がなされていることによるものと推察される。
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態における半導体装置の製造方法であって、第１の実施の形態における半導体装置の製造方法とは、異なる製造方法である。図８及び図９に基づき本実施の形態における半導体装置の製造方法について説明する。
最初に、図８（ａ）に示すように、基板１０上に、バッファ層２１、電子走行層２２、中間層２３、電子供給層２４等からなる窒化物半導体層をＭＯＶＰＥ法により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、ＭＢＥ法により形成してもよい。基板１０には、シリコン基板が用いられており、バッファ層２１は、厚さが０．１μｍのＡｌＮにより形成されており、電子走行層２２は、厚さが３μｍのｉ−Ｇａｎにより形成されており、中間層２３は、厚さが５ｎｍのｉ−ＡｌＧａＮにより形成されている。また、電子供給層２４は厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、電子供給層２４の上には、不図示のキャップ層を形成した構造のものであってもよい。
本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。
また、電子供給層２４となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２４の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２４にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。尚、不図示のキャップ層等としてｎ−ＧａＮ等を形成する場合においても、同様の方法により形成することができる。
次に、図８（ｂ）に示すように、分離領域形成層４０が形成される領域に開口部１５１ａを有する酸化シリコンマスク１５１を形成する。具体的には、電子供給層２４の上に、プラズマＣＶＤ等により酸化シリコン膜を成膜した後、成膜された酸化シリコン膜の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより不図示のレジストパターンを形成する。このように形成された不図示のレジストパターンは、分離領域形成層４０が形成される領域に相当する部分に開口部を有している。この後、ＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域における酸化シリコン膜を除去することにより、分離領域形成層４０が形成される領域に開口部１５１ａを有する酸化シリコンマスク１５１を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図８（ｃ）に示すように、酸化シリコンマスク１５１の開口部１５１ａに、ｐ−ＧａＮによる分離領域形成層４０を形成する。具体的には、酸化シリコンマスク１５１が形成されている面に、ｐ−ＧａＮをＭＯＣＶＤによりエピタキシャル成長させることにより形成する。ｐ−ＧａＮのエピタキシャル成長は、電子供給層２４が露出している結晶面においては結晶成長するものの、酸化シリコンマスク１５１のようなアモルファス面においては結晶成長しない。即ち、ｐ−ＧａＮのエピタキシャル成長は選択成長するものであるため、酸化シリコンマスク１５１の開口部１５１ａにおいてのみ、エピタキシャル成長させることができるため、ｐ−ＧａＮによる分離領域形成層４０を形成することができる。分離領域形成層４０は、厚さが１０ｎｍのｐ−ＧａＮにより形成されており、ｐ型となる不純物元素としてＭｇがドープされており、ドーピングされているＭｇの濃度は、１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３、例えば、約１×１０２１ｃｍ−３である。尚、分離領域形成膜４０ａは成膜した後、活性化のためのアニールを行なう。
次に、図９（ａ）に示すように、電子走行層２４の上に、ソース電極３２及びドレイン電極３３を形成する。具体的には、電子走行層２４及び分離領域形成層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ソース電極３２及びドレイン電極３３を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりソース電極３２及びドレイン電極３３が形成される。
次に、図９（ｂ）に示すように、電子走行層２４の上において、ソース電極３２とドレイン電極との間に、ゲート電極３１を形成する。具体的には、電子走行層２４及び分離領域形成層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ゲート電極３１を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりゲート電極３１が形成される。
次に、図９（ｃ）に示すように、電子走行層２４、ゲート電極３１、ソース電極３２、ドレイン電極３３、分離領域形成層４０の上に、絶縁膜５０を形成する。絶縁膜５０は、パッシベーション膜となるものであり、ＳｉＯ２、ＳｉＮ等の絶縁材料により形成されており、プラズマＣＶＤ等により形成される。
以上により、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第３の実施の形態〕
（半導体装置）
図１０に基づき、第３の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、ＨＥＭＴと呼ばれるトランジスタ（素子）が複数形成されおり、シリコン等の基板１０上に、窒化物半導体材料によりバッファ層２１、電子走行層２２、中間層２３、電子供給層２４等が形成されている。バッファ層２１はＡｌＮ等により形成されており、電子走行層２２はｉ−ＧａＮ等により形成されており、中間層２３はｉ−ＡｌＧａＮ等により形成されており、電子供給層２４はｎ−ＡｌＧａＮ等により形成されている。これにより、電子供給層２４との界面近傍における電子走行層２２または中間層２３には、２ＤＥＧ２２ａが形成される。このように形成される２ＤＥＧ２２ａは、ＧａＮにより形成される電子走行層２２とＡｌＧａＮにより形成される電子供給層２４等との格子定数の相違に基づいて生成されるものである。尚、本実施の形態における半導体装置は、電子供給層２４の上に、不図示のキャップ層を形成した構造のものであってもよい。
尚、上記においては、基板１０として、シリコンを用いた場合について説明したが、シリコン以外にも、サファイア、ＧａＡｓ、ＳｉＣ、ＧａＮ等により形成された基板を用いてもよい。また、基板１０を形成している材料は、半絶縁性であってもよく、導電性を有するものであってもよい。
本実施の形態における半導体装置においては、電子供給層２４の上には、ゲート電極３１、ソース電極３２及びドレイン電極３３が形成されており、更には、各々の素子を素子ごとに分離するための分離領域形成層４０がｐ−ＧａＮにより形成されている。また、分離領域形成層４０の上には、金属材料により形成された分離領域形成電極２４０が形成されている。分離領域形成電極２４０には、０Ｖまたは負の電位が印加されており、これにより、分離領域形成層４０の直下における２ＤＥＧ２２ａをより確実に消失させることができ、各々の素子の間における素子分離をより確実に行なうことができる。尚、上述した半導体装置は、電子走行層２２等において２ＤＥＧ２２ａが形成されているものであるため、電子がキャリアとなり動作するものである。よって、分離領域形成層４０は、ｐ型の半導体、即ち、ｐ−ＧａＮにより形成されている。しかしながら、半導体装置が、ホールがキャリアとなり動作するものである場合には、本実施の形態における半導体装置は、分離領域形成層４０は、ｎ型の半導体層により形成される。
また、本実施の形態における半導体装置では、高電圧が印加された場合においても、ｐ−ＧａＮにより形成された分離領域形成層４０を介し、分離領域形成電極２４０へと電流等を流すことができる。これにより、高電圧による半導体装置の破壊を防ぐことができ、長寿命で信頼性の高い半導体装置を得ることができる。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図１１及び図１２に基づき説明する。
最初に、図１１（ａ）に示すように、基板１０上に、バッファ層２１、電子走行層２２、中間層２３、電子供給層２４、分離領域形成膜４０ａ等からなる窒化物半導体層をＭＯＶＰＥ法により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、ＭＢＥ法により形成してもよい。基板１０には、シリコン基板が用いられており、バッファ層２１は、厚さが０．１μｍのＡｌＮにより形成されており、電子走行層２２は、厚さが３μｍのｉ−Ｇａｎにより形成されており、中間層２３は、厚さが５ｎｍのｉ−ＡｌＧａＮにより形成されている。また、電子供給層２４は、厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、分離領域形成膜４０ａは、厚さが１０ｎｍのｐ−ＧａＮにより形成されている。尚、分離領域形成膜４０ａは後述する分離領域形成層４０を形成するためのものである。また、電子供給層２４の上には、不図示のキャップ層を形成した構造のものであってもよい。
本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。
また、電子供給層２４となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２４の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２４にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。尚、不図示のキャップ層としてｎ−ＧａＮ等を形成する場合においても、同様の方法により形成することができる。
また、分離領域形成膜４０ａとなるｐ−ＧａＮには、ｐ型となる不純物元素としてＭｇがドープされており、ドーピングされているＭｇの濃度は、１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３、例えば、約１×１０２１ｃｍ−３である。尚、分離領域形成膜４０ａは成膜した後、活性化のためのアニールを行なう。
次に、図１１（ｂ）に示すように、素子分離するための分離領域形成層４０をｐ−ＧａＮにより形成する。具体的には、分離領域形成膜４０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、分離領域形成層４０が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の分離領域形成膜４０ａを除去し、ｐ−ＧａＮにより分離領域形成層４０を形成する。更に、この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１１（ｃ）に示すように、電子走行層２４の上に、ソース電極３２及びドレイン電極３３を形成する。具体的には、電子走行層２４及び分離領域形成層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、ソース電極３２及びドレイン電極３３を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりソース電極３２及びドレイン電極３３が形成される。
次に、図１２（ａ）に示すように、電子走行層２４の上におけるソース電極３２とドレイン電極３３との間に、ゲート電極３１を形成し、分離領域形成層４０の上に、分離領域形成電極２４０を形成する。具体的には、電子走行層２４及び分離領域形成層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１が形成される領域及び分離領域形成層４０の上に、開口部を有する不図示のレジストパターンを形成する。この後、ゲート電極３１及び分離領域形成電極２４０を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりゲート電極３１及び分離領域形成電極２４０が形成される。尚、上記においては、ゲート電極３１と分離領域形成電極２４０とを同じ工程で同時に形成する場合について説明したが、ゲート電極３１と分離領域形成電極２４０とを各々別の工程で形成してもよい。
次に、図１２（ｂ）に示すように、電子走行層２４、ゲート電極３１、ソース電極３２、ドレイン電極３３、分離領域形成電極２４０の上に、絶縁膜５０を形成する。絶縁膜５０は、パッシベーション膜となるものであり、ＳｉＯ２、ＳｉＮ等の絶縁材料により形成されており、プラズマＣＶＤ等により形成される。
以上により、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第４の実施の形態〕
（半導体装置）
図１３及び図１４に基づき、第４の実施の形態における半導体装置について説明する。尚、図１３は、本実施の形態における半導体装置の上面図であり、図１４は、図１３における一点鎖線１３Ａ−１３Ｂにおいて切断した断面を含む断面図である。本実施の形態における半導体装置は、窒化物半導体を用いた高電子移動度ダイオード（素子）が複数形成されおり、シリコン等の基板１０上に、窒化物半導体材料によりバッファ層２１、電子走行層２２、中間層２３、電子供給層２４等が形成されている。バッファ層２１はＡｌＮ等により形成されており、電子走行層２２はｉ−ＧａＮ等により形成されており、中間層２３はｉ−ＡｌＧａＮ等により形成されており、電子供給層２４はｎ−ＡｌＧａＮ等により形成されている。これにより、電子供給層２４との界面近傍における電子走行層２２または中間層２３には、２ＤＥＧ２２ａが形成される。このように形成される２ＤＥＧ２２ａは、ＧａＮにより形成される電子走行層２２とＡｌＧａＮにより形成される電子供給層２４等との格子定数の相違に基づいて生成されるものである。尚、本実施の形態における半導体装置においては、電子供給層２４の上に、不図示のキャップ層を形成した構造のものであってもよい。
尚、上記においては、基板１０として、シリコンを用いた場合について説明したが、シリコン以外にも、サファイア、ＧａＡｓ、ＳｉＣ、ＧａＮ等により形成された基板を用いてもよい。また、基板１０を形成している材料は、半絶縁性であってもよく、導電性を有するものであってもよい。
本実施の形態における半導体装置においては、電子供給層２４の上には、カソード電極３３１及びアノード電極３３２が形成されており、更には、各々の素子を素子ごとに分離するための分離領域形成層４０がｐ−ＧａＮにより形成されている。分離領域形成層４０は、従来素子分離領域が形成されていた領域における電子供給層２４の上に形成されており、ｐ−ＧａＮにより分離領域形成層４０を形成することにより、分離領域形成層４０の直下における２ＤＥＧ２２ａを消失させることができる。このように、分離領域形成層４０の直下における２ＤＥＧ２２ａを消失させることにより、各々の素子の素子分離をすることができる。尚、上述した半導体装置は、電子走行層２２等において２ＤＥＧ２２ａが形成されているものであるため、電子がキャリアとなり動作するものである。従って、分離領域形成層４０は、ｐ型の半導体、即ち、ｐ−ＧａＮにより形成されている。しかしながら、半導体装置が、ホールがキャリアとなり動作するものである場合には、本実施の形態における半導体装置の分離領域形成層４０は、ｎ型の半導体層により形成される。
図１５は、本実施の形態における半導体装置であって、複数の高電子移動度ダイオード（素子）が形成されているものを示す。各々の素子の間には分離領域形成層４０が形成されており、分離領域形成層４０の直下の２ＤＥＧが消失するため、各々の素子の素子分離がなされている。尚、各々の高電子移動度ダイオード（素子）におけるカソード電極３３１はカソード電極パッド３６１に接続されており、アノード電極３３２はアノード電極パッド３６２に接続されている。
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図１６及び図１７に基づき説明する。
最初に、図１６（ａ）に示すように、基板１０上に、バッファ層２１、電子走行層２２、中間層２３、電子供給層２４、分離領域形成膜４０ａ等からなる窒化物半導体層をＭＯＶＰＥ法により形成する。尚、これらの窒化物半導体層は、ＭＯＶＰＥによるエピタキシャル成長により形成されているが、ＭＯＶＰＥ以外の方法、例えば、ＭＢＥ法により形成してもよい。基板１０には、シリコン基板が用いられており、バッファ層２１は、厚さが０．１μｍのＡｌＮにより形成されており、電子走行層２２は、厚さが３μｍのｉ−Ｇａｎにより形成されており、中間層２３は、厚さが５ｎｍのｉ−ＡｌＧａＮにより形成されている。また、電子供給層２４は、厚さが３０ｎｍのｎ−ＡｌＧａＮにより形成されており、分離領域形成膜４０ａは、厚さが１０ｎｍのｐ−ＧａＮにより形成されている。尚、分離領域形成膜４０ａは後述する分離領域形成層４０を形成するためのものである。また、電子供給層２４の上には、不図示のキャップ層を形成した構造のものであってもよい。
本実施の形態においては、ＭＯＶＰＥによりＡｌＮ、ＧａＮ、ＡｌＧａＮを形成する際には、原料ガスとして、Ａｌ源となるトリメチルアルミニウム（ＴＭＡ）、Ｇａ源となるトリメチルガリウム（ＴＭＧ）、Ｎ源となるアンモニア（ＮＨ３）等のガスが用いられる。窒化物半導体層であるＡｌＮ、ＧａＮ、ＡｌＧａＮの層は、上述した原料ガスを成膜される窒化物半導体層の組成に応じて所定の割合で混合させて供給することにより成膜することができる。尚、本実施の形態における半導体装置において、ＭＯＶＰＥにより窒化物半導体層を形成する際には、アンモニアガスの流量は１００ｃｃｍ〜１０ＬＭであり、成膜する際の装置内部の圧力は５０Ｔｏｒｒ〜３００Ｔｏｒｒ、成長温度は１０００℃〜１２００℃である。
また、電子供給層２４となるｎ−ＡｌＧａＮには、ｎ型となる不純物元素としてＳｉがドープされている。具体的には、電子供給層２４の成膜の際に、ＳｉＨ４ガスを所定の流量で原料ガスに添加することにより、電子供給層２４にＳｉをドーピングすることができる。このように形成されたｎ−ＡｌＧａＮにドーピングされているＳｉの濃度は、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３、例えば、約５×１０１８ｃｍ−３である。尚、不図示のキャップ層としてｎ−ＧａＮ等を形成する場合においても、同様の方法により形成することができる。
また、分離領域形成膜４０ａとなるｐ−ＧａＮには、ｐ型となる不純物元素としてＭｇがドープされており、ドーピングされているＭｇの濃度は、１×１０２０ｃｍ−３〜１×１０２２ｃｍ−３、例えば、約１×１０２１ｃｍ−３である。尚、分離領域形成膜４０ａは成膜した後、活性化のためのアニールを行なう。
次に、図１６（ｂ）に示すように、素子分離するための分離領域形成層４０をｐ−ＧａＮにより形成する。具体的には、分離領域形成膜４０ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、分離領域形成層４０が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングを行なうことにより、レジストパターンが形成されていない領域の分離領域形成膜４０ａを除去し、ｐ−ＧａＮにより分離領域形成層４０を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。
次に、図１６（ｃ）に示すように、電子走行層２４の上に、カソード電極３３１を形成する。具体的には、電子走行層２４及び分離領域形成層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、カソード電極３３１が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、カソード電極３３１を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりカソード電極３３１が形成される。
次に、図１７（ａ）に示すように、電子走行層２４の上に、アノード電極３３２を形成する。具体的には、電子走行層２４及び分離領域形成層４０の上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、アノード電極３３２が形成される領域に開口部を有する不図示のレジストパターンを形成する。この後、アノード電極３３２を形成するための金属膜を真空蒸着により成膜し、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属膜をレジストパターンとともにリフトオフにより除去する。これにより、残存した金属膜によりアノード電極３３２が形成される。
次に、図１７（ｂ）に示すように、電子走行層２４、カソード電極３３１、アノード電極３３２、分離領域形成層４０の上に、絶縁膜５０を形成する。絶縁膜５０は、パッシベーション膜となるものであり、ＳｉＯ２、ＳｉＮ等の絶縁材料により形成されており、プラズマＣＶＤ等により形成される。
以上により、本実施の形態における半導体装置の製造方法により半導体装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。
〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。
本実施の形態における半導体デバイスは、第１から第４の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１８及び図１９に基づき説明する。尚、図１８及び図１９は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１から第４の実施の形態に示されているものとは、異なっている。
（半導体デバイス１）
図１８に示されるものは、第１から第３の実施の形態におけるいずれかの半導体装置をディスクリートパッケージしたものである。
最初に、第１から第３の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１０は、第１から第３の実施の形態における半導体装置に相当するものである。
次に、ゲート電極４１１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４１２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４１３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態においては、ゲート電極４１１はゲート電極パッドの一種であり、第１から第３の実施の形態における半導体装置のゲート電極３１と接続されている。また、ソース電極４１２はソース電極パッドの一種であり、第１から第３の実施の形態における半導体装置のソース電極３２と接続されている。また、ドレイン電極４１３はドレイン電極パッドの一種であり、第１から第３の実施の形態における半導体装置のドレイン電極３３と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。
（半導体デバイス２）
図１９に示されるものは、第４の実施の形態における半導体装置をディスクリートパッケージしたものである。
最初に、第４の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のダイオードの半導体チップ４１５を形成する。この半導体チップ４１５をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。尚、この半導体チップ４１５は、第４の実施の形態における半導体装置に相当するものである。
次に、カソード電極４１６をカソードリード４２６にボンディングワイヤ４３６により接続し、アノード電極４１７をアノードリード４２７にボンディングワイヤ４３７により接続する。尚、ボンディングワイヤ４３６、４３７はＡｌ等の金属材料により形成されている。また、本実施の形態においては、カソード電極４１６はカソード電極パッドの一種であり、第４の実施の形態における半導体装置のカソード電極３３１と接続されている。また、アノード電極４１７はアノード電極パッドの一種であり、第４の実施の形態における半導体装置のアノード電極３３２と接続されている。
次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いた高電子移動度ダイオードのディスクリートパッケージされている半導体デバイスを作製することができる。
（ＰＦＣ回路、電源装置及び高周波増幅器）
次に、本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器について説明する。本実施の形態におけるＰＦＣ回路、電源装置及び高周波増幅器は、第１から第４の実施の形態におけるいずれかの半導体装置を用いた電源装置及び高周波増幅器である。
（ＰＦＣ回路）
次に、本実施の形態におけるＰＦＣ（Power Factor Correction）回路について説明する。本実施の形態におけるＰＦＣ回路は、第１から第４の実施の形態における半導体装置を有するものである。
図２０に基づき、本実施の形態におけるＰＦＣ回路について説明する。本実施の形態におけるＰＦＣ回路４５０は、スイッチ素子（トランジスタ）４５１と、ダイオード４５２と、チョークコイル４５３と、コンデンサ４５４、４５５と、ダイオードブリッジ４５６と、不図示の交流電源とを有している。スイッチ素子４５１には、第１から第３の実施の形態における半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴが用いられている。また、ダイオード４５２には、第４の実施の形態における半導体装置であるＡｌＧａＮ／ＧａＮにより形成された高電子移動度ダイオードが用いられている。
ＰＦＣ回路４５０では、スイッチ素子４５１のドレイン電極とダイオード４５２のアノード端子及びチョークコイル４５３の一方の端子とが接続されている。また、スイッチ素子４５１のソース電極とコンデンサ４５４の一方の端子及びコンデンサ４５５の一方の端子とが接続されおり、コンデンサ４５４の他方の端子とチョークコイル４５３の他方の端子とが接続されている。コンデンサ４５５の他方の端子とダイオード４５２のカソード端子とが接続されており、コンデンサ４５４の双方の端子間にはダイオードブリッジ４５６を介して不図示の交流電源が接続されている。このようなＰＦＣ回路４５０においては、コンデンサ４５５の双方端子間より、直流（ＤＣ）が出力される。
本実施の形態におけるＰＦＣ回路では、信頼性が高く、特性の良好な第１から第４の実施の形態における半導体装置を用いているため、ＰＦＣ回路の信頼性及び特性を向上させることができる。
（電源装置）
次に、本実施の形態における電源装置について説明する。本実施の形態における電源装置は、第１から第３の実施の形態におけるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴ及び第４の実施形態におけるＡｌＧａＮ／ＧａＮにより形成された高電子移動度ダイオードを有する電源装置である。
図２１に基づき本実施の形態における電源装置について説明する。本実施の形態における電源装置は、前述した本実施の形態におけるＰＦＣ回路４５０を含んだ構造のものである。
本実施の形態における電源装置は、高圧の一次側回路４６１及び低圧の二次側回路４６２と、一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３とを有している。
一次側回路４６１は、前述した本実施の形態におけるＰＦＣ回路４５０と、ＰＦＣ回路４５０のコンデンサ４５５の双方の端子間に接続されたインバータ回路、例えばフルブリッジインバータ回路４６０とを有している。フルブリッジインバータ回路４６０は、複数（ここでは４つ）のスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄを有している。また、二次側回路４６２は、複数（ここでは３つ）のスイッチ素子４６５ａ、４６５ｂ、４６５ｃを有している。尚、ダイオードブリッジ４５６には、交流電源４５７が接続されている。
本実施の形態においては、一次側回路４６１におけるＰＦＣ回路４５０のスイッチ素子４５１において、第１から第３の実施形態のいずれかの半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴが用いられている。更に、フルブリッジインバータ回路４６０におけるスイッチ素子４６４ａ、４６４ｂ、４６４ｃ、４６４ｄにおいて、第１から第３の実施形態のいずれかの半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴが用いられている。一方、二次側回路４６２のスイッチ素子４６５ａ、４６５ｂ、４６５ｃは、シリコンを用いた通常のＭＩＳ構造のＦＥＴが用いられている。
本実施の形態における電源装置では、信頼性が高く、特性の良好な第１から第４の実施の形態における半導体装置を用いているため、電源装置の信頼性及び特性を向上させることができる。
（高周波増幅器）
次に、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、第１から第３の実施の形態におけるいずれかの半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴが用いられている構造のものである。
図２２に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器は、ディジタル・プレディストーション回路４７１、ミキサー４７２ａ、４７２ｂ、パワーアンプ４７３及び方向性結合器４７４を備えている。
ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償するものである。ミキサー４７２ａは、非線形歪みが補償された入力信号と交流信号をミキシングするものである。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅するものであり、第１から第３の実施の形態における半導体装置であるＡｌＧａＮ／ＧａＮにより形成されたＨＥＭＴを有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。尚、図２２では、例えばスイッチの切り替えにより、出力側の信号をミキサー４７２ｂで交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することができる。
本実施の形態における電源装置では、信頼性が高く、特性の良好な第１から第３の実施の形態における半導体装置を用いているため、高周波増幅器の信頼性及び特性を向上させることができる。
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層と、
前記第２の半導体層の上に形成された電極と、
前記第２の半導体層の上に形成された第３の半導体層と、
を有し、
前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、
前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする半導体装置。
（付記２）
前記第１の半導体層、前記第２の半導体層、前記第３の半導体層は、窒化物半導体であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の半導体層において、前記第１の半導体層と前記第２の半導体層との界面近傍には電子が生成されており、
前記第３の半導体層は、ｐ型であることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記電極は、ゲート電極、ソース電極及びドレイン電極であって、前記第３の半導体層に囲まれた領域の第２の半導体層の上に、形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記半導体装置はＨＥＭＴであることを特徴とする付記４に記載の半導体装置。
（付記６）
前記電極は、カソード電極及びアノード電極であって、前記第３の半導体層に囲まれた領域の第２の半導体層の上に形成されていることを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記７）
前記第１の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第２の半導体層は、ｎ型であることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第３の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
第３の半導体層の上には、電極が形成されていることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
基板の上に、第１の半導体層、第２の半導体層、第３の半導体層を形成材料が含まれる膜を順次積層して形成する工程と、
第３の半導体層を形成材料が含まれる膜の一部を除去することにより第３の半導体層を形成する工程と、
前記第２の半導体層の上に、電極を形成する工程と、
を有し、
前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、
前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする半導体装置の製造方法。
（付記１３）
基板の上に、第１の半導体層、第２の半導体層を順次積層して形成する工程と、
前記第２の半導体層の上に、所定の領域に開口部を有するマスクを形成する工程と、
前記マスクの開口部において露出している第２の半導体層の上に、第３の半導体層を形成する工程と、
前記マスクを除去する工程と、
前記第２の半導体層の上に、電極を形成する工程と、
を有し、
前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、
前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする半導体装置の製造方法。
（付記１４）
前記マスクは、アモルファスであって、
前記第３の半導体層は、ＭＯＶＰＥまたはＭＢＥにより形成されているものであることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記電極を形成する工程において、前記第３の半導体層の上にも電極を形成することを特徴とする付記１２から１４のいずれかに記載の半導体装置の製造方法。
（付記１６）
前記電極を形成する工程において、ゲート電極、ソース電極及びドレイン電極が形成されるものであることを特徴とする付記１２から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記電極を形成する工程において、カソード電極及びアノード電極が形成されるものであることを特徴とする付記１２から１５のいずれかに記載の半導体装置の製造方法。
（付記１８）
付記１から１１のいずれかに記載の半導体装置を有することを特徴とするＰＦＣ回路。
（付記１９）
付記１から１１のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記２０）
付記１から１１のいずれかに記載の半導体装置を有することを特徴とする増幅器。
１０ 基板
２１ バッファ層
２２ 電子走行層（第１の半導体層）
２２ａ ２ＤＥＧ
２３ 中間層
２４ 電子供給層（第２の半導体層）
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
４０ 分離領域形成層（第３の半導体層）
５０ 絶縁膜

Claims (10)

  1. 基板の上に形成された第１の半導体層と、
    前記第１の半導体層の上に形成された第２の半導体層と、
    前記第２の半導体層の上に形成された電極と、
    前記第２の半導体層の上に形成された第３の半導体層と、
    を有し、
    前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、
    前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする半導体装置。
  2. 前記第１の半導体層、前記第２の半導体層、前記第３の半導体層は、窒化物半導体であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の半導体層において、前記第１の半導体層と前記第２の半導体層との界面近傍には電子が生成されており、
    前記第３の半導体層は、ｐ型であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記電極は、ゲート電極、ソース電極及びドレイン電極であって、前記第３の半導体層に囲まれた領域の第２の半導体層の上に、形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  5. 前記電極は、カソード電極及びアノード電極であって、前記第３の半導体層に囲まれた領域の第２の半導体層の上に形成されていることを特徴とする請求項１から３のいずれかに記載の半導体装置。
  6. 第３の半導体層の上には、電極が形成されていることを特徴とする請求項１から５のいずれかに記載の半導体装置。
  7. 基板の上に、第１の半導体層、第２の半導体層、第３の半導体層を形成材料が含まれる膜を順次積層して形成する工程と、
    第３の半導体層を形成材料が含まれる膜の一部を除去することにより第３の半導体層を形成する工程と、
    前記第２の半導体層の上に、電極を形成する工程と、
    を有し、
    前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、
    前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする半導体装置の製造方法。
  8. 基板の上に、第１の半導体層、第２の半導体層を順次積層して形成する工程と、
    前記第２の半導体層の上に、所定の領域に開口部を有するマスクを形成する工程と、
    前記マスクの開口部において露出している第２の半導体層の上に、第３の半導体層を形成する工程と、
    前記マスクを除去する工程と、
    前記第２の半導体層の上に、電極を形成する工程と、
    を有し、
    前記第３の半導体層は、前記電極の形成されている各々の素子を素子ごとに囲うように形成されており、
    前記第３の半導体層は、前記第１の半導体層において生じたキャリアの極性とは反対の極性の導電型の半導体層であることを特徴とする半導体装置の製造方法。
  9. 前記マスクは、アモルファスであって、
    前記第３の半導体層は、ＭＯＶＰＥまたはＭＢＥにより形成されているものであることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記電極を形成する工程において、前記第３の半導体層の上にも電極を形成することを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。
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