TW201344902A - 半導體裝置及其製造方法 - Google Patents

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Tadahiro Imada
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Abstract

一種半導體裝置，包括：形成於基板上之第一半導體層；形成於該第一半導體層上之第二半導體層；形成於該第二半導體層上之複數個電極；以及形成於該第二半導體層上之第三半導體層；其中，該第三半導體層係圍繞各元件而形成，該複數個電極係形成於各該元件中，及其中，該第三半導體層係為極性與該第一半導體層所產生之載子相反傳導性類型的半導體層。

Description

半導體裝置及其製造方法
本發明所討論之實施例係關於一種半導體裝置及其製造方法。
氮化半導體，例如氮化鎵(GaN)、氮化鋁(AlN)、氮化銦(InN)、或由該些氮化半導體之混合晶體(mixed crystal)所組成之材料等係具有寬能帶隙(wide band gaps)且被用於高功率元件(high power device)、短波長發光元件(short wavelength light emitting device)等等。舉例而言，氮化鎵係為該些氮化半導體之其中一者，並具有3.4eV之能帶隙，其大於矽1.1eV之能帶隙以及砷化鎵(GaAs)1.4eV之能帶隙。
此等高功率裝置包含場效電晶體(field effect transistor,FET)，更特別是高電子遷移率電晶體(high electron mobility transistor,HEMT)。使用此等氮化半導體之HEMT係被用於高功率及高效率放大器、高功率開關元件等等。更詳而言之，在使用氮化鋁鎵(AlGaN)於電子供給層(electron supply layer)並使用氮化鎵於通道層之HEMT中，由於AlGaN及GaN間晶格常數之差異，係在AlGaN中引起壓電極化(piezoelectric polarization)以及自然極化(spontaneous polarization)，並產生高度集中的二維電子氣體(two-dimensional electron gas,2DEG)。因此，該HEMT可在高電壓運作，並可被用於高效率開關元件、電動車之高耐受電壓裝置等等。
下列為參考文獻。
文獻1：日本特開2010-153493號公報，
文獻2：日本特開2009-49288號公報，以及
文獻3：日本特許第7-153938號公報。
依據本發明之一實施態樣，一種半導體裝置包含形成於基板上的第一半導體層；形成於該第一半導體層上的第二半導體層；形成於該第二半導體層上的複數個電極；以及形成於該第二半導體層上的第三半導體層；其中，該第三半導體層係圍繞各元件而形成，該複數個電極係形成於各該元件中，及其中，該第三半導體層係為極性與該第一半導體層所產生之載子相反之傳導性類型的半導體層。
本發明之目的及優點可透過申請專利範圍中所特別指出的元件及組合而實現及獲得。
惟應知前面的概要說明及後續的詳細說明均為舉例說明性質，並非用以限定本發明。
10、910‧‧‧基板
21、921‧‧‧緩衝層
22、922‧‧‧電子通道層
22a‧‧‧2DEG
23、923‧‧‧中介層
24、924‧‧‧電子供給層
31、411、931‧‧‧閘極電極
32、412、932‧‧‧源極電極
33、413、933‧‧‧汲極電極
40‧‧‧隔離區域形成層
40a‧‧‧隔離區域形成薄膜
50‧‧‧絕緣薄膜
61‧‧‧閘極電極墊
62‧‧‧源極電極墊
63‧‧‧汲極電極墊
151‧‧‧氧化矽遮罩
151a‧‧‧開口
240‧‧‧隔離區域形成電極
331、416‧‧‧陰極電極
332、417‧‧‧陽極電極
361‧‧‧陰極電極墊
362‧‧‧陽極電極墊
410、415‧‧‧半導體晶片
420‧‧‧引腳架
421‧‧‧閘極引腳
422‧‧‧源極引腳
423‧‧‧汲極引腳
426‧‧‧陰極引腳
427‧‧‧陽極引腳
430‧‧‧晶片接合黏著劑
431、432、433、436、437‧‧‧接合引線
440‧‧‧成形樹脂
450‧‧‧PFC電路
451‧‧‧開關元件
452‧‧‧二極體
453‧‧‧抗流線圈
454、455‧‧‧電容器
456‧‧‧二極體電橋
457‧‧‧AC電源供應器
460‧‧‧全橋逆變器電路
461‧‧‧第一側電路
462‧‧‧第二側電路
463‧‧‧變壓器
464a、464b、464c、464d、465a、465b、465c‧‧‧開關元件
471‧‧‧數位預失真電路
472a、472b‧‧‧混合器
473‧‧‧功率放大器
474‧‧‧定向耦合器
940‧‧‧元件隔離區域
第1圖係為傳統半導體裝置之結構圖；第2圖係為依據第一實施例之半導體裝置的上視圖；第3圖係為依據第一實施例之半導體裝置的結構圖； 第4圖係為依據第一實施例之半導體裝置的說明圖；第5A圖至第5C圖係為依據第一實施例之半導體裝置的製造方法流程圖(1)；第6A圖及第6B圖係為依據第一實施例之半導體裝置的製造方法流程圖(2)；第7圖係為藉由施加電壓予半導體裝置所實行之測試中觀察到之經過時間與電流之關係圖；第8A圖至第8C圖係為依據第二實施例之半導體裝置的製造方法流程圖(1)；第9A圖至第9C圖係為依據第二實施例之半導體裝置的製造方法流程圖(2)；第10圖係為依據第三實施例之半導體裝置的結構圖；第11A圖至第11C圖係為依據第三實施例之半導體裝置的製造方法流程圖(1)；第12A圖及第12B圖係為依據第三實施例之半導體裝置的製造方法流程圖(2)；第13圖係為依據第四實施例之半導體裝置的上視圖；第14圖係為依據第四實施例之半導體裝置的結構圖；第15圖係為依據第四實施例之半導體裝置的說明圖；第16A圖至第16C圖係為依據第四實施例之半導體裝置的製造方法流程圖(1)；第17A圖及第17B圖係為依據第四實施例之半導體裝置的製造方法流程圖(2)；第18圖係為依據第五實施例之經封裝半導體裝置的說明圖 (1)；第19圖係為依據第五實施例之經封裝半導體裝置的說明圖(2)；第20圖係為依據第五實施例之PFC電路的電路圖；第21圖係為依據第五實施例之電源供應設備的電路圖；以及第22圖係為依據第五實施例之高功率放大器的結構圖。
對於高耐受電壓裝置而言，係希望具有元件隔離區，其係作為使用例如矽等等之典型半導體材料之裝置外殼。然而，當作為使用例如矽等等之典型半導體材料之裝置外殼的元件隔離區係藉由離子佈植或藉由使用絕緣材料所形成時，係有致使例如GaN等等之氮化物半導體材料可能受到損害的問題，且此受損之材料可能造成其結晶度與絕緣崩潰電壓降低。將於以下參照第1圖加以描述。
第1圖例示一種使用氮化物半導體材料之HEMT，在其中元件隔離區域係由離子佈植所形成，其為一種習知方法。詳言之，例示於第1圖中之裝置係由氮化物半導體材料所組成且藉由層疊緩衝層921、電子通道層922、中介層923、電子供給層924等等於一由矽或其他相似材料所組成之基板910上所形成。該緩衝層921係由AlN所組成，該電子通道層922係由i-GaN所組成，該中介層923係由i-AlGaN所組成，以及該電子供給層924係由n-AlGaN所組成。依據上述，2DEG)922a係產生於該中介層923內或該電子通道層922接近該電子供給層924之介面。再者，閘極電極931、源極電極932及汲極電極933係形成在該電子供給 層924上。又再者，元件隔離區域940係形成在該電子供給層924上以使各元件彼此隔離。
該元件隔離區域940，舉例而言，可藉由以100 keV的加速電壓及1x1014 cm-2的劑量數量注入氬(Ar)離子所形成，從而在一區域中具有預定之氬濃度，其中該元件隔離區域940可形成於該區域。因此，該些氬離子已經被注入其中之區域成為元件隔離區域940，並能夠使該些元件彼此電性隔離。在此形成元件隔離區域940之方法中，該氬離子注射可造成在該電子通道層922等處的損傷，並導致該些氮化半導體層較低的結晶品質、較低的絕緣崩潰電壓、以及較高的洩露電流。此現象可能造成電性特性及/或半導體裝置的可靠度之降低。再者，在藉由埋入絕緣材料來形成該元件隔離區域之方法中，當形成該元件隔離區域時，該氮化物半導體層係由乾式蝕刻等方式所移除。因此，該電子通道層922等可能被損傷且類似的問題亦可能發生。
以下，將敘述實施例。注意相似的元件符號係標示相似的元件，且其敘述係被省略。
第一實施例 半導體裝置
依據第一實施例之半導體裝置係參照第2圖及第3圖加以描述。第2圖係為依據本實施例之半導體裝置的上視圖。第3圖係為包含沿第2圖中的點虛線(dashed-dotted line)2A-2B切割之截面的截面圖。在依據本實施例之半導體裝置中，係形成複數個稱作HEMT的電晶體(元件)。該半導體裝置係由氮化物半導體材料所組成。在該半導體裝置中，緩衝層21、電子通道層22、 中介層23、電子供給層24等等係形成於矽基板10或其相似物上。該緩衝層21係由AlN或其相似物所組成。該電子通道層22係由i-GaN或其相似物所組成。該中介層23係由i-AlGaN或其相似物所組成。該電子供給層24係由n-AlGaN或其相似物所組成。依據上述，2DEG 22a係產生於該中介層23內或該電子通道層22內接近與該電子供給層24之介面。以此方式產生之2DEG 22a係由GaN所組成之該電子通道層22以及AlGaN所組成之該電子供給層24等等之間的晶格常數差異所造成。或者，依據本實施例之半導體裝置亦可以具有於該電子供給層24上額外地形成上蓋層(未圖示)的結構。
在上述半導體裝置中，矽被使用於該基板10。然而，除了矽之外，其他材料，例如但不限於，藍寶石、砷化鎵(GaAs)、碳化矽(SiC)、氮化鎵(GaN)亦可以使用來形成該基板。形成該基板10之材料可為半絕緣材料或導電材料。
在本實施例之半導體裝置中，閘極電極31、源極電極32及汲極電極33係形成在該電子供給層24上，又再者，由p-GaN所組成之隔離區域形成層40係形成以使該些元件彼此隔離。該隔離區域形成層40係形成在該電子供給層24上其在習知技術中可形成元件隔離區域的區域。形成該p-GaN隔離區域形成層40能夠造成該2DEG 22a從位於該隔離區域形成層40正下方之區域消失。換言之，該隔離區域形成層40係圍繞各該元件而形成，且以此方法形成該隔離區域形成層40並造成該2DEG 22a從位於該隔離區域形成層40正下方之區域消失可允許達成各該元件之隔離。在前述之半導體裝置中，該2DEG 22a係形成在該電子 通道層22等等之中。
因此，在運作時，電子係作用為載子。據此，該隔離區域形成層40係由p型半導體，即p-GaN所組成。然而，在該半導體裝置係運作為電洞載子的情況中，在本實施例之半導體裝置中的該隔離區域形成層40可為n型半導體層或係由n型半導體所組成。在本實施例中，該電子通道層22、該電子供給層24、及該隔離區域形成層40可替代性地個別對應參照為第一半導體層、第二半導體層、及第三半導體層。
第4圖例示一種依據本實施例之半導體裝置，在其中係形成有複數個HEMT(元件)。該隔離區域形成層40係形成在該些元件之間，並造成該2DEG從位於該隔離區域形成層40正下方之區域消失。因此，可達成各該元件之隔離。在各該HEMT(元件)中，透過接線(wiring)(未圖示)等方式，該源極電極32係連接至源極電極墊62，該汲極電極33係連接至汲極電極墊63，以及該閘極電極31係連接至閘極電極墊61。
半導體裝置之製造方法
接著，一種依據本實施例之半導體裝置的製造方法係參照第5圖及第6圖加以描述。
首先，如第5A圖所示，氮化物半導體層係藉由有機金屬氣相磊晶(metal-organic vapor phase epitaxy,MOVPE)技術形成於基板10上。該氮化物半導體層可包含但不限於該緩衝層21、該電子通道層22、該中介層23、該電子供給層24、及隔離區域形成薄膜40a。此些氮化物半導體層係藉由MOVPE磊晶成長。或者，不同於MOVPE的其他方法如，舉例而言，可使用分子束磊晶 (molecular beam exitaxy,MBE)技術。矽基板係被使用作為該基板10。該緩衝層21係由AlN以0.1μm之厚度所組成。該電子通道層22係由i-GaN以3μm之厚度所組成。該中介層23係由i-AlGaN以5nm之厚度所組成。該電子供給層24係由n-AlGaN以30nm之厚度所組成。該隔離區域形成薄膜40a係由p-GaN以10nm之厚度所組成。該隔離區域形成薄膜40a係形成以形成該隔離區域形成層40，其將於以下敘述。在其他結構中，上蓋層(未圖示)可額外地形成於該電子供給層24上。
在本實施例中，當藉由MOVPE形成AlN、GaN、及AlGaN時，氣體例如但不限於三甲鋁(trimethylaluminium,TMA)，其作為鋁之來源、三甲基鎵(trimethylgallium,TMG)，其作為鎵之來源、以及氨氣(NH3)，其作為氮之來源係被使用作來源材料氣體。AlN、GaN、及AlGaN層，其為氮化物半導體層，可藉由供給對應於將被沉積之氮化物半導體層之組成而以預定比例混合的前述來源材料氣體來沉積。對於依據本實施例之半導體裝置而言，當藉由MOVPE形成該氮化物半導體層時，該氨氣之流速為100 ccm至10 LM，在沉積過程中該沉積腔之內部壓力為50至300托(torr)，以及成長溫度為1000至1200℃。
矽被用作為n型雜質(impurity)以摻雜其變為該電子供給層24的n-AlGaN。詳言之，當沉積該電子供給層24時，矽烷(SiH4)氣體係以預設之流速加入該來源材料氣體中以形成該矽摻雜(Si-doped)之電子供給層24。在如上述所形成之n-AlGaN中所摻雜的矽之濃度係介於1x1018 cm-3至1x1020 cm-3之範圍，且舉例而言，可為5x1018cm-3。即使在其中n-GaN或其相似物係沉積為該上 蓋層(未圖示)的情況中，亦可使用類似於上述的方法。
鎂(Mg)係被用作為p型雜質(impurity)以摻雜該變為隔離區域形成薄膜40a的p-GaN。摻雜的鎂之濃度係介於1x1020至1x1022 cm-3之範圍，且舉例而言，可為1x1021 cm-3。用於活化的退火係在該隔離區域形成薄膜40a的沉積之後執行。
接著，如第5B圖所示，用於元件隔離之該隔離區域形成層40係從該p-GaN所形成。詳言之，該隔離區域形成薄膜40a係以光阻塗佈，然後以微影設備接受曝光製程並接受顯影製程，從而形成抗蝕圖形(未圖示)在該隔離區域形成層40可被形成之區域上。然後，係執行例如反應離子蝕刻(reactive ion etching,RIE)等等的乾式蝕刻以移除在其上未形成抗蝕圖形之該隔離區域形成薄膜40a的部分，從而形成該p-GaN隔離區域形成層40。然後，該抗蝕圖形(未圖示)係以有機溶劑或其相似物所移除。
接著，如第5C圖所示，該源極電極32及該汲極電極33係形成於該電子供給層24上。詳言之，該電子供給層24及該隔離區域形成層40係以光阻塗佈，然後以微影設備接受曝光製程並接受顯影製程，從而形成抗蝕圖形(未圖示)，其中開口係形成在該源極電極32及該汲極電極33可形成之區域上。然後，用於形成該源極電極32及該汲極電極33之金屬薄膜係藉由真空沉積所沉積，然後浸入有機溶劑或其相似物之中以藉由掀離(liftoff)移除沉積在該抗蝕圖形上的金屬薄膜以及抗蝕圖形本身。該金屬薄膜之殘留部分可形成該源極電極32及該汲極電極33。
接著，如第6A圖所示，該閘極電極31係各自形成於該電子供給層24上的該源極電極32及該汲極電極33之間。詳 言之，該電子供給層24及該隔離區域形成層40係以光阻塗佈，然後以微影設備接受曝光製程並接受顯影製程，從而形成抗蝕圖形(未圖示)，在其中開口係形成在閘極電極31可形成之區域上。然後，用於形成該閘極電極31之金屬薄膜係藉由真空沉積所沉積，然後浸入有機溶劑或其相似物之中以藉由掀離移除沉積在該抗蝕圖形上的金屬薄膜以及抗蝕圖形本身。該金屬薄膜之殘留部分係形成該閘極電極31。
接著，如第6B圖所示，絕緣薄膜50係形成於該電子供給層24、該閘極電極31、該源極電極32、該汲極電極33、及該隔離區域形成層40上。該絕緣薄膜50係為變成鈍化薄膜的薄膜，且係由例如二氧化矽、氮化矽等絕緣材料所組成。該絕緣薄膜50係藉由電漿化學氣相沉積(plasma chemical vapor deposition,CVD)或類似方式所形成。
因此，可根據本實施例半導體裝置的製造方法而製造半導體裝置。
實驗結果
接著，將敘述壓力測試之結果。該壓力測試係針對依據本實施例之半導體裝置以及具有傳統結構之半導體裝置而實施。關於依據本實施例之半導體裝置，係製造具有如第3圖所示之結構的半導體裝置。關於具有傳統結構之半導體裝置，係製造具有如第1圖所示之結構的半導體裝置。對於依據本實施例之半導體裝置，600V之電壓係施加於具有該隔離區域形成層40在其間的該源極電極32及該汲極電極33之間，即該一個元件之源極電極32以及該設置於該隔離區域形成層40另一側之鄰接元件之 汲極電極33之間，並量測流動於其間的電流量。
對於如第1圖所示的具有傳統結構之半導體裝置，600V之電壓係施加於具有該元件隔離區域940在其間的該源極電極932及該汲極電極933之間，並量測流動於其間的電流量。第7圖係顯示其結果。第7圖顯示該電流量對時間的量測結果。該量測係在該上表面所執行，其中該隔離區域形成層40具有5μm之寬度且環境溫度係為200℃。在第7圖中，元件符號7A表示依據本實施例之半導體裝置的特性，而元件符號7B表示具有傳統結構之半導體裝置的特性。在其由元件符號7A表示的依據本實施例之半導體裝置中，崩潰係由1x107秒開始，而在其由元件符號7B表示的具有傳統結構之半導體裝置中，崩潰係由1x106秒開始。該崩潰的開始時間在本實施例中約比具有傳統結構之半導體裝置的崩潰之開始時間長約一個數量級。
如上所述，對依據本實施例之半導體裝置而言要較長的時間才開始崩潰。因此，相較於具有傳統結構之半導體裝置，依據本實施例之半導體裝置更能抵抗崩潰，並具有較高的可靠度。再者，相較於具有傳統結構之半導體裝置(其由元件符號7B表示)，依據本實施例之半導體裝置(其由元件符號7A表示)之洩漏電流較小。
因此，相較於具有傳統結構之半導體裝置，依據本實施例之半導體裝置更能抵抗崩潰，並具有較小的洩漏電流。因為該元件隔離係在未對該氮化物半導體層造成傷害下所達成，可推斷本實施例的此些特徵係可被實現。
第二實施例
接著，係敘述第二實施例。本實施例與依據第一實施例之半導體裝置的製造方法相關，而其製造方法係與第一實施例不同。依據本實施例之半導體裝置的製造方法係參照第8圖及第9圖加以描述。
首先，如第8A圖所示，氮化物半導體層係藉由MOVPE技術形成於基板10上。該氮化物半導體層可包含但不限於該緩衝層21、該電子通道層22、該中介層23、及該電子供給層24。此些氮化物半導體層係藉由MOVPE磊晶成長。或者，不同於MOVPE的其他方法如，舉例而言，可使用MBE技術。矽基板係被使用作為該基板10。該緩衝層21係由AlN以0.1μm之厚度所組成。該電子通道層22係由i-GaN以3μm之厚度所組成。該中介層23係由i-AlGaN以5nm之厚度所組成。該電子供給層24係由n-AlGaN以30nm之厚度所組成。在其他結構中，上蓋層(未圖示)可額外地形成於該電子供給層24上。
在本實施例中，當藉由MOVPE形成AlN、GaN、及AlGaN時，氣體例如但不限於三甲鋁(TMA)，其作為鋁之來源、三甲基鎵(TMG)，其作為鎵之來源、以及氨氣(NH3)，其作為氮之來源係被使用作來源材料氣體。AlN、GaN、及AlGaN層，其為氮化物半導體層，可藉由供給對應於將被沉積之氮化物半導體層之組成而以預定比例混合的前述來源材料氣體來沉積。對於依據本實施例之半導體裝置而言，當藉由MOVPE形成該氮化物半導體層時，該氨氣之流速為100ccm至10LM，在沉積過程中該沉積腔之內部壓力為50至300托(torr)，以及成長溫度為1000至1200℃。
矽被用作為n型雜質以摻雜變為該電子供給層24的 n-AlGaN。詳言之，當沉積該電子供給層24時，SiH4氣體係以預設之流速加入該來源材料氣體中以形成該矽摻雜之電子供給層24。在如上述所形成之n-AlGaN中摻雜的矽之濃度係介於1x1018 cm-3至1x1020cm-3之範圍，且舉例而言，可為5x1018cm-3。即使在n-GaN或其相似物係沉積為該上蓋層(未圖示)的情況中，亦可使用類似上述之方法。
接著，如第8B圖所示，係形成氧化矽遮罩151。該氧化矽遮罩151具有位於該隔離區域形成層40可形成之區域的開口151a。詳言之，氧化矽薄膜係藉由電漿CVD或相似方法沉積於該電子供給層24上。然後，該沉積之氧化矽薄膜係以光阻塗佈，然後以微影設備接受曝光製程並接受顯影製程，從而形成抗蝕圖形(未圖示)。如上所述之抗蝕圖形(未圖示)具有位在對應於其為該隔離區域形成層40可形成之區域的部份上之開口。然後，係執行例如RIE或類似的乾式蝕刻以移除在其上未形成抗蝕圖形之該氧化矽薄膜的部分。依據上述，係形成氧化矽遮罩151，其具有位於該隔離區域形成層40可形成之區域上的開口151a。然後，該抗蝕圖形(未圖示)係以有機溶劑或其相似物移除。
接著，如第8C圖所示，該由p-GaN所組成之隔離區域形成層40係形成在該氧化矽遮罩151之開口151a中。詳言之，p-GaN係藉由MOVPE磊晶成長於用以形成該隔離區域形成層40而形成該氧化矽遮罩151之表面上。在該p-GaN之磊晶成長中，在該電子供給層24曝露出來之處係有在晶體表面上的晶體成長，反之在例如該氧化矽遮罩151之非晶表面則無晶體成長。即，該p-GaN之磊晶成長係為選擇性成長。因此，該磊晶成長係允許 僅在該氧化矽遮罩151之開口151a中發生，使其可形成該p-GaN隔離區域形成層40。該隔離區域形成層40係由p-GaN以10nm之厚度所組成。鎂係被用作為p型雜質以摻雜此p-GaN。摻雜的鎂之濃度係介於1x1020至1x1022cm-3之範圍，且舉例而言，可為1x1021 cm-3。用於活化的退火係在該隔離區域形成層40的沉積之後執行。
接著，如第9A圖所示，該源極電極32及該汲極電極33係形成於該電子供給層24上。詳言之，該電子供給層24及該隔離區域形成層40係以光阻塗佈，然後以微影設備接受曝光製程及接受顯影製程，從而形成抗蝕圖形(未圖示)，在其中開口係形成在該源極電極32及該汲極電極33可形成之區域上。然後，用於形成該源極電極32及該汲極電極33之金屬薄膜係藉由真空沉積而沉積，然後浸入有機溶劑或其相似物之中以藉由掀離移除沉積在該抗蝕圖形上的金屬薄膜以及抗蝕圖形本身。殘留下來之金屬薄膜係形成該源極電極32及該汲極電極33。
接著，如第9B圖所示，該閘極電極31係各自形成於該電子供給層24上的該源極電極32及該汲極電極33之間。詳言之，該電子供給層24及該隔離區域形成層40係以光阻塗佈，然後以微影設備接受曝光製程及接受顯影製程，從而形成抗蝕圖形(未圖示)，在其中開口係形成在閘極電極31可形成之區域上。然後，用於形成該閘極電極31之金屬薄膜係藉由真空沉積而沉積，然後浸入有機溶劑或其相似物之中以藉由掀離移除沉積在該抗蝕圖形上的金屬薄膜以及抗蝕圖形本身。該金屬薄膜之殘留部分係形成該閘極電極31。
接著，如第9C圖所示，絕緣薄膜50係形成於該電 子供給層24、該閘極電極31、該源極電極32、該汲極電極33、及該隔離區域形成層40上。該絕緣薄膜50係成為鈍化薄膜的薄膜，且係由例如二氧化矽、氮化矽等相似絕緣材料所組成。該絕緣薄膜50係藉由電漿CVD等等所形成。
如上所述，可根據依據本實施例之半導體裝置的製造方法而製造半導體裝置。除了上述之事件，本實施例係大致相同於該第一實施例。
第三實施例 半導體裝置
接著，依據第三實施例之半導體裝置係參照第10圖加以描述。在依據本實施例之半導體裝置中，係形成複數個稱作HEMT的電晶體(元件)。該半導體裝置係由氮化物半導體材料所組成，並藉由層疊緩衝層21、電子通道層22、中介層23、電子供給層24等等於由矽或其相似物所組成之基板10上而形成。該緩衝層21係由AlN或其相似物所組成。該電子通道層22係由i-GaN或其相似物所組成。該中介層23係由i-AlGaN或其相似物所組成。該電子供給層24係由n-AlGaN或其相似物所組成。
依據上述，2DEG 22a係產生於該中介層23內或該電子通道層22接近該電子供給層24之介面。以如上所述的方式產生之2DEG 22a係由GaN所組成之該電子通道層22以及AlGaN所組成之該電子供給層24等等之間的晶格常數差異所產生。依據本實施例之半導體裝置亦可以具有在該電子供給層24上額外地形成上蓋層(未圖示)的結構。
在上述半導體裝置中，矽被使用於該基板10。然而， 除了矽之外，其他材料，例如藍寶石、GaAs、SiC、GaN亦可以使用來形成該基板。形成該基板10之材料可為半絕緣材料或導電材料。
在本實施例之半導體裝置中，閘極電極31、源極電極32及汲極電極33係形成在該電子供給層24上，又再者，由p-GaN所組成之隔離區域形成層40係形成以使該些元件彼此隔離。再者，由金屬材料所組成的隔離區域形成電極240係形成在該隔離區域形成層40上。0V或負電位之電壓係施加在該隔離區域形成電極240上。此等設置能夠更確定地造成該2DEG 22a從位於該隔離區域形成層40正下方之區域消失，使其可能達到元件間更可靠的元件隔離。在前述之半導體裝置中，該2DEG 22a係形成在該電子通道層22等等之中。因此，在運作時，電子係作用為載子。據此，該隔離區域形成層40係以p型半導體，即p-GaN所組成。然而，在該半導體裝置作用為電洞載子的情況中，本實施例之半導體裝置中的該隔離區域形成層40可為n型半導體層或由n型半導體所組成。
再者，即使在施加高電壓於依據本實施例之半導體裝置的情形中，電流等可透過由p-GaN所組成之隔離區域形成層40供給至該隔離區域形成電極240。此配置可降該半導體裝置之高電壓崩潰的可能性，並能夠提供長效的可靠半導體裝置。
半導體裝置製造方法
接著，一種依據本實施例之半導體裝置的製造方法係參照第11圖及第12圖加以描述。
首先，如第11A圖所示，氮化物半導體層係藉由 MOVPE技術形成於基板10上。該氮化物半導體層可包含但不限於該緩衝層21、該電子通道層22、該中介層23、該電子供給層24、及該隔離區域形成薄膜40a。此些氮化物半導體層係藉由MOVPE而磊晶成長。或者，不同於MOVPE的其他方法如，舉例而言，可使用MBE技術。矽基板係被使用作該基板10。該緩衝層21係由AlN以0.1μm之厚度所組成。該電子通道層22係由i-GaN以3μm之厚度所組成。該中介層23係由i-AlGaN以5nm之厚度所組成。該電子供給層24係由n-AlGaN以30nm之厚度所組成。該隔離區域形成薄膜40a係由p-GaN以10nm之厚度所組成。該隔離區域形成薄膜40a係形成以形成該隔離區域形成層40，其將於以下敘述。在其他結構中，上蓋層(未圖示)可額外地形成於該電子供給層24上。
在本實施例中，當藉由MOVPE形成AlN、GaN、及AlGaN時，例如但不限於三甲鋁(TMA)以作為鋁之來源、三甲基鎵(TMG)以作為鎵之來源、以及氨氣(NH3)以作為氮之來源的氣體係被使用作來源材料氣體。AlN、GaN、及AlGaN層，其為氮化物半導體層，可藉由供給對應於將被沉積之氮化物半導體層之組成而以預定比例混合的前述來源材料氣體來沉積。對於依據本實施例之半導體裝置而言，當藉由MOVPE形成該氮化物半導體層時，該氨氣之流速為100 ccm至10 LM，在沉積過程中該沉積腔之內部壓力為50至300托(torr)，以及成長溫度為1000至1200℃。
矽被用作為n型雜質以摻雜其變為該電子供給層24的n-AlGaN。詳言之，當沉積該電子供給層24時，SiH4氣體係以預設之流速加入該來源材料氣體中以形成該矽摻雜之電子供給層 24。在如上述所形成之n-AlGaN中摻雜的矽之濃度係介於1x1018 cm-3至1x1020cm-3之範圍，且舉例而言，可為5x1018cm-3。即使在n-GaN等其相似物係沉積作為該上蓋層(未圖示)的情況中，亦可以使用與上述類似之方法。
鎂(Mg)被用作為p型雜質以摻雜其變為該隔離區域形成薄膜40a的p-GaN。摻雜的鎂之濃度係介於1x1020至1x1022cm-3之範圍，且舉例而言，可為1x1021cm-3。用於活化的退火係在該隔離區域形成薄膜40a的沉積之後執行。
接著，如第11B圖所示，用於元件隔離之該隔離區域形成層40係由該p-GaN形成。詳言之，該隔離區域形成薄膜40a係以光阻塗佈，然後以微影設備接受曝光製程及接受顯影製程，從而形成抗蝕圖形(未圖示)在該隔離區域形成層40可形成之區域上。然後，係執行例如RIE等乾式蝕刻以移除在該隔離區域形成薄膜40a上未形成抗蝕圖形之部分，從而形成該p-GaN隔離區域形成層40。然後，該抗蝕圖形(未圖示)係以有機溶劑或其相似物所移除。
接著，如第11C圖所示，該源極電極32及該汲極電極33係形成於該電子供給層24上。詳言之，該電子供給層24及該隔離區域形成層40係以光阻塗佈，然後以微影設備接受曝光製程及接受顯影製程，從而形成抗蝕圖形(未圖示)，在其中開口係形成在該源極電極32及該汲極電極33可形成之區域上。然後，用於形成該源極電極32及該汲極電極33之金屬薄膜係藉由真空沉積而沉積，然後浸入有機溶劑或其相似物之中以藉由掀離移除沉積在該抗蝕圖形上的金屬薄膜以及抗蝕圖形本身。該金屬薄膜 之殘留部份係形成該源極電極32及該汲極電極33。
接著，如第12A圖所示，該閘極電極31係各自形成於該電子供給層24上的該源極電極32及該汲極電極33之間，且該隔離區域形成電極240係形成於該隔離區域形成層40上。詳言之，該電子供給層24及該隔離區域形成層40係以光阻塗佈，然後以微影設備接受曝光製程及接受顯影製程，從而形成抗蝕圖形(未圖示)，其中開口係形成在閘極電極31可形成之區域上以及該隔離區域形成層40上方。
然後，用於形成該閘極電極31以及該隔離區域形成電極240之金屬薄膜係藉由真空沉積而沉積，並接著浸入有機溶劑或其相似物之中以藉由掀離移除沉積在該抗蝕圖形上的金屬薄膜以及抗蝕圖形本身。該金屬薄膜殘留下來之部分可形成該閘極電極31以及該隔離區域形成電極240。在上述中，該方法係對於該閘極電極31以及該隔離區域形成電極240為同時形成於相同的製程步驟中的情況加以描述。然而，該閘極電極31以及該隔離區域形成電極240亦可在不同的製程步驟中分別形成。
接著，如第12B圖所示，絕緣薄膜50係形成於該電子供給層24、該閘極電極31、該源極電極32、該汲極電極33、及該隔離區域形成電極240上。該絕緣薄膜50係為變成鈍化薄膜的薄膜，且由例如二氧化矽、氮化矽等絕緣材料所組成。該絕緣薄膜50係藉由電漿CVD等方法所形成。
因此，可根據依據本實施例之半導體裝置的製造方法而製造半導體裝置。除了上述之事件，本實施例本質上係相同於該第一實施例。
第四實施例 半導體裝置
依據第四實施例之半導體裝置係參照第13圖及第14圖加以描述。第13圖係為依據本實施例之半導體裝置的上視圖。第14圖係為包含沿第13圖中的點虛線13A-13B切割之截面的截面圖。在依據本實施例之半導體裝置中，係形成複數個使用氮化物半導體之高電子遷移率二極體(元件)。該半導體裝置係由氮化物半導體材料所組成。在該半導體裝置中，緩衝層21、電子通道層22、中介層23、電子供給層24等等係形成於矽基板10或其相似物上。該緩衝層21係由AlN或其相似物所組成。該電子通道層22係由i-GaN或其相似物所組成。該中介層23係由i-AlGaN或其相似物所組成。該電子供給層24係由n-AlGaN或其相似物所組成。
依據上述，2DEG 22a係產生於該中介層23內或該電子通道層22接近該電子供給層24之介面。以上述方式產生之2DEG 22a係由GaN所組成之該電子通道層22以及AlGaN所組成之該電子供給層24等之間的晶格常數差異所造成的。或者，依據本實施例之半導體裝置亦可以具有中上蓋層(未圖示)係額外地形成於該電子供給層24上的結構。
在上述半導體裝置中，矽被使用於該基板10。然而，除了矽之外，其他材料，例如但不限於，藍寶石、GaAs、SiC、GaN亦可被用來形成該基板。形成該基板10之材料可為半絕緣材料或導電材料。
在本實施例之半導體裝置中，陰極電極331及陽極 電極332係形成在該電子供給層24上，又再者，由p-GaN所組成之隔離區域形成層40係形成以使該些元件彼此隔離。該隔離區域形成層40係形成在該電子供給層24上習知技術中可形成元件隔離區域的區域。形成該p-GaN隔離區域形成層40能夠造成該2DEG 22a從位於該隔離區域形成層40正下方之區域消失。因此，藉由使該2DEG 22a從位於該隔離區域形成層40正下方之區域消失，各該元件可彼此隔離。在前述之半導體裝置中，該2DEG 22a係形成在該電子通道層22等處之中。因此，在運作時，電子係作用為載子。據此，該隔離區域形成層40係以p型半導體，即p-GaN所組成。然而，在該半導體裝置係作用為電洞載子的情況中，在本實施例之半導體裝置中的該隔離區域形成層40可為n型半導體層或由n型半導體所組成。
第15圖例示一種依據本實施例之半導體裝置，在其中係形成有複數個高電子遷移率二極體(元件)。隔離區域形成層40係形成在該些元件之間，並造成該2DEG從位於該隔離區域形成層40正下方之區域消失。因此，可達成各該元件之隔離。在該高電子遷移率二極體(元件)之每一者中，該陰極電極331係連接至陰極電極墊361，而該陽極電極332係連接至陽極電極墊362。
半導體裝置製造方法
接著，一種依據本實施例之半導體裝置的製造方法係參照第16圖及第17圖加以描述。
首先，如第16A圖所示，氮化物半導體層係藉由MOVPE技術形成於基板10上。該氮化物半導體層可包含但不限於該緩衝層21、該電子通道層22、該中介層23、該電子供給層 24、及隔離區域形成薄膜40a。此些氮化物半導體層係藉由MOVPE磊晶成長。或者，不同於MOVPE的其他方法，舉例而言，可使用MBE技術。矽基板係被使用作為該基板10。該緩衝層21係由AlN以0.1μm之厚度所組成。該電子通道層22係由i-GaN以3μm之厚度所組成。該中介層23係由i-AlGaN以5nm之厚度所組成。該電子供給層24係由n-AlGaN以30nm之厚度所組成。該隔離區域形成薄膜40a係由p-GaN以10nm之厚度所組成。該隔離區域形成薄膜40a係形成以形成該隔離區域形成層40，其將於以下敘述。在其他結構中，上蓋層(未圖示)可額外地形成於該電子供給層24上。
在本實施例中，當藉由MOVPE形成AlN、GaN、及AlGaN時，氣體例如但不限於三甲鋁(TMA)以作為鋁之來源、三甲基鎵(TMG)以作為鎵之來源、以及氨氣(NH3)以作為氮之來源的氣體係被使用作為來源材料氣體。AlN、GaN、及AlGaN層，其為氮化物半導體層，可藉由供給對應於將被沉積之氮化半導體層之組成而以預定比例混合的前述來源材料氣體來沉積。對於依據本實施例之半導體裝置而言，當藉由MOVPE形成該氮化物半導體層時，該氨氣之流速為100ccm至10 LM，在沉積過程中該沉積腔之內部壓力為50至300托(torr)，以及成長溫度為1000至1200℃。
矽被用作為n型雜質以摻雜其變為該電子供給層24的n-AlGaN。詳言之，當沉積該電子供給層24時，SiH4氣體係以預設之流速加入該來源材料氣體中以形成該矽摻雜之電子供給層24。在如上述所形成之n-AlGaN中摻雜的矽之濃度係介於1x1018 cm-3至1x1020cm-3之範圍，且舉例而言，可為5x1018cm-3。即使在 n-GaN或其相似物係沉積為該上蓋層(未圖示)的情況中，亦可以使用類似於上述的方法。
鎂(Mg)被用作為p型雜質以摻雜其變為該隔離區域形成薄膜40a的p-GaN。摻雜的鎂之濃度係介於1x1020至1x1022cm-3之範圍，且舉例而言，可為1x1021cm-3。用於活化的退火係在該隔離區域形成薄膜40a的沉積之後執行。
接著，如第16B圖所示，用於元件隔離之該隔離區域形成層40係由該p-GaN所形成。詳言之，該隔離區域形成薄膜40a係以光阻塗佈，然後以微影設備接受曝光製程及接受顯影製程，從而形成抗蝕圖形(未圖示)在該隔離區域形成層40可形成之區域上。然後，係執行例如RIE等的乾式蝕刻以移除在該隔離區域形成薄膜40a上未形成抗蝕圖形之部分，從而形成該p-GaN隔離區域形成層40。然後，該抗蝕圖形(未圖示)係以有機溶劑或其相似物所移除。
接著，如第16C圖所示，該陰極電極331係形成於該電子供給層24上。詳言之，該電子供給層24及該隔離區域形成層40係以光阻塗佈，然後以微影設備接受曝光製程及接受顯影製程，從而形成抗蝕圖形(未圖示)，其中開口係形成在該陰極電極331可形成之區域上。然後，用於形成該陰極電極331之金屬薄膜係藉由真空沉積而沉積，並接著浸入有機溶劑或其相似物之中以藉由掀離移除沉積在該抗蝕圖形上的金屬薄膜以及抗蝕圖形本身。該金屬薄膜殘留下來之部分係形成該陰極電極331。
接著，如第17A圖所示，該陽極電極332係各自形成於該電子供給層24上。詳言之，該電子供給層24及該隔離區 域形成層40係以光阻塗佈，然後以微影設備接受曝光製程及接受顯影製程，從而形成抗蝕圖形(未圖示)，其中開口係形成在該陽極電極332可形成之區域上。然後，用於形成該陽極電極332之金屬薄膜係藉由真空沉積而沉積，並接著浸入有機溶劑或其相似物之中以藉由掀離移除沉積在該抗蝕圖形上的金屬薄膜以及抗蝕圖形本身。該金屬薄膜之殘留部分係形成該陽極電極332。
接著，如第17B圖所示，絕緣薄膜50係形成於該電子供給層24、該陰極電極331、該陽極電極332、及該隔離區域形成層40上。該絕緣薄膜50係為變成鈍化薄膜的薄膜，且由例如二氧化矽、氮化矽等絕緣材料所組成。該絕緣薄膜50係藉由電漿CVD等方法所形成。
因此，可依據本實施例之半導體裝置的製造方法而製造半導體裝置。除了上述之情形，本實施例係大致相同於該第一實施例。
第五實施例
接著，係敘述第五實施例。本實施例係關於經封裝之半導體裝置、電源供應設備、以及高頻放大器。
依據本實施例之經封裝之半導體裝置係藉由個別封裝依據第一至第四實施例中之一者的半導體裝置而形成。此等經個別封裝之半導體裝置係參照第18圖及第19圖加以描述。第18圖及第19圖示意地例示了經個別封裝之半導體裝置的內部結構，以及電極配置等等，且其於第一至第四實施例中可有所不同。
經封裝之半導體裝置1
例示於第18圖中之經封裝之半導體裝置係藉由個 別封裝依據第一至第三實施例中之一者的半導體裝置而形成。
首先，GaN基半導體HEMT半導體晶片410係為藉由利用晶粒切割(dicing)等方式切割依據第一至第三實施例中之一者所製造的半導體裝置所形成。該半導體晶片410係使用例如錫球等等之晶片接合黏著劑430固定於引腳架420上。該半導體晶片410係對應至依據第一至第三實施例中之一者的半導體裝置。
接著，閘極電極411及閘極引腳421係以接合引線431連接，源極電極412及源極引腳422係以接合引線432連接，汲極電極413及汲極引腳423係以接合引線433連接。該接合引線431、432、433係由例如鋁等之金屬材料所組成。於本實施例中，該閘極電極411係為一種閘極電極墊，並連接至依據第一至第三實施例中之一者的半導體裝置的閘極電極31。再者，該源極電極412係為一種源極電極墊，並連接至依據第一至第三實施例中之一者的半導體裝置的源極電極32。該汲極電極413係為一種汲極電極墊，並連接至依據第一至第三實施例中之一者的半導體裝置的汲極電極33。
接著，樹脂密封係藉由傳遞成形方法(transfer molding method)以成形樹脂440所進行。因此，可製造該GaN基半導體HEMT之經個別封裝之半導體裝置。
經封裝之半導體裝置2
例示於第19圖中之經封裝之半導體裝置係藉由個別封裝依據第四實施例的半導體裝置而形成。
首先，GaN基半導體HEMT半導體晶片415係為藉由利用晶粒切割(dicing)等方法切割依據第一至第三實施例中之 一者所製造的半導體裝置而形成。該半導體晶片415係使用例如錫球等等之晶片接合黏著劑430固定於引腳架420上。該半導體晶片415係對應至依據第四實施例的半導體裝置。
接著，陰極電極416及陰極引腳426係以接合引線436連接，且陽極電極417及陽極引腳427係以接合引線437連接。該接合引線436及437係由例如鋁等之金屬材料所組成。於本實施例中，該陰極電極416係為一種陰極電極墊，並連接至依據第四實施例的半導體裝置的陰極電極331。再者，該陽極電極417係為一種陽極電極墊，並連接至依據第四實施例的半導體裝置的陽極電極332。
接著，樹脂密封係藉由傳遞成形方法以成形樹脂440所進行。因此，可使用GaN基半導體材料製造該高電子遷移率二極體係經個別封裝其中之半導體裝置。
PFC電路、電源供應設備、及高頻放大器
接著，係描述依據本實施例之PFC電路、電源供應設備及高頻放大器。依據本實施例之該PFC電路、該電源供應設備、及該高頻放大器各使用一個或多個依據第一至第四實施例中一個或多個的半導體裝置。
PFC電路
接著，係描述依據本實施例的PFC(功因校正(Power Factor Correction))電路。該依據本實施例的PFC電路包含依據第一至第四實施例之一者的半導體裝置。
該依據本實施例的PFC電路係參照第20圖加以描述。該依據本實施例的PFC電路450包含開關元件(電晶體)451、 二極體452、抗流線圈453、電容器454及455、二極體電橋456、以及交流(AC)電源供應器(未圖示)。該開關元件451使用由AlGaN/GaN所組成之HEMT，其係依據第一至第三實施例之一者的半導體裝置。再者，該二極體452使用由AlGaN/GaN所組成之高電子遷移率二極體，其係依據第四實施例的半導體裝置。
在該PFC電路450中，該開關元件451之汲極電極係連接至該二極體452的陽極端子以及該抗流線圈453之一端子。再者，該開關元件451之源極電極係連接至該電容器454的一端子以及該電容器455的一端子。該電容器454的另一端子係連接至該抗流線圈453之另一端子。該電容器455的另一端子係連接至該二極體452的陰極端子。該AC電源供應器(未圖示)係透過該二極體電橋456連接在該電容器454的二端子之間。如上所述所製造的該PFC電路450輸出跨過該電容器455的二端子的直流(DC)電壓。
依據本實施例之該PFC電路可增進該PFC電路的可靠度及特性，由於其使用依據第一至第四實施例之多者的半導體裝置，其係高度可靠且具有較佳的特性。
電源供應設備
接著，係描述依據本實施例的電源供應設備。該依據本實施例的電源供應設備包含依據第一至第三實施例之一者的由AlGaN/GaN所組成之HEMT以及依據第四實施例的由AlGaN/GaN所組成之高電子遷移率二極體。
該依據本實施例的電源供應設備係參照第21圖加以描述。該依據本實施例的電源供應設備包含前述之依據本實施 例的PFC電路450。
該依據本實施例的電源供應設備包含高電壓第一側電路461、低電壓第二側電路462、以及設置在該第一側電路461及該第二側電路462之間的變壓器463。
該第一側電路461包含前述之依據本實施例的PFC電路450以及連接在該PFC電路450之電容器455二端子之間的反向器。該反向器電路可例如是，舉例而言，全橋逆變器電路460。該全橋逆變器電路460包含複數個(在本範例中係為四個開關元件)開關元件464a、464b、464c、及464d。該第二側電路462包含複數個(在本範例中係為三個)開關元件465a、465b、及465c。該二極體電橋456係連接至AC電源供應器457。
在本實施例中，在該主側電路461中的該PFC電路450之開關元件451係使用由AlGaN/GaN所組成之HEMT，其係依據第一至第三實施例之一者的半導體裝置。再者，在該全橋逆變器電路460的開關元件464a、464b、464c、及464d係使用由AlGaN/GaN所組成之HEMT，其係依據第一至第三實施例之一者的半導體裝置。另一方面，該第二側電路462的開關元件465a、465b、及465c係使用具有典型矽MIS結構之FET。
依據本實施例之該電源供應設備可增進電源供應設備的可靠度及特性，由於其使用依據第一至第四實施例之多者的半導體裝置，其係高度可靠且具有較佳的特性。
高頻放大器
接著，係描述依據本實施例的高頻放大器。該依據本實施例的高頻放大器具有使用AlGaN/GaN所組成之HEMT的結 構，其係依據第一至第三實施例之一者的半導體裝置。
該依據本實施例的高頻放大器係參照第22圖加以描述。該依據本實施例的高頻放大器包含數位預失真電路471、混合器472a及472b、功率放大器473、以及定向耦合器474。
該數位預失真電路471補償輸入訊號的非線性失真。該混合器472a混合交流(AC)訊號以及其非線性失真係經補償的輸入訊號。該功率放大器473放大與AC訊號混合的輸入訊號，並包含由AlGaN/GaN所組成之HEMT，其係依據第一至第三實施例之一者的半導體裝置。該定向耦合器474執行該輸入訊號或該輸出訊號的監測等等。在第22圖中，藉由切換開關，舉例而言，在該輸出側的訊號以及該AC訊號可被該混合器472b混合，且該經混合之訊號可被送至該數位預失真電路471。
依據本實施例之該高頻放大器可增進高頻放大器的可靠度及特性，由於其使用依據第一至第三實施例之一者的半導體裝置，其係高度可靠且具有較佳的特性。
以上所述的所有實例及條件都是為了想要幫助讀者瞭解本發明及本發明的發明人對現有技術進一步貢獻的概念，不應將之解釋成本發明只限於這些特定的實例及條件，說明書中之此等實例的組成也與顯示本發明之優劣無關。本發明之實施形態已詳細說明如上，惟應瞭解的是除了所述者之外，還可在未脫離本發明的精神及範圍的情況下做各種改變、取代及替換。
10‧‧‧基板
21‧‧‧緩衝層
22‧‧‧電子通道層
22a‧‧‧2DEG
23‧‧‧中介層
24‧‧‧電子供給層
31‧‧‧閘極電極
32‧‧‧源極電極
33‧‧‧汲極電極
40‧‧‧隔離區域形成層

Claims (20)

  1. 一種半導體裝置，包括：第一半導體層，係形成於基板上；第二半導體層，係形成於該第一半導體層上；複數個電極，係形成於該第二半導體層上；以及第三半導體層，係形成於該第二半導體層上；其中，該第三半導體層係圍繞各元件而形成，該複數個電極係形成於各該元件中，及其中，該第三半導體層係為極性與該第一半導體層所產生之載子相反之傳導性類型的半導體層。
  2. 如申請專利範圍第1項所述之半導體裝置，其中，該第一半導體層、該第二半導體層、及該第三半導體層係為氮化物半導體。
  3. 如申請專利範圍第1項所述之半導體裝置，其中，在該第一半導體中接近該第一半導體及該第二半導體之介面處產生電子，且其中，該第三半導體層係為p型。
  4. 如申請專利範圍第1項所述之半導體裝置，其中，該複數個電極係為閘極電極、源極電極、及汲極電極，且係形成於該第二半導體層上被該第三半導體層所圍繞之區域中。
  5. 如申請專利範圍第4項所述之半導體裝置，其中，該半導體裝置係為高電子遷移率電晶體。
  6. 如申請專利範圍第1項所述之半導體裝置，其中，該複數個電極係為陰極電極與陽極電極，且係形成於該第二半導體層上被該第三半導體層圍繞之區域中。
  7. 如申請專利範圍第1項所述之半導體裝置，其中，該第一半導 體層係由包含氮化鎵之材料所組成。
  8. 如申請專利範圍第1項所述之半導體裝置，其中，該第二半導體層係由包含氮化鋁鎵之材料所組成。
  9. 如申請專利範圍第1項所述之半導體裝置，其中，該第二半導體層係為n型。
  10. 如申請專利範圍第1項所述之半導體裝置，其中，該第三半導體層係由包含氮化鎵之材料所組成。
  11. 如申請專利範圍第1項所述之半導體裝置，其中，於該第三半導體層上形成一電極。
  12. 一種半導體裝置之製作方法，該方法包括：連續地層疊複數層薄膜於基板上，該些薄膜包含用於第一半導體層、第二半導體層及第三半導體層之形成材料；移除包含該用於第三半導體層之形成材料的薄膜之一部分以形成該第三半導體層；形成複數個電極於該第二半導體層上；其中，該第三半導體層係圍繞各元件而形成，該複數個電極係形成於各該元件中，而且其中，該第三半導體層係為極性與該第一半導體層所產生之載子相反之傳導性類型的半導體層。
  13. 如申請專利範圍第12項所述之半導體裝置之製作方法，其中，在該形成複數個電極時，係額外形成電極於該第三半導體層上。
  14. 如申請專利範圍第12項所述之半導體裝置之製作方法，其中，在該形成複數個電極之步驟中，形成閘極電極、源極電極 及汲極電極。
  15. 如申請專利範圍第12項所述之半導體裝置之製作方法，其中，在該形成複數個電極之步驟中，形成陰極電極與陽極電極。
  16. 一種半導體裝置之製作方法，該方法包括：依序形成及層疊第一半導體層及第二半導體層於基板上；形成遮罩於該第二半導體層上，該遮罩包含位於預定區域之開口；形成第三半導體層於該第二半導體層之部份上，該部分係由該遮罩之開口所曝露出；移除該遮罩；以及形成複數個電極於該第二半導體層上；其中，該第三半導體層係圍繞各元件而形成，該複數個電極係形成於各該元件中，及其中，該第三半導體層係為極性與該第一半導體層所產生之載子相反傳導性類型的半導體層。
  17. 如申請專利範圍第16項所述之半導體裝置之製作方法，其中，該遮罩係為非結晶的，且其中該第三半導體層係由有機金屬氣相磊晶或分子束磊晶所形成。
  18. 如申請專利範圍第16項所述之半導體裝置之製作方法，其中，在該形成複數個電極之步驟中，額外形成電極於該第三半導體層上。
  19. 如申請專利範圍第16項所述之半導體裝置之製作方法，其中，在該形成複數個電極之步驟中，形成閘極電極、源極電極與汲極電極。
  20. 如申請專利範圍第16項所述之半導體裝置之製作方法，其中，在該形成複數個電極之步驟中，形成陰極電極與陽極電極。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI556321B (zh) * 2014-04-23 2016-11-01 穩懋半導體股份有限公司 高電子遷移率電晶體植入硼隔離結構之製程方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6047998B2 (ja) * 2012-08-28 2016-12-21 サンケン電気株式会社 半導体装置
US9171911B2 (en) * 2013-07-08 2015-10-27 Efficient Power Conversion Corporation Isolation structure in gallium nitride devices and integrated circuits
KR102100928B1 (ko) * 2013-10-17 2020-05-15 삼성전자주식회사 고전자 이동도 트랜지스터
JP2016131207A (ja) * 2015-01-14 2016-07-21 株式会社豊田中央研究所 集積した半導体装置
US10756084B2 (en) * 2015-03-26 2020-08-25 Wen-Jang Jiang Group-III nitride semiconductor device and method for fabricating the same
JP6261553B2 (ja) * 2015-11-27 2018-01-17 株式会社豊田中央研究所 窒化物半導体装置及びその製造方法
JP6957982B2 (ja) * 2017-05-29 2021-11-02 三菱電機株式会社 半導体装置及びその製造方法
JP7316757B2 (ja) * 2018-02-23 2023-07-28 ローム株式会社 半導体装置
CN108717943B (zh) * 2018-03-30 2021-08-31 中国科学院微电子研究所 Hemt与单刀双掷开关电路
US11791388B2 (en) * 2020-02-27 2023-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Source leakage current suppression by source surrounding gate structure
DE102020112069B4 (de) * 2020-02-27 2022-03-03 Taiwan Semiconductor Manufacturing Co. Ltd. Source-leckstromunterdrückung durch source-umgebende gate-struktur und verfahren zur herstellung der gate-struktur

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0322441A (ja) * 1989-06-19 1991-01-30 Nec Corp 化合物半導体装置
JP2001177060A (ja) * 1999-12-14 2001-06-29 Nec Corp モノリシック集積回路装置及びその製造方法
JP2005328035A (ja) 2004-04-16 2005-11-24 Matsushita Electric Ind Co Ltd 半導体装置
US7202531B2 (en) * 2004-04-16 2007-04-10 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP4002918B2 (ja) * 2004-09-02 2007-11-07 株式会社東芝 窒化物含有半導体装置
JP2007165446A (ja) * 2005-12-12 2007-06-28 Oki Electric Ind Co Ltd 半導体素子のオーミックコンタクト構造
JP2008078526A (ja) * 2006-09-25 2008-04-03 New Japan Radio Co Ltd 窒化物半導体装置及びその製造方法
JP2009038175A (ja) * 2007-08-01 2009-02-19 Panasonic Corp 窒化物半導体トランジスタとその製造方法
CN102197468B (zh) * 2008-10-29 2014-04-02 富士通株式会社 化合物半导体器件及其制造方法
JP5658472B2 (ja) * 2010-03-26 2015-01-28 ルネサスエレクトロニクス株式会社 電界効果トランジスタ
JP5672756B2 (ja) * 2010-04-16 2015-02-18 サンケン電気株式会社 半導体装置
US8723222B2 (en) * 2011-07-19 2014-05-13 Electronics And Telecommunications Research Institute Nitride electronic device and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI556321B (zh) * 2014-04-23 2016-11-01 穩懋半導體股份有限公司 高電子遷移率電晶體植入硼隔離結構之製程方法

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