JP5672756B2 - 半導体装置 - Google Patents
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Description
本発明の実施例1は、トランジスタをHEMTとし、このHEMTに付加される整流素子をショットキーバリアダイオードとする半導体装置に本発明を適用した例を説明するものである。
図1乃至図3に示すように、実施例1に係る半導体装置1は、電流経路43と、電流経路43の一端(図1中−図3中、左側)に配設され整流作用を持つ第1の主電極11と、電流経路43の他端(図1中−図3中右側)に配設された第2の主電極12と、電流経路43の第1の主電極11と第2の主電極12との間に配設され、第1の主電極11に比べて順方向電圧が大きい第1の補助電極15とを有する整流素子Dと、電流経路43と、電流経路43の一端において電流経路43と交差する方向に第1の主電極11に対して離間して配設された第3の主電極13と、第3の主電極13の周囲を取り囲んで配設された制御電極14と、第2の主電極12とを有するトランジスタTとを備えている。ここで、実施例1において、半導体装置1に搭載されるトランジスタTはnチャネル導電型HEMTであり、整流素子Dはショットキーバリアダイオード(SBD)である。
図1及び図2に示すように、整流素子Dの第1の主電極11は、アノード電極としての機能を有し、電流経路43の一端にショットキー障壁をなして電気的に接続されている。この第1の主電極11のショットキー障壁をなす電極材料には、例えば10nm−50nmの膜厚を有するNi層と、このNi層上に積層され例えば100nm−1000nmの膜厚を有するAu層との積層膜を使用することができる。
トランジスタTの第3の主電極13は、ソース電極であり、電流経路43の一端にオーミック接触によって電気的に接続されている。第3の主電極13は第1の補助電極15に電気的に接続(短絡)されており、第3の主電極13と第1の補助電極15とは同一電位に設定される。第1の補助電極15と第1の主電極11との間は電気的に接続されているので、第3の主電極13、第1の主電極11及び第1の補助電極15は同一電位に設定されていることになる。実施例1において、第3の主電極13は第2の主電極12と同一電極材料により構成されている。また、第3の主電極13と第2の主電極12とは製造プロセスにおいて同一工程により形成されている。図1に示すように、第3の主電極13の平面形状は、第1の補助電極15に対向するY方向の辺に対して、X方向の辺を短く設定した長方形形状により構成されている。第3の主電極13の平面形状は、第1の主電極11の平面形状と同様に、この例に限定されるものではない。
図1に示すように、実施例1において、整流素子Dの1つの第1の主電極(アノード電極)11と、トランジスタTの1つの第3の主電極(ソース電極)13及び1つの制御電極14とは繰り返し単位となる基本単位BUを構築している。この基本単位BUはY方向に向かって一定のピッチを持って繰り返し配列されている。第2の主電極12及び第1の補助電極15はこの複数の基本単位BUに共通の電極として使用されている。
前述の図1乃至図3に示す実施例1に係る半導体装置1は、図4に示すように、端子P1に整流素子Dの第1の主電極(アノード電極)11、第1の補助電極15及びトランジスタTの第3の主電極(ソース電極)13を接続し、端子P2に第2の主電極(カソード電極及びドレイン電極)12を接続し、更に端子P3に制御電極14を接続する。つまり、トランジスタTはボディダイオード的機能を付加した構成になっている。この半導体装置1の動作メカニズムは以下の通りである。
半導体装置1の逆電圧印加状態は、図4に示すトランジスタTにおいて、端子P3を通して制御電極14にオフ信号を印加し、端子P1を通して第3の主電極(ソース電極)13に端子P2を通して第2の主電極(ドレイン電極)12に印加される電圧よりも高電圧を印加する。このとき、図5及び図6に矢印を用いて示すように、第1の補助電極15の順方向電圧よりも低い順方向電圧を有する第1の主電極(アノード電極)11から電流経路43を通して第2の主電極(カソード電極)12に逆導通電流ibが流れる。
半導体装置1の順電圧印加状態は、図4に示すトランジスタTにおいて、端子P3を通して制御電極14にオフ信号を印加し、端子P2を通して第2の主電極(ドレイン電極)12に端子P1を通して第3の主電極(ソース電極)13に印加される電圧よりも高電圧を印加する。このとき、この第1の補助電極15の第2の主電極12側の端部に高い電界が印加され、整流素子Dのリーク電流量は第1の補助電極15の特性によってほぼ決定される。第1の主電極(アノード電極)11の第2の主電極12側の端部には相対的に小さい電界しか加わらないので、第1の主電極11においてリーク電流は少ない。第1の補助電極15には、順方向電流を流す機能を全く必要とせず、リーク電流を優先した構造や電極材料を選択することができる。
実施例1に係る半導体装置1は、前述のように、電流経路43の一端側(電流経路43の一端から第1の補助電極15までの間)にトランジスタTの第3の主電極(ソース電極)13及び制御電極14と整流素子Dの第1の主電極(アノード電極)11とを備え、これらを電流経路43と交差する方向に交互に複数配列し、電流経路43の他端側(第1の補助電極15から電流経路43の他端までの間)にトランジスタT及び整流素子Dに共通の第2の主電極(ドレイン電極及びカソード電極、更にドリフト領域)を備えた構造を有する。従って、トランジスタTにおいては整流素子Dに対して独立に特性を向上することができ、整流素子DにおいてはトランジスタTの特性とは別に低Vf化を図ることができ、更に電流経路43の一部をトランジスタT及び整流素子Dにおいて兼用することができるので、面積利用効率を向上することができる。
本発明の実施例2は、前述の実施例1に係る半導体装置1において、整流素子Dの低順方向電圧化を更に促進した例を説明するものである。
実施例2に係る半導体装置1においては、トランジスタT、整流素子Dの平面構造は前述の実施例1に係る半導体装置1のトランジスタT、整流素子Dの平面構造と実質的に同一である。また、トランジスタTの断面構造も前述の実施例1に係る半導体装置1のトランジスタTの断面構造と実質的に同一である。実施例2に係る半導体装置1は整流素子Dの断面構造に違いを有する。図8に示すように、整流素子Dの第1の主電極(アノード電極)11は、第2の半導体層42の表面(主面)から第1の半導体層41の少なくとも電流経路43に達するリセス41R内に配設され、電流経路43に直接ショットキー接触をなし電気的に接続されている。リセス43の底面の位置は、基本的には電流経路43に達する深さにあればよいが、電流経路43の深さよりも更に深く設定してもよい。
本発明の実施例3は、前述の実施例2に係る半導体装置1と同様に、整流素子Dの低Vf化を更に促進した例を説明するものである。
図9及び図10に示すように、実施例3に係る半導体装置1においては、トランジスタTの平面構造並びに断面構造は前述の実施例1及び実施例2に係る半導体装置1のトランジスタTの平面構造並びに断面構造と実質的に同一であるが、整流素子D特にその第1の主電極(アノード電極)11の平面構造並びに断面構造に違いがある。この整流素子Dの第1の主電極11は、電流経路43の一端に配設された第1の電極11Aと、この第1の電極11Aの周囲を取り囲んで配設された第2の電極11Bとを備えた複合電極により構成されている。
本発明の実施例4は、前述の実施例1に係る半導体装置1の応用例であり、ソースコモン型交流スイッチを構築した例を説明するものである。
実施例4に係る半導体装置1には、図14に示すようにソース端子が共通化された交流スイッチが搭載されている。このソースコモン型交流スイッチは、端子P1に一端が接続され端子P2(1)に他端が接続され、電気的に並列に接続されるトランジスタT(1)及び整流素子D(1)と、端子P1を共有し、この端子P1に一端が接続され端子P2(2)に他端が接続され、電気的に並列に接続されるトランジスタT(2)及び整流素子D(2)とを備えている。また、トランジスタT(1)は端子P3(1)を有し、トランジスタT(2)は端子P3(2)を有する。
実施例4に係る半導体装置1において、図14中、上側に配設された整流素子D(1)は、図11及び図13に示すように、電流経路43と、電流経路43の中央部(一端)に配設され整流作用を持つ第1の主電極11(1)と、電流経路43の他端(図11中及び図13中、右側他端)に配設された第2の主電極12(1)と、電流経路43の第1の主電極11(1)と第2の主電極12(1)との間に配設され、第1の主電極11(1)に比べて順方向電圧が大きい第1の補助電極15(1)とを有する。実施例4において、第1の主電極11(1)はアノード電極、第2の主電極12(1)はカソード電極である。
本発明の実施例5は、前述の実施例1に係る半導体装置1の応用例であり、1ゲート型交流スイッチを構築した例を説明するものである。
実施例5に係る半導体装置1には、図14に示すゲート端子P3(1)及びP3(2)が共通化された交流スイッチが搭載されている。この1ゲート型交流スイッチは、トランジスタT(1)、トランジスタT(2)のそれぞれには端子P3が電気的に接続され、端子P3がトランジスタT(1)及びトランジスタT(2)において共用され、その他は実施例4に係る半導体装置1と実質的に同一に構成される。
実施例5に係る半導体装置1において、図14中、上側に配設された整流素子D(1)は、図15及び図17に示すように、実施例4に係る半導体装置1における整流素子D(1)と実質的に同一に構成される。
本発明の実施例6は、前述の実施例1に係る半導体装置1の応用例であり、ドレインコモン型交流スイッチを構築した例を説明するものである。
実施例6に係る半導体装置1には、図21に示すドレイン端子を共通化した交流スイッチが搭載されている。このドレインコモン型交流スイッチは、端子P1(1)に一端が接続され端子P2に他端が接続され、電気的に並列に接続されるトランジスタT(1)及び整流素子D(1)と、端子P1(2)に一端が接続され共用される端子P2に他端が接続され、電気的に並列に接続されるトランジスタT(2)及び整流素子D(2)とを備えている。また、トランジスタT(1)には端子P3(1)が電気的に接続され、トランジスタT(2)には端子P3(2)が電気的に接続されている。
実施例6に係る半導体装置1において、図21中、下側に配設された整流素子D(1)は、図18及び図20に示すように、電流経路43と、電流経路43の一端(図18及び図20中、左側一端)に配設され整流作用を持つ第1の主電極11(1)と、電流経路43の中央部(他端)に配設された第2の主電極12と、電流経路43の第1の主電極11(1)と第2の主電極12との間に配設され、第1の主電極11(1)に比べて順方向電圧が大きい第1の補助電極15(1)とを有する。実施例6において、第1の主電極11(1)はアノード電極、第2の主電極12はカソード電極である。
実施例6の変形例に係る半導体装置1には、前述の図21に示す回路図において端子P2を除いた、2つの異なるゲート端子により制御される交流スイッチが搭載されている。この2ゲート型交流スイッチは、端子P1(1)に一端が接続されトランジスタT(2)のドレイン領域側及び整流素子D(2)のカソード領域側に他端が接続され、電気的に並列に接続されるトランジスタT(1)及び整流素子D(1)と、端子P1(2)に一端が接続されトランジスタT(1)のドレイン領域側及び整流素子D(1)のカソード領域側に他端が接続され、電気的に並列に接続されるトランジスタT(2)及び整流素子D(2)とを備えている。つまり、前述の図18乃至図20に示す、トランジスタT(1)、T(2)、整流素子D(1)、D(2)のそれぞれの第2の主電極12は存在せず、双方のドレイン領域並びに双方のカソード領域が相互に電気的に接続されている。トランジスタT(1)には端子P3(1)が電気的に接続され、トランジスタT(2)には端子P3(2)が電気的に接続されている。
本発明の実施例7は、前述の実施例1に係る半導体装置1の応用例であり、フィールドプレート構造を採用した例を説明するものである。
実施例7に係る半導体装置1は、図22に示すように、少なくともトランジスタTの第1の補助電極15と第2の主電極(ドレイン電極)12との間の電流経路43上に、第1の補助電極15に電気的に接続されたフィールドプレート(FP)150を備えている。半導体機能層4の第2の半導体層42上にはパッシベーション膜17が配設されており、フィールドプレート150はこのパッシベーション膜17上に引き出されている。実施例7に係る半導体装置1においては、フィールドプレート150は、第1の補助電極15と同一電極材料により構成され、第1の補助電極15と一体に構成されている。製造プロセスにおいては、フィールドプレート150は第1の補助電極15を形成する工程と同一製造工程を用いて形成されている。
実施例7に係る半導体装置1は、更に図23に示すように、第1の補助電極15の電極材料に対してフィールドプレート150の電極材料を別にしてもよい。換言すれば、製造プロセスにおいて、第1の補助電極15を形成する工程とフィールドプレート150を形成する工程とを別々にすることができる。
上記のように、本発明は複数の実施例によって記載されているが、この開示の一部をなす論述及び図面はこの発明を限定するものでない。本発明は様々な代替実施の形態、実施例及び運用技術に適用することができる。
11…第1の主電極
11A…第1の電極
11B,11C…第2の電極
12…第2の主電極
13…第3の主電極
14…制御電極
140…制御電極配線
150…フィールドプレート
15…第1の補助電極
16…第2の補助電極
17…パッシベーション膜
2…基板
3…バッファ層
4…半導体機能層
41…第1の半導体層
41R,42R,42R2…リセス
42…第2の半導体層
43…電流経路
43C…カソード領域
43D…ドレイン領域
T…トランジスタ
D…整流素子
D2…逆阻止用整流素子
P1−P3…端子
Claims (5)
- 電流経路と、
前記電流経路の一端に配設され整流作用を持つ第1の主電極と、
前記電流経路の他端に配設された第2の主電極と、
前記電流経路の前記第1の主電極と前記第2の主電極との間に配設され、前記第1の主電極に比べて順方向電圧が大きい第1の補助電極と、を有する整流素子と、
前記電流経路と、
前記電流経路の前記一端において前記電流経路と交差する方向に前記第1の主電極に対して離間して配設された第3の主電極と、
前記第3の主電極の周囲を取り囲んで配設された制御電極と、
前記制御電極との間に前記第1の補助電極が配設された前記第2の主電極と、を有するトランジスタと、
を備え、
前記整流素子の前記第1の主電極、前記トランジスタの前記第3の主電極及び前記第1の補助電極は相互に電気的に接続され、前記第1の主電極、前記第3の主電極及び前記第1の補助電極は同一電位に設定され、
前記第1の主電極から前記第2の主電極間に形成される前記整流素子の前記電流経路と、前記第3の主電極から前記第2の主電極間に形成される前記トランジスタの前記電流経路とにおいて、前記第1の補助電極から前記第2の主電極までの部分が前記整流素子の前記電流経路の一部且つ前記トランジスタの前記電流経路の一部として兼用され、その他の部分が前記整流素子の前記電流経路と前記トランジスタの前記電流経路とで兼用されない
ことを特徴とする半導体装置。 - 前記電流経路の前記第1の主電極と前記第1の補助電極との間は前記整流素子の電流経路として使用され、前記電流経路の前記第3の主電極と前記制御電極を介在した前記第1の補助電極との間は前記トランジスタの電流経路として使用されることを特徴とする請求項1に記載の半導体装置。
- 前記整流素子の前記第1の主電極と前記トランジスタの前記第3の主電極及び前記制御電極とは、前記電流経路と交差する方向に交互に複数配列されていることを特徴とする請求項1に記載の半導体装置。
- 前記トランジスタは二次元電子ガスチャネルを前記電流経路とするトランジスタであり、前記第1の主電極は前記二次元電子ガスチャネルに化合物半導体を介在して配設されたショットキー電極、前記二次元ガスチャネルに直接接続されたショットキー電極、pn電極、電界効果を利用したオーミック電極を含む複合電極のいずれかであり、前記第1の補助電極はp型半導体電極、MIS型電極のいずれかであることを特徴とする請求項1又は請求項3に記載の半導体装置。
- 前記電流経路の前記第1の補助電極と前記第2の主電極との間に、前記第1の補助電極に電気的に接続され、前記第1の補助電極と同一電位に設定されるフィールドプレートを更に備えたことを特徴とする請求項1又は請求項3に記載の半導体装置。
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