JP5036233B2 - 半導体スイッチング素子および半導体回路装置 - Google Patents
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Description
「J.A.Cooper et al. "Recent Advances in SiC Power Devices."Materizls Science Forrum vol.264−268(1998)pp.895−900」
該第1ゲート電極にスイッチングをオン状態とする電圧を印加し、該ドレイン電極と該ソース電極間に逆方向の電圧を印加したときに該ソース電極側から該ドレイン電極側に電流が流れ、
該第1ゲート電極にスイッチングをオフ状態とする電圧を印加し、該ドレイン電極と該ソース電極間に順方向の電圧を印加したときに該ドレイン電極−ソース電極間が電気的に遮断されて電流が流れず、
該第1ゲート電極に対してスイッチングをオフ状態とする電圧を印加し、該ドレイン電極と該ソース電極間に逆方向の電圧を印加したときに前記第2ゲート電極のショットキーバリアが低い電極材料層が動作して該第2ゲート電極側から該ドレイン電極側に電流が流れるように制御可能に構成されている。
2 バッファ層
3 GaN層
4 AlGaN層
5 ソース電極
6 第1ゲート電極
7 第2ゲート電極
7a ショットキーバリアが低い電極材料層
7b ショットキーバリアが高い電極材料層
8 ドレイン電極
10,10a〜10d 半導体スイッチング素子
20 インバータ回路
21 電源
22 コンデンサ
23 動作部(モータ)
Vds ドレイン電極−ソース電極間に印加され電圧
Vgs 第1ゲート電極に印加され電圧
Claims (16)
- 基板上に形成された半導体層上または半導体基板上に、ソース電極とドレイン電極が基板面に沿った方向に所定の間隔を開けて配設され、該ソース電極と該ドレイン電極間に第1ゲート電極および第2ゲート電極が、該第1ゲート電極を該ソース電極側に配置し、かつ該第2ゲート電極を該ドレイン電極側に配置して設けられ、該第2ゲート電極と該ソース電極とが電気的に接続され、該第2ゲート電極が、互いにショットキーバリアの高さが異なる2種類の電極材料層から構成されており、該2種類の電極材料層が、共に該半導体基板または該半導体層と接続している半導体スイッチング素子。
- 前記第1ゲート電極および、前記第2ゲート電極の2種類の電極材料層のうちの一方は高いショットキーバリアを有する電極材料により構成され、該第2ゲート電極の2種類の電極材料層のうちの他方は、該一方の電極材料層よりも低いショットキーバリアを有する電極材料層により構成されている請求項1に記載の半導体スイッチング素子。
- 前記一方の電極材料層は、前記他方の電極材料層の上層として設けられ、前記ドレイン電極側に所定幅だけ前記半導体基板または前記半導体層と接続している請求項2に記載の半導体スイッチング素子。
- 前記一方の電極材料層が前記半導体基板または前記半導体層と接触している所定幅は、0.5μm以上3.0μm以下である請求項3に記載の半導体スイッチング素子。
- 前記第1ゲート電極および、前記第2ゲート電極の一方の電極材料層がそれぞれTi、W、Ag、WN、PtおよびNiのいずれかまたはそれらを複数組み合わせた材料からなっている請求項2に記載の半導体スイッチング素子。
- 前記第2ゲート電極の他方の電極材料層がNi、PdおよびAuのいずれかまたはそれらを複数組み合わせた材料からなっている請求項2に記載の半導体スイッチング素子。
- 前記ソース電極および前記ドレイン電極が、Ti、Hf、Au、AlおよびWのいずれかまたはそれらを複数組み合わせた材料からなっている請求項1に記載の半導体スイッチング素子。
- 前記ソース電極および前記ドレイン電極は、前記半導体基板または前記半導体層とオーミック接続され、前記第1ゲート電極および前記第2ゲート電極は該半導体基板または該半導体層とショットキー接続されている請求項1に記載の半導体スイッチング素子。
- 前記半導体層は、GaN層とAlGaN層とをこの順に積層した積層構造、AlGaN層とGaN層とAlGaN層をこの順に積層した積層構造、およびGaN層とAlGaN層とGaNキャップ層とをこの順に積層した積層構造のうちのいずれかの積層構造である請求項1に記載の半導体スイッチング素子。
- 前記ソース電極、第1ゲート電極、第2ゲート電極および前記ドレイン電極は、前記GaN層または前記AlGaN層上に設けられている請求項9に記載の半導体スイッチング素子。
- 前記一方の電極材料層が前記ソース電極に接続されている請求項2に記載の半導体スイッチング素子。
- 請求項1〜11のいずれかに記載の半導体スイッチング素子を一または複数用いた半導体回路装置。
- 前記ソース電極と前記ドレイン電極間に、第1電圧と第2電圧を選択的に出力制御可能とする第1電圧制御部が接続されて設けられ、該ソース電極と該第1ゲート電極間に、第3電圧と第4電圧を選択的に出力制御可能とする第2電圧制御部が接続されて設けられている請求項12に記載の半導体回路装置。
- 前記半導体スイッチング素子において、前記第1ゲート電極にスイッチングをオン状態とする電圧を印加し、前記ドレイン電極と前記ソース電極間に順方向の電圧を印加したときに該ドレイン電極側から該ソース電極側に電流が流れ、
該第1ゲート電極にスイッチングをオン状態とする電圧を印加し、該ドレイン電極と該ソース電極間に逆方向の電圧を印加したときに該ソース電極側から該ドレイン電極側に電流が流れ、
該第1ゲート電極にスイッチングをオフ状態とする電圧を印加し、該ドレイン電極と該ソース電極間に順方向の電圧を印加したときに該ドレイン電極−ソース電極間が電気的に遮断されて電流が流れず、
該第1ゲート電極に対してスイッチングをオフ状態とする電圧を印加し、該ドレイン電極と該ソース電極間に逆方向の電圧を印加したときに前記第2ゲート電極のショットキーバリアが低い電極材料層が動作して該第2ゲート電極側から該ドレイン電極側に電流が流れるように制御可能に構成されている請求項12または13に記載の半導体回路装置。 - 前記半導体スイッチング素子として第1〜第4半導体スイッチング素子が設けられ、電源の両端間に、該第1および第2半導体スイッチング素子と該第3および第4半導体スイッチング素子の二つの直列回路がそれぞれ接続され、該第1および第2半導体スイッチング素子の接続点と該第3および第4半導体スイッチング素子の接続点との間に動作部が接続されている請求項12〜14のいずれかに記載の半導体回路装置。
- 前記半導体スイッチング素子として横型の半導体スイッチング素子が一または複数用いられたインバータ回路またはモータ回路である請求項15に記載の半導体回路装置。
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