JP5591776B2 - 窒化物半導体装置およびそれを用いた回路 - Google Patents

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Description

逆方向に並列接続されたダイオードを内蔵するノーマリオフ型の窒化物半導体装置に関する。
窒化物半導体で構成されたＨＦＥＴ（Heterostructure Field Effect Transistor）に代表される窒化物半導体装置は、スイッチング電源やインバータ回路などに用いられる電力用半導体装置として用いられ、シリコンで構成された電力用半導体装置よりも高耐圧及び低オン抵抗が期待される。負荷にインダクタンスが含まれているときには、窒化物半導体装置がオフとなったときにインダクタンスを流れる電流を環流電流として流し続ける必要がある。このため、窒化物半導体装置は、環流ダイオードと逆並列に接続される必要がある。スイッチング電源やインバータ回路の小型化のために、窒化物半導体装置には、逆並列接続された環流ダイオードを内蔵することが望まれる。また、窒化物半導体装置はノーマリオフ型が望まれるが、ノーマリオフ型の窒化物半導体装置は、動作電流が流れる電子走行層のゲート電極直下において、抵抗が高くなってしまう。逆並列接続された環流ダイオードを有するノーマリオフ型の窒化物半導体装置において、高耐圧で、低オン抵抗で、環流ダイオードの順方向電圧が低いことが望まれる。
特開２００７−２７３７９５号公報
内蔵する環流ダイオードの順方向電圧が低く、高耐圧で、低オン抵抗の、ノーマリオフ型の窒化物半導体装置を提供する。
本発明の実施形態の窒化物半導体装置は、第１のＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ（０≦ｘ１≦１、０≦ｙ１≦１）層と、前記第１のＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ層上に設けられ、前記第１のＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ層よりも禁制帯幅が広い第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ（０≦ｘ２≦１、０≦ｙ２≦１）層と、前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上に設けられたソース電極と、前記ソース電極と離間して、前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上に設けられたドレイン電極と、前記ソース電極と前記ドレイン電極との間において、前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層との間に第１のゲート絶縁膜を介して設けられ、前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層の前記ソース電極および前記ドレイン電極が設けられた表面よりも前記第１のＩｎ ｘ１ Ｇａ １−ｘ１−ｙ１ Ａｌ ｙ１ Ｎ層側に位置する部分を含む第１のゲート電極と、
前記第１のゲート電極と前記ドレイン電極との間に設けられ、前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上にショットキー接合を介して設けられたショットキー電極と、
前記ショットキー電極と前記ドレイン電極との間の前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上に設けられた第２のゲート電極と、
前記ソース電極と、前記ショットキー電極と、前記第２のゲート電極と、を電気的に接続し、前記第２のゲート電極から前記ドレイン電極の方向に延伸する部分を有する配線層と、を備える。
第１の実施形態に係る窒化物半導体装置の要部模式断面図。 第１の実施形態に係る窒化物半導体装置の等価回路図。 第１の実施形態に係る窒化物半導体装置の使用例を示す回路図。 第２の実施形態に係る窒化物半導体装置の要部模式断面図。 第２の実施形態に係る窒化物半導体装置の等価回路図。 第３の実施形態に係る窒化物半導体装置の要部模式断面図。 第３の実施形態に係る窒化物半導体装置の等価回路図。
以下、本発明の実施形態について図を参照しながら説明する。実施例中の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。
（第１の実施形態）
図１及び図２を用いて、第１の実施形態に係る窒化物半導体装置について説明する。図１は、本実施形態に係る逆導通形ＨＦＥＴ１００の、要部の断面図を模式的に示したものである。図２は、図１に示したＨＦＥＴ１００の等価回路図である。図１に示したとおり、本実施形態に係るＨＦＥＴ１００は、基板１、バッファ層２、ＧａＮ電子走行層３、ＡｌＧａＮ電子供給層４、ソース電極５、ドレイン電極６、第１のゲート絶縁膜８、第１のゲート電極９、ショットキー電極１０、第２のゲート絶縁膜１１、第２のゲート電極１２、層間絶縁膜１３、及び配線層１４を備える。
基板１は、例えば、ＳｉＣ（窒化珪素）とすることができるが、Ａｌ２Ｏ３（アルミナ）、Ｓｉ（シリコン）、またはＧａＮ（窒化ガリウム）とすることも可能である。バッファ層２は、基板の上に設けられ、例えば、ＡｌｘＧａ１−ｘＮ（０≦ｘ≦１）より形成される。Ａｌ組成は、結晶成長条件等により適宜選択される。また、ＡｌｘＧａ１−ｘＮ層は、ＡｌＮとＧａＮを交互に積層した超格子構造であっても良い。
ＧａＮ電子走行層３は、バッファ層２の基板１とは反対側の表面上に設けられる。ＧａＮ電子走行層３は、ＧａＮ以外にも、一般にＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ（０≦ｘ１≦１、０≦ｙ１≦１）で表される窒化物半導体（第１のＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ層）とすることができる。ＧａＮ電子走行層３は、アンドープで結晶成長され、厚さは例えば２．０μｍである。
ＡｌＧａＮ電子供給層４は、ＧａＮ電子走行層３の基板とは反対側の表面に設けられる。ＡｌＧａＮ電子供給層４は、例えば、Ａｌ組成（ＡｌとＧａのモル数の和に対するＡｌのモル数の比）が２５％で、膜厚が３０ｎｍで、アンドープで結晶成長された層である。ＡｌＧａＮ電子供給層４は、アンドープではなく、ｎ形不純物がドープされて結晶成長された層とすることも可能である。ＡｌＧａＮ電子供給層４は、ＧａＮ電子走行層３（一般的には、第１のＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ層）よりも禁制帯幅が広いＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ（０≦ｘ２≦１、０≦ｙ２≦１）で表される窒化物半導体（第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層）とすることができる。
ＧａＮ電子走行層３中のＡｌＧａＮ電子供給層４とＧａＮ電子走行層３との界面には、２次元電子ガスが形成される。この２次元電子ガスは、以下の理由により発生する。ＡｌＧａＮ電子供給層４の格子定数がＧａＮ電子走行層３の格子定数よりも大きいために、ＧａＮ電子走行層３上に設けられたＡｌＧａＮ電子供給層４は圧縮歪みを有する。この圧縮歪みによるピエゾ効果（圧電効果）により、ＡｌＧａＮ電子供給層４中に電界が発生する。この電界によりＧａＮ電子走行層３中のＡｌＧａＮ電子供給層４とＧａＮ電子走行層３との界面に電子が蓄積されて、２次元電子ガスが形成される。
この２次元電子ガスは、ＧａＮ電子供給層３中に、ＡｌＧａＮ電子供給層４とＧａＮ電子走行層３との界面に沿って形成され、後述するように、ＨＦＥＴ１００の電流が流れるチャネル層として機能する。
また、この２次元電子ガスは、ＡｌＧａＮ電子供給層４がもともと有する分極（自然分極）による電界によっても形成され得る。圧電効果及び自然分極は、ＡｌＧａＮ電子供給層４が厚いほど増大し、その結果、２次元電子ガスの電子の濃度が高くなる。すなわち、チャネル層の抵抗が低くなり、ＨＦＥＴ１００のオン抵抗が低減される。
ソース電極５は、ＡｌＧａＮ電子供給層４上に設けられ、ＡｌＧａＮ電子供給層４と電気的に接続される。ドレイン電極６は、ソース電極５と離間してＡｌＧａＮ電子供給層４上に設けられ、ＡｌＧａＮ電子供給層４と電気的に接続される。ソース電極５及びドレイン電極６は、窒化物半導体層とオーミックコンタクトがとれる金属材料であればよく、例えばＴｉ（チタン）／Ａｌ（アルミニウム）などが用いられる。ソース電極５及びドレイン電極６は、それぞれ、ＡｌＧａＮ電子供給層４と直接オーミックコンタクトしていてもよく、間にオーミックコンタクトがとれた他の窒化物半導体層を介してＡｌＧａＮ層４と電気的に接続されていてもよい。
リセス７が、ソース電極５とドレイン電極６との間で、ＡｌＧａＮ電子供給層４の基板１とは反対側の表面からＧａＮ電子走行層３中に達するように形成される。リセス７の側壁は、ＡｌＧａＮ電子供給層４で形成され、底面は、ＧａＮ電子走行層３で形成される。第１のゲート絶縁膜８は、リセス７の側壁及び底面を覆うように形成される。リセスの深さは、例えば、ＡｌＧａＮ電子供給層４の表面から５０ｎｍである。第１のゲート絶縁膜８は、例えば、シリコン酸化膜（ＳｉＯ２）で形成され、厚さは５０ｎｍである。シリコン酸化膜の替わりに、シリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＮＯ）、またはアルミナとすることも可能である。
第１のゲート電極９は、リセス７上に第１のゲート絶縁膜を介して設けられる。第１のゲート電極は、例えば、不純物をドープしたポリシリコンで形成することができる。第１のゲート電極は、図示しないゲート端子Ｇに電気的に接続される。ソース電極５は、図示しないソース端子Ｓに接続される。ドレイン電極６は、図示しないドレイン端子Ｄに接続される。
前述のように、リセス７がＡｌＧａＮ電子供給層４を貫通してＧａＮ電子走行層３中に達するように形成される。このＧａＮ電子走行層３のリセス７が形成された部分上には、ＡｌＧａＮ電子供給層４が形成されていない。このため、第１のゲート電極９の対向する部分（直下）では、ＧａＮ電子走行層３中に２次元電子ガスが形成されない。
ＧａＮ電子走行層３は、アンドープの結晶成長により形成されているので、高抵抗層である。すなわち、ＧａＮ電子走行層３の第１のゲート電極９が対向する部分は、ソース電極５からドレイン電極６に向かう方向（またはその逆方向）において（基板１と平行な方向において）、チャネル層が喪失しているため非導通状態になる。リセス７が設けられていない領域においては、ＧａＮ電子供給層３中に形成された２次元電子ガスが電流が通るチャネル層となるので、基板１と平行な方向で低抵抗であり、導通状態となる。
従って、図２の本実施形態に係るＨＦＥＴ１００の等価回路に示したとおり、ＨＦＥＴ１００は、第１のゲート電極９及び第１のゲート絶縁膜８をゲートに、ソース電極５側でリセス７に隣接するＡｌＧａＮ電子供給層４の部分をソースに、及びドレイン電極６側でリセス７に隣接するＡｌＧａＮ電子供給層４の部分をドレインに有する、ノーマリオフ型ＦＥＴ２０を内部に備える。
ノーマリオフ型ＦＥＴ２０は、第１のゲート電極９にソース電極５に対して正の電圧である閾値（ソース電極に対して正となる第１の電圧）よりも低い電圧が印加されると、ＧａＮ電子走行層３のリセス７に隣接する部分に２次元電子ガスがないためオフ状態となる。第１のゲート電極９にソース電極５に対して上記閾値よりも高い電圧が印加されると、反転分布による２次元電子ガスが、ＧａＮ電子走行層３中の第１のゲート絶縁膜８を介して第１のゲート電極９に隣接する部分に形成される。この結果、ノーマリオフ型ＦＥＴ２０は、オン状態となり、電流がノーマリオフ型ＦＥＴ２０のドレインからソースに向かってＧａＮ電子走行層３の第１のゲート電極９に対向する部分を流れる。
本実施形態では、上記ノーマリオフ型ＦＥＴ１００の閾値は、１Ｖ程度であり、第１のゲート絶縁膜の材料、第１のゲート絶縁膜の厚さ、及び電子走行層３の第１のＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ層の組成（本実施形態ではＧａＮ）などにより影響される。所望の閾値となるように、これらのパラメータを用いてノーマリオフ型ＦＥＴ２０が設計される。
層間絶縁膜１３は、ドレイン電極６とソース電極５との間のＡｌＧａＮ電子供給層４上及び第１のゲート電極を覆うように設けられる。ソース電極５及びドレイン電極６は、層間絶縁膜１３を貫通し、ＡｌＧａＮ電子供給層４の基板１とは反対側の表面上に電気的に接続する。層間絶縁膜１３は、第１のゲート電極９を他の電極から絶縁する。層間絶縁膜１３は、例えば、シリコン酸化膜とすることができるが、シリコン窒化膜、シリコン酸窒化膜、または、アルミナなどの他の絶縁体の膜とすることができる。層間絶縁膜１３は、ＡｌＧａＮ電子供給層４に達してＡｌＧａＮ電子供給層４を露出する第１の開口部を有する。
ショットキー電極１０が、第１の開口部内にＡｌＧａＮ電子供給層４とショットキー接合を介して電気的に接続するように、ＡｌＧａＮ電子供給層４上に設けられる。すなわち、ショットキー電極１０は、層間絶縁膜１３を貫通して（又は通り抜けて）ＡｌＧａＮ電子供給層４と電気的に接続する。ショットキー電極１０は、ＡｌＧａＮ電子供給層４とショットキー接合を形成するが、ＡｌＧａＮ電子供給層４上にさらに設けられた窒化物半導体層とショットキー接合を形成することもできる。
層間絶縁膜１３は、ＡｌＧａＮ電子供給層４の上に直接接触して設けられた第２のゲート絶縁膜１１に達する第２の開口部を有する。第２のゲート絶縁膜１１は、例えば、シリコン窒化膜で形成されるが、第１のゲート絶縁膜８と同様に、シリコン酸化膜、シリコン酸窒化膜、または、アルミナなどの他の絶縁体の膜とすることが可能である。
第２のゲート電極１２が、第２の開口部に設けられ、すなわち、層間絶縁膜１３中に設けられ、第２のゲート絶縁膜１１を介してＡｌＧａＮ電子供給層４と隣接する。第２のゲート電極１２は、層間絶縁膜１３を貫通して（又は通り抜けて）ＡｌＧａＮ電子供給層４に接続する。第２のゲート電極１２は、導電体であればよい。第２のゲート電極１２は、第１のゲート電極９と同様にドープされたポリシリコンでも良いが、ソース電極５及びドレイン電極６と同じ金属材料、またはその他の金属材料とすることもできる。
本実施形態では、第２の開口部は層間絶縁膜１３を貫通し第２のゲート絶縁膜１１に達し、第２のゲート電極１２がこの第２の開口部に設けられる。しかしながら、層間絶縁膜１３は、第２の開口部の替わりに、リセスを有し、リセスの底部は層間絶縁膜１３の一部を介して第２のゲート絶縁膜１１と隣接していても良い。第２のゲート電極１２は、このリセス内に設けられ、すなわち層間絶縁膜１３中に設けられ、層間絶縁膜１３の上記一部及び第２のゲート絶縁膜１１を介してＡｌＧａＮ電子供給層４と隣接してもよい。この場合は、第２のゲート電極１２に係る後述の負の電圧である閾値は、図１の場合と比べて、層間絶縁膜１３の上記一部の分だけ負側に大きくなる。
配線層１４は、層間絶縁膜１３上と、ソース電極５上と、ショットキー電極１０上と、第２のゲート電極１２上と、に設けられ、ソース電極５、ショットキー電極１０、及び第２のゲート電極１２を電気的に接続する。配線層１４は、導電体であればよいが、ソース電極と同じ金属材料、またはその他の金属材料とすることもできる。また、配線層１４は、図１に示したように、ソース電極５上から、ショットキー電極１０上及び第２のゲート電極１２上を超えてドレイン電極６に向かって延伸し、第２のゲート電極１２からドレイン電極６に向かって突出する部分を有するように設けられてもよい。この場合、配線層１４は、フィールドプレートとして機能し、第２のゲート電極１２からドレイン電極６に向かって空乏層が伸びることを助長する。第２のゲート電極１２とドレイン電極６との間の耐圧が向上する。
ショットキー電極１０にドレイン電極６に対して正の電圧が印加されるとショットキー電極１０からＡｌＧａＮ電子供給層４に向かって電流が流れる。すなわち、ショットキー電極をアノードとし、ＡｌＧａＮ電子供給層４をカソードとする、ショットキーバリアダイオード（ＳＢＤ；Schottky Barrier Diode）２２が、ＨＦＥＴ１００内に形成される。
ＳＢＤ２２は、図２に示したように、ノーマリオフ型ＦＥＴ２０のソース−ドレインに、電気的に逆並列接続された環流ダイオード２２である。ＳＢＤ２２のショットキー電極１０は、ノーマリオフ型ＦＥＴ２０のソースに電気的に接続され、ＨＦＥＴ１００のソース端子Ｓに電気的に接続される。ＳＢＤのカソードは、ノーマリオフ型ＦＥＴ２０のドレインに電気的に接続される。
ＡｌＧａＮ電子供給層４の第２のゲート電極１２に対向する部分には、第１のゲート電極のようなリセス７が設けられておらず、ＡｌＧａＮ電子供給層４の厚さはその他の部分と同じ厚さとなっている。そのため、ＧａＮ電子走行層３中の第２のゲート電極に対向する部分には、他の部分と同様に２次元電子ガスが存在する。すなわち、ＧａＮ電子走行層３の第２のゲート電極１２に対向する部分は、ソース電極５からドレイン電極６に向かう方向（またはその逆方向）において（基板１と平行な方向において）、２次元電子ガスがチャネル層として存在するので導通状態になる。
従って、図２の本実施形態に係るＨＦＥＴ１００の等価回路に示したとおり、ＨＦＥＴ１００は、第２のゲート電極１２及び第２のゲート絶縁膜１１をゲートに、ＡｌＧａＮ電子供給層４の第２のゲート電極１２よりソース電極５側の部分をソースに、及びＡｌＧａＮ電子供給層４の第２のゲート電極１２よりドレイン電極６側の部分をドレインに有する、ノーマリオン型ＦＥＴ２１を内部に備える。
ノーマリオン型ＦＥＴ２１は、第２のゲート電極９に負の電圧である閾値（ドレイン電極６に対して負となる第２の電圧）よりも低い電圧が第２のゲート電極に印加されると、ＧａＮ電子走行層３中の第２のゲート電極に対向する部分に存在していた２次元電子ガスが、第２のゲート電極からの電界により消失する。この結果、ノーマリオン型ＦＥＴ２１は、オフ状態となる。
第２のゲート電極１２にドレイン電極６に対して上記閾値よりも高い電圧が印加されると、ＧａＮ電子走行層３中の第２のゲート電極に対向する部分でオフ状態の時に消失していた２次元電子ガス存在するようになる。この結果、ノーマリオン型ＦＥＴ２１は、オン状態となり、電流がノーマリオン型ＦＥＴ２１のドレインからソースに向かってＧａＮ電子走行層３の第２のゲート電極に対向する部分を流れる。
本実施形態では、上記ノーマリオン型ＦＥＴ２１の閾値は、−８Ｖ程度であり、第２のゲート絶縁膜の材料、第２のゲート絶縁膜の厚さ、及び電子供給層の第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層の組成（本実施形態ではＡｌＧａＮ）などにより影響される。所望の閾値となるように、これらのパラメータを用いてノーマリオフ型ＦＥＴ２０が設計される。本実施形態では、一例として、第２のゲート絶縁膜は、厚さが２０ｎｍのシリコン窒化膜であり、電子供給層は、厚さが３０ｎｍでＡｌ組成が２５％のＡｌＧａＮである。
ノーマリオン型ＦＥＴ２１は、ノーマリオフ型ＦＥＴ２０とはカスコード接続される。すなわち、ノーマリオン型ＦＥＴ２１のゲートは、ノーマリオフ型ＦＥＴ２０のソースに電気的に接続され、ＨＦＥＴ１００のソース端子Ｓに電気的に接続される。また、ノーマリオン型ＦＥＴ２１のソースは、ノーマリオフ型ＦＥＴ２０のドレインに電気的に接続される。ノーマリオン型ＦＥＴ２１のドレインは、ＨＦＥＴ１００のドレイン端子Ｄに電気的に接続される。
次に、本実施形態に係るＨＦＥＴ１００の使用例に基づいて動作を説明する。図３に示した回路は、本実施形態に係るＨＦＥＴがインダクタンスを有する負荷に接続されたスイッチング回路の要部の一例である。インダクタンスを有する負荷としては、モーターなどが考えられる。
図３に示したように、ハイサイド側ＨＦＥＴ１００Ｈのソース端子Ｓとローサイド側ＨＦＥＴ１００Ｌのドレイン端子Ｄが接続される。ハイサイド側ＨＦＥＴ１００Ｈ及びローサイド側ＨＦＥＴ１００Ｌは、いずれも本実施形態に係る上記ＨＦＥＴ１００である。
直流電源の正極が、ハイサイド側ＨＦＥＴ１００Ｈのドレイン端子Ｄに接続される。直流電源の負極が、ローサイド側ＨＦＥＴ１００Ｌのソース端子Ｓに接続される。インダクタンス３１の一端が、ハイサイド側ＨＦＥＴ１００Ｈのドレイン端子Ｄに接続され、他端がハイサイド側ＨＦＥＴ１００Ｈのソース端子Ｓに接続される。ローサイド側ＨＦＥＴ１００Ｌのソース端子Ｓは、接地されているものとして説明する（図示せず）。以下、各状態における動作を説明する。
（状態１）
初めに、ローサイド側ＨＦＥＴ１００Ｌのゲート端子Ｇにノーマリオフ型ＦＥＴ２０Ｌの閾値よりも低い電圧が印加され、ノーマリオフ型ＦＥＴ２０Ｌはオフ状態である。ハイサイド側ＨＦＥＴ１００Ｈも同様に、ゲート端子Ｇにノーマリオフ型ＦＥＴ２０Ｈの閾値よりも低い電圧が印加され、ノーマリオフ型ＦＥＴ２０Ｈはオフ状態である。
ハイサイド側ＨＦＥＴ１００Ｈのドレイン端子Ｄとソース端子Ｓは、インダクタ３１により直流電源３０の電圧と同電位となる。すなわち、ハイサイドＨＦＥＴ１００Ｈ中のノーマリオン型ＦＥＴ２１Ｈのゲートとドレインが同電位となり、ノーマリオン型ＦＥＴ２１Ｈはオン状態となる。
ローサイド側ＨＦＥＴ１００Ｌ中のノーマリオン型ＦＥＴ２１Ｌは、ドレインが直流電源３０の電圧と同電位で、ゲートがローサイド側ＨＦＥＴ１００Ｌのソース端子Ｓを介して接地電位となる。従って、ノーマリオン型ＦＥＴ２１Ｌは、そのゲート電位がそのソース電位よりも直流電源３０の電圧分だけ低いので、オフ状態となる。その結果、ローサイド側ＨＦＥＴ１００Ｌは、オフ状態である。
（状態２）
次に、ローサイド側ＨＦＥＴ１００Ｌのゲート端子Ｇにノーマリオフ型ＦＥＴ２０Ｌの閾値以上の電圧を印加して、ノーマリオフ型ＦＥＴ２０Ｌをオン状態にする。ノーマリオン型ＦＥＴ２１Ｌのゲートとソースは同電位となるので、ノーマリオン型ＦＥＴ２１Ｌは、オフ状態からオン状態になる。従って、ローサイド側ＦＥＴ１００Ｌは、オン状態となり、そのドレイン端子Ｄからソース端子Ｓに向かって、インダクタ３１からの電流が流れる。この結果、ハイサイド側ＨＦＥＴ１００Ｈのソース端子Ｓの電位が接地電位に向かって低下する。この途中、ハイサイド側ＨＦＥＴ１００Ｌ中のノーマリオン型ＦＥＴ２１Ｈのゲート電位が低下していき、閾値以下となったところで、ノーマリオン型ＦＥＴ２１Ｈはオフ状態となる。
このとき、ハイサイド側ＨＦＥＴ１００Ｈのドレイン端子Ｄとソース端子Ｓとの間は、直流電源３０の電圧が印加される。直流電源３０の電圧は、ノーマリオン型ＦＥＴ２１Ｈを介してノーマリオフ型ＦＥＴ２０Ｈに印加される。すなわち、直流電源３０の電圧は、ノーマリオン型ＦＥＴ２１Ｈに分担される。
図１の断面からも分かるとおり、ＨＦＥＴ１００のソース−ドレイン間の電圧は、そのほとんどがＧａＮ電子走行層３のショットキー電極１０とドレイン電極６との間の部分で決まっている。すなわち、ＨＦＥＴ１００のソース−ドレイン間の電圧は、ノーマリオン型ＦＥＴ２１にほとんどが印加される。このため、ハイサイド側ＨＦＥＴ１００Ｈのソース端子Ｓとドレイン端子Ｄ間の耐圧は、ノーマリオン型ＦＥＴ２１Ｈの耐圧で決まる。ローサイド側ＨＦＥＴ１００Ｌにおいても同様である。
（状態３）
次に、ローサイド側ＨＦＥＴ１００Ｌのゲート端子Ｇにノーマリオフ型ＦＥＴ２０Ｌの閾値以下の電圧を印加して、ノーマリオフ型ＦＥＴ２０Ｌをオフ状態にする。そうすると、ノーマリオン型ＦＥＴ２１Ｌのドレインとソースの電位に対してゲートの電位が低下していき、閾値以下に低下すると、ノーマリオン型ＦＥＴ２１Ｌはオフ状態になる。この結果、ローサイド側ＦＥＴ１００Ｌは、オフ状態になり、そのソース端子Ｓとドレイン端子Ｄには、直流電源３０の電圧が印加される。
その結果、ハイサイド側ＨＦＥＴ１００Ｈのソース端子Ｓは、電源電圧よりも、インダクタ３１に流れていた電流を維持するための起電力分だけ高い電圧まで上昇する。この結果、ハイサイド側ＨＦＥＴ１００Ｈ中のノーマリオン型ＦＥＴ２１Ｈのゲートの電位がドレインの電位よりも高くなり、ノーマリオン型ＦＥＴ２１Ｈがオン状態になる。
ノーマリオン型ＦＥＴ２１Ｈがオン状態になると、同時に、ハイサイド側ＨＦＥＴ１００Ｈ中のＳＢＤ２２Ｈがオン状態になる。ＳＢＤ２２Ｈは、環流ダイオードとしてインダクタ３１を流れていた電流を環流する。この状態は、上記（状態１）と同じ状態である。
ローサイド側ＨＦＥＴ１００Ｌのゲート端子Ｇに閾値以上の電圧の印加を繰り返すことで、上記（状態２）と（状態３）を繰り返すことができる。
以上より、本実施形態に係るＨＦＥＴ１００の動作の特徴をまとめると以下のようになる。本実施形態に係るＨＦＥＴ１００のゲート端子Ｇにノーマリオフ型ＦＥＴ２０の閾値より低い電圧が印加された状態では、ノーマリオフ型ＦＥＴ２０はオフ状態なので、ＨＦＥＴ１００はオフ状態である。すなわち、本実施形態に係るＨＦＥＴ１００は、ノーマリオフ型のＦＥＴである。
この状態で、ＨＦＥＴ１００のソース端子Ｓに対してドレイン端子Ｄの電位が高くなるように電圧が印加されると、ノーマリオン型ＦＥＴ２１のドレインとソースは、ほぼ同電位になる。従って、ノーマリオン型ＦＥＴ２１のドレイン及びソースよりもゲートの電位が低下する。この結果、ノーマリオン型ＦＥＴ２１はオフ状態となるので、ＨＦＥＴ１００のソース端子Ｓとドレイン端子Ｄ間に印加された電圧は、ノーマリオン型ＦＥＴ２１を介して、ノーマリオフ型ＦＥＴ２０及びＳＢＤ２２に印加される。
この結果、ＨＦＥＴ１００のソース端子Ｓとドレイン端子Ｄ間の電圧のほとんどが、ノーマリオフ形ＦＥＴ２０に分担される。このため、ノーマリオン型ＦＥＴ２１の耐圧が、ＨＦＥＴ１００のソース端子Ｓとドレイン端子Ｄ間の耐圧と見なせるので、ノーマリオフ型ＦＥＴ２０及びＳＢＤ２２の耐圧を大きくする必要がない。ノーマリオフ型ＦＥＴ２０及びＳＢＤ２２の耐圧は、数十Ｖあれば十分である。
これに対して、ノーマリオン型ＦＥＴ２１の耐圧は高いことが望まれる。ノーマリオン型ＦＥＴ２１の耐圧は、第２のゲート電極１２とドレイン電極６との間隔が長いほど耐圧が高く、６００Ｖの耐圧を得るためには、この間隔は６μｍ程度とすることが望ましい。
ＨＦＥＴ１００のゲート端子Ｇにノーマリオフ型ＦＥＴ２０の閾値より高い電圧が印加されると、ノーマリオフ型ＦＥＴ２０はオン状態となる。ノーマリオン型ＦＥＴ２１のゲートがソースと同電位となるので、ノーマリオン型ＦＥＴ２１もオン状態となる。この結果、ＨＦＥＴ１００は、オン状態となる。
また、ＨＦＥＴ１００が上記のオフ状態のときに、ＨＦＥＴ１００のソース端子Ｓがドレイン端子Ｄよりも電位が高くなって環流電流が流れるときは、ＳＢＤ２２がオン状態ととなる。また、ノーマリオン型ＦＥＴ２１もソースとゲートが同電位になってオン状態になる。従って、ＳＢＤ２２が環流ダイオードとして動作する。
以上より、本実施形態に係るＨＦＥＴ１００は、ゲート端子Ｇ、ソース端子Ｓ、ドレイン端子Ｄを有するＦＥＴとして動作すると同時に、内蔵するＳＢＤ２２が環流ダイオードとして動作する。上述のように、ＳＢＤ２２は、耐圧が低くても良いので、ショットキー障壁を高くして耐圧をあげる必要がない。すなわち、ショットキー障壁を低くして設計することが可能となるので、オン状態の時の順方向電圧を低く設計することができる。例えば、ショットキー電極は仕事関数が小さいものを選択することが可能となる。ＳＢＤ２２の順方向電圧が下がるため、ＳＢＤ２２による電力損失が低減できる。
また、ＨＦＥＴ１００がオン状態の時に、電流がノーマリオフ型ＦＥＴ２０とノーマリオン型ＦＥＴ２１を直列に流れる。両者のオン抵抗の和がＨＦＥＴ１００のオン抵抗となる。ノーマリオン型ＦＥＴ２１のオン抵抗は十分低いが、ノーマリオフ型ＦＥＴ２０のオン抵抗はこれに比べて高い。それは、ノーマリオフ型ＦＥＴ２０は、ＡｌＧａＮ電子供給層４のゲート電極９に対向する部分に、リセス７を形成するなどの加工が行われることで、ゲート電極９とＧａＮ電子走行層３との間に欠陥が発生する。この欠陥がＧａＮ電子走行層３のゲート電極に対向する部分の抵抗を高くするため、ノーマリオフ型ＦＥＴはオン抵抗が高い。
ソースからドレインに向かう方向でゲート電極の長さを短くすることにより、このオン抵抗を低減することが可能である。しかしながら、ゲート電極の長さを短くすると、オフ状態であるにもかかわらず、ソース−ドレイン間の電圧が低いときでもＧａＮ電子走行層３のゲート電極が対向する部分にチャネル層が形成されてオン状態になるという短チャネル効果が生じてしまう。このため、ノーマリオフ型ＦＥＴのオン抵抗を低減するとその耐圧が下がるという問題があった。
本実施形態に係るＨＦＥＴ１００は、上述の通り、ノーマリオフ型ＦＥＴ２０の耐圧を低くしても、ＨＦＥＴ１００の耐圧は低下することがない。従って、本実施形態に係るＨＦＥＴ１００は、ソース−ドレイン方向のゲート電極の長さを短くしたノーマリオフ型ＦＥＴ２０を備えることができるので、高耐圧を維持しながら低いオン抵抗を有することができる。
例えば、ノーマリオフ型ＦＥＴ２０の耐圧が６００Ｖを有する場合は、ゲート電極の長さが１μｍ程度必要である。本実施形態に係るＨＦＥＴ１００では、ノーマリオフ型ＦＥＴ２０の耐圧を例えば２０Ｖ程度とすることができるので、ゲート長は０．６μｍ程度と短くすることができる。ノーマリオフ型ＦＥＴ２０のオン抵抗は、耐圧が６００Ｖの場合の半分程度に低減することができる。
以上、本実施形態によれば、順方向電圧が低い環流ダイオードを内蔵し、高耐圧で、低オン抵抗で、ノーマリオフ型の窒化物半導体装置が提供される。
なお、本実施形態では、ノーマリオフ型ＦＥＴ２０の第１のゲート電極は、ＡｌＧａＮ電子供給層４を貫通しＧａＮ電子供給層３に達するリセス７の上に第１のゲート絶縁膜を介して設けられている。しかしながら、次の実施形態で説明するように、リセスがＧａＮ電子供給層３に達しないで、リセスの底部がＡｌＧａＮ電子供給層４の途中に留まっているリセス上に、第１のゲート絶縁膜を介して第１のゲート電極が設けられた構造とすることも可能である。
または、第１のゲート電極が、ＩｎｘＧａ１−ｘ−ｙＡｌｙＮの形態で表現されるｐ形の窒化物半導体層を介してＡｌＧａＮ電子供給層４上に設けられてもよい。この場合は、ｐ形窒化物半導体層とＡｌＧａＮ電子供給層４とのｐ−ｎ接合界面から、空乏層がのびて２次元電子ガスが消滅することで、ノーマリオフ型ＦＥＴが形成される。
本実施形態に係るノーマリオフ型ＦＥＴ２０は、ノーマリオフ動作をする構造であれば、上記に上げた形態に限定されることなく本実施形態に適用することが可能である。
（第２の実施形態）
第２の実施形態に係る窒化物半導体装置について図４及び図５を用いて説明する。図４は、本実施形態に係るＨＦＥＴ２００の要部模式断面図である。図５は、本実施形態に係る等価回路図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係るＨＦＥＴ２００において、リセス７Ａは、ＡｌＧａＮ電子供給層４の基板１とは反対側の表面からＡｌＧａＮ電子供給層４中に形成される。すなわち、リセス７Ａの底部は、ＧａＮ電子走行層３に到達しないでＡｌＧａＮ電子供給層４に留まる。リセス７Ａの側壁及び底部ともにＡｌＧａＮ電子供給層４で形成される。第１のゲート電極９は、このリセス７Ａ上に第１のゲート絶縁膜８を介して設けられる。
本実施形態に係るＨＦＥＴ２００は、第１のゲート絶縁膜８とＧａＮ電子走行層３との間にＡｌＧａＮ電子供給層４が設けられている点で、第１の実施形態に係るＨＦＥＴ１００とは相異する。ＡｌＧａＮ電子供給層４の第１のゲート絶縁膜８とＧａＮ電子走行層３との間に挟まれた部分（リセス７Ａの底部に隣接する部分）は、ＡｌＧａＮ電子供給層４のそれ以外の部分よりも積層方向の膜厚が十分に薄い。この結果、ＧａＮ電子走行層３の第１のゲート電極９と対向する部分に、ピエゾ効果及び自然分極による２次元電子ガスがほとんど発生しない。
本実施形態では、一例として、ＡｌＧａＮ電子供給層４は、Ａｌ組成が３０％で厚さが１５ｎｍ、第１のゲート絶縁膜の厚さは２０ｎｍ、ＡｌＧａＮ電子供給層７の基板１とは反対側の表面からのリセス７の深さは１２ｎｍである。
第１の実施形態に係るＨＦＥＴ１００と同様に、図５の等価回路に示したとおり、本実施形態に係るＨＦＥＴ２００は、第１のゲート電極９及び第１のゲート絶縁膜８をゲートに、ソース電極５側でリセス７Ａに隣接するＡｌＧａＮ電子供給層４の部分をソースに、及びドレイン電極６側でリセス７Ａに隣接するＡｌＧａＮ電子供給層４の部分をドレインに有する、ノーマリオフ型ＦＥＴ２０Ａを内部に備える。
また、本実施形態に係るＨＦＥＴ２００は、以下の点で第１の実施形態に係るＨＦＥＴ１００と相異する。これら以外は、両者は同じ構造である。
本実施形態に係るＨＦＥＴ２００は、第１の実施形態に係るＨＦＥＴ１００の第２のゲート絶縁膜の替わりに、ｐ形のＧａＮ層４０を備える。すなわち、第２のゲート電極１２は、ｐ形のＩｎｘ３Ｇａ１−ｘ３−ｙ３Ａｌｙ３Ｎ（０≦ｘ３≦１、０≦ｙ３≦１）で表される窒化物半導体層（第３のＩｎｘ３Ｇａ１−ｘ３−ｙ３Ａｌｙ３Ｎ）層４０を介してＡｌＧａＮ電子供給層４上に形成される。ｐ形のＩｎｘ３Ｇａ１−ｘ３−ｙ３Ａｌｙ３Ｎ層は、例えば、ＧａＮ層４０である。
ＡｌＧａＮ電子供給層４の第２のゲート電極１２に対向する部分には、第１のゲート電極のようなリセス７Ａが設けられておらず、ＡｌＧａＮ電子供給層４の厚さはその他の部分と同じ厚さとなっている。そのため、ＧａＮ電子走行層３中の第２のゲート電極１２に対向する部分には、他の部分と同様に２次元電子ガスが存在する。すなわち、ＧａＮ電子走行層３の第２のゲート電極１２に対向する部分は、ソース電極５からドレイン電極６に向かう方向（またはその逆方向）において（基板１と平行な方向において）、２次元電子ガスがチャネル層として存在するので導通状態になる。
従って、図５の等価回路に示したとおり、ＨＦＥＴ２００は、第２のゲート電極１２及びｐ形ＧａＮ層４０をゲートに、ＡｌＧａＮ電子供給層４の第２のゲート電極１２よりソース電極５側の部分をソースに、及びＡｌＧａＮ電子供給層４の第２のゲート電極１２よりドレイン電極６側の部分をドレインに有する、ノーマリオン型ＦＥＴ２１Ａを内部に備える。ノーマリオン型ＦＥＴ２１Ａは、ｐ形のＧａＮ層４０とＡｌＧａＮ電子供給層４とのｐ−ｎ接合に逆バイアスを印加して空乏層を広げることにより、ソース−ドレイン間の電流を制御するジャンクションＦＥＴである。
ノーマリオン型ＦＥＴ２１Ａは、第２のゲート電極９に負の電圧である閾値（ドレイン電極６に対して負となる第２の電圧）よりも低い電圧が第２のゲート電極に印加されると、ＧａＮ電子走行層３中の第２のゲート電極１２に対向する部分に存在していた２次元電子ガスが、ｐ形のＧａＮとＡｌＧａＮ電子供給層４との界面から延伸する空乏層により消失する。この結果、ノーマリオン型ＦＥＴ２１Ａは、オフ状態となる。
第２のゲート電極１２にドレイン電極６に対して上記閾値よりも高い電圧が印加されると、ＧａＮ電子走行層３中の第２のゲート電極に対向する部分でオフ状態の時に消失していた２次元電子ガスが存在するようになる。この結果、ノーマリオン型ＦＥＴ２１Ａは、オン状態となり、電流がノーマリオン型ＦＥＴ２１Ａのドレインからソースに向かってＧａＮ電子走行層３の第２のゲート電極１２に対向する部分を流れる。
本実施形態では、上記ノーマリオン型ＦＥＴ２１Ａの閾値は、−４Ｖ程度であり、ｐ形の第３Ｉｎｘ３Ｇａ１−ｘ３−ｙ３Ａｌｙ３Ｎ層４０の組成（本実施形態ではＧａＮ）、ｐ形の第３のＩｎｘ３Ｇａ１−ｘ３−ｙ３Ａｌｙ３Ｎ層４０の厚さ、ｐ形の第３のＩｎｘ３Ｇａ１−ｘ３−ｙ３Ａｌｙ３Ｎ層４０のｐ形不純物濃度、電子供給層４の第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層４の組成（本実施形態ではＡｌＧａＮ）、及び電子供給層４の第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層４の厚さ、などにより影響される。所望の閾値となるように、これらのパラメータを用いてノーマリオン型ＦＥＴ２１Ａが設計される。
本実施形態では、一例として、第３のＩｎｘ３Ｇａ１−ｘ３−ｙ３Ａｌｙ３Ｎ層４０はＧａＮであり、その厚さ及びｐ形不純物濃度は、それぞれ、５０ｎｍ及び１×１０１８／ｃｍ３である。電子供給層４は、厚さが３０ｎｍでＡｌ組成が２５％のＡｌＧａＮである。また、ノーマリオン型ＦＥＴ２１Ａの耐圧は、第１の実施形態に係るノーマリオン型ＦＥＴ２１と同様に、第２のゲート電極１２とドレイン電極６との距離により決まる。
本実施形態に係るＨＦＥＴ２００は、第１の実施形態に係るＨＦＥＴ１００とほぼ同様な動作と特徴を有する。本実施形態に係るＨＦＥＴ２００の耐圧は、第１の実施形態に係るＨＦＥＴ１００と同様に、ノーマリオン型ＦＥＴ２１Ａの耐圧で決まるので、ノーマリオフ型ＦＥＴ２０Ａ及び内蔵するＳＢＤ２２の耐圧を低くすることができる。このため、内蔵するＳＢＤ２２の順方向電圧を低くすることができ、また、ノーマリオフ型ＦＥＴ２０Ａの抵抗を低くすることができる。順方向電圧が低い環流ダイオードを内蔵し、高耐圧で、低オン抵抗で、ノーマリオフ型の窒化物半導体装置が提供される。
なお、本実施形態に係るＨＦＥＴ２００は、第２のゲート電極１２がＡｌＧａＮ電子供給層４上にｐ形ＧａＮ層４０を介して設けられているので、第２のゲート電極１２とＧａＮ電子供給層３との間にｐ形ＧａＮ層４０とＡｌＧａＮ電子供給層４により構成されたｐ−ｎダイオードを有する。このｐ−ｎダイオードは、オン電圧が３Ｖ以上なので、ＨＦＥＴ２００のソース端子Ｓに大きな正の電圧が印加されても、ＳＢＤ２２の方がオン電圧が低いので、ＳＢＤ２２より先にオン状態になることはない。環流電流は、ＳＢＤ２２だけを流れる。
また、ＨＦＥＴ２００のソース端子Ｓとドレイン端子Ｄとの間に耐圧を超える電圧が印加されると、第２のゲート電極１２近傍のｐ形ＧａＮ層４０とＡｌＧａＮ電子供給層４とのｐ−ｎ接合付近でアバランシェ降伏が起きる。アバランシェ降伏により発生した正孔は、ｐ形ＧａＮ層４０を介して第２のゲート電極１２からＨＦＥＴ２００のソース端子Ｓに排出されることができる。このため、第１の実施形態に係るＨＦＥＴ１００と比べて、本実施形態に係るＨＦＥＴ２００は、アバランシェ耐量が高いという特徴をさらに有する。
本実施形態に係るＨＦＥＴ２００のノーマリオフ型ＦＥＴ２０Ａの第１のゲート電極９は、リセスの底部がＧａＮ電子供給層３に達しないでＡｌＧａＮ電子供給層４の途中に留まっているリセス７Ａ上に、第１のゲート絶縁膜８を介して設けられた構造を有する。しかしながら、第１の実施形態と同様に、ノーマリオフ型ＦＥＴ２０Ａの第１のゲート電極は、ＡｌＧａＮ電子供給層４を貫通しＧａＮ電子供給層３に達するリセス７の上に第１のゲート絶縁膜８を介して設けられていてもよい。
または、本実施形態の第２のゲート電極１２と同様に、第１のゲート電極９が、ＩｎｘＧａ１−ｘ−ｙＡｌｙＮの形態で表現されるｐ形の窒化物半導体層を介してＡｌＧａＮ電子供給層４上に設けられてもよい。この場合は、ｐ形窒化物半導体層とＡｌＧａＮ電子供給層４とのｐ−ｎ接合界面から、空乏層がのびて２次元電子ガスが消滅することで、ノーマリオフ型ＦＥＴが形成される。
（第３の実施形態）
第３の実施形態に係る半導体装置について図６及び図７を用いて説明する。図６は、本実施形態に係るＨＦＥＴ３００の要部模式断面図である。図７は、本実施形態に係る等価回路図である。なお、第２の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第２の実施形態との相異点について主に説明する。
本実施形態に係るＨＦＥＴ３００において、リセス７Ａは、第２の実施形態に係るＨＦＥＴ２００と同様に、ＡｌＧａＮ電子供給層４の基板１とは反対側の表面からＡｌＧａＮ電子供給層４中に形成される。第１のゲート電極９は、このリセス７Ａ上に第１のゲート絶縁膜８の替わりにｐ形の窒化物半導体層４１（ｐ形窒化物半導体層）を介して設けられる点で、本実施形態に係るＨＦＥＴ３００は、第１の実施形態に係るＨＦＥＴ２００と相異する。ｐ形の窒化物半導体層４１は、ＩｎｘＧａ１−ｘ−ｙＡｌｙＮ（０≦ｘ≦１、０≦ｙ≦１）で表される。本実施形態では、ｐ形の窒化物半導体層４１は、一例として、ＧａＮ層４１を用いている。
本実施形態に係るＨＦＥＴ３００は、第２の実施形態に係るＨＦＥＴ２００と同様に、ＧａＮ電子走行層３の第１のゲート電極９と対向する部分に、ピエゾ効果及び自然分極による２次元電子ガスがほとんど発生しないので、第１のゲート電極９を有するノーマリオフ型ＦＥＴ２０Ｂを備える。本実施形態に係るＨＦＥＴ３００は、第２の実施形態に係るＨＦＥＴ２００と比べて、第１のゲート絶縁膜８の替わりにｐ形ＧａＮ層４１を用いているので、正の電圧側に高い閾値を有する。ｐ形ＧａＮ層４１とＡｌＧａＮ電子供給層４とのｐ−ｎ接合における空乏層により、ＧａＮ電子走行層３の第１のゲート電極９に対向する部分の２次元電子ガスが消失しやすいためである。
第２の実施形態に係るＨＦＥＴ２００と同様に、図７の等価回路に示したとおり、本実施形態に係るＨＦＥＴ３００は、第１のゲート電極９及びｐ形ＧａＮ層４１をゲートに、ソース電極５側でリセス７に隣接するＡｌＧａＮ電子供給層４の部分をソースに、及びドレイン電極６側でリセス７に隣接するＡｌＧａＮ電子供給層４の部分をドレインに有する、ノーマリオフ型ＦＥＴ２０Ｂを内部に備える。
また、本実施形態に係るＨＦＥＴ３００は、以下の点で第２の実施形態に係るＨＦＥＴ２００と相異する。これら以外は、両者は同じ構造である。
本実施形態に係るＨＦＥＴ３００は、第２の実施形態に係るＨＦＥＴ２００に備えられていたｐ形ＧａＮ層４０を備えていない。第２のゲート電極１２Ａは、ショットキー電極であり、ＡｌＧａＮ電子供給層４とショットキー接合を形成する。
または、第２のゲート電極１２Ａは、さらにＡｌＧａＮ電子供給層４上に設けられた窒化物半導体層とショットキー接合を形成してもよい。すなわち、第２のゲート電極は、ＡｌＧａＮ電子供給層４上にショットキー接合を介して設けられる。
ここで、ショットキー電極１０を備えるＳＢＤ２２よりも順方向電圧を高くする必要があるので、第２のゲート電極１２は、ショットキー電極１０よりも仕事関数が大きい金属により形成される。
本実施形態に係るＨＦＥＴ３００においても、第２の実施形態に係るＨＦＥＴ２００と同様に、ＧａＮ電子走行層３中の第２のゲート電極に対向する部分には、他の部分と同様に２次元電子ガスが存在する。すなわち、ＧａＮ電子走行層３の第２のゲート電極１２Ａに対向する部分は、ソース電極５からドレイン電極６に向かう方向（またはその逆方向）において（基板１と平行な方向において）、２次元電子ガスがチャネル層として存在するので導通状態になる。
従って、図７の等価回路に示したとおり、ＨＦＥＴ３００は、第２のゲート電極１２Ａをゲートに、ＡｌＧａＮ電子供給層４の第２のゲート電極１２Ａよりソース電極５側の部分をソースに、及びＡｌＧａＮ電子供給層４の第２のゲート電極１２Ａよりドレイン電極６側の部分をドレインに有する、ノーマリオン型ＦＥＴ２１Ｂを内部に備える。ノーマリオン型ＦＥＴ２１Ｂは、第２のゲート電極１２ＡとＡｌＧａＮ電子供給層４とのショットキー接合に逆バイアスを印加して空乏層を広げることにより、ソース−ドレイン間の電流を制御するＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）である。
本実施形態に係るＨＦＥＴ３００は、第２の実施形態に係るＨＦＥＴ２００とほぼ同様な動作と特徴を有する。本実施形態に係るＨＦＥＴ３００の耐圧は、第２の実施形態に係るＨＦＥＴ２００と同様に、ノーマリオン型ＦＥＴ２１Ｂの耐圧で決まるので、ノーマリオフ型ＦＥＴ２０Ｂ及び内蔵するＳＢＤ２２の耐圧を低くすることができる。このため、内蔵するＳＢＤ２２の順方向電圧を低くすることができ、また、ノーマリオフ型ＦＥＴ２０Ｂの抵抗を低くすることができる。順方向電圧が低い環流ダイオードを内蔵し、高耐圧で、低オン抵抗で、ノーマリオフ型の窒化物半導体装置が提供される。
なお、本実施形態に係るＨＦＥＴ３００は、第２のゲート電極がＡｌＧａＮ電子供給層４上にショットキー接合を介して設けられているので、アバランシェ降伏により発生した正孔を排出できない。そのため、ＨＦＥＴ３００は、第２の実施形態に係るＨＦＥＴ２００と比べてアバランシェ耐量が低下してしまう。
以上示した各実施形態において、さらにＨＦＥＴのオン抵抗を低減するために、ＡｌＧａＮ電子供給層４とＧａＮ電子走行層３との間に、ＡｌＮなどのスペーサー層を用いることも可能である。スペーサー層により、ＡｌＧａＮ電子供給層４からＧａＮ電子走行層３へのｎ形不純物の拡散が抑制されて、ＧａＮ電子走行層３中の２次元電子ガスの移動度の低下を抑制できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 基板
２ バッファ層
３ アンドープＧａＮ層
４ アンドープＡｌＧａＮ層
５ ソース電極
６ ドレイン電極
７、７Ａ リセス
８ 第１のゲート絶縁膜
９ 第１のゲート電極
１０ ショットキー電極
１１ 第２のゲート絶縁膜
１２、１２Ａ 第２のゲート電極
１３ 層間絶縁膜
１４ 配線
２０、２０Ａ、２０Ｂ ノーマリオフ型ＦＥＴ
２１、２１Ａ、２１Ｂ ノーマリオン型ＦＥＴ
２２ ショットキーバリアダイオード
３１ インダクタンス
４０、４１ ｐ形ＧａＮ層
１００、２００、３００ 窒化物半導体装置
Ｓ ソース端子
Ｄ ドレイン端子
Ｇ ゲート端子

Claims (9)

  1. 第１のＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ（０≦ｘ１≦１、０≦ｙ１≦１）層と、
    前記第１のＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ層上に設けられ、前記第１のＩｎｘ１Ｇａ１−ｘ１−ｙ１Ａｌｙ１Ｎ層よりも禁制帯幅が広い第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ（０≦ｘ２≦１、０≦ｙ２≦１）層と、
    前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上に設けられたソース電極と、
    前記ソース電極と離間して、前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上に設けられたドレイン電極と、
    前記ソース電極と前記ドレイン電極との間において、前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層との間に第１のゲート絶縁膜を介して設けられ、前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層の前記ソース電極および前記ドレイン電極が設けられた表面よりも前記第１のＩｎ ｘ１ Ｇａ １−ｘ１−ｙ１ Ａｌ ｙ１ Ｎ層側に位置する部分を含む第１のゲート電極と、
    前記第１のゲート電極と前記ドレイン電極との間に設けられ、前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上にショットキー接合を介して設けられたショットキー電極と、
    前記ショットキー電極と前記ドレイン電極との間の前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上に設けられた第２のゲート電極と、
    前記ソース電極と、前記ショットキー電極と、前記第２のゲート電極と、を電気的に接続し、前記第２のゲート電極から前記ドレイン電極の方向に延伸する部分を有する配線層と、
    を備えた窒化物半導体装置。
  2. 前記第１のゲート電極は、前記第１のゲート絶縁膜を介して前記第１のＩｎ ｘ１ Ｇａ １−ｘ１−ｙ１ Ａｌ ｙ１ Ｎ層上に設けられる請求項１記載の窒化物半導体装置。
  3. 第１のＩｎ ｘ１ Ｇａ １−ｘ１−ｙ１ Ａｌ ｙ１ Ｎ（０≦ｘ１≦１、０≦ｙ１≦１）層と、
    前記第１のＩｎ ｘ１ Ｇａ １−ｘ１−ｙ１ Ａｌ ｙ１ Ｎ層上に設けられ、前記第１のＩｎ ｘ１ Ｇａ １−ｘ１−ｙ１ Ａｌ ｙ１ Ｎ層よりも禁制帯幅が広い第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ（０≦ｘ２≦１、０≦ｙ２≦１）層と、
    前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層上に設けられたソース電極と、
    前記ソース電極と離間して、前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層上に設けられたドレイン電極と、
    前記ソース電極と前記ドレイン電極との間に設けられた第１のゲート電極と、
    前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層と、前記第１のゲート電極と、の間に設けられたｐ形窒化物半導体層と、
    前記第１のゲート電極と前記ドレイン電極との間に設けられ、前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層上にショットキー接合を介して設けられたショットキー電極と、
    前記ショットキー電極と前記ドレイン電極との間の前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層上に設けられた第２のゲート電極と、
    前記ソース電極と、前記ショットキー電極と、前記第２のゲート電極と、を電気的に接続し、前記第２のゲート電極から前記ドレイン電極の方向に延伸する部分を有する配線層と、
    を備えた窒化物半導体装置。
  4. 前記ｐ形窒化物半導体層は、前記第２のＩｎ ｘ２ Ｇａ １−ｘ２−ｙ２ Ａｌ ｙ２ Ｎ層の前記ソース電極および前記ドレイン電極が設けられた表面よりも前記第１のＩｎ ｘ１ Ｇａ １−ｘ１−ｙ１ Ａｌ ｙ１ Ｎ層側に位置する部分を含む請求項３記載の窒化物半導体装置。
  5. 前記第２のゲート電極は、第２のゲート絶縁膜を介して前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上に形成される請求項１〜４のいずれか１つに記載の窒化物半導体装置。
  6. 前記第２のゲート電極は、ｐ形の第３のＩｎｘ３Ｇａ１−ｘ３−ｙ３Ａｌｙ３Ｎ（０≦ｘ３≦１、０≦ｙ３≦１）層を介して前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層上に形成される請求項１〜４のいずれか１つに記載の窒化物半導体装置。
  7. 前記第２のゲート電極は、前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層とショットキー接合を形成し、前記ショットキー電極よりも仕事関数が大きい金属により形成される請求項１〜４のいずれか１つに記載の窒化物半導体装置。
  8. 前記第２のＩｎｘ２Ｇａ１−ｘ２−ｙ２Ａｌｙ２Ｎ層の導電形は、ｎ形である請求項１〜７のいずれか１つに記載の窒化物半導体装置。
  9. 請求項１〜８のいずれか１つに記載の第１の窒化物半導体装置と、
    請求項１〜８のいずれか１つに記載の第２の窒化物半導体装置と、
    前記第１の窒化物半導体装置のドレイン電極と、前記第２の窒化物半導体装置のドレイン電極と、に電気的に接続された誘導負荷と、
    を備え、
    前記第１の窒化物半導体装置のソース電極と、前記第２の窒化物半導体装置のドレイン電極と、を電気的に接続した回路。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US9773877B2 (en) 2004-05-13 2017-09-26 Cree, Inc. Wide bandgap field effect transistors with source connected field plates
US11791385B2 (en) 2005-03-11 2023-10-17 Wolfspeed, Inc. Wide bandgap transistors with gate-source field plates
KR101395026B1 (ko) * 2012-10-16 2014-05-15 경북대학교 산학협력단 질화물 반도체 소자 및 그 소자의 제조 방법
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9755059B2 (en) * 2013-06-09 2017-09-05 Cree, Inc. Cascode structures with GaN cap layers
US9679981B2 (en) * 2013-06-09 2017-06-13 Cree, Inc. Cascode structures for GaN HEMTs
US9847411B2 (en) 2013-06-09 2017-12-19 Cree, Inc. Recessed field plate transistor structures
JP6038745B2 (ja) * 2013-08-22 2016-12-07 株式会社東芝 ダイオード回路およびｄｃ−ｄｃコンバータ
US9343562B2 (en) * 2013-12-06 2016-05-17 Infineon Technologies Americas Corp. Dual-gated group III-V merged transistor
US9406673B2 (en) * 2013-12-23 2016-08-02 Infineon Technologies Austria Ag Semiconductor component with transistor
JP2016051759A (ja) * 2014-08-29 2016-04-11 サンケン電気株式会社 半導体装置
JP2016171259A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置およびその製造方法
JP2018081943A (ja) * 2015-03-25 2018-05-24 シャープ株式会社 窒化物半導体装置
US10276681B2 (en) 2016-02-29 2019-04-30 Infineon Technologies Austria Ag Double gate transistor device and method of operating
US10530360B2 (en) 2016-02-29 2020-01-07 Infineon Technologies Austria Ag Double gate transistor device and method of operating
JP6905395B2 (ja) * 2017-06-16 2021-07-21 株式会社東芝 半導体装置
DE102017210165A1 (de) * 2017-06-19 2018-12-20 Robert Bosch Gmbh Mehrfach-Transistor-Anordnung, Brückengleichrichter und Verfahren zur Herstellung einer Mehrfach-Transistor-Anordnung
CN111886683B (zh) * 2018-03-22 2024-01-02 松下控股株式会社 氮化物半导体装置
US11855198B2 (en) * 2020-04-09 2023-12-26 Qualcomm Incorporated Multi-gate high electron mobility transistors (HEMTs) employing tuned recess depth gates for improved device linearity
KR102486167B1 (ko) * 2022-02-24 2023-01-09 (주) 트리노테크놀로지 하이브리드 채널 구조를 가지는 실리콘 카바이드 전력 반도체 장치 및 그 제작 방법
CN114823851A (zh) * 2022-04-15 2022-07-29 晶通半导体(深圳)有限公司 氮化镓反向导通晶体管

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0712045B2 (ja) * 1988-03-02 1995-02-08 株式会社東海理化電機製作所 電流検出素子
JP5130641B2 (ja) * 2006-03-31 2013-01-30 サンケン電気株式会社 複合半導体装置
JP4417677B2 (ja) 2003-09-19 2010-02-17 株式会社東芝 電力用半導体装置
US7488992B2 (en) * 2003-12-04 2009-02-10 Lockheed Martin Corporation Electronic device comprising enhancement mode pHEMT devices, depletion mode pHEMT devices, and power pHEMT devices on a single substrate and method of creation
US7368793B2 (en) * 2004-03-22 2008-05-06 Matsushita Electric Industrial Co., Ltd. HEMT transistor semiconductor device
JP4637553B2 (ja) * 2004-11-22 2011-02-23 パナソニック株式会社 ショットキーバリアダイオード及びそれを用いた集積回路
US7626218B2 (en) * 2005-02-04 2009-12-01 Raytheon Company Monolithic integrated circuit having enhancement mode/depletion mode field effect transistors and RF/RF/microwave/milli-meter wave milli-meter wave field effect transistors
JP2007150282A (ja) * 2005-11-02 2007-06-14 Sharp Corp 電界効果トランジスタ
US7629627B2 (en) * 2006-04-18 2009-12-08 University Of Massachusetts Field effect transistor with independently biased gates
JP5036233B2 (ja) * 2006-07-06 2012-09-26 シャープ株式会社 半導体スイッチング素子および半導体回路装置
JP2008124374A (ja) * 2006-11-15 2008-05-29 Sharp Corp 絶縁ゲート電界効果トランジスタ
JP5358882B2 (ja) * 2007-02-09 2013-12-04 サンケン電気株式会社 整流素子を含む複合半導体装置
JP5192175B2 (ja) * 2007-05-01 2013-05-08 シャープ株式会社 ヘテロ接合電界効果トランジスタ
JP5597921B2 (ja) * 2008-12-22 2014-10-01 サンケン電気株式会社 半導体装置
JP2010278333A (ja) * 2009-05-29 2010-12-09 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法
JP2011024094A (ja) * 2009-07-17 2011-02-03 Panasonic Corp 半導体装置、高周波回路、および高周波電力増幅装置
JP5037594B2 (ja) * 2009-12-08 2012-09-26 シャープ株式会社 電界効果トランジスタ
JP5012930B2 (ja) * 2010-02-15 2012-08-29 株式会社デンソー ハイブリッドパワーデバイス
US8816395B2 (en) * 2010-05-02 2014-08-26 Visic Technologies Ltd. Field effect power transistors
KR101927408B1 (ko) * 2012-07-20 2019-03-07 삼성전자주식회사 고전자 이동도 트랜지스터 및 그 제조방법

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