KR101395026B1 - 질화물 반도체 소자 및 그 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 질화물 반도체 소자 및 그 소자의 제조 방법에 관한 것으로서, 본 발명의 실시예에 따른 질화물 반도체 소자는 기판상에서 거리를 두고 배치된 질화물계의 제1 전극 및 제2 전극, 제1 전극 및 상기 제2 전극을 연결하는 질화물계의 채널층, 채널층을 감싸는 절연층, 및 절연층상에서 절연층을 감싸며 형성되는 제3 전극을 포함한다.

Description

질화물 반도체 소자 및 그 소자의 제조 방법{Nitride Semiconductor and Fabricating Method Thereof}
본 발명은 질화물 반도체 소자 및 그 소자의 제조 방법에 관한 것으로서, 더 상세하게는 예컨대 GaN 기반의 화합물 반도체로서, 헤테로 접합(heterojunction)이 없는 고농도의 나노 사이즈 핀 형태를 갖는 질화물 반도체 소자 및 그 소자의 제조 방법에 관한 것이다.
일반적으로 반도체에 사용되는 물질로서 실리콘(Si) 및 비소화갈륨(GaAs)은 저전력 및 저주파수에 적용하기 위한 반도체 소자에 광범위하게 사용된다. 그러나 위의 반도체 재료는 좁은 밴드갭(bandgap) 및 낮은 항복 전압 때문에 원하는 정도까지 고전력의 고주파 응용기기에 이용되지 못하였다. 예를 들어 Si은 실온에서 1.12 eV, GaAs은 1.42 eV의 밴드갭을 갖는다.
이에 따라 고전력, 고온 및 고주파수의 응용기기와 소자에 있어 탄화규소와 3족 질화물과 같은 넓은 밴드갭 반도체 재료에 관심을 가져왔다. 가령, α-SiC은 실온에서 2.996 eV, 3족 질화물의 GaN는 3.36 eV의 밴드갭을 갖는다. 이와 같이 탄화규소와 3족 질화물 등의 재료는 GaAs 및 Si에 비해 좀더 높은 전계 항복전압 강도(electric field breakdown strengths) 및 전자 포화 속도(electron saturation velocity)를 갖는다.
고전력, 고온 및 고주파수의 소자로서 특별히 관심을 갖는 소자는 변조 도핑 전계 효과 트랜지스터(modulation doped field effect transistor; MODFET)로 잘 알려진 고전자이동도 트랜지스터(HEMT)이다. 이와 같은 소자는 2차원 전자 가스(2DEG: 2-Dimensional Electron Gas)가 상이한 밴드갭 에너지를 갖는 2개의 반도체 재료의 헤테로 접합으로 형성되며, 여기서 밴드갭이 더 좁은 재료는 더 높은 전자 친화력을 갖기 때문에 많은 환경에서 장점을 제공한다. 2DEG는 도핑되지 않은 상태의 협소한 밴드갭 물질의 누적층(accumulation layer)이며, 대략 1012 내지 1013 캐리어/㎠ 의 매우 높은 시트 전자 농도를 포함한다. 또한 도핑된 상태의 광대한 밴드갭 반도체에서 발생한 전자는 2DEG로 전달되어, 감소된 이온 불순물 분산에 의해 높은 전자 이동도를 가능하게 한다.
그런데, 종래의 HEMT 소자는 헤테로 접합을 하기 위하여 예컨대, AlGaN 및 GaN와 같은 2개의 층을 성장하게 되는데, 이때 AlGaN을 성장하기가 매우 어렵다.
또한 전력스위치 소자로 GaN을 사용하는 경우, 노멀리 오프 특성이 있어야 하는데 헤테로 접합으로 인해 항상 노멀리 온이 되는 문제가 있다.
본 발명의 실시예는 예컨대 GaN 기반의 화합물 반도체로서, 헤테로 접합(heterojunction)이 없는 고농도의 나노 사이즈 핀 형태를 갖는 질화물 반도체 소자 및 그 소자의 제조 방법을 제공함에 그 목적이 있다.
본 발명의 실시예에 따른 질화물 반도체 소자는 기판상에서 거리를 두고 배치된 질화물계의 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극을 연결하는 질화물계의 채널층, 상기 채널층을 감싸는 절연층, 및 상기 절연층상에서 상기 절연층을 감싸며 형성되는 제3 전극을 포함한다.
여기서, 상기 제1 전극, 상기 제2 전극 및 상기 채널층은 동일 물질로 일체화되어 형성되는 것을 특징으로 한다.
상기 질화물 반도체 소자는 상기 기판상에 형성된 고저항의 질화갈륨(GaN) 층을 더 포함하며, 상기 제1 전극, 상기 제2 전극 및 상기 채널층은 실리콘이 도핑된 질화갈륨(GaN)으로 형성되는 것을 특징으로 한다.
상기 제1 전극에서 제2 전극으로 향하는 방향과 수직한 방향으로의 상기 채널층의 형성 너비(W)는 상기 제1 전극 및 상기 제2 전극의 너비와 다른 것을 특징으로 한다.
또한 상기 제1 전극, 상기 제2 전극 및 상기 채널층은 상기 기판상에 형성된 두께 및 너비가 나노(nano) 사이즈인 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판상에서 거리를 두어 질화물계의 제1 전극 및 제2 전극을 형성하는 단계, 상기 제1 전극 및 상기 제2 전극을 연결하는 질화물계의 채널층을 형성하는 단계, 상기 채널층을 감싸는 절연층을 형성하는 단계, 및 상기 절연층상에서 상기 절연층을 감싸는 제3 전극을 형성하는 단계를 포함한다.
여기서 상기 제1 전극, 상기 제2 전극 및 상기 채널층은 동일 물질로 일체화되어 형성되는 것을 특징으로 한다.
상기 질화물 반도체 소자의 제조 방법은 상기 기판상에 고저항의 질화갈륨(GaN) 층을 형성하는 단계를 더 포함하며, 상기 제1 전극, 상기 제2 전극 및 상기 채널층은 실리콘이 도핑된 질화갈륨(GaN)으로 형성하는 것을 특징으로 한다.
상기 제1 전극에서 제2 전극으로 향하는 방향과 수직한 방향으로의 상기 채널층의 형성 너비(W)는 상기 제1 전극 및 상기 제2 전극의 너비와 다른 것을 특징으로 한다.
상기 제1 전극, 상기 제2 전극 및 상기 채널층은 상기 기판상에서 두께 및 너비를 나노(nano) 사이즈로 형성하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판을 준비하는 단계, 상기 기판상에 제1 질화갈륨층을 형성하는 단계, 상기 제1 질화갈륨층상에 제2 질화갈륨층을 형성하는 단계, 상기 제2 질화갈륨층을 식각하여 상기 기판상에서 이격된 제1 전극 및 제2 전극과, 상기 제1 전극 및 상기 제2 전극을 연결하는 채널층을 형성하는 단계, 상기 채널층상에 절연층을 형성하는 단계, 및 상기 절연층상에 제3 전극을 형성하는 단계를 포함한다.
상기 질화물 반도체 소자의 제조 방법은 상기 제1 질화갈륨층은 고저항의 질화갈륨으로 형성되고, 상기 제2 질화갈륨층은 실리콘이 도핑된 질화갈륨으로 형성되는 것을 특징으로 한다.
또한 상기 기판상에 형성된 상기 제1 전극, 상기 제2 전극 및 상기 채널층의 두께 및 너비는 나노 사이즈인 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자는 관통 홀을 갖는 기판상에서 거리를 두고 배치된 질화물계의 제1 전극 및 제2 전극, 상기 제1 전극 및 상기 제2 전극을 연결하는 질화물계의 채널층, 상기 채널층을 감싸는 절연층, 및 상기 기판의 양면에서 상기 관통 홀을 통해 서로 전기적으로 연결되며, 상기 절연층을 감싸며 형성되는 제3 전극을 포함한다.
여기서, 상기 기판은 상기 관통 홀을 통해 상기 제3 전극의 양단을 노출시키며, 상기 제3 전극은 상기 양단이 전기적으로 연결되는 것을 특징으로 한다.
또한 상기 기판은 상기 관통 홀을 통해 상기 채널층을 추가로 노출시키며, 상기 노출된 상기 채널층상에 형성되는 절연층을 더 포함하는 것을 특징으로 한다.
도 1은 본 발명의 실시예에 따른 질화물 반도체 소자의 구조를 나타내는 도면,
도 2는 도 1의 절단면(I-I')을 따라 본 단면도,
도 3 내지 도 6은 본 발명의 실시예에 따른 질화물 반도체 소자의 제조 방법을 나타내는 도면, 그리고
도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 구조를 나타내는 도면이다.
이하, 도면을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 질화물 반도체 소자의 구조를 나타내는 도면이고, 도 2는 도 1의 절단면(I-I')을 따라 본 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 질화물 반도체 소자는 기판(100), 도전층(110a), 절연층(120) 및 제3 전극(130)의 일부 또는 전부를 포함하며, 도전층(110a)은 제1 전극, 제2 전극 및 채널층을 포함할 수 있다.
여기서, 일부 또는 전부를 포함한다는 것은 예컨대 제1 전극, 제2 전극 및 채널층이 동일 재질로 일체화된 도전층(110a)을 형성하는 것과 같이 일부 구성 요소가 생략되거나, 일부 구성 요소가 다른 구성 요소에 통합되는 것을 의미하는 것으로서, 설명의 편의상 전부 포함하는 것으로 설명한다.
기판(100)은 가령 사파이어 기판으로서, 고저항의 GaN 층을 더 포함할 수 있다. 이와 같은 고저항의 GaN 층의 성장은 MOCVD(Metalorganic Chemical Vapor Deposition) 장비를 이용해 성장될 수 있다. 여기서, MOCVD란 고온의 기판 위에 원료 가스를 유출시켜, 그 표면상에서 분해반응을 일으켜 박막을 형성하는 화학증착의 한 방법이다.
그리고 기판(100)상에는 서로 이격되어 배치된 제1 전극(미표기) 및 제2 전극(미표기), 그리고 제1 전극과 제2 전극을 연결하는 채널층이 형성된다. 여기서, 제1 전극, 제2 전극 및 채널층은 가령 실리콘으로 도핑된 GaN으로 형성된다. 또한 제1 전극 및 제2 전극은 가령 소스 및 드레인 전극을 의미한다. 본 발명의 실시예에 따라 제1 전극과 제2 전극 및 채널층은 나도 사이즈 단위로 형성되는 것이 바람직하다. 가령, 핀 형상의 도전층(110a)은 기판(100)상에 실리콘으로 도핑된 GaN 층을 대략 120 ㎚의 두께로 성장한 후, E-빔 리소그래피 공정으로 나노 사이즈의 핀 모양을 패터닝하여 GaN 층을 에칭함으로써 형성된다. 나노 사이즈의 핀을 형성하기 위해 E-빔 리소그래피 공정 외에 다른 방법으로도 패터닝할 수 있다. 이에 근거해 볼 때, 기판(100)상의 제1 전극, 제2 전극 및 채널층은 동일 재질로서 일체화된 도전층(110a)을 형성하는 것이 바람직하다.
이때 핀 모양의 GaN 층은 40 ~ 100 ㎚의 폭(W)을 갖게 된다. 여기서 핀 모양이라는 것은 전체적으로 볼 때 대략 핀 모양, 즉 일자 형태를 띠는 것을 나타내지만, 더 정확히 말해 채널층의 폭이 기판(100)에서 서로 이격되어 배치된 제1 전극, 제2 전극의 폭보다 좁게 형성되는 경우에는 H 또는 I자를 이룰 수 있을 것이다. 여기서 폭은 제1 전극에서 제2 전극으로 향하는 방향과 수직한 방향을 폭이라 정의한다. 이와 같은 채널층의 폭은 다양하게 조절될 수 있는 것이므로 본 발명의 실시예에서는 그러한 형상에 특별히 한정하지는 않을 것이다.
본 발명의 실시예는 핀 폭의 사이즈에 따라 게이트 전압(Vg)이 (+) 전압의 경우에도 전류가 오프되어 노멀리 오프 특성을 보인다. 그 이유는 Vg가 0V임에도 불구하고 전류가 흐르지 않는 것이 노멀리 오프 특성인데, 본 발명의 실시예에서는 핀 폭이 작아서 게이트 전압에 의해 완전 공핍 상태가 되어서 전류가 흐르지 않고 높은 게이트 전압을 걸어야 전류가 누적되어 흐르게 된다. 반면 핀 폭이 커지면 노멀리 오프 특성이 나오지 않게 된다. 따라서 본 발명의 실시예에서는 핀 폭이 중요하게 고려된다.
도전층(110a)의 채널층상에는 절연층(120)이 형성된다. 이와 같은 절연층(120)은 기판(100)상에 가령 20 ㎚의 Al2O3 절연체(혹은 절연막)를 증착한 후에 외부와의 연결을 위해 제1 및 제2 전극의 영역에 해당되는 절연체를 제거함으로써 형성될 수 있다. 이와 같이 형성된 절연층(120)은 옥사이드를 사용해 제3 전극(130), 즉 게이트 전극과 절연시키기 때문에 게이트 절연막 또는 옥사이드 층 등으로 명명될 수 있다. 이때 옥사이드는 Al2O3 외에 SiO2, Si3N4, HfO2 등의 다른 절연체 물질이나 그의 복합된 절연체 물질 모두 가능하며 두께는 20 nm가 적정하나 경우에 따라서 높은 문턱 전압을 얻는 등의 다른 특성을 가지기 위해 다른 두께도 가능하다.
또한 절연층(120)상에는 제3 전극(130)이 형성된다. 이와 같은 제3 전극(130)은 가령 게이트 전극으로서, 소스 및 드레인 전극과 함께 FET 소자를 형성하게 된다.
본 발명의 실시예는 나노 사이즈의 채널, 게이트 전극이 3면, 더 정확하게는 기판(100)과 접촉하는 면 이외의 면을 감싸는 형태를 통해 누설전류가 아주 적고 높은 전류 특성과 높은 항복 전압을 갖게 된다. 그 이유는 게이트 전압이 오프되었을 때 나노 채널이 게이트 전극에 의해 3면에 의해 감싸져 있기 때문에 완전 공핍 상태(fully depletion)를 이룬다. 이에 따라 누설전류가 거의 없고 높은 항복전압을 갖는다. 반면 게이트 전압이 온 되었을 때, 나노 채널이 게이트 전극에 의해 3면이 감싸져 있기 때문에 전류가 누적(accumulation)되어서 게이트 전극이 한 면에 형성된 것보다 더 많이 흐르게 되고, 또한 GaN 층이 고농도의 n형으로 도핑되어 있어서 소자의 직렬 저항이 감소되어 더 잘 흐르게 된다. 이에 따라 도핑된 농도가 얼마냐에 따라 전류 특성은 달라진다. 또한, 나노채널의 두께 및 폭에 따라서 도핑된 농도가 달라질 수 있다.
요약하면, 본 발명의 실시예는 5×1018㎤의 높은 농도로 도핑된 GaN 층을 생성하고, 또한 나노 사이즈의 채널을 형성하며, 게이트 전극이 채널의 3면을 감싸는 형태를 갖도록 한다. 이를 소자로 제작해 전기적 측정을 하게 되면, 누설전류가 아주 적고(Ioff = 10-13A), 높은 전류 특성(Id,max = 670 mA/mm)과 높은 항복전압(BV = 280 V)의 특성을 보인다. 또한 핀의 사이즈에 따라서 Vg가 (+) 전압의 경우에도 전류가 오프되어 노멀리 오프 특성을 보이게 된다. 이에 따라 소자는 고성능 및 고전력 소자로 유용하게 사용될 수 있다.
도 3 내지 도 6은 본 발명의 실시예에 따른 질화물 반도체 소자의 제조 방법을 나타내는 도면이다.
도 3에 도시된 바와 같이, 질화물 반도체 소자를 제조하기 위하여 먼저 기판(100)을 준비하고, 기판(100)상에 실리콘으로 도핑된 GaN 층(110)을 성장한다. 이때 성장되는 두께는 120 ㎚이고, 도핑된 농도는 대략 1018 cm-3을 가질 수 있다. 또한 기판(100)상에는 실리콘으로 도핑된 GaN 층(110)을 형성하기 이전에 고저항의 GaN 층을 더 성장할 수 있다.
이어, E-빔 리소그래피 공정을 통해 나노 채널과 이를 연결한 제1 및 제2 전극(110_1, 110_3)을 패터닝한 후, RIE(Reactive Ion Etching) 장비에서 에칭한다. 여기서, E-빔 리소그래피 공정이란 빔을 가령 웨이퍼 면에 선택적으로 조사하는 것으로 광 조사 인쇄인 경우와 달리 마스크가 필요 없게 된다. 이를 통해 도 4에서와 같은 핀 형태의 도전층(110a)을 형성하게 된다. 이때 도전층(110a)은 제1 전극(110_1), 채널층(110_2) 및 제2 전극(110_3)을 포함한다. 여기서 채널층(110_2), 즉 나노 채널의 폭은 40 ~ 100 ㎚의 범위에서 형성되는 것이 바람직하다. 한편, 에칭 후 발생한 플라즈마 손상을 완화하기 위해 TMAH 용액에 담그어 GaN 표면을 부드럽게 할 수 있다.
이후, 절연막으로서 가령 20 ㎚의 Al2O3 절연체를 기판(100)상에 전체적으로 증착한 후에 외부와의 연결을 위해 소스 및 드레인 영역의 제1 전극(110_1) 및 제2 전극(110_3)의 부위만 절연체를 제거한다. 이를 통해 도 5에서와 같이 채널층(110_2)상의 절연층(120)을 형성하게 된다.
이와 같은 방법에 의해 절연층(120)은 채널층(110_2)의 3면을 감싸는 형태를 갖게 된다. 물론 도 4 및 도 5에서는 채널층(110_2)이 사각 형태를 이루는 것을 예로 들었기 때문에 절연층(120)이 3면을 감싼다고 표현하였지만, 채널층(110_2)은 사각이 아닌 원형 또는 삼각 형태를 형성될 수도 있으므로 본 발명의 실시예에서는 그러한 채널층(110_2)의 형상에 특별히 한정하지는 않을 것이다.
또한 제1 전극(110_1) 및 제2 전극(110_3)의 부위에는 고저항의 GaN 층과 오믹 형성을 위해 티타늄(Ti), 알루미늄(Al), 니켈(Ni) 및 금(Au) 등의 금속을 추가로 증착할 수 있다.
이어 절연층(120)상에는 제3 전극(130), 가령 게이트 전극을 형성한다. 다시 말해, 게이트 전극을 형성하기 위하여 Ni 및 Au 등을 증착한 후 패터닝하여 게이트, 소스 및 드레인 전극을 갖는 최종 소자를 완성하게 된다. 이때 게이트 전극의 길이는 1 ㎛를 갖는 것을 도시하였지만 더 작은 길이나 큰 길이도 얼마든지 가능할 수 있다.
한편, 지금까지는 도 3 내지 도 6을 참조하여, 제1 전극(110_1), 채널층(110_2) 및 제2 전극(110_3)이 동일 재질로 일체화된 도전층(110a)을 예시하여 설명하였지만, 제1 전극(110_1) 및 제2 전극(110_3)을 동일 재질로서 기판(100)상에 서로 이격시켜 형성한 후에 서로 다른 재질의 채널층(110_2)을 형성할 수도 있으므로, 본 발명의 실시예에서는 동일 재질로 일체화하든, 다른 재질로 일체화하든 그것에 특별히 한정하지는 않을 것이다.
도 7은 본 발명의 다른 실시예에 따른 질화물 반도체 소자의 구조를 나타내는 도면이다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 질화물 반도체 소자는 기판(700a), 도전층(710a), 절연층(720a) 및 제3 전극(730a)의 일부 또는 전부를 포함하며, 도전층(710a)은 제1 전극, 제2 전극 및 채널층을 포함할 수 있다.
도 1의 질화물 반도체 소자와 비교해 볼 때, 도 7의 질화물 반도체 소자는 기판(700a)의 후면, 더 정확하게는 도면상에서 볼 때 하단부에 제3 전극(730_2)을 더 포함함으로써 제3 전극(730a)이 채널층의 4면을 감싸는 구조를 갖는다.
이를 위하여, 기판(700a)은 바람직하게는 채널층의 일부와 제3 전극(730a)의 양단을 함께 노출시킬 수 있으며, 혹은 제3 전극(730a)의 양단만을 노출시킬 수 있다. 다시 말해, 채널층의 일부와 제3 전극(730a)의 양단을 함께 노출시키는 경우, 도 7의 질화물 반도체 소자는 채널층상에 형성되는 별도의 절연층을 추가로 형성한 후 제3 전극(730a)을 형성할 수 있다. 만약 제3 전극(730a)의 양단만을 노출시키는 경우에는 기판(700a)을 절연층으로 이용하고, 다만 상측의 제3 전극(730_1)과 전기적으로 연결하기 위한 하측의 제3 전극(730_2)만을 형성할 수 있을 것이다.
상기와 같은 점을 제외한 기타 기판(700a), 도전층(710a), 절연층(720a) 및 제3 전극(730a)과 관련해서는 도 1의 기판(100), 도전층(110a), 절연층(720) 및 제3 전극(130)과 크게 다르지 않으므로 그 내용들로 대신하고자 한다.
상기의 결과, 질화물 반도체 소자는 가령 게이트 전극으로서의 제3 전극(730a)이 채널층을 중심으로 4면을 감싸는 구조를 형성함으로써 더 높은 전류 특성과, 오프시에는 더 낮은 누설 전류 특성을 얻을 수 있게 될 것이다.
지금까지 본 발명의 다른 실시예를 통해 2가지의 경우를 예로 들어 제3 전극(730a)이 채널층의 4면을 감싸는 구조에 대하여 간략하게 설명하였지만, 그 이외에도 다양한 변형이 가능할 수 있을 것이다. 따라서, 본 발명의 실시예에서는 상기의 구조에 특별히 한정하지는 않을 것이다.
한편, 본 발명의 다른 실시예에 다른 질화물 반도체 소자의 제조 방법과 관련해서는 도 3 내지 도 7을 참조하여 설명한 내용들로 대신하고자 한다.
다만 간략하게 다시 한번 소개하면, 도 3 내지 도 6의 과정을 통해 질화물 반도체 소자를 형성한 후, 기설정된 영역의 기판을 제거하게 된다. 이후 채널층과 제3 전극(730a)을 포토리소그래피 공정을 통해 추가로 각각 형성할 수 있다. 만약 제3 전극(730a)만 형성하고자 할 때에는, 제3 전극(730a)을 포토리소그래피 공정으로 형성할 수 있을 것이다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안 될 것이다.
100, 700a 110a, 710a: 도전층
110_1: 제1 전극 110_2: 채널층
110_3: 제2 전극 120, 720a: 절연층
130, 730a: 제3 전극

Claims (16)

  1. 기판상에 형성된 고저항의 질화물층;
    상기 고저항의 질화물층 상에서, '서로 거리를 두고 배치된 질화물계의 제1 전극 및 제2 전극';
    상기 제1 전극 및 상기 제2 전극을 연결하는 질화물계의 채널층;
    상기 채널층을 감싸는 절연층; 및
    상기 절연층상에서 상기 절연층을 감싸며 형성되는 제3 전극;을
    포함하는 질화물 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 채널층은 동일 물질로 일체화되어 형성되는 것을 특징으로 하는 질화물 반도체 소자.
  3. 제2항에 있어서,
    상기 고저항의 질화물층은 고저항의 질화갈륨(GaN) 층이며,
    상기 제1 전극, 상기 제2 전극 및 상기 채널층은 실리콘이 도핑된 질화갈륨(GaN)으로 형성되는 것을 특징으로 하는 질화물 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 전극에서 제2 전극으로 향하는 방향과 수직한 방향으로의 상기 채널층의 형성 너비(W)는 상기 제1 전극 및 상기 제2 전극의 너비와 다른 것을 특징으로 하는 질화물 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 채널층은 상기 기판상에 형성된 두께 및 너비가 나노(nano) 사이즈인 것을 특징으로 하는 질화물 반도체 소자.
  6. 기판상에 고저항의 질화물층을 형성하는 단계;
    상기 고저항의 질화물층 상에서 '서로 거리를 두어 질화물계의 제1 전극 및 제2 전극을 형성'하는 단계;
    상기 제1 전극 및 상기 제2 전극을 연결하는 질화물계의 채널층을 형성하는 단계;
    상기 채널층을 감싸는 절연층을 형성하는 단계; 및
    상기 절연층상에서 상기 절연층을 감싸는 제3 전극을 형성하는 단계;를
    포함하는 질화물 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 채널층은 동일 물질로 일체화되어 형성되는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 고저항의 질화물층은, 고저항의 질화갈륨(GaN) 층으로 형성하며,
    상기 제1 전극, 상기 제2 전극 및 상기 채널층은 실리콘이 도핑된 질화갈륨(GaN)으로 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  9. 제6항에 있어서,
    상기 제1 전극에서 제2 전극으로 향하는 방향과 수직한 방향으로의 상기 채널층의 형성 너비(W)는 상기 제1 전극 및 상기 제2 전극의 너비와 다른 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 채널층은 상기 기판상에서 두께 및 너비를 나노(nano) 사이즈로 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  11. 기판을 준비하는 단계;
    상기 기판상에 제1 질화갈륨층을 형성하는 단계;
    상기 제1 질화갈륨층상에 제2 질화갈륨층을 형성하는 단계;
    상기 제2 질화갈륨층을 식각하여 상기 기판상에서 이격된 제1 전극 및 제2 전극과, 상기 제1 전극 및 상기 제2 전극을 연결하는 채널층을 형성하는 단계;
    상기 채널층상에 절연층을 형성하는 단계; 및
    상기 절연층상에 제3 전극을 형성하는 단계;를
    포함하는 질화물 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 질화갈륨층은 고저항의 질화갈륨으로 형성되고,
    상기 제2 질화갈륨층은 실리콘이 도핑된 질화갈륨으로 형성되는 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 기판상에 형성된 상기 제1 전극, 상기 제2 전극 및 상기 채널층의 두께 및 너비는 나노 사이즈인 것을 특징으로 하는 질화물 반도체 소자의 제조 방법.
  14. 관통 홀을 갖는 기판상에서 거리를 두고 배치된 질화물계의 제1 전극 및 제2 전극;
    상기 제1 전극 및 상기 제2 전극을 연결하는 질화물계의 채널층;
    상기 채널층을 감싸는 절연층; 및
    상기 기판의 양면에서 상기 관통 홀을 통해 서로 전기적으로 연결되며, 상기 절연층을 감싸며 형성되는 제3 전극;을
    포함하는 질화물 반도체 소자.
  15. 제14항에 있어서,
    상기 기판은 상기 관통 홀을 통해 상기 제3 전극의 양단을 노출시키며,
    상기 제3 전극은 상기 양단이 전기적으로 연결되는 것을 특징으로 하는 질화물 반도체 소자.
  16. 제15항에 있어서,
    상기 기판은 상기 관통 홀을 통해 상기 채널층을 추가로 노출시키며,
    상기 노출된 상기 채널층상에 형성되는 절연층;을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.
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