JP5192175B2 - ヘテロ接合電界効果トランジスタ - Google Patents

Description

この発明はヘテロ接合電界効果トランジスタに関し、より詳しくは、ヘテロ構造を有するパワー電界効果トランジスタに関する。

従来、ヘテロ接合電界効果トランジスタとしては、図４に示すようなＨＦＥＴ（Heterostructure Field Effect Transistor；ヘテロ構造電界効果トランジスタ）が知られている（例えば、非特許文献１（アディヴァラハン（Adivarahan）ら著、「サブミクロンゲートＳｉ_３Ｎ_４／ＡｌＧａＮ／ＧａＮ−金属−絶縁体−半導体ヘテロ構造電界効果トランジスタ（Submicron Gate Si₃N₄/AlGaN/GaN-Metal-Insulator-Semiconductor Heterostructure Field-Effect Transistors）」、アイ・イー・イー・イー、エレクトロン・デバイス・レターズ（IEEE Electron Device Letters）、Vol.24, No.9, pp.541-543, 2003参照。）。このＨＦＥＴでは、ＳｉＣ基板２００１の上に、ＡｌＮバッファ層（厚さ５００Å）２００２、アンドープＧａＮからなるチャネル層（厚さ１．５μｍ）２００３、Ａｌ_０．２５Ｇａ_０．７５Ｎからなる層（厚さ２５０Å）２００４が順次形成され、その上に、Ｔｉ／Ａｌ／Ａｕソースオーミック電極２００５とＴｉ／Ａｌ／Ａｕドレインオーミック電極２００６とが互いに離間して形成されている。ソースオーミック電極２００５とドレインオーミック電極２００６との間のＡｌ_０．２５Ｇａ_０．７５Ｎからなる層２００４上にＳｉ_３Ｎ_４ゲート絶縁膜（厚さ８０Å）２００８が形成され、このゲート絶縁膜２００８上にゲート電極２０１０が形成されている。このデバイスはｎ−チャネルの「ノーマリオン」型で閾値電圧が約−６．５Ｖである。なお、ノーマリオンとは、ゼロバイアスされたゲート（金属電極）の直下のチャネル領域をキャリア（この例では２次元電子ガス）が横切って移動しうる構成を意味する。動作時には、ソース電極２００５は接地（グランド）され、ドレイン電極２００６は図示しない負荷回路に接続される。そして、ゲート電極２０１０にゲート駆動信号が入力されて、ドレイン電極２００６から負荷回路へ出力が取り出される。

図６は、図４に示したＨＦＥＴを４個（それぞれ符号２１０１Ａ、２１０１Ｂ、２１０１Ｃ、２１０１Ｄで示す。）用いて構成された「Ｈブリッジ」スイッチング回路を示している。このスイッチング回路は、４個のＨＦＥＴ２１０１Ａ、２１０１Ｂ、２１０１Ｃ、２１０１Ｄを所定のタイミングでオン、オフ制御するドライバ回路２１００と、それらのＨＦＥＴ２１０１Ａ、２１０１Ｂ、２１０１Ｃ、２１０１Ｄに対してそれぞれ逆並列に接続されたフリーホイール用ダイオード２１０２Ａ、２１０２Ｂ、２１０２Ｃ、２１０２Ｄとを含んでいる。これらのフリーホイール用ダイオード２１０２Ａ、２１０２Ｂ、２１０２Ｃ、２１０２Ｄは、対応するＨＦＥＴ２１０１Ａ、２１０１Ｂ、２１０１Ｃ、２１０１Ｄがオン状態で、ドレイン電圧が切り替わって絶対値が大きい負値になった場合（インダクタンス負荷のときに生ずる）に、逆方向のドレイン電流（トランジスタ内から掃き捨てられる電荷）をバイパスするために設けられている。２１０３はインダクタンス負荷を示している。なお、単にこれらのフリーホイール用ダイオードを省略すると、ＨＦＥＴのゲートに順バイアスがかかって、ＨＦＥＴが破壊される可能性がある。
アディヴァラハン（Adivarahan）ら著、「サブミクロンゲートＳｉ３Ｎ４／ＡｌＧａＮ／ＧａＮ−金属−絶縁体−半導体ヘテロ構造電界効果トランジスタ（Submicron Gate Si3N4/AlGaN/GaN-Metal-Insulator-Semiconductor Heterostructure Field-Effect Transistors）」、アイ・イー・イー・イー、エレクトロン・デバイス・レターズ（IEEE Electron Device Letters）、Vol.24, No.9, pp.541-543, 2003

しかしながら、図４に示したＨＦＥＴには、次のような問題がある。

ｉ） このトランジスタ（ＨＦＥＴ）がオフ状態で高いドレイン・ソース間電圧が印加されてドレイン・ゲート間電圧が高くなっているとき、インパクトイオン化によって生じたホール（正孔）がアバランシェ（なだれ）増倍されてゲート電極２０１０直下のゲート絶縁膜２００８の下に集まる。このため、望まれないのにトランジスタがオンする、つまりブレイクダウン電圧（耐圧）が低いという問題がある。

ii） そのようなインパクトイオン化によって生じたホールがホットホールとなってゲート電極２０１０直下のゲート絶縁膜２００８に注入されてトラップされる。このため、閾値電圧が安定しないという問題がある。

iii） ゲート電極についての遷移電流が大きいという問題がある。すなわち、通常のパワースイッチング動作時には、ＨＦＥＴのソース・ドレイン間電圧は低電圧から高電圧まで周期的に振動する。このソース・ドレイン間電圧の大部分はゲート・ドレイン間にかかる（電圧降下）ため、スイッチングに伴ってゲート電極に大量の電荷が蓄積または放出される。この遷移的な電荷の流れ、つまり遷移電流は、ドライバ回路（例えば図６中に示したようなドライバ回路２１００）によって供給されなければならない。高速スイッチング動作を行う場合、この遷移電流は非常に大きくなり、この結果、そのＨＦＥＴを駆動するドライバ回路の消費電力が大きくなる。また、ドライバ回路が十分な電流供給ができなければ、ＨＦＥＴの消費電力が大きくなる。

そこで、この発明の課題は、ブレイクダウン電圧が高く、閾値電圧が安定で、かつゲート電極についての遷移電流が小さいヘテロ接合電界効果トランジスタを提供することにある。

上記課題を解決するため、この発明のヘテロ接合電界効果トランジスタは、
ヘテロ接合を含む半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
上記第１ゲートはＭＩＳ型でノーマリオフになっており、上記第２ゲートはショットキ型でノーマリオンになっており、
上記第２ゲートはエアブリッジ配線によって上記ソースに電気的に接続されていることを特徴とする。

この発明のヘテロ接合電界効果トランジスタでは、典型的な動作時には、第１ゲートに高周波信号（スイッチング用の駆動信号や増幅されるべき高周波入力信号を含む。）が印加され、第２ゲートにＤＣバイアスが印加（または接地）される。

ここで、このトランジスタがオフ状態で高いドレイン・ソース間電圧が印加されてドレイン・第２ゲート間電圧が高くなっているとき、従来例と同様に、インパクトイオン化によってチャネル領域にホール（正孔）（およびそのホールと対をなす電子）が生じることがある。しかしながら、このトランジスタでは、生じたホールはショットキ型の第２ゲートの方へ掃き寄せられて、吸収される。したがって、トランジスタがオンにならず、ブレイクダウン電圧（耐圧）が高くなる。

また、インパクトイオン化によって生じたホール（ホットホール）は、そのようにショットキ型の第２ゲートの方へ掃き寄せられて、吸収されるので、第１ゲートをなすゲート絶縁膜に注入されてトラップされることがない。したがって、このトランジスタの閾値電圧が安定する。

さらに、ソース、第１ゲート、第２ゲート、ドレインはこの順に並んでいるため、ソース・ドレイン間電圧の大部分は第２ゲートとドレインとの間にかかる（電圧降下）。したがって、第１ゲートにかかる電圧の大きさが制限されて、第１ゲートについての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこのヘテロ接合電界効果トランジスタを駆動するドライバ回路の消費電力が小さくなる。第２ゲートについては、ＤＣバイアスが印加（または接地）されるので、ドライバ回路の負担は生じない。

また、「ノーマリオン」とは、ゼロバイアスされたそのゲート（金属電極）の直下のチャネル領域をキャリアが横切って移動しうる構成を意味する。「ノーマリオフ」とは、ゼロバイアスされたそのゲート（金属電極）の直下のチャネル領域をキャリアが横切って移動できない構成を意味する。

このヘテロ接合電界効果トランジスタでは、上記第１ゲートはノーマリオフ、上記第２ゲートはノーマリオンになっているので、このヘテロ接合電界効果トランジスタ全体としてはノーマリオフになる。したがって、このヘテロ接合電界効果トランジスタは、スイッチング回路のスイッチング素子を構成するのに適する。

また、「エアブリッジ配線」とは、中央部が空中に浮き、両端部のみが支持された配線を指す。

このヘテロ接合電界効果トランジスタでは、上記第２ゲートはエアブリッジ配線によって上記ソースに電気的に接続されているので、上記第２ゲートとソースとの間の電気抵抗が低くなる。したがって、高周波特性が改善される。

また、スイッチング動作時に、このトランジスタがオフ状態からオン状態へ遷移するとき、ドレイン電圧が負値になる。ここで、このトランジスタでは、ドレイン電圧が大きい負値になれば第２ゲートには順バイアスがかかるので、電荷は、ドレインのコンタクトから上記第２ゲートを構成する金属電極を通り、さらに上記エアブリッジ配線を通ってソースへ流れる。これによって、上記第１ゲートにかかる順バイアス電圧の大きさが制限されて、上記第１ゲートを流れる電流が大きくはならない。このことは、このトランジスタがスイッチング素子として用いられる場合に、フリーホイール用ダイオードを不要にする利点を生む。

さらに、このヘテロ接合電界効果トランジスタでは、上記エアブリッジ配線のお蔭で上記第２ゲートとソースとの間の電気抵抗が無視できる程度に低くなる。これとともに、ワイヤなどによる配線が設けられた場合に比して、上記第２ゲートに関する静電容量（第１ゲートと第２ゲートとの間の静電容量など）が低くなる。したがって、高周波特性が改善される。この構成は、カスコード回路と等価である。

一実施形態のヘテロ接合電界効果トランジスタでは、
上記ソースと第２ゲートとの間に上記第１ゲートを覆うポリイミド絶縁膜が設けられ、
上記第２ゲートは上記ポリイミド絶縁膜に支持された上記エアブリッジ配線によって上記ソースに接続されていることを特徴とする。

この一実施形態のヘテロ接合電界効果トランジスタでは、上記エアブリッジ配線が上記ポリイミド絶縁膜によって支持されるので、構造が安定する。

一実施形態のヘテロ接合電界効果トランジスタでは、
上記ソース、第１ゲート、第２ゲート、ドレインはそれぞれ上記半導体層上で一方向に細長く延びるパターンを有し、
上記エアブリッジ配線は、上記一方向に対して垂直な方向に細長く延び、かつ上記一方向に関して周期的に複数設けられていることを特徴とする。

この一実施形態のヘテロ接合電界効果トランジスタでは、上記ソース、第１ゲート、第２ゲート、ドレインはそれぞれ上記半導体層上で一方向に細長く延びるパターンを有するので、大電流をスイッチングまたは増幅できる。また、上記エアブリッジ配線は、上記一方向に対して垂直な方向に細長く延び、かつ上記一方向に関して周期的に複数設けられているので、上記第２ゲートに関する静電容量（第１ゲートと第２ゲートとの間の静電容量など）があまり増大することがない。

一実施形態のヘテロ接合電界効果トランジスタでは、上記第２ゲートとドレインとの間で上記半導体層の表面に、少なくとも上記第２ゲートに接するように半導体能動層の誘電率より高い誘電率の誘電膜が設けられていることを特徴とする。

既述のように、このヘテロ接合電界効果トランジスタでは、ソース・ドレイン間電圧の大部分は第２ゲートとドレインとの間にかかる（電圧降下）。このため、特に第２ゲート近傍での絶縁破壊が問題となる。ここで、この一実施形態のヘテロ接合電界効果トランジスタでは、上記第２ゲートとドレインとの間で上記半導体層の表面に、少なくとも上記第２ゲートに接するように誘電膜が設けられているので、第２ゲートとドレインとの間の最大電界が低くなり、特に第２ゲート近傍での絶縁破壊が防止される。また、２次元電子ガスのキャリア濃度が高くても電界の集中が起こらないので、チャネルの抵抗が低いにも係わらず絶縁破壊耐圧を高くすることができる。

上記誘電膜の誘電率は上記半導体層の誘電率よりも高いのが望ましい。この場合、第２ゲートとドレインとの間の最大電界を効果的に低くできる。

以下、この発明を図示の実施の形態により詳細に説明する。

図１Ａはこの発明の基礎となる参考例のＨＦＥＴ（Heterostructure Field Effect Transistor；ヘテロ構造電界効果トランジスタ）の断面構造を示し、図１Ｂは図１Ａのものを上方から見たときの平面レイアウトを示している。

図１Ａに示すように、このＨＦＥＴは、サファイア基板１０１上に、厚さ３μｍのアンドープＧａＮ層１０２と、厚さ２５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層１０３とを備えている。これらの半導体層１０２、１０３はパターン加工されてメサ１１２を構成している。ＧａＮ層１０２とＡｌ_０．３Ｇａ_０．７Ｎ層１０３との境界面に沿って、キャリア濃度ｎ_ｓ＝８×１０^１２ｃｍ^−２の２次元電子ガス（２ＤＥＧ）１０４が生じている。Ａｌ_０．３Ｇａ_０．７Ｎ層１０３上で、この層１０３の表面に沿って互いに離間した位置にそれぞれ金属電極を設けて、ソース１０５、第１ゲート１０６、第２ゲート１０７、ドレイン１０８がこの順に形成されている。

ソース１０５およびドレイン１０８を構成する金属電極はＴｉ／Ａｌ／Ａｕの積層からなり、直下のＡｌ_０．３Ｇａ_０．７Ｎ層１０３とオーミック接触している。

第１ゲート１０６は、Ａｌ_０．３Ｇａ_０．７Ｎ層１０３の表面上に厚さ１０ｎｍのＳｉＯ_２からなるゲート絶縁膜１１４を設け、さらにそのゲート絶縁膜１１４の表面上にＮｉ／Ａｕの積層からなる金属電極１０６Ｍを設けて、ＭＩＳ型として構成されている。一方、第２ゲート１０７は、Ａｌ_０．３Ｇａ_０．７Ｎ層１０３の表面上にＷＮ／Ａｕの積層からなる金属電極を設けて、ショットキ接合型として構成されている。第１ゲート１０６のゲート長は０．５μｍであり、第２ゲート１０７のゲート長は１．０μｍになっている。また、第２ゲート１０７とドレイン１０８との間の間隔は５μｍになっている。また、第１ゲート１０６は「ノーマリオン」型であり、そのピンチオフ電圧（閾値電圧）は−１０Ｖである。第２ゲート１０７も「ノーマリオン」型であり、そのピンチオフ電圧は−５Ｖである。

このＨＦＥＴでは、第２ゲート１０７は、Ｔｉ／Ｐｔ／Ａｕの積層からなるエアブリッジ配線１０９によってソース１０５に電気的に接続されている。エアブリッジ配線１０９の直下は空間１１９になっている。

また、Ａｌ_０．３Ｇａ_０．７Ｎ層１０３の表面のうち金属電極が設けられていない部分、特に第２ゲート１０７とドレイン１０８との間の全域を占めて第２ゲート１０７に接するように、ＳｉＮ_ｘからなるパシベーション膜１１５が設けられている。

このＨＦＥＴでは、典型的な動作時には、ソース１０５とドレイン１０８との間に高電圧が印加され、第１ゲート１０６に高周波信号（スイッチング用の駆動信号や増幅されるべき高周波入力信号を含む。）が印加され、ソース１０５からエアブリッジ配線１０９を介して第２ゲート１０７にＤＣバイアスが印加（または接地）される。

ここで、このトランジスタがオフ状態で高いドレイン・ソース間電圧が印加されてドレイン・第２ゲート間電圧が高くなっているとき、従来例と同様に、インパクトイオン化によってチャネル領域にホール（正孔）（およびそのホールと対をなす電子）が生じることがある。しかしながら、このトランジスタでは、生じたホールはショットキ型の第２ゲート１０７の方へ掃き寄せられて、吸収される。したがって、トランジスタがオンにならず、ブレイクダウン電圧（耐圧）が高くなる。

また、インパクトイオン化によって生じたホール（ホットホール）は、そのようにショットキ型の第２ゲート１０７の方へ掃き寄せられて、吸収されるので、第１ゲート１０６をなすゲート絶縁膜１１４に注入されてトラップされることがない。したがって、このトランジスタの閾値電圧が安定する。

さらに、ソース１０５、第１ゲート１０６、第２ゲート１０７、ドレイン１０８はこの順に並んでいるため、ソース・ドレイン間電圧の大部分は第２ゲート１０７とドレイン１０８との間にかかる（電圧降下）。したがって、第１ゲート１０６にかかる電圧の大きさが制限されて、第１ゲート１０６についての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこのＨＦＥＴを駆動するドライバ回路の消費電力が小さくなる。第２ゲート１０７については、ＤＣバイアスが印加（または接地）されるので、ドライバ回路の負担は生じない。

このＨＦＥＴでは、エアブリッジ配線１０９のお蔭で第２ゲート１０７とソース１０５との間の電気抵抗が無視できる程度に低くなる。これとともに、ワイヤなどによる配線が設けられた場合に比して、第２ゲート１０７に関する静電容量（第１ゲート１０６と第２ゲート１０７との間の静電容量など）が無視できる程度に低くなる。したがって、高周波特性が改善される。この構成は、カスコード回路と等価である。

なお、ソース１０５と第２ゲート１０７との間のエアブリッジ配線１０９直下の空間１１９に、第１ゲート１０６を覆うようにポリイミド絶縁膜（図示せず）を設け、このポリイミド絶縁膜で配線１０９を支持するようにしても良い。これにより、構造が安定する。

図１Ｂに示すように、ソース１０５、第１ゲート１０６、第２ゲート１０７、ドレイン１０８は、大電流をスイッチングまたは増幅できるように、それぞれ一方向（図１Ｂにおける上下方向）に細長く延びるパターンを有している。エアブリッジ配線１０９は、その一方向に対して垂直な方向（図１Ｂにおける左右方向）に５μｍの幅で細長く延びるパターンを有している。エアブリッジ配線１０９は、図１Ｂにおける上下方向に関して周期的に、具体的には図１Ｂ中に示す１００μｍピッチで、複数設けられている。典型的な例では、図１Ｂにおける上下方向のパターン寸法（ゲート幅）は６０ｍｍであり、図１Ｂに示す構成単位が６００個含まれる。このように、エアブリッジ配線１０９は、細長く延びるパターンで周期的に設けられているので、第２ゲート１０７に関する静電容量（第１ゲート１０６と第２ゲート１０７との間の静電容量など）があまり増大することがない。

また、スイッチング動作時に、このトランジスタがオフ状態からオン状態へ遷移するとき、ドレイン電圧が負値になる。ここで、このトランジスタでは、ドレイン電圧が大きい負値になれば第２ゲート１０７には順バイアスがかかるので、電荷は、ドレイン１０８のコンタクトから第２ゲート１０７を構成する金属電極を通り、さらに上記エアブリッジ配線１０９を通ってソース１０５へ流れる。これによって、第１ゲート１０６にかかる順バイアス電圧の大きさが制限されて、第１ゲート１０６を流れる電流が大きくはならない。このことは、このトランジスタがスイッチング素子として用いられる場合に、フリーホイール用ダイオードを不要にする利点を生む。

図２Ａはこの発明の一実施形態のＨＦＥＴの断面構造を示し、図２Ｂは図２Ａのものを上方から見たときの平面レイアウトを示している。

図２Ａに示すように、このＨＦＥＴは、ＳｉＣ基板２０１上に、厚さ３μｍのアンドープＧａＮ層２０２と、厚さ２５ｎｍのＡｌ_０．３Ｇａ_０．７Ｎ層２０３とを備えている。これらの半導体層２０２、２０３はパターン加工されてメサ２１２を構成している。ＧａＮ層２０２とＡｌ_０．３Ｇａ_０．７Ｎ層２０３との境界面に沿って、キャリア濃度ｎ_ｓ＝８×１０^１２ｃｍ^−２の２次元電子ガス（２ＤＥＧ）２０４が生じている。Ａｌ_０．３Ｇａ_０．７Ｎ層２０３上で、この層２０３の表面に沿って互いに離間した位置にそれぞれ金属電極を設けて、ソース２０５、第１ゲート２０６、第２ゲート２０７、ドレイン２０８がこの順に形成されている。

ソース２０５およびドレイン２０８を構成する金属電極はＴｉ／Ａｌ／Ａｕの積層からなり、直下のＡｌ_０．３Ｇａ_０．７Ｎ層２０３とオーミック接触している。

第１ゲート２０６は、Ａｌ_０．３Ｇａ_０．７Ｎ層２０３の表面に深さ１８ｎｍのリセス溝２１３を形成し、そのリセス溝２１３の内面（底面および側面）を覆うと共にそのリセス溝２１３の両側のＡｌ_０．３Ｇａ_０．７Ｎ層２０３の表面にオーバラップするように厚さ２０ｎｍのＴａ_２Ｏ_５からなるゲート絶縁膜２１４を設け、さらにそのゲート絶縁膜２１４の表面上にＷＮ／Ａｕの積層からなる金属電極２０６Ｍを設けて、ＭＩＳ型として構成されている。一方、第２ゲート２０７は、Ａｌ_０．３Ｇａ_０．７Ｎ層２０３の表面上にＷＮ／Ａｕの積層からなる金属電極を設けて、ショットキ接合型として構成されている。第１ゲート２０６のゲート長は０．５μｍであり、第２ゲート２０７のゲート長は１．０μｍになっている。また、第２ゲート２０７とドレイン２０８との間の間隔は５μｍになっている。また、第１ゲート２０６は、リセス溝２１３のお蔭で「ノーマリオフ」型になっており、その閾値電圧は＋０．３Ｖである。第２ゲート２０７は「ノーマリオン」型であり、そのピンチオフ電圧は−５Ｖである。

この例では、ゲート絶縁膜２１４がＴａ_２Ｏ_５からなる。Ｔａ_２Ｏ_５は、一般的なＳｉＯ_２に比して誘電率が高くて、またパシベーション効果がある。したがって、ノーマリオフ型素子のゲート絶縁膜の材料として特に適している。しかし、他の絶縁体、例えばＳｉＯ_２，ＳｉＮ_ｘ，ＨｆＯ_２，ＴｉＯ_２、その他の金属酸化膜も、ゲート絶縁膜の材料として用いても良い。

このＨＦＥＴでは、第２ゲート２０７は、Ｔｉ／Ｐｔ／Ａｕの積層からなるエアブリッジ配線２０９によってソース２０５に電気的に接続されている。エアブリッジ配線２０９の直下は空間２１９になっている。

また、Ａｌ_０．３Ｇａ_０．７Ｎ層２０３の表面のうち第２ゲート２０７とドレイン２０８との間の全域を占めて第２ゲート２０７にオーバラップして接するように、誘電膜としての厚さ４０００ÅのＴｉＯ_２膜２１５が設けられている。

このＨＦＥＴでは、典型的な動作時には、ソース２０５とドレイン２０８との間に高電圧が印加され、第１ゲート２０６に高周波信号（スイッチング用の駆動信号や増幅されるべき高周波入力信号を含む。）が印加され、ソース２０５からエアブリッジ配線２０９を介して第２ゲート２０７にＤＣバイアスが印加（または接地）される。

ここで、図３Ｂに示すように、このトランジスタがオフ状態で高いドレイン・ソース間電圧が印加されてドレイン・第２ゲート間電圧が高くなっているとき、従来例と同様に、インパクトイオン化によってチャネル領域にホール（正孔）２９０（およびそのホールと対をなす電子２９２）が生じることがある。しかしながら、このトランジスタでは、生じたホール２９０は、矢印２９４で示すように、ショットキ型の第２ゲート２０７の方へ掃き寄せられて、吸収される。したがって、トランジスタがオンにならず、ブレイクダウン電圧（耐圧）が高くなる。なお、インパクトイオン化によってチャネル領域に生じた電子２９２は、矢印２９３で示すように、ドレイン２０８の方へ掃き寄せられて、吸収されるだけである。これに対して、図３Ａに示す参考例のＨＦＥＴ（図３ＢのＨＦＥＴにおいて第２ゲート２０７とエアブリッジ配線２０９を省略したもの）では、生じたホール２９０がアバランシェ（なだれ）増倍されて、矢印２９１で示すように、ゲート電極２０６Ｍ直下のゲート絶縁膜２１４の下に集まる。このため、望まれないのにトランジスタがオンし、ブレイクダウン電圧（耐圧）が低い。

また、インパクトイオン化によって生じたホール（ホットホール）２９０は、そのようにショットキ型の第２ゲート２０７の方へ掃き寄せられて、吸収されるので、第１ゲート２０６をなすゲート絶縁膜２１４に注入されてトラップされることがない。したがって、このトランジスタの閾値電圧が安定する。

さらに、ソース２０５、第１ゲート２０６、第２ゲート２０７、ドレイン２０８はこの順に並んでいるため、ソース・ドレイン間電圧の大部分は第２ゲート２０７とドレイン２０８との間にかかる（電圧降下）。したがって、第１ゲート２０６にかかる電圧の大きさが制限されて、第１ゲート２０６についての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこのＨＦＥＴを駆動するドライバ回路の消費電力が小さくなる。第２ゲート２０７については、ＤＣバイアスが印加（または接地）されるので、ドライバ回路の負担は生じない。

このＨＦＥＴでは、エアブリッジ配線２０９のお蔭で第２ゲート２０７とソース２０５との間の電気抵抗が無視できる程度に低くなる。これとともに、ワイヤなどによる配線が設けられた場合に比して、第２ゲート２０７に関する静電容量（第１ゲート２０６と第２ゲート２０７との間の静電容量など）が無視できる程度に低くなる。したがって、高周波特性が改善される。この構成は、カスコード回路と等価である。

なお、ソース２０５と第２ゲート２０７との間のエアブリッジ配線２０９直下の空間２１９に、第１ゲート２０６を覆うようにポリイミド絶縁膜（図示せず）を設け、このポリイミド絶縁膜で配線２０９を支持するようにしても良い。これにより、構造が安定する。

図２Ｂに示すように、ソース２０５、第１ゲート２０６、第２ゲート２０７、ドレイン２０８は、大電流をスイッチングまたは増幅できるように、それぞれ一方向（図２Ｂにおける上下方向）に細長く延びるパターンを有している。エアブリッジ配線２０９は、その一方向に対して垂直な方向（図２Ｂにおける左右方向）に５μｍの幅で細長く延びるパターンを有している。エアブリッジ配線２０９は、図２Ｂにおける上下方向に関して周期的に、具体的には図２Ｂ中に示す２００μｍピッチで、複数設けられている。典型的な例では、図２Ｂにおける上下方向のパターン寸法（ゲート幅）は６０ｍｍであり、図２Ｂに示す構成単位が６００個含まれる。このように、エアブリッジ配線２０９は、細長く延びるパターンで周期的に設けられているので、第２ゲート２０７に関する静電容量（第１ゲート２０６と第２ゲート２０７との間の静電容量など）があまり増大することがない。

既述のように、この例では、第２ゲート２０７とドレイン２０８との間の全域を占めて第２ゲート２０７にオーバラップして接するように、誘電膜としてのＴｉＯ_２膜２１５が設けられている。ＴｉＯ_２は高い誘電率と高い絶縁破壊強さを有するので好ましい。この誘電膜２１５のお蔭で第２ゲート２０７とドレイン２０８との間の最大電界が低くなり、特に第２ゲート２０７近傍での絶縁破壊が防止される。また、２次元電子ガス２０４のキャリア濃度が高くても電界の集中が起こらないので、チャネルの抵抗が低いにも係わらず絶縁破壊耐圧を高くすることができる。

上記誘電膜２１５の誘電率はＧａＮ層２０２やＡｌＧａＮ層２０３の誘電率よりも高いのが望ましい。上記誘電膜２１５の厚さは２０００Åより厚いのが望ましい。この場合、第２ゲート２０７とドレイン２０８との間の最大電界を効果的に低くできる。

誘電膜２１５の材料としては、具体的には、誘電率と絶縁破壊強さの観点から、ＴiＯ_２の他に、ＨfＯ_２、ＴａＯｘ、ＮｂＯｘなどが挙げられる。

ただし、誘電膜２１５のせいで第２ゲート２０７に関する静電容量が増加するため、その分だけ、スイッチング動作時に第２ゲート２０７を通る遷移電流が増加する。しかしながら、ソース・ドレイン間電圧の大部分は第２ゲート２０７とドレイン２０８との間にかかる（電圧降下）。したがって、第１ゲート２０６にかかる電圧の大きさが制限されて、第１ゲート２０６についての遷移電流は比較的小さくなる。この結果、スイッチング動作時にこのＨＦＥＴを駆動するドライバ回路の消費電力が小さくなる。

なお、当然ながら、誘電膜２１５に代えて、図１Ａ中に示したようなＳｉＮ_ｘからなるパシベーション膜１１５を設けても良い。

図５は、図２Ａに示したＨＦＥＴを４個（それぞれ符号４０１Ａ、４０１Ｂ、４０１Ｃ、４０１Ｄで示す。）用いて構成された「Ｈブリッジ」スイッチング回路を示している。このスイッチング回路は、４個のＨＦＥＴ４０１Ａ、４０１Ｂ、４０１Ｃ、４０１Ｄを所定のタイミングでオン、オフ制御するドライバ回路４００を含んでいる。４０３はインダクタンス負荷を示している。ドレイン電圧が切り替わって絶対値が大きい負値になった場合（インダクタンス負荷のときに生ずる）に、逆方向のドレイン電流は、既述のように第２ゲート２０７を構成する金属電極からエアブリッジ配線２０９を通ってソース２０５へバイパスされて流れる。これによって、第１ゲート２０６にかかる順バイアス電圧の大きさが制限されて、第１ゲート２０６を流れる電流が大きくはならない。したがって、従来のスイッチング回路（図６参照）では必要とされたフリーホイール用ダイオードが不要になる。

この実施形態では、ＧａＮ系のＨＦＥＴに関して述べたが、これに限られるものではない。この発明は、デュアルゲートを有するヘテロ接合電界効果トランジスタに広く適用される。

この発明の基礎となる参考例のＨＦＥＴの断面構造を示す図である。 図１Ａのものを上方から見たときの平面レイアウトを示す図である。 この発明の一実施形態のＨＦＥＴの断面構造を示す図である。 図２Ａのものを上方から見たときの平面レイアウトを示す図である。 図２ＡのＨＦＥＴにおいて第２ゲートとエアブリッジ配線を省略したのに相当する参考例の動作を説明する図である。 図２ＡのＨＦＥＴの動作を説明する図である。 従来のＨＦＥＴの断面構造を示す図である。 図２ＡのＨＦＥＴを備えたスイッチング回路の構成を示す図である。 図４のＨＦＥＴを４個用いて構成された従来のＨブリッジスイッチング回路の構成を示す図である。

１０２、２０２ アンドープＧａＮ層
１０３、２０３ Ａｌ_０．３Ｇａ_０．７Ｎ層
１０４、２０４ ２次元電子ガス
１０５、２０５ ソース
１０６、２０６ 第１ゲート
１０７、２０７ 第２ゲート
１０８、２０８ ドレイン
１０９、２０９ エアブリッジ配線
２１３ リセス溝
２１５ ＴiＯ_２膜

Claims (4)

1. ヘテロ接合を含む半導体層上でこの半導体層の表面に沿って互いに離間した位置に、それぞれ金属電極を有するソース、第１ゲート、第２ゲート、ドレインをこの順に備え、
   上記第１ゲートはＭＩＳ型でノーマリオフになっており、上記第２ゲートはショットキ型でノーマリオンになっており、
   上記第２ゲートはエアブリッジ配線によって上記ソースに電気的に接続されていることを特徴とするヘテロ接合電界効果トランジスタ。
2. 請求項１に記載のヘテロ接合電界効果トランジスタにおいて、
   上記ソースと第２ゲートとの間に上記第１ゲートを覆うポリイミド絶縁膜が設けられ、
   上記第２ゲートは上記ポリイミド絶縁膜に支持された上記エアブリッジ配線によって上記ソースに接続されていることを特徴とするヘテロ接合電界効果トランジスタ。
3. 請求項１または２に記載のヘテロ接合電界効果トランジスタにおいて、
   上記ソース、第１ゲート、第２ゲート、ドレインはそれぞれ上記半導体層上で一方向に細長く延びるパターンを有し、
   上記エアブリッジ配線は、上記一方向に対して垂直な方向に細長く延び、かつ上記一方向に関して周期的に複数設けられていることを特徴とするヘテロ接合電界効果トランジスタ。
4. 請求項１から３までのいずれか一つに記載のヘテロ接合電界効果トランジスタにおいて、
   上記第２ゲートとドレインとの間で上記半導体層の表面に、少なくとも上記第２ゲートに接するように半導体能動層の誘電率より高い誘電率の誘電膜が設けられていることを特徴とするヘテロ接合電界効果トランジスタ。

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