WO2021039631A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2021039631A1
WO2021039631A1 PCT/JP2020/031634 JP2020031634W WO2021039631A1 WO 2021039631 A1 WO2021039631 A1 WO 2021039631A1 JP 2020031634 W JP2020031634 W JP 2020031634W WO 2021039631 A1 WO2021039631 A1 WO 2021039631A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor layer
source electrode
electrode
semiconductor device
gate electrode
Prior art date
Application number
PCT/JP2020/031634
Other languages
English (en)
French (fr)
Inventor
優人 山際
柳原　学
佐藤　高広
正洋 引田
弘明 上野
雄介 木下
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to JP2021542839A priority Critical patent/JPWO2021039631A1/ja
Priority to US17/637,352 priority patent/US20220302259A1/en
Publication of WO2021039631A1 publication Critical patent/WO2021039631A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1087—Substrate region of field-effect devices of field-effect transistors with insulated gate characterised by the contact structure of the substrate region, e.g. for controlling or preventing bipolar effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors

Definitions

  • the present invention relates to a semiconductor device having a nitride semiconductor layer, and more particularly to a semiconductor device used for a switching power supply circuit, an inverter, or the like.
  • Group III-V nitride compound semiconductors represented by gallium nitride (GaN), so-called nitride semiconductors, general formula In x Ga y Al 1-x -y N (0 ⁇ x ⁇ 1,0 ⁇ y ⁇ It is a compound semiconductor composed of aluminum (Al), gallium (Ga), and indium (In), which are group III elements, and nitrogen (N), which is a group V element, represented by 1, x + y ⁇ 1).
  • Nitride semiconductors can form various mixed crystals, and heterojunction interfaces can be easily formed.
  • Heterojunction of nitride semiconductors is characterized in that a high-concentration two-dimensional electron gas layer (2DEG layer) is generated at the interface by spontaneous polarization and piezo polarization.
  • Field effect transistors FETs: Field Effect Transistors
  • FETs Field Effect Transistors
  • FIG. 9 shows a cross-sectional view of an FET using a conventional nitride semiconductor.
  • the potential of the substrate 901 is generally connected to the source electrode 912, which has a low potential.
  • FIG. 10 shows a half-bridge structure in which a high-side first FET 91 and a low-side second FET 92 using a conventional nitride semiconductor are integrated.
  • the substrate 901 is connected to the source electrode 922 of the second FET 92 whose potential is stable in order to suppress the generation of noise from the substrate 901 during switching.
  • FIG. 11A shows the waveforms of the drain-source voltage Vds and the drain current Ids during switching of the conventional low-side second FET
  • FIG. 11B shows the drain-source voltage during switching of the conventional high-side first FET. It is a waveform of Vds and drain current Ids.
  • the drain source voltage Vds rises to about 50V due to the current collapse.
  • conventionally there is a problem that the conduction loss of the first FET becomes large and the channel temperature of the first FET on the high side easily exceeds the absolute maximum rated temperature.
  • an object of the present disclosure is to provide a semiconductor device that suppresses the generation of current collapse in a half-bridge structure in which FETs using nitride semiconductors are integrated.
  • a third semiconductor layer is formed in a part between the lower part of the source electrode of the FET and the gate electrode, separated from the gate electrode.
  • the electrons captured in the nitride semiconductor layer under the source electrode are recombined by the Hall current injected from the third semiconductor layer formed under the source electrode of the FET. Therefore, there is an effect of suppressing the generation of current collapse.
  • FIG. 1A is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 1B is a cross-sectional view between A and A of the semiconductor device according to the first embodiment.
  • FIG. 1C is a cross-sectional view between BB of the semiconductor device according to the first embodiment.
  • FIG. 1D is an equivalent circuit diagram of the semiconductor device according to the first embodiment.
  • FIG. 2A is a switching circuit diagram according to the first embodiment.
  • FIG. 2B is a switching waveform in the first embodiment.
  • FIG. 2C is an operation diagram of the FET in the on state of the first embodiment.
  • FIG. 3A is a cross-sectional view of the semiconductor device according to the first embodiment.
  • FIG. 3B is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 3C is a plan view of the semiconductor device according to the first embodiment.
  • FIG. 4A is a plan view of the semiconductor device according to the first modification of the first embodiment.
  • FIG. 4B is a cross-sectional view between A and A in the first modification of the first embodiment.
  • FIG. 4C is another example of the cross-sectional view between A and A in the first modification of the first embodiment.
  • FIG. 4D is a plan view of another configuration of the semiconductor device according to the first modification of the first embodiment.
  • FIG. 5A is a plan view of the semiconductor device according to the second modification of the first embodiment.
  • FIG. 5B is a cross-sectional view between A and A in the second modification of the first embodiment.
  • FIG. 5C is a cross-sectional view between BB in the second modification of the first embodiment.
  • FIG. 5D is an operation diagram of the FET in the off state of the modification 2 of the first embodiment.
  • FIG. 6A is a plan view of the semiconductor device according to the second embodiment.
  • FIG. 6B is a cross-sectional view between A and A in the second embodiment.
  • FIG. 6C is a plan view of the semiconductor device in the modified example of the second embodiment.
  • FIG. 7A is a plan view of the semiconductor device according to the third embodiment.
  • FIG. 7B is a cross-sectional view between A and A in the third embodiment.
  • FIG. 8A is an operation diagram of the bidirectional FET in the off state of the third embodiment.
  • FIG. 8B is an operation diagram of the bidirectional FET in the on state of the third embodiment.
  • FIG. 8C is an operation diagram of the bidirectional FET in the off state of the third embodiment.
  • FIG. 8D is an operation diagram of the bidirectional FET in the on state of the third embodiment.
  • FIG. 9 is a cross-sectional view of a conventional semiconductor device.
  • FIG. 10 is a cross-sectional view of a half bridge composed of a conventional semiconductor device.
  • FIG. 11A is a low-side switching waveform of a conventional half bridge.
  • FIG. 11B is a high-side switching waveform of a conventional half bridge.
  • FIG. 1A shows a plan view of the semiconductor device 10 according to the first embodiment of the present disclosure.
  • a first FET 1 first field effect transistor 1
  • first source electrode 112 a first source electrode 112
  • second gate electrode 113 a second drain electrode 121
  • second source electrode 122 a second source electrode 122
  • second FET 2 second field effect transistor 2
  • FIG. 1B shows a cross-sectional view taken along the line AA of FIG. 1A.
  • FIG. 1C shows a cross-sectional view taken along the line BB of FIG. 1A.
  • a buffer layer 102, a GaN channel layer 103 (first nitride semiconductor layer 103), and an AlGaN barrier layer 104 (second nitride semiconductor layer 104) having a bandgap larger than that of the GaN channel layer 103 on a substrate 101 made of Si. ) Are formed in this order.
  • the buffer layer 102 is composed of, for example, a multilayer structure composed of AlN and AlGaN, and the total film thickness is, for example, about 2.1 ⁇ m.
  • the GaN channel layer 103 is made of, for example, undoped GaN, and the layer thickness is, for example, about 1.6 ⁇ m.
  • the composition of the AlGaN barrier layer 104 is, for example, Al 0.17 Ga 0.83 N, and the layer thickness is, for example, about 60 nm.
  • a high-concentration 2DEG layer 105 is formed at the interface between the GaN channel layer 103 and the AlGaN barrier layer 104 due to the effects of piezo polarization and spontaneous polarization.
  • a first drain electrode 111 forming a first FET 1, a first source electrode 112, a first gate electrode 113, and a second drain electrode 121 forming a second FET 2 on the AlGaN barrier layer 104, a first The source electrode 122 of 2 and the second gate electrode 123 are formed.
  • the first drain electrode 111, the first source electrode 112, the second drain electrode 121, and the second source electrode 122 are, for example, a laminate of titanium (Ti) and aluminum (Al), and are respectively formed on the 2DEG layer 105. Make ohmic contact with it.
  • the first gate electrode 113 and the second gate electrode 123 are, for example, a laminate of nickel (Ni) and gold (Au), and are in Schottky contact with the AlGaN barrier layer 104. Further, the first gate electrode 113 and the second gate electrode 123 may be formed of a P-type semiconductor.
  • Each of the first drain electrodes 111 is connected to the first drain integrated wiring 11.
  • Each of the first gate electrodes 113 is connected to the first gate integrated wiring 13.
  • Each of the second source electrodes 122 is connected to the second source integrated wiring 22.
  • the second gate electrode 123 is connected to the second gate integrated wiring 23, respectively.
  • the first source electrode 112 and the second drain electrode 121 are each connected to the intermediate centralized wiring 12.
  • FIG. 1D shows an equivalent circuit of the semiconductor device 10 according to the first embodiment.
  • the semiconductor device 10 according to the first embodiment is a half bridge, the first FET 1 is on the high side, and the second FET 2 is on the low side.
  • the substrate 101 when a half bridge including a high-side first FET 1 and a low-side second FET 2 is configured, the substrate 101 is electrically connected to a floating or second source electrode 122. ..
  • the second source electrode 122 When the substrate 101 is electrically connected to the second source electrode 122, the second source electrode 122 is generally fixed at a stable potential of a low voltage, so that the substrate 101 is connected to the second source electrode 122. As a result, the voltage fluctuation of the substrate 101 is eliminated, and the generation of noise can be suppressed.
  • the first FET 1 is separated from the first gate electrode 113 between the lower portion of the first source electrode 112 and the first gate electrode 113 on the AlGaN barrier layer 104.
  • the third semiconductor layer 114 is selectively formed.
  • the third semiconductor layer 114 is formed by electrical contact so as to be embedded in a part of the first source electrode 112.
  • the third semiconductor layer 114 is made of, for example, GaN, and is preferably a P-type semiconductor.
  • FIG. 2A is a typical example of a switching circuit using a half bridge.
  • a first FET1 on the high side and a second FET2 on the low side forming a half bridge are connected to both ends of the high voltage power supply 71.
  • One end of the inductor 72 is connected to the midpoint of the half bridge, and the load 73 is connected to the other end of the inductor 72.
  • FIG. 2B shows the operation waveform of the switching circuit of FIG. 2A.
  • the first FET 1 is in the off state, and the drain-source voltage Vds_H of the first FET 1 is the high voltage power supply 71. It becomes the voltage of.
  • the voltage of the high voltage power supply 71 is, for example, about 400V.
  • the first FET 1 During the period T2 in which a voltage equal to or higher than the threshold voltage is applied to the gate-source voltage Vgs_H of the first FET 1, the first FET 1 is in the ON state, and a current flows through the load 73 via the drain and the source.
  • FIG. 2C shows the operation of the first FET 1 when the first FET 1 is in the ON state.
  • the voltage of the first drain electrode 111 is fixed at 400 V, and the voltage of the substrate 101 is fixed at 0 V. Since the first FET 1 is in the ON state, the drain source voltage Vds_H is about 1 V. Therefore, the voltage of the first source electrode 112 is about 399V.
  • a downward electric field E_S-SUB is applied between the first source electrode 112 and the substrate 101. By this E_S-SUB electric field, electrons are captured in the buffer layer 102, the GaN channel layer 103, and the AlGaN barrier layer 104 near the first source electrode 112.
  • the third semiconductor layer 114 of the P-type semiconductor is formed of the AlGaN barrier layer 104 between the lower portion of the first source electrode 112 and the first gate electrode 113. It is formed on the surface, and a hole current Ih_S flows from the third semiconductor layer 114 toward the substrate 101.
  • the hole current Ih_S can suppress the narrowing of the 2DEG layer 105 and suppress the increase in on-resistance by recombining with the electrons captured in the buffer layer 102, the GaN channel layer 103, and the AlGaN barrier layer 104. ..
  • the third semiconductor layer 114 is formed so that a part of the first source electrode 112 overlaps with the first drain electrode 111.
  • the distance to the first source electrode 112 can be reduced, and the size of the semiconductor device 10 can be reduced.
  • the third semiconductor layer 114A is planarly separated from the first source electrode 112, and is separated from the first source electrode 112 by the source connection portion 116.
  • the configuration may be such that the third semiconductor layer 114A is electrically connected.
  • the source connection portion 116 and the first source electrode 112 may be made of different materials. For example, by using a material having better ohmic contact with respect to the third semiconductor layer 114A than the first source electrode 112 as the source connecting portion 116, for example, a metal material containing palladium (Pd), the third semiconductor layer 114A It is possible to increase the hole current Ih_S with respect to the substrate 101 and suppress an increase in on-resistance.
  • the third semiconductor layer 114B may have a structure that surrounds the periphery of the first source electrode 112. With such a structure, an increase in on-resistance can be suppressed in the entire region of the first source electrode 112.
  • the third semiconductor layer 114C may be formed in an island shape along the first source electrode 112.
  • FIG. 4A shows a plan view of the semiconductor device 10D according to the first modification of the first embodiment of the present disclosure.
  • FIG. 4B shows a cross-sectional view taken along the line AA of FIG. 4A.
  • a contact portion between the first source electrode 112 and the AlGaN barrier layer 104 is formed between the third semiconductor layer 114D and the first gate electrode 113. ..
  • the distance from the first drain electrode 111 to the first source electrode 112 can be made smaller than that in FIG. 1A of the first embodiment.
  • a hole current flows from the third semiconductor layer 114D toward the substrate 101, and an increase in on-resistance can be suppressed.
  • the thickness of the AlGaN barrier layer 104 below the third semiconductor layer 114E is the thickness of the AlGaN barrier layer 104 in other regions. It may be thinner than the thickness. Since the AlGaN barrier layer 104 below the third semiconductor layer 114E is thin, the hole current Ih_S injected from the third semiconductor layer 114E can be increased, and the buffer layer 102, the GaN channel layer 103, and the AlGaN barrier can be increased. Since the electrons captured in the layer 104 can be efficiently recombined, the increase in on-resistance can be further suppressed.
  • the on-resistance does not increase.
  • the third semiconductor layer 114F may be formed in an island shape as shown in FIG. 4D.
  • FIG. 5A shows a plan view of the semiconductor device 10G according to the second modification of the first embodiment of the present disclosure.
  • 5B shows a cross-sectional view taken along the line AA of FIG. 5A
  • FIG. 5C shows a cross-sectional view taken along the line BB of FIG. 5A.
  • the fourth semiconductor layer 115 connected to the first drain electrode 111 of the first FET 1 is formed, and the second drain electrode 121 of the second FET 2 is formed.
  • a fifth semiconductor layer 125 to be connected is formed.
  • the fourth semiconductor layer 115 and the fifth semiconductor layer 125 are made of, for example, GaN, and are preferably P-type semiconductors.
  • FIG. 5D shows the operation of the first FET 1G when the first FET 1G is off. Since the first FET 1G is in the off state, the drain-source voltage Vds_H of the first FET 1G is about 400 V. Therefore, a downward electric field E_D-SUB is applied between the first drain electrode 111 and the substrate 101, and a lateral electric field E_DS is applied between the first drain electrode 111 and the first gate electrode 113. ..
  • the E_D-SUB electric field and the E_DS electric field capture electrons in the buffer layer 102, the GaN channel layer 103, and the AlGaN barrier layer 104 in the vicinity of the first drain electrode 111.
  • the fourth semiconductor layer 115 of the P-type semiconductor is formed on the surface of the AlGaN barrier layer 104, and the first FET is turned off.
  • the first drain electrode 111 has a power supply voltage of 400 V
  • the first source electrode 112 and the first gate electrode 113 have a voltage of about 0 V
  • the substrate 101 has a voltage of 0 V.
  • the hole current Ih_D flows from the fourth semiconductor layer 115 toward the substrate and the direction of the first gate electrode 113.
  • the hole current Ih_D can suppress the narrowing of the 2DEG layer 105 and suppress the increase in on-resistance by recombining with the electrons captured in the buffer layer 102, the GaN channel layer 103, and the AlGaN barrier layer 104. ..
  • the fifth semiconductor layer 125 provided in the second FET 2 can also suppress the narrowing of the 2DEG layer 105 and suppress the increase in on-resistance by the same mechanism.
  • the fourth semiconductor layer 115 is formed so as to be separated from the first gate electrode 113.
  • the fourth semiconductor layer 115 and the first drain electrode 111 are electrically connected to each other.
  • the fifth semiconductor layer 125 is formed so as to be separated from the second gate electrode 123.
  • the fifth semiconductor layer 125 and the second drain electrode 121 are electrically connected to each other.
  • FIG. 6A shows a plan view of the semiconductor device 10H according to the second embodiment.
  • FIG. 6B shows a cross section taken along the line AA of FIG. 6A.
  • the same components as those in the first embodiment, that is, the components in which the parts excluding the alphabet of the symbols have the same numbers, will be omitted because they have already been described.
  • the first source electrode of the first FET 1H and the second drain electrode of the second FET 2H are shared to form a common electrode 130.
  • the intermediate integrated wiring 12 is connected to the common electrode 130.
  • the common electrode 130 also serves as the first source electrode of the first FET 1H and the second drain electrode of the second FET 2H, the diagram of the first embodiment is shown.
  • the chip area can be reduced as compared with the case where the first source electrode 112 and the second drain electrode 121 shown in 1A are individually present.
  • a fifth semiconductor layer 125J connected to the common electrode 130 may be formed.
  • the hole current Ih_D flows in the state where the FET is off, and the buffer layer 102 and the GaN channel layer
  • the narrowing of the 2DEG layer 105 can be suppressed and the increase in on-resistance can be suppressed.
  • the third semiconductor layer 114J and the fifth semiconductor layer 125J may be in contact with each other at both ends of the common electrode 130 in the longitudinal direction.
  • FIG. 7A is a semiconductor device 10K according to the third embodiment, and shows a plan view of the semiconductor device 10K including the bidirectional FET 3 (bidirectional field effect transistor 3).
  • FIG. 7B shows a cross section taken along the line AA of FIG. 7A.
  • a first source electrode 311 constituting a bidirectional FET 3, a second source electrode 321 and a first gate electrode 313, and a second gate electrode 323 are formed on the AlGaN barrier layer 104.
  • Each of the first source electrodes 311 is connected to the first source integrated wiring 31.
  • Each of the second source electrodes 321 is connected to the second source integrated wiring 32.
  • Between the first source electrode 311 and the second source electrode 321 is a first gate electrode 313 close to the first source electrode 311 and a second gate close to the second source electrode 321. Electrodes are formed.
  • a third semiconductor is separated from the first gate electrode 313 between the lower portion of the first source electrode 311 and the first gate electrode 313 on the AlGaN barrier layer 104.
  • Layer 314 is formed.
  • the third semiconductor layer 314 is formed by electrical contact so as to be embedded in a part of the first source electrode 311.
  • a fourth semiconductor layer 324 is formed on the AlGaN barrier layer 104 between the lower portion of the second source electrode 321 and the second gate electrode 323, separated from the second gate electrode 323. ..
  • the fourth semiconductor layer 324 is formed by electrical contact so as to be embedded in a part of the second source electrode 321.
  • the interruption and conduction operation of the bidirectional FET 3 according to the third embodiment will be described.
  • the voltage of the second source electrode 321 is higher than that of the first source electrode 311 and the voltage of the first gate electrode 313 is equal to or less than the threshold voltage of the first source electrode 311.
  • the 2DEG layer 105 below the first gate electrode 313 is depleted, and a current does not flow from the second source electrode 321 to the first source electrode 311.
  • a voltage equal to or higher than the threshold voltage is applied to the first source electrode 311, the 2DEG layer 105 below the first gate electrode 313 becomes conductive, and the second gate electrode 313 becomes conductive. A current flows from the source electrode 321 of the above to the first source electrode 311.
  • the voltage of the first source electrode 311 is higher than that of the second source electrode 321, a voltage whose voltage of the second gate electrode 323 is equal to or lower than the threshold voltage is applied to the second source electrode 321.
  • the 2DEG layer 105 below the second gate electrode 323 is depleted, and a current does not flow from the first source electrode 311 to the second source electrode 321.
  • the 2DEG layer 105 below the second gate electrode 323 becomes conductive, and the first A current flows from the source electrode 311 of the above to the second source electrode 321.
  • the first gate electrode 313 and the second gate electrode 323 with reference to the first source electrode 311 and the second source electrode 321 respectively, the first source electrode 311 and the second source electrode 311 and the second source electrode 321 can be controlled. It is possible to control the interruption and continuity of the bidirectional current with the source electrode 321.
  • FIG. 8A shows the operation of the transistor when the bidirectional FET 3 is in the off state and the voltage of the second source electrode 321 is higher than that of the first source electrode 311.
  • the voltage of the second source electrode 321 is, for example, about 400 V.
  • the voltage of the substrate 101 is, for example, 0V.
  • the magnitude relationship between the voltages of the first source electrode 311 and the second source electrode 321 changes depending on the operation of the system. Therefore, the potential of the substrate 101 is changed to the potential of the first source electrode 311 and the second source electrode 321. It is common to float without connecting directly to.
  • FIG. 8B shows the operation immediately after the bidirectional FET 3 is switched from the off state to the on state.
  • the voltage of the first source electrode 311 is set to 0V, which is the reference voltage
  • the voltage of the second source electrode 321 drops from 400V to about 2V. Since the voltage of the substrate 101 immediately after the bidirectional FET 3 is switched to the ON state is that the substrate 101 is floating, the voltage of the substrate 101 is the capacitance from the second source electrode 321 to the substrate 101 and the voltage from the first source electrode 311.
  • the voltage of the substrate 101 is approximately if the ratio of the capacitance from the second source electrode 321 to the substrate 101 and the capacitance from the first source electrode 311 to the substrate 101 is 1: 1. It becomes -199V.
  • a downward electric field E_S1-SUB is applied between the first source electrode 311 and the substrate 101.
  • E_S1-SUB electrons are captured in the buffer layer 102, the GaN channel layer 103, and the AlGaN barrier layer 104 near the first source electrode 311.
  • the third semiconductor layer 314 of the P-type semiconductor is formed on the surface of the AlGaN barrier layer 104, and when the bidirectional FET 3 is switched to the on state, the third semiconductor layer 314 is formed.
  • the hole current Ih_S1 flows from the semiconductor layer 314 of the above toward the substrate 101.
  • the hole current Ih_S1 can suppress the narrowing of the 2DEG layer 105 and suppress the increase in on-resistance by recombination with the electrons captured in the buffer layer 102, the GaN channel layer 103, and the AlGaN barrier layer 104. ..
  • FIG. 8C shows the operation in the off state of the bidirectional FET 3.
  • the voltage of the second source electrode 321 is, for example, 0 V, which is a reference voltage
  • the voltage of the first source electrode 311 is, for example, about 400 V.
  • the voltage of the substrate 101 is 0V.
  • FIG. 8D shows the behavior when the bidirectional FET switches from the off state to the on state.
  • the voltage of the second source electrode 321 is 0V
  • the voltage of the first source electrode 311 drops from 400V to about 2V
  • the voltage of the substrate 101 becomes about -199V.
  • a downward electric field E_S2-SUB is generated from the second source electrode 321 with respect to the substrate 101, and electrons are captured in the buffer layer 102, the GaN channel layer 103, and the AlGaN barrier layer 104 near the second source electrode 321. Will be done.
  • the fourth semiconductor layer 324 of the P-type semiconductor is formed on the surface of the AlGaN barrier layer 104, and when the bidirectional FET 3 is switched to the ON state, the second semiconductor layer 324 is formed.
  • the hole current Ih_S2 flows from the semiconductor layer 324 of No. 4 toward the substrate 101.
  • the hole current Ih_S2 can suppress the narrowing of the 2DEG layer 105 and suppress the increase in on-resistance by recombination with the electrons captured in the buffer layer 102, the GaN channel layer 103, and the AlGaN barrier layer 104. ..
  • the semiconductor device according to the present disclosure can be used as a half bridge, which is a typical configuration of a switching power supply. It can also be used as a full bridge composed of two half bridges or a three-phase inverter composed of three half bridges. It can also be used for active clamp type flyback converters.
  • First FET First field effect transistor
  • Second FET Second field effect transistor
  • Bidirectional FET bidirectional field effect transistor
  • Semiconductor device 11 1st drain aggregated wiring 12 Intermediate aggregated wiring 13 1st gate aggregated wiring 22 2nd source aggregated wiring 23 2nd gate aggregated wiring 31 1st source aggregated wiring 32 2nd source aggregated wiring 33 1st Gate Consolidated Wiring 34 2nd Gate Consolidated Wiring 71 High Voltage Power Supply 72 inductor 73 Load 101 Board 102 Buffer Layer 103 GaN Channel Layer (1st Nitride Semiconductor Layer) 104 AlGaN barrier layer (second nitride semiconductor layer) 105 Two-dimensional electron gas layer (2DEG layer) 111 1st drain electrode 112, 311 1st source electrode 113, 313 1st gate electrode 114, 314 3rd semiconductor layer 115, 324 4th semiconductor layer 121 2nd drain electrode 122, 321 2nd Source electrode 123, 323 Second gate electrode 125 Fifth semiconductor layer 130 Common

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

半導体装置（１０）は、基板（１０１）と、基板（１０１）の上に形成された第１の窒化物半導体層（１０３）と、第１の窒化物半導体層（１０３）よりもバンドギャップが大きく、且つ第１の窒化物半導体層（１０３）の上に形成された第２の窒化物半導体層（１０４）と、第２の窒化物半導体層（１０４）の上に互いに離隔して形成された第１のソース電極（１１２）と第１のドレイン電極（１１１）と、第１のソース電極（１１２）と第１のドレイン電極（１１１）との間に形成された第１のゲート電極（１１３）と、を有する第１の電界効果トランジスタ（１）と、を備え、第１の電界効果トランジスタ（１）は、第２の窒化物半導体層（１０４）の上で、第１のソース電極（１１２）の下部から第１のゲート電極（１１３）の間の一部分に第１のゲート電極（１１３）とは離隔して形成された第３の半導体層（１１４）を有し、第３の半導体層（１１４）と第１のソース電極（１１２）とは電気的に接続されている。

Description

半導体装置
　本発明は、窒化物半導体層を有する半導体装置に関し、特にスイッチング電源回路やインバータなどに用いられる半導体装置に関する。
　窒化ガリウム（ＧａＮ）に代表されるＩＩＩ－Ｖ族窒化物系化合物半導体、いわゆる窒化物半導体は、一般式がＩｎｘＧａｙＡｌ１－ｘ－ｙＮ（０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１）で表される、ＩＩＩ族元素であるアルミニウム（Ａｌ）、ガリウム（Ｇａ）、及びインジウム（Ｉｎ）と、Ｖ族元素である窒素（Ｎ）からなる化合物半導体である。
　窒化物半導体は種々の混晶を形成することができ、ヘテロ接合界面を容易に形成することができる。窒化物半導体のヘテロ接合には、その界面に自発分極及びピエゾ分極によって高濃度の２次元電子ガス層（２ＤＥＧ層）が接合界面に発生するという特徴がある。この高濃度の２ＤＥＧ層をキャリアとして用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が高周波用及び大電力用のデバイスとして注目を集めている。
　窒化物半導体を用いたＦＥＴには、電流コラプスと呼ばれる現象が生じやすいことが知られている。電流コラプスとは、いったんデバイスをオフ状態とした後、再びオン状態とする際にＦＥＴのオン抵抗が増大する現象であり、電子が窒化物半導体に捕獲されることによりキャリアである２ＤＥＧが狭窄されることで発生する。電流コラプスの特性が悪いとオン抵抗による導通損失が増大し、スイッチング電源やインバータの動作に深刻な問題が生じる。
　電流コラプスを低減する方法として、ドレイン電極にＰ型半導体の第４の電極を接続することによって、ドレイン電圧が高電圧となるオフ状態において、正孔電流により窒化物半導体に捕獲された電子を再結合させる構造がある（特許文献１、特許文献２を参照）。
　また、窒化物半導体を用いたＦＥＴを用いた代表的なスイッチング電源やインバータの回路構成として、ＦＥＴをハイサイドとローサイドに１個ずつ用いるハーフブリッジがある。また、ハーフブリッジを２つ用いたフルブリッジやハーフブリッジを３つ用いた３相インバータもある。ハーフブリッジにおいては、ハイサイドのＦＥＴとローサイドのＦＥＴを交互にオンオフスイッチングさせることにより、入力から出力への電力変換を行う。
特開２０１１－１８１７４３号公報 国際公開第２０１４／１７４８１０号
　図９は、従来の窒化物半導体を用いたＦＥＴの断面図を示している。従来の窒化物半導体を用いたＦＥＴでは、基板９０１の電位は低電位となるソース電極９１２に接続することが一般的である。
　窒化物半導体を用いたＦＥＴはソース電極、ドレイン電極、ゲート電極のすべての電極が窒化物半導体の表面に存在する横型構造であるため、単一の半導体チップの中にハイサイドとローサイドのＦＥＴを集積し、ハーフブリッジを形成することが可能である。図１０は、従来の窒化物半導体を用いたハイサイドである第１のＦＥＴ９１とローサイドである第２のＦＥＴ９２とを集積したハーフブリッジ構造を示している。ハーフブリッジ構造においては、スイッチング時に基板９０１からのノイズの発生を抑制するために、基板９０１は電位が安定している第２のＦＥＴ９２のソース電極９２２に接続する。
　従来の窒化物半導体を用いたハーフブリッジにおいてハイサイドの第１のＦＥＴとローサイドの第２のＦＥＴとをスイッチングした場合、ハイサイドの第１のＦＥＴで電流コラプスが発生する課題がある。図１１Ａは従来のローサイドの第２のＦＥＴのスイッチング時のドレインソース間電圧Ｖｄｓとドレイン電流Ｉｄｓとの波形であり、図１１Ｂは従来のハイサイドの第１のＦＥＴのスイッチング時のドレインソース間電圧Ｖｄｓとドレイン電流Ｉｄｓとの波形である。第１のＦＥＴでは電流コラプスによりドレインソース電圧Ｖｄｓが５０Ｖ程度まで上昇する。このように、従来、第１のＦＥＴの導通損失が大きくなりハイサイドの第１のＦＥＴのチャネル温度が絶対最大定格温度を超えやすくなる課題がある。
　そこで、本開示は、窒化物半導体を用いたＦＥＴを集積したハーフブリッジ構造において電流コラプスの発生を抑制する半導体装置を提供することを目的とする。
　上記目的を達成するために、本開示の一態様における半導体装置においては、ＦＥＴのソース電極下部からゲート電極の間の一部分にゲート電極とは離隔して第３の半導体層を形成する。
　本開示の一態様における半導体装置においては、ＦＥＴのソース電極下部に形成した第３の半導体層から注入されるホール電流により、ソース電極下部の窒化物半導体層に捕獲された電子を再結合することにより、電流コラプスの発生を抑制する効果がある。
図１Ａは、第１の実施形態における半導体装置の平面図である。 図１Ｂは、第１の実施形態における半導体装置のＡ－Ａ間における断面図である。 図１Ｃは、第１の実施形態における半導体装置のＢ－Ｂ間における断面図である。 図１Ｄは、第１の実施形態における半導体装置の等価回路図である。 図２Ａは、第１の実施形態におけるスイッチング回路図である。 図２Ｂは、第１の実施形態におけるスイッチング波形である。 図２Ｃは、第１の実施形態のオン状態におけるＦＥＴの動作図である。 図３Ａは、第１の実施形態における半導体装置の断面図である。 図３Ｂは、第１の実施形態における半導体装置の平面図である。 図３Ｃは、第１の実施形態における半導体装置の平面図である。 図４Ａは、第１の実施形態の変形例１における半導体装置の平面図である。 図４Ｂは、第１の実施形態の変形例１におけるＡ－Ａ間の断面図である。 図４Ｃは、第１の実施形態の変形例１におけるＡ－Ａ間の断面図の別の例である。 図４Ｄは、第１の実施形態の変形例１における半導体装置の他の構成の平面図である。 図５Ａは、第１の実施形態の変形例２における半導体装置の平面図である。 図５Ｂは、第１の実施形態の変形例２におけるＡ－Ａ間の断面図である。 図５Ｃは、第１の実施形態の変形例２におけるＢ－Ｂ間の断面図である。 図５Ｄは、第１の実施形態の変形例２のオフ状態におけるＦＥＴの動作図である。 図６Ａは、第２の実施形態における半導体装置の平面図である。 図６Ｂは、第２の実施形態におけるＡ－Ａ間の断面図である。 図６Ｃは、第２の実施形態の変形例における半導体装置の平面図である。 図７Ａは、第３の実施形態における半導体装置の平面図である。 図７Ｂは、第３の実施形態におけるＡ－Ａ間の断面図である。 図８Ａは、第３の実施形態のオフ状態における双方向ＦＥＴの動作図である。 図８Ｂは、第３の実施形態のオン状態における双方向ＦＥＴの動作図である。 図８Ｃは、第３の実施形態のオフ状態における双方向ＦＥＴの動作図である。 図８Ｄは、第３の実施形態のオン状態における双方向ＦＥＴの動作図である。 図９は、従来の半導体装置の断面図である。 図１０は、従来の半導体装置で構成されるハーフブリッジの断面図である。 図１１Ａは、従来のハーフブリッジのローサイドスイッチング波形である。 図１１Ｂは、従来のハーフブリッジのハイサイドスイッチング波形である。
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。ただし、同様の構成要素には、アルファベットを除く部分が同じ数字となる符号を付し、重複する説明は省略する。
　（実施形態１）
　図１Ａは本開示の第１の実施形態にかかる半導体装置１０の平面図を示す。第１のドレイン電極１１１、第１のソース電極１１２及び第１のゲート電極１１３からなる第１のＦＥＴ１（第１の電界効果トランジスタ１）と、第２のドレイン電極１２１、第２のソース電極１２２、及び第２のゲート電極１２３からなる第２のＦＥＴ２（第２の電界効果トランジスタ２）が同一基板上に集積されている。
　図１Ｂは、図１ＡのＡ－Ａにおける断面図を示している。図１Ｃは図１ＡのＢ－Ｂにおける断面図を示している。Ｓｉからなる基板１０１の上にバッファ層１０２、ＧａＮチャネル層１０３（第１の窒化物半導体層１０３）、ＧａＮチャネル層１０３よりもバンドギャップが大きいＡｌＧａＮバリア層１０４（第２の窒化物半導体層１０４）がこの順に形成されている。ここで、バッファ層１０２は例えばＡｌＮとＡｌＧａＮからなる多層構造により構成され、総膜厚は例えば約２．１μｍである。ＧａＮチャネル層１０３は例えばアンドープのＧａＮからなり、層厚は例えば約１．６μｍである。ＡｌＧａＮバリア層１０４の組成は例えばＡｌ０．１７Ｇａ０．８３Ｎからなり、層厚は例えば約６０ｎｍである。ＧａＮチャネル層１０３、ＡｌＧａＮバリア層１０４の界面においては、ピエゾ分極と自発分極の効果により高濃度の２ＤＥＧ層１０５が形成されている。
　ＡｌＧａＮバリア層１０４の上に第１のＦＥＴ１を構成する第１のドレイン電極１１１、第１のソース電極１１２、第１のゲート電極１１３及び第２のＦＥＴ２を構成する第２のドレイン電極１２１、第２のソース電極１２２、第２のゲート電極１２３が形成されている。第１のドレイン電極１１１、第１のソース電極１１２、第２のドレイン電極１２１及び第２のソース電極１２２は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層体であり、それぞれ２ＤＥＧ層１０５に対してオーミック接触をする。第１のゲート電極１１３及び第２のゲート電極１２３は、例えばニッケル（Ｎｉ）と金（Ａｕ）の積層体であり、ＡｌＧａＮバリア層１０４に対してショットキー接触している。また、第１のゲート電極１１３及び第２のゲート電極１２３は、Ｐ型半導体から形成されていてもよい。
　第１のドレイン電極１１１はそれぞれ第１のドレイン集約配線１１に接続されている。第１のゲート電極１１３はそれぞれ第１のゲート集約配線１３に接続されている。第２のソース電極１２２はそれぞれ第２のソース集約配線２２に接続されている。第２のゲート電極１２３はそれぞれ第２のゲート集約配線２３に接続されている。第１のソース電極１１２及び第２のドレイン電極１２１は、それぞれ中間集約配線１２に接続されている。
　図１Ｄは、第１の実施形態にかかる半導体装置１０の等価回路を示す。第１の実施形態にかかる半導体装置１０はハーフブリッジとなり、第１のＦＥＴ１はハイサイド、第２のＦＥＴ２はローサイドとなる。
　図１Ｃには明示していないが、ハイサイドの第１のＦＥＴ１とローサイドの第２のＦＥＴ２からなるハーフブリッジを構成する場合、基板１０１はフローティングまたは第２のソース電極１２２と電気的に接続する。基板１０１を第２のソース電極１２２と電気的に接続した場合、第２のソース電極１２２は一般的に低電圧の安定電位に固定されるため、基板１０１を第２のソース電極１２２と接続することにより、基板１０１の電圧変動がなくなり、ノイズの発生を抑制することができる。
　図１Ｂに示すように、第１のＦＥＴ１にはＡｌＧａＮバリア層１０４の上で第１のソース電極１１２の下部から第１のゲート電極１１３の間に、第１のゲート電極１１３とは離隔して選択的に第３の半導体層１１４が形成されている。第３の半導体層１１４は、第１のソース電極１１２の一部に埋め込まれるように電気的に接触して形成される。第３の半導体層１１４は例えばＧａＮからなり、Ｐ型半導体であることが望ましい。
　次に、第１の実施形態にかかる半導体装置１０の動作について説明する。図２Ａは、ハーフブリッジを用いたスイッチング回路の代表例である。高電圧電源７１の両端に、ハーフブリッジを構成するハイサイドの第１のＦＥＴ１、ローサイドの第２のＦＥＴ２が接続される。ハーフブリッジの中点にインダクタ７２の一端が接続され、インダクタ７２の他端には、負荷７３が接続される。
　図２Ｂは、図２Ａのスイッチング回路の動作波形を示している。第１のＦＥＴ１のゲートソース間電圧Ｖｇｓ＿Ｈに閾値電圧以下の電圧が印加されている期間Ｔ１において、第１のＦＥＴ１はオフ状態であり、第１のＦＥＴ１のドレインソース間電圧Ｖｄｓ＿Ｈは高電圧電源７１の電圧となる。高電圧電源７１の電圧は例えば４００Ｖ程度である。
　第１のＦＥＴ１のゲートソース間電圧Ｖｇｓ＿Ｈに閾値電圧以上の電圧が印加されている期間Ｔ２において、第１のＦＥＴ１はオン状態であり、ドレイン、ソースを介して負荷７３に電流が流れる。第１のＦＥＴ１のドレインソース間電圧Ｖｄｓ＿Ｈは、負荷電流ＩＬ×オン抵抗Ｒｄｓｏｎであり、例えばＩＬ＝１０Ａ、Ｒｄｓｏｎ＝１００ｍΩであれば、Ｖｄｓ＿Ｈ＝１Ｖである。
　図２Ｃは、第１のＦＥＴ１がオン状態における第１のＦＥＴ１の動作を示したものである。第１のドレイン電極１１１の電圧は４００Ｖに固定され、基板１０１の電圧は０Ｖに固定されている。第１のＦＥＴ１はオン状態であるため、ドレインソース電圧Ｖｄｓ＿Ｈは約１Ｖである。従って、第１のソース電極１１２の電圧はおよそ３９９Ｖになっている。ここで、第１のソース電極１１２と基板１０１の間には、下向きの電界Ｅ＿Ｓ－ＳＵＢが印加される。このＥ＿Ｓ－ＳＵＢ電界により、第１のソース電極１１２近傍のバッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に電子が捕獲される。
　本開示の第１の実施形態にかかる半導体装置１０においては、第１のソース電極１１２の下部から第１のゲート電極１１３の間にＰ型半導体の第３の半導体層１１４がＡｌＧａＮバリア層１０４の表面に形成されており、第３の半導体層１１４から基板１０１の方向に向かって正孔電流Ｉｈ＿Ｓが流れる。この正孔電流Ｉｈ＿Ｓにより、バッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に捕獲された電子と再結合することで、２ＤＥＧ層１０５の狭窄を抑制し、オン抵抗上昇を抑制することができる。
　本開示の第１の実施形態においては、図１Ｂに示すように、第３の半導体層１１４は第１のソース電極１１２の一部が重なるように形成することにより、第１のドレイン電極１１１から第１のソース電極１１２までの距離を小さくすることができ、半導体装置１０の大きさを小さくすることができる。
　本開示の第１の実施形態においては、図３Ａに示すように、第３の半導体層１１４Ａが第１のソース電極１１２と平面的に離隔し、ソース接続部１１６によって第１のソース電極１１２と第３の半導体層１１４Ａが電気的に接続されるような構成であってもよい。ソース接続部１１６と第１のソース電極１１２は別の材料であってもよい。例えば、ソース接続部１１６として第１のソース電極１１２よりも第３の半導体層１１４Ａに対してオーミック性の良い材料、たとえばパラジウム（Ｐｄ）を含む金属材料を用いることにより、第３の半導体層１１４Ａから基板１０１に対する正孔電流Ｉｈ＿Ｓを増加させ、オン抵抗上昇を抑制することができる。
　本開示の第１の実施形態においては、図３Ｂの平面図に示すように、第３の半導体層１１４Ｂは、第１のソース電極１１２の周囲を囲むような構造でもよい。このような構造にすることで、第１のソース電極１１２の全領域でオン抵抗上昇を抑制することができる。
　本開示の第１の実施形態においては、図３Ｃに示すように、第３の半導体層１１４Ｃが第１のソース電極１１２に沿って島状に形成されていてもよい。
　（実施形態１の変形例１）
　本開示の第１の実施形態の第１の変形例について述べる。図４Ａは、本開示の第１の実施形態の第１の変形例にかかる半導体装置１０Ｄの平面図を示す。図４Ｂは、図４ＡのＡ－Ａにおける断面図を示している。第１の実施形態の第１の変形例においては、第３の半導体層１１４Ｄと第１のゲート電極１１３の間に第１のソース電極１１２とＡｌＧａＮバリア層１０４との接触部が形成されている。このような構成にすることで第１の実施形態の図１Ａよりも第１のドレイン電極１１１から第１のソース電極１１２までの距離を小さくすることができる。このような構成であっても第１の実施形態で述べたように第３の半導体層１１４Ｄから基板１０１に向かって正孔電流が流れ、オン抵抗上昇を抑制することができる。
　本開示の第１の実施形態の第１の変形例においては、図４Ｃに示すように第３の半導体層１１４Ｅの下部のＡｌＧａＮバリア層１０４の厚さが、他の領域におけるＡｌＧａＮバリア層１０４の厚さよりも薄くてもよい。第３の半導体層１１４Ｅの下部のＡｌＧａＮバリア層１０４が薄いことにより、第３の半導体層１１４Ｅから注入される正孔電流Ｉｈ＿Ｓを大きくすることができ、バッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に捕獲された電子を効率よく再結合させることができるため、オン抵抗上昇をさらに抑制することができる。第３の半導体層１１４Ｅの下部のＡｌＧａＮバリア層が薄くなると、２ＤＥＧ層１０５が空乏化しやすくなるが、第１のドレイン電極１１１から第１のソース電極１１２の間の２ＤＥＧチャネルには影響を与えないため、オン抵抗の上昇は起こらない。
　本開示の第１の実施形態の第１の変形例においては、図４Ｄに示すように第３の半導体層１１４Ｆが島状に形成されていてもよい。
　（実施形態１の変形例２）
　本開示の第１の実施形態の第２の変形例について述べる。図５Ａは、本開示の第１の実施形態の第２の変形例にかかる半導体装置１０Ｇの平面図を示す。図５Ｂは図５ＡのＡ－Ａにおける断面図を示し、図５Ｃは図５ＡのＢ－Ｂにおける断面図を示している。
　第１の実施形態の第２の変形例では、第１のＦＥＴ１の第１のドレイン電極１１１に接続される第４の半導体層１１５が形成され、第２のＦＥＴ２の第２のドレイン電極１２１に接続される第５の半導体層１２５が形成されている。第４の半導体層１１５及び第５の半導体層１２５は例えばＧａＮからなり、Ｐ型半導体であることが望ましい。
　図５Ｄは、第１のＦＥＴ１Ｇがオフ状態における第１のＦＥＴ１Ｇの動作を示したものである。第１のＦＥＴ１Ｇがオフ状態であるため、第１のＦＥＴ１Ｇのドレインソース間電圧Ｖｄｓ＿Ｈは約４００Ｖである。従って、第１のドレイン電極１１１と基板１０１の間には下向きの電界Ｅ＿Ｄ－ＳＵＢが、第１のドレイン電極１１１と第１のゲート電極１１３の間には横向きの電界Ｅ＿Ｄ－Ｓがかかっている。このＥ＿Ｄ－ＳＵＢ電界及びＥ＿Ｄ－Ｓ電界により、第１のドレイン電極１１１近傍のバッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に電子が捕獲される。
　本開示の第１の実施形態の第２の変形例にかかる半導体装置においては、Ｐ型半導体の第４の半導体層１１５がＡｌＧａＮバリア層１０４の表面に形成されており、第１のＦＥＴがオフ状態において、第１のドレイン電極１１１は電源電圧である４００Ｖ、第１のソース電極１１２及び第１のゲート電極１１３はおよそ０Ｖ、基板１０１は０Ｖとなっている。この時第４の半導体層１１５から基板の方向及び第１のゲート電極１１３の方向に向かって正孔電流Ｉｈ＿Ｄが流れる。この正孔電流Ｉｈ＿Ｄにより、バッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に捕獲された電子と再結合することで、２ＤＥＧ層１０５の狭窄を抑制し、オン抵抗上昇を抑制することができる。図示はしないが、第２のＦＥＴ２に設けられた第５の半導体層１２５についても、同様のメカニズムにより２ＤＥＧ層１０５の狭窄を抑制し、オン抵抗上昇を抑制することができる。
　また、本開示の第１の実施形態の第２の変形例においては、図５Ａに示すように、第４の半導体層１１５は、第１のゲート電極１１３とは離隔して形成されており、第４の半導体層１１５と第１のドレイン電極１１１とは電気的に接続されている。
　また、本開示の第１の実施形態の第２の変形例においては、図５Ａに示すように、第５の半導体層１２５は、第２のゲート電極１２３とは離隔して形成されており、第５の半導体層１２５と第２のドレイン電極１２１とは電気的に接続されている。
　（実施形態２）
　本開示の第２の実施形態について述べる。図６Ａは、第２の実施形態にかかる半導体装置１０Ｈの平面図を示している。図６Ｂは図６ＡのＡ－Ａ断面を示している。第１の実施形態と同様の構成要素、すなわち、符号のアルファベットを除く部分が同じ数字になっている構成要素については既に説明済みであるとしてその説明を省略する。
　第２の実施形態においては、第１のＦＥＴ１Ｈの第１のソース電極と第２のＦＥＴ２Ｈの第２のドレイン電極が共通化され、共通電極１３０となっている。中間集約配線１２は共通電極１３０に接続されている。
　本開示の第２の実施形態においては、共通電極１３０が、第１のＦＥＴ１Ｈの第１のソース電極と第２のＦＥＴ２Ｈの第２のドレイン電極を兼ねているので、第１の実施形態の図１Ａに示す、第１のソース電極１１２と第２のドレイン電極１２１とが個別に存在する場合に比べてチップ面積を縮小することができる。
　（実施形態２の変形例）
　第２の実施形態においては、図６Ｃに示すように、第１のＦＥＴ１Ｊの第１のドレイン電極１１１に接続される第４の半導体層１１５Ｊ、及び第２のＦＥＴ２Ｊの第２のドレイン電極である共通電極１３０に接続される第５の半導体層１２５Ｊが形成されていてもよい。第４の半導体層１１５Ｊ及び第５の半導体層１２５Ｊは、第１の実施形態の第２の変形例で示した通り、ＦＥＴがオフ状態において正孔電流Ｉｈ＿Ｄが流れ、バッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に捕獲された電子と再結合することで、２ＤＥＧ層１０５の狭窄を抑制し、オン抵抗上昇を抑制することができる。また、第３の半導体層１１４Ｊと第５の半導体層１２５Ｊとが共通電極１３０の長手方向の両端で接触されるような構成としてもよい。
　（実施形態３）
　本開示の第３の実施形態について述べる。図７Ａは第３の実施形態にかかる半導体装置１０Ｋであって、双方向ＦＥＴ３（双方向電界効果トランジスタ３）を備える半導体装置１０Ｋの平面図を示している。図７Ｂは、図７ＡのＡ－Ａ断面を示している。
　ＡｌＧａＮバリア層１０４の上に、双方向ＦＥＴ３を構成する第１のソース電極３１１、第２のソース電極３２１、第１のゲート電極３１３、第２のゲート電極３２３が形成されている。第１のソース電極３１１はそれぞれ第１のソース集約配線３１に接続されている。第２のソース電極３２１はそれぞれ第２のソース集約配線３２に接続されている。第１のソース電極３１１と第２のソース電極３２１の間には、第１のソース電極３１１に近接して第１のゲート電極３１３が、第２のソース電極３２１に近接して第２のゲート電極が形成されている。
　さらに、図７Ｂに示すように、ＡｌＧａＮバリア層１０４の上で第１のソース電極３１１の下部から第１のゲート電極３１３の間に、第１のゲート電極３１３とは離隔して第３の半導体層３１４が形成されている。第３の半導体層３１４は、第１のソース電極３１１の一部に埋め込まれるように電気的に接触して形成される。また、ＡｌＧａＮバリア層１０４の上で第２のソース電極３２１の下部から第２のゲート電極３２３の間に、第２のゲート電極３２３とは離隔して第４の半導体層３２４が形成されている。第４の半導体層３２４は、第２のソース電極３２１の一部に埋め込まれるように電気的に接触して形成される。
　第３の実施形態にかかる双方向ＦＥＴ３の遮断及び導通動作について説明する。第１のソース電極３１１に対して第２のソース電極３２１の電圧が高い場合に、第１のソース電極３１１に対して第１のゲート電極３１３の電圧が閾値電圧以下の電圧が印加される場合、第１のゲート電極３１３の下部の２ＤＥＧ層１０５が空乏化され、第２のソース電極３２１から第１のソース電極３１１には電流が流れない遮断状態となる。一方、第１のソース電極３１１に対して第１のゲート電極３１３の電圧が閾値電圧以上の電圧が印加される場合、第１のゲート電極３１３の下部の２ＤＥＧ層１０５が導通状態となり、第２のソース電極３２１から第１のソース電極３１１に電流が流れる。同様に第２のソース電極３２１に対して第１のソース電極３１１の電圧が高い場合に、第２のソース電極３２１に対して第２のゲート電極３２３の電圧が閾値電圧以下の電圧が印加される場合、第２のゲート電極３２３の下部の２ＤＥＧ層１０５が空乏化され、第１のソース電極３１１から第２のソース電極３２１には電流が流れない遮断状態となる。一方、第２のソース電極３２１に対して第２のゲート電極３２３の電圧が閾値電圧以上の電圧が印加される場合、第２のゲート電極３２３の下部の２ＤＥＧ層１０５が導通状態となり、第１のソース電極３１１から第２のソース電極３２１に電流が流れる。このように、第１のゲート電極３１３及び第２のゲート電極３２３をそれぞれ第１のソース電極３１１及び第２のソース電極３２１を基準に制御することにより、第１のソース電極３１１と第２のソース電極３２１との間の双方向電流の遮断、導通を制御することができる。
　次に、双方向ＦＥＴ３のスイッチング時の動作について説明する。図８Ａは、双方向ＦＥＴ３がオフ状態であり、第２のソース電極３２１の電圧が第１のソース電極３１１よりも高いときのトランジスタの動作を示したものである。第１のソース電極３１１が例えば基準電圧である０Ｖの場合、第２のソース電極３２１の電圧は例えば４００Ｖ程度である。また、基板１０１の電圧は例えば０Ｖである。双方向ＦＥＴにおいては、システムの動作によって第１のソース電極３１１と第２のソース電極３２１の電圧の大小関係が変わるので、基板１０１の電位を第１のソース電極３１１及び第２のソース電極３２１に直接接続せずにフローティングにすることが一般的である。
　ここで、双方向ＦＥＴ３がオフ状態からオン状態に切り替わるときの挙動について説明する。図８Ｂは、双方向ＦＥＴ３がオフ状態からオン状態に切り替わった直後の動作を示している。第１のソース電極３１１の電圧を基準電圧である０Ｖとした場合、第２のソース電極３２１の電圧が４００Ｖから２Ｖ程度まで低下する。双方向ＦＥＴ３がオン状態に切り替わった直後の基板１０１の電圧は、基板１０１がフローティングであるため、基板１０１の電圧は第２のソース電極３２１から基板１０１に対する容量と、第１のソース電極３１１から基板１０１に対する容量との割合によって決まり、基板１０１の電圧は第２のソース電極３２１から基板１０１に対する容量と、第１のソース電極３１１から基板１０１に対する容量との割合が１対１であればおよそ－１９９Ｖとなる。この時、第１のソース電極３１１と基板１０１との間には下向きの電界Ｅ＿Ｓ１－ＳＵＢが印加される。このＥ＿Ｓ１－ＳＵＢにより、第１のソース電極３１１近傍のバッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に電子が捕獲される。
　本開示の第３の実施形態にかかる半導体装置においては、Ｐ型半導体の第３の半導体層３１４がＡｌＧａＮバリア層１０４の表面に形成されており、双方向ＦＥＴ３がオン状態に切り替わった時に第３の半導体層３１４から基板１０１の方向に向かって正孔電流Ｉｈ＿Ｓ１が流れる。この正孔電流Ｉｈ＿Ｓ１により、バッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に捕獲された電子と再結合することで、２ＤＥＧ層１０５の狭窄を抑制し、オン抵抗上昇を抑制することができる。
　双方向ＦＥＴ３の第１のソース電極３１１の電圧が第２のソース電極３２１よりも高い場合にも同様の動作が起きる。図８Ｃは、双方向ＦＥＴ３がオフ状態の動作を示したものである。第２のソース電極３２１の電圧が例えば基準電圧である０Ｖの場合、第１のソース電極３１１の電圧は例えば４００Ｖ程度である。また、基板１０１の電圧は０Ｖである。図８Ｄは、双方向ＦＥＴがオフ状態からオン状態に切り替わるときの挙動を示している。第２のソース電極３２１の電圧が０Ｖであり、第１のソース電極３１１の電圧が４００Ｖから２Ｖ程度に低下し、基板１０１の電圧が－１９９Ｖ程度となる。この時、第２のソース電極３２１から基板１０１に対して下向きの電界Ｅ＿Ｓ２－ＳＵＢが発生し、第２のソース電極３２１近傍のバッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に電子が捕獲される。
　本開示の第３の実施形態にかかる半導体装置１０Ｋにおいては、Ｐ型半導体の第４の半導体層３２４がＡｌＧａＮバリア層１０４の表面に形成されており、双方向ＦＥＴ３がオン状態に切り替わった時に第４の半導体層３２４から基板１０１の方向に向かって正孔電流Ｉｈ＿Ｓ２が流れる。この正孔電流Ｉｈ＿Ｓ２により、バッファ層１０２、ＧａＮチャネル層１０３及びＡｌＧａＮバリア層１０４に捕獲された電子と再結合することで、２ＤＥＧ層１０５の狭窄を抑制し、オン抵抗上昇を抑制することができる。
　本開示にかかる半導体装置は、スイッチング電源の代表的な構成であるハーフブリッジとして利用できる。このハーフブリッジを２つ用いて構成されるフルブリッジや、ハーフブリッジを３つ用いて構成される３相インバータとしても利用可能である。また、アクティブクランプ方式のフライバックコンバータにも利用可能である。
　１　第１のＦＥＴ（第１の電界効果トランジスタ）
　２　第２のＦＥＴ（第２の電界効果トランジスタ）
　３　双方向ＦＥＴ（双方向電界効果トランジスタ）
　１０　半導体装置
　１１　第１のドレイン集約配線
　１２　中間集約配線
　１３　第１のゲート集約配線
　２２　第２のソース集約配線
　２３　第２のゲート集約配線
　３１　第１のソース集約配線
　３２　第２のソース集約配線
　３３　第１のゲート集約配線
　３４　第２のゲート集約配線
　７１　高電圧電源
　７２　インダクタ
　７３　負荷
　１０１　基板
　１０２　バッファ層
　１０３　ＧａＮチャネル層（第１の窒化物半導体層）
　１０４　ＡｌＧａＮバリア層（第２の窒化物半導体層）
　１０５　２次元電子ガス層（２ＤＥＧ層）
　１１１　第１のドレイン電極
　１１２、３１１　第１のソース電極
　１１３、３１３　第１のゲート電極
　１１４、３１４　第３の半導体層
　１１５、３２４　第４の半導体層
　１２１　第２のドレイン電極
　１２２、３２１　第２のソース電極
　１２３、３２３　第２のゲート電極
　１２５　第５の半導体層
　１３０　共通電極

Claims (18)

  1. 　基板と、
    　前記基板の上に形成された第１の窒化物半導体層と、
    　前記第１の窒化物半導体層よりもバンドギャップが大きく、且つ前記第１の窒化物半導体層の上に形成された第２の窒化物半導体層と、
    　前記第２の窒化物半導体層の上に互いに離隔して形成された第１のソース電極と第１のドレイン電極と、前記第１のソース電極と前記第１のドレイン電極との間に形成された第１のゲート電極と、を有する第１の電界効果トランジスタと、を備え、
    　前記第１の電界効果トランジスタは、前記第２の窒化物半導体層の上で、前記第１のソース電極の下部から前記第１のゲート電極の間の一部分に前記第１のゲート電極とは離隔して形成された第３の半導体層を有し、
    　前記第３の半導体層と前記第１のソース電極とは電気的に接続されている
    　半導体装置。
  2. 　前記第１のソース電極と前記第２の窒化物半導体層との接触部と、前記第１のゲート電極との間に、前記第３の半導体層の少なくとも一部が形成される
    　請求項１に記載の半導体装置。
  3. 　平面視において、
    　前記第３の半導体層が前記第１のソース電極を囲むように形成される
    　請求項２に記載の半導体装置。
  4. 　前記第１の電界効果トランジスタは、前記第３の半導体層と前記第１のゲート電極との間に、前記第１のソース電極と前記第２の窒化物半導体層との接触部の一部を有する
    　請求項１に記載の半導体装置。
  5. 　前記第３の半導体層直下の前記第２の窒化物半導体層の膜厚が、他の領域における前記第２の窒化物半導体層の膜厚よりも薄い
    　請求項４に記載の半導体装置。
  6. 　前記第３の半導体層がＰ型半導体である
    　請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記第３の半導体層が島状に形成される
    　請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 　前記第１の電界効果トランジスタは、前記第１のゲート電極と前記第１のドレイン電極との間の前記第２の窒化物半導体層の上に、前記第１のドレイン電極に近接してかつ前記第１のゲート電極と離隔して形成される第４の半導体層を有し、
    　前記第４の半導体層と前記第１のドレイン電極とは電気的に接続されている
    　請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 　前記第１のソース電極と前記基板との電位が互いに異なる
    　請求項１から請求項８のいずれか１項に記載の半導体装置。
  10. 　前記第２の窒化物半導体層の上に互いに離隔して形成された第２のソース電極と第２のドレイン電極と、前記第２のソース電極と前記第２のドレイン電極との間に形成された第２のゲート電極と、を有する第２の電界効果トランジスタをさらに備え、
    　前記第１のソース電極と前記第２のソース電極とは、別電位である
    　請求項９に記載の半導体装置。
  11. 　前記第１のソース電極と前記第２のドレイン電極とが電気的に接続されている
    　請求項１０に記載の半導体装置。
  12. 　前記第２のソース電極と前記基板とが電気的に接続されている
    　請求項１１に記載の半導体装置。
  13. 　前記第１のソース電極と前記第２のドレイン電極とが共通電極である
    　請求項１１に記載の半導体装置。
  14. 　前記第２の電界効果トランジスタは、前記共通電極における前記第２のゲート電極側の共通電極端から前記第２のゲート電極の間の前記第２の窒化物半導体層の上に、前記第２のゲート電極と離隔して第５の半導体層を有し、
    　前記第５の半導体層と前記共通電極は電気的に接続されている
    　請求項１３に記載の半導体装置。
  15. 　基板と、
    　前記基板の上に形成された第１の窒化物半導体層と、
    　前記第１の窒化物半導体層よりもバンドギャップが大きく、且つ前記第１の窒化物半導体層の上に形成された第２の窒化物半導体層と、
    　前記第２の窒化物半導体層の上に互いに離隔して形成された第１のソース電極と第２のソース電極と、前記第１のソース電極と前記第２のソース電極との間に形成された第１のゲート電極と第２のゲート電極と、を有する双方向電界効果トランジスタと、を備え、
    　前記双方向電界効果トランジスタは、前記第２の窒化物半導体層と前記第１のソース電極との間及び前記第１のソース電極と前記第１のゲート電極との間の前記第２の窒化物半導体層の上の一部分に前記第１のゲート電極とは離隔して形成された第３の半導体層を有し、
    　前記第３の半導体層と前記第１のソース電極とは電気的に接続されている
    　半導体装置。
  16. 　前記第１のソース電極と前記基板の電位とが互いに異なる
    　請求項１５に記載の半導体装置。
  17. 　前記双方向電界効果トランジスタは、前記第２の窒化物半導体層と前記第２のソース電極との間及び前記第２のソース電極と前記第２のゲート電極との間の前記第２の窒化物半導体層の上の一部分に前記第２のゲート電極とは離隔して形成された第４の半導体層とを有し、
    　前記第４の半導体層と前記第２のソース電極とは電気的に接続されている
    　請求項１６に記載の半導体装置。
  18. 　前記第２のソース電極と前記基板の電位とが互いに異なる
    　請求項１７に記載の半導体装置。
PCT/JP2020/031634 2019-08-30 2020-08-21 半導体装置 WO2021039631A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021542839A JPWO2021039631A1 (ja) 2019-08-30 2020-08-21
US17/637,352 US20220302259A1 (en) 2019-08-30 2020-08-21 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019157572 2019-08-30
JP2019-157572 2019-08-30

Publications (1)

Publication Number Publication Date
WO2021039631A1 true WO2021039631A1 (ja) 2021-03-04

Family

ID=74685553

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/031634 WO2021039631A1 (ja) 2019-08-30 2020-08-21 半導体装置

Country Status (3)

Country Link
US (1) US20220302259A1 (ja)
JP (1) JPWO2021039631A1 (ja)
WO (1) WO2021039631A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4293726A3 (en) * 2022-05-26 2024-03-06 United Microelectronics Corp. Hemt with stair-like compound layer at drain

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007526633A (ja) * 2004-02-12 2007-09-13 インターナショナル レクティファイアー コーポレイション Ｉｉｉ族窒化膜双方向スイッチ
JP2008098434A (ja) * 2006-10-12 2008-04-24 Matsushita Electric Ind Co Ltd 窒化物半導体トランジスタ及びその製造方法
JP2013125918A (ja) * 2011-12-16 2013-06-24 Sumitomo Electric Ind Ltd 半導体装置
WO2014188651A1 (ja) * 2013-05-20 2014-11-27 パナソニックＩｐマネジメント株式会社 半導体装置
JP2015173151A (ja) * 2014-03-11 2015-10-01 株式会社東芝 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007526633A (ja) * 2004-02-12 2007-09-13 インターナショナル レクティファイアー コーポレイション Ｉｉｉ族窒化膜双方向スイッチ
JP2008098434A (ja) * 2006-10-12 2008-04-24 Matsushita Electric Ind Co Ltd 窒化物半導体トランジスタ及びその製造方法
JP2013125918A (ja) * 2011-12-16 2013-06-24 Sumitomo Electric Ind Ltd 半導体装置
WO2014188651A1 (ja) * 2013-05-20 2014-11-27 パナソニックＩｐマネジメント株式会社 半導体装置
JP2015173151A (ja) * 2014-03-11 2015-10-01 株式会社東芝 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4293726A3 (en) * 2022-05-26 2024-03-06 United Microelectronics Corp. Hemt with stair-like compound layer at drain

Also Published As

Publication number Publication date
US20220302259A1 (en) 2022-09-22
JPWO2021039631A1 (ja) 2021-03-04

Similar Documents

Publication Publication Date Title
EP3562040B1 (en) Semiconductor device having a bidirectional switch and discharge circuit
US9362903B2 (en) Gate drivers for circuits based on semiconductor devices
JP6558359B2 (ja) 半導体装置
JP4645313B2 (ja) 半導体装置
JP7224918B2 (ja) 半導体装置及び半導体パッケージ
US7759760B2 (en) Semiconductor switching element and semiconductor circuit apparatus
US8742467B2 (en) Bidirectional switching device and bidirectional switching circuit using the same
US20100201439A1 (en) III-Nitride Devices and Circuits
WO2010047016A1 (ja) 双方向スイッチ
US9331572B2 (en) Semiconductor device and power conversion device
JP2008153748A (ja) 双方向スイッチ及び双方向スイッチの駆動方法
WO2011067903A1 (ja) スイッチ装置
JP2012199549A (ja) パッシブ発振防止用のｉｉｉ族窒化物トランジスタ
TW202101600A (zh) 半導體裝置
US11011512B2 (en) Semiconductor device including a nitride layer
JP2009124667A (ja) 双方向スイッチ及びその駆動方法
JP6331471B2 (ja) 窒化物半導体装置
JP2015042079A (ja) ダイオード回路およびｄｃ−ｄｃコンバータ
WO2021039631A1 (ja) 半導体装置
WO2023215657A1 (en) Cascode normally off switch with driver and self bias
JP5192175B2 (ja) ヘテロ接合電界効果トランジスタ
US8797086B2 (en) Switching device
JP2024017099A (ja) 窒化物半導体モジュール
JP2022143222A (ja) 半導体パワーデバイスおよびスイッチング電源装置
CN117727757A (zh) 半导体器件

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20858539

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021542839

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20858539

Country of ref document: EP

Kind code of ref document: A1