WO2014188651A1 - 半導体装置 - Google Patents

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Abstract

半導体基板の上に配置された半導体層積層体と、それぞれ半導体層積層体の上に配置されゲート電極ソース電極及びドレイン電極を有する第１、第２のローサイドトランジスタと、第１、第２のハイサイドトランジスタとを備える。第２のローサイドトランジスタは、第１のローサイドトランジスタとハイサイドトランジスタとの間に配置され、第１のハイサイドトランジスタは、第２のローサイドトランジスタとハイサイドトランジスタとの間に配置される。第１、第２のローサイドトランジスタのソース電極、第１、第２のハイサイドトランジスタのドレイン電極は一つの電極として共通化されていたソース電極、ドレイン電極であり、第２のローサイドトランジスタのドレイン電極と第１のハイサイドトランジスタのソース電極は一つの電極として共通化された第１の電極である。

Description

半導体装置
　本技術は、電源回路等のスイッチ素子として用いられる半導体装置に関し、電力変換効率の向上や、サイズの小型化に有効な技術に関する。
　近年、多くの電力を扱う電源回路に代表される電力変換装置は、電力損失を低減して電力変換効率を向上させることを期待されている。特に、パーソナルコンピュータや据置型ゲーム機などの電源回路に用いられるＤＣ－ＤＣコンバータは、中央演算処理装置を高速に駆動するため大電流化の傾向にあるため、電力変換効率の向上は重要な課題である。
　ＤＣ－ＤＣコンバータは、ハイサイドスイッチとローサイドスイッチとで構成され、各スイッチにはパワー半導体が用いられている。そして、ハイサイドスイッチとローサイドスイッチとを、同期を取りながら交互にＯＮ／ＯＦＦすることにより、電力変換を行う。ハイサイドスイッチは、ＤＣ－ＤＣコンバータのコントロールスイッチであり、ローサイドスイッチは同期整流用スイッチである。
　例えば、ハイサイドスイッチ及びローサイドスイッチがそれぞれ、１つのパッケージで構成されている場合、半導体装置のワイヤーボンディングや、実装されるパッケージのプリント基板の配線に起因した寄生インダクタンスが生じる。特に、ハイサイドスイッチのソース端子側の寄生インダクタンスに主電流が流れると誘導起電力が生じる。そのため、ハイサイドスイッチのターンオンが遅延し、電力変換効率の低下を招いてしまう。
　そこで、ＤＣ－ＤＣコンバータの電力変換効率を向上させる技術の１つとして、ワイヤーボンディングやパッケージに起因した寄生インダクタンスの影響を低減する技術が特許文献１に提案されている。
　特許文献１には、ＤＣ－ＤＣコンバータの電力変換効率を向上させる技術として、ハイサイドスイッチ及びローサイドスイッチを１チップへ集積化する技術が提案されている。具体的には、ハイサイドスイッチ及びローサイドスイッチをディスクリート品でなく、１チップに集積化することにより、各スイッチを接続するワイヤーや実装基板上の配線を除去している。さらに、１チップにすることで、モジュールサイズも大幅に縮小可能である。
米国特許公報第７８６３８７７号
　しかしながら、前述の通り、ＤＣ－ＤＣコンバータ出力は大電流化が求められており、さらに導体損失の要因であるオン抵抗を低減するために、特にローサイドスイッチのゲート幅Ｗｇを大きくする必要がある。
　一般的に、ローサイドスイッチのゲート幅Ｗｇは、１０００ｍｍ以上必要である。そのため、ゲート駆動回路を含めて１チップに集積化すると、その大きさは、３～４ｍｍ２程度必要である。特許文献１に記載の技術では、ハイサイドスイッチとローサイドスイッチとの間の最短距離は大幅に小さく出来るものの、両スイッチ間の距離が相対的に長い箇所では、寄生インダクタンスが残存するという課題がある。
　本技術は、上記課題を鑑みて、ハイサイドスイッチとローサイドスイッチとを有するハーフブリッジ構成のＤＣ－ＤＣコンバータを有する半導体装置において、ハイサイドスイッチとローサイドスイッチとの間の寄生インダクタンスを低減することを目的とする。
　本技術の一態様に係る半導体装置は、半導体基板の上に配置された半導体層積層体と、半導体層積層体の上に配置され、ゲート電極、ソース電極及びドレイン電極を有する第１のローサイドトランジスタと、半導体層積層体の上に配置され、ゲート電極、ソース電極及びドレイン電極を有する第２のローサイドトランジスタと、半導体層積層体の上に配置され、ゲート電極、ソース電極及びドレイン電極を有する第１のハイサイドトランジスタと、半導体層積層体の上に配置され、ゲート電極、ソース電極及びドレイン電極を有する第２のハイサイドトランジスタとを備える。第２のローサイドトランジスタは、第１のローサイドトランジスタと第１のハイサイドトランジスタとの間に配置され、第１のハイサイドトランジスタは、第２のローサイドトランジスタと第２のハイサイドトランジスタとの間に配置される。第１のローサイドトランジスタのソース電極及び第２のローサイドトランジスタのソース電極は一つの電極として共通化されたソース電極であり、第１のハイサイドトランジスタのドレイン電極及び第２のハイサイドトランジスタのドレイン電極は一つの電極として共通化されたドレイン電極であり、第２のローサイドトランジスタのドレイン電極及び第１のハイサイドトランジスタのソース電極は一つの電極として共通化された第１の電極である。
　本技術に係る半導体装置によれば、ハーフブリッジ構成のハイサイドトランジスタとローサイドトランジスタとの間の寄生インダクタンスを低減できるため、ＤＣ－ＤＣコンバータの効率を向上出来る。
第１の実施形態に係る半導体装置のデバイスレイアウト図である。 第１の実施形態に係る半導体装置のデバイスレイアウト図である。 第１の実施形態に係る半導体装置のデバイスレイアウト図である。 第１の実施形態に係る半導体装置のデバイスレイアウト図である。 第１の実施形態に係る半導体装置のデバイスレイアウト図である。 第１の実施形態に係る半導体装置の断面図である。 第１の実施形態に係る半導体装置の断面図である。 第１の実施形態に係る半導体装置の断面図である。 第１の実施形態に係る半導体装置にメタル配線層を追加した断面図である。 第１の実施形態に係る半導体装置にメタル配線層を追加した断面図である。 第１の実施形態に係る半導体装置に誘電体層と開口部を追加した断面図である。 第２の実施形態に係る半導体装置のデバイスレイアウト図である。 第２の実施形態に係る半導体装置のデバイスレイアウト図である。 第２の実施形態に係る半導体装置のデバイスレイアウト図である。 第２の実施形態に係る半導体装置のデバイスレイアウト図である。 第２の実施形態に係る半導体装置のデバイスレイアウト図である。 第２の実施形態に係る半導体装置のデバイスレイアウト図である。 第２の実施形態に係る半導体装置のデバイスレイアウト図である。 第２の実施形態に係る半導体装置のデバイスレイアウト図である。 第２の実施形態に係る半導体装置の変形例を示すデバイスレイアウト図である。 第２の実施形態に係る半導体装置の変形例を示すデバイスレイアウト図である。 第２の実施形態に係る半導体装置の変形例を示すデバイスレイアウト図である。 第２の実施形態に係る半導体装置の変形例を示すデバイスレイアウト図である。 第２の実施形態に係る半導体装置の変形例を示すデバイスレイアウト図である。 第２の実施形態に係る半導体装置の変形例を示すデバイスレイアウト図である。 第３の実施形態に係る半導体装置のデバイスレイアウト図である。 第３の実施形態に係る半導体装置のデバイスレイアウト図である。 第３の実施形態に係る半導体装置のデバイスレイアウト図である。 第３の実施形態に係る半導体装置のデバイスレイアウト図である。 第３の実施形態に係る半導体装置の変形例を示すデバイスレイアウト図である。 第３の実施形態に係る半導体装置の変形例を示すデバイスレイアウト図である。 第４の実施形態に係る半導体装置に含まれるローサイドトランジスタセルのレイアウト図である。 第４の実施形態に係る半導体装置のデバイスレイアウト図である。
　以下、実施形態について、図面を参照しながら説明する。実質的に同一の構成に対しては同一の符号を付して説明を省略することがある。なお、本技術は以下の実施形態に限定されない。さらに、異なる実施形態同士の組み合わせも可能である。
　（第１の実施形態）
　第１の実施形態に係る半導体装置について図面を参照して説明する。
　図１～図３Ｂは、半導体装置の内部のデバイスレイアウトを示す。このデバイスは、一例として窒化物半導体からなる電界効果トランジスタを示したものである。説明を分かりやすくするために、図１は半導体層積層体表面のレイアウト、図２Ａ、図２Ｂは厚膜再配線１層目のレイアウト、図３Ａ、図３Ｂは厚膜再配線２層目のレイアウトを示している。
　まず、図１の構成から説明する。ＤＣ－ＤＣコンバータを構成する第１のローサイドトランジスタ１０４は、第１のドレイン電極１０１と、第１のゲート電極１０２と、第１のソース電極１０３とで構成される。第１のゲート電極１０２は、第１のドレイン電極１０１と第１のソース電極１０３との間に配置されている。
　第２のローサイドトランジスタ１０８は、第１のソース電極１０３と、第２のゲート電極１０６と、ドレイン電極として機能する第１の電極１０７とで構成される。第２のゲート電極１０６は、第１の電極１０７と第１のソース電極１０３との間に配置されている。
　つまり、第１のソース電極１０３は、第１のローサイドトランジスタ１０４のソース電極と、第２のローサイドトランジスタ１０８のソース電極とを兼ねている。
　第１のゲート電極１０２及び第２のゲート電極１０６はそれぞれ、第１のゲート電極引出配線１０９から引き出されている。以下、第１のローサイドトランジスタ１０４と第２のローサイドトランジスタ１０８とを合わせて、第１のローサイドトランジスタ群１１０とする。
　ＤＣ－ＤＣコンバータを構成する第１のハイサイドトランジスタ１１４は、ソース電極として機能する第１の電極１０７と、第３のゲート電極１１２と、第２のドレイン電極１１３とで構成される。第３のゲート電極１１２は、第１の電極１０７と第２のドレイン電極１１３との間に配置されている。
　つまり、第１の電極１０７は、第２のローサイドトランジスタ１０８のドレイン電極と、第１のハイサイドトランジスタ１１４のソース電極とを兼ねている。
　第２のハイサイドトランジスタ１１８は、第２のドレイン電極１１３と、第４のゲート電極１１６と、第２のソース電極１１７とで構成される。第４のゲート電極１１６は、第２のドレイン電極１１３と第２のソース電極１１７との間に配置されている。
　つまり、第２のドレイン電極１１３は、第１のハイサイドトランジスタ１１４のドレイン電極と、第２のハイサイドトランジスタ１１８のドレイン電極とを兼ねている。
　第３のゲート電極１１２と、第４のゲート電極１１６とはそれぞれ、第２のゲート電極引出配線１１９から引き出されている。以下、第１のハイサイドトランジスタ１１４と第２のハイサイドトランジスタ１１８とを合わせて、第１のハイサイドトランジスタ群１２０とする。
　第１のゲート電極引出配線１０９と第２のゲート電極引出配線１１９とは、第１の電極１０７を隔てて、平行に配置されている。また、第１のローサイドトランジスタ群１１０のゲート電極の引き出し方向と、第１のハイサイドトランジスタ群１２０のゲート電極の引き出し方向とは逆方向である。
　次に図２Ａ、図２Ｂの構成を説明する。図２Ａは、半導体層積層体上に配置された電極と配線層との間の層においてビアホールが形成された位置を示している。図２Ｂは、配線層のレイアウトを示している。
　図１に示したトランジスタ用電極上に第１の誘電体層１２１を堆積する。第１の誘電体層１２１は、シリコンナイトライド（ＳｉＮ）上にポリベンゾオキサドール（ＰＢＯ）を積層した構造が好ましい。ＰＢＯは厚膜化が可能であり、さらにＰＢＯの比誘電率が低いため、多層配線形成時の配線間容量を抑制することが出来る。ＳｉＮのみ、ＰＢＯのみの層構造であっても良い。
　なお、本明細書において、「上」「上方」とは、半導体層積層体に対して、配線層側の方向を指す。
　また、ＳｉＮとＰＢＯの積層誘電体層とする場合、ゲート、ソース、ドレイン電極（第１の電極１０７を含む。以下、同様。）上に堆積したＳｉＮ上に必要に応じてメタル配線層を形成して、トランジスタ内のゲート、ソース、ドレイン電極の引上げ配線として用いても良い。メタル配線層を用いることで、ソース、ドレイン電極の配線抵抗を抑制することが出来る。さらに、ＳｉＮ上でメタル配線層を薄膜化出来るため、微細な配線パターンを形成することが出来る。メタル配線層を使用した際、メタル配線層上に再度ＳｉＮを積層してから、その上にＰＢＯを形成する構造としてもよい。また、メタル配線層上に直接ＰＢＯを形成しても構わない。ＰＢＯ層はベンゾシクロブテン（ＢＣＢ）など、その他の誘電体材料であっても構わない。
　第１の誘電体層１２１上に図１に示した各電極から引上げた配線を形成する。
　第１のドレイン電極１０１及び第２のドレイン電極１１３の上に第１のドレイン引上げ電極１２６が配置されている。第１のドレイン電極１０１はビアホール２０１を介して、第２のドレイン電極はビアホール１２９を介して第１のドレイン引上げ電極１２６と接続されている。
　第１のドレイン・ソース共通引上げ電極１２７は第１の電極１０７上に配置され、且つ、ビアホール１３０を介して第１の電極１０７と接続されている。
　第１のソース電極１０３及び第２のソース電極１１７の上に第２のゲート引上げ電極１２３が配置されている。第１のソース電極１０３はビアホール２０３を介して、第２のソース電極１１７はビアホール１３１を介して第１のソース引上げ電極１２８と接続されている。
　第１のゲート引上げ電極１２２は第２のゲート電極引出配線１１９上に配置され、且つ、ビアホール１２４を介して、第２のゲート電極引出配線１１９と接続されている。
　第２のゲート引上げ電極１２３は第１のゲート電極引出配線１０９上に配置され、且つ、ビアホール１２５を介して、第１のゲート電極引出配線１０９と接続されている。
　各ビアホールは、平面視において、引上げ電極と全て重なるように配置されることが好ましい。トランジスタの各電極と、各引上げ電極との接続不良を避けるためである。
　図３Ａ、図３Ｂについて説明する。図３Ａは、一層目の配線層と二層目の配線層との間の層においてビアホールが形成された位置を示している。図３Ｂは、二層目の配線層のレイアウトを示している。
　図２Ｂに示した各引上げ配線層上に第２の誘電体層１３２が配置されている。第２の誘電体層１３２は、異なる配線層で形成された配線間容量を抑制できるため、ＰＢＯやＢＣＢなどの低誘電体材料であることが好ましい。なお、その他の材料であっても構わない。
　第２の誘電体層１３２上に図２Ｂに示した各引上げ電極からさらに引上げた電極パッドが配置されている。第１のゲート電極パッド１３３は、第１のゲート引上げ電極１２２上に配置され、且つ、ビアホール１３５を介して、第１のゲート引上げ電極１２２と接続されている。第２のゲート電極パッド１３４は、第２のゲート引上げ電極１２３上に配置され、且つ、ビアホール１３６を介して、第２のゲート引上げ電極１２３と接続されている。
　第１のドレイン電極パッド１３９は、第１のドレイン引上げ電極１２６上に配置され、且つ、ビアホール１４０を介して第１のドレイン引上げ電極１２６と接続されている。
　第１のドレイン・ソース共通電極パッド１３８は、第１のドレイン・ソース共通引上げ電極１２７上に配置され、且つ、ビアホール１４１を介して第１のドレイン・ソース共通引上げ電極１２７と接続されている。
　第１のソース電極パッド１３７は、第１のソース引上げ電極１２８上に配置され、且つ、ビアホール１４２を介して、第１のソース引上げ電極１２８と接続されている。
　図１～図３Ｂまでに示したレイアウト構造は、ハイサイドトランジスタとローサイドトランジスタとで構成したＤＣ－ＤＣコンバータのハーフブリッジ構成の最小単位セルである。このセルをハーフブリッジセル１４３とする。
　図４～６には、本実施形態に係るデバイスの断面構造を示す。図３Ｂに示した４－４、５－５、６－６の線での断面構造をそれぞれ図４、図５、図６に示す。
　図４、図５、図６に示す半導体基板と半導体層積層体の材料構成は一例である。
　シリコン（Ｓｉ）からなる導電性の基板１４７の上に、窒化アルミニウム（ＡｌＮ）からなる厚さが１００ｎｍのバッファ層１４６を介在させて、その上に厚さが１～２μｍのアンドープの窒化ガリウム（ＧａＮ）からなる第１の層１４５を配置する。第１の層１４５の上には、厚さが１０～２０ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）からなる第２の層１４４が配置されている。ここで、アンドープとは、導電型を決定する不純物が意図的に導入されていないことを意味する。
　第１の層１４５と第２の層１４４とのヘテロ界面近傍には、自発分極及びピエゾ分極による電荷が生じる。これにより、シートキャリア濃度が１×１０１３ｃｍ－２以上でかつ移動度が１０００ｃｍ２Ｖ／ｓｅｃ以上の２次元電子ガス（２ＤＥＧ）層であるチャネル領域が生成されている。
　半導体層積層体上に配置された第１のドレイン電極１０１、第１のソース電極１０３、第１の電極１０７、第２のドレイン電極１１３及び第２のソース電極１１７はそれぞれ、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）とが積層された構造であり、チャネル領域とオーミック接触している。
　第１のゲート電極１０２、第２のゲート電極１０６、第３のゲート電極１１２及び第４のゲート電極１１６はそれぞれ、ｐ型窒化物半導体層１４８を介して第２の層１４４の上に配置されている。各ゲート電極は、例えば、パラジウム（Ｐｄ）と金（Ａｕ）とが積層された構造であってもよく、ｐ型窒化物半導体層１４８とオーミック接触している。
　ｐ型窒化物半導体層１４８は、例えば、厚さが１００～３００ｎｍで、マグネシウム（Ｍｇ）がドープされたＡｌＧａＮからなる。ｐ型窒化物半導体層１４８と第２の層１４４との界面近傍にＰＮ接合が形成される。これにより、ゲート電極に印加する電圧が０Ｖの場合においても、ｐ型窒化物半導体層１４８から第２の層１４４及び第１の層１４５中に、基板１４７側及びソース電極またはドレイン電極に向かって空乏層が広がる。したがって、ゲート電極に印加する電圧が０Ｖの場合においても、チャネル領域を流れる電流が遮断されるため、ノーマリオフ動作が可能となる。
　また、ゲート電極にＰＮ接合のビルトインポテンシャルを超える３Ｖ以上のゲート電圧が印加された場合に、チャネル領域に正孔を注入することが出来る。窒化物半導体において、正孔の移動度は、電子の移動度よりもはるかに低いため、チャネル領域に注入された正孔は電流を流す担体としてはほとんど寄与しない。このため、注入された正孔は、同量の電子をチャネル領域内に発生させ、チャネル領域内に電子を発生させる効果を向上させる、ドナーイオンのような機能を発揮する。つまり、チャネル領域内においてキャリア濃度の変調を行うことが可能となるため、動作電流が大きく、低抵抗なノーマリオフ型のパワー半導体素子を実現することが可能となる。
　以上のような構成とすることで、ハイサイドトランジスタのソース電極とローサイドトランジスタのドレイン電極との距離が理想的にはゼロとなるため、その接続部に発生する寄生インダクタンスを抑制できる。その結果、ＤＣ－ＤＣコンバータの電力変換効率を向上できる。さらに、各トランジスタの電極を共通化することで、チップサイズも低減できる。
　図７、図８のように、各ゲート電極、ソース電極及びドレイン電極と、各端子の引上げ電極間にメタル配線層１４９が配置されていてもよい。
　そして、ソース電極及びドレイン電極と接続するメタル配線層１４９上に第１のメタル配線上ビアホール群１５０が配置され、ゲート電極と接続するメタル配線上に第２のメタル配線上ビアホール群１５１が配置されていることが望ましい。半導体層積層体上の各電極にメタル配線を追加することにより、各電極の抵抗が下がるため、トランジスタのＲｏｎ向上に寄与するからである。
　図９に示すように、パッシベーション膜である第２の誘電体層１３２上に配置した各電極パッド上に、さらに第３の誘電体層１５２が配置されていてもよい。プリント基板への実装時（特にフリップチップ実装）の保護膜とすることが出来る。第３の誘電体層１５２は、ＰＢＯやＢＣＢなどの厚膜化が可能な誘電体材料であってもよいし、その他の誘電体材料であっても構わない。
　図９のように、各電極パッド上の第３の誘電体層１５２に第１の開口部１９０、第２の開口部１９１及び第３の開口部１９２を設ける。各開口部は各電極パッドのサイズよりも小さいことが好ましい。具体的には、第１の開口部１９０は、平面視において、第１のソース電極パッド１３７と全て重なり、第２の開口部１９１は、平面視において、第１のドレイン・ソース共通電極パッド１３８と全て重なり、第３の開口部１９２は、平面視において、第１のドレイン電極パッド１３９と全て重なることが好ましい。
　このような構成により、プリント基板への実装時、特にフリップチップ実装をする時に使用する半田が誘電体層に接触し、接触点を起点として発生しうるリークを抑制出来る。
　（第２の実施形態）
　以下、第２の実施形態に係る半導体装置について添付の図面を参照して説明する。
　図１～３Ｂで示したレイアウト構造は、前述したようにハーフブリッジ構成のＤＣ－ＤＣコンバータの最小単位セルである。ゲート幅の大きいチップトランジスタで構成したＤＣ－ＤＣコンバータを実現するには、ハーフブリッジセル１４３では不十分であるため、ハーフブリッジセル１４３を変形したセルを複数個並べた構成にする必要がある。図１０、図１１及び図１２にハーフブリッジセル１４３を変形したセルを示す。
　図１０は、ハーフブリッジセル１４３内の第１のドレイン電極１０１上に配置されたビアホール２０１と、第２のソース電極１１７上に配置されたビアホール１３１と、第１の電極１０７上に配置されたビアホール１３０とがそれぞれ、その上方に配置される第１のドレイン・ソース共通引上げ電極１２７と平面視において全て重なるように配置されている。図１０に示すハーフブリッジセルは、第１のドレイン電極１０１側にも、第２のソース電極１１７側にも別のハーフブリッジセルを並べることを想定した連結ハーフブリッジセル１８６とする。
　なお、本明細書において、「平面視」とは、半導体基板表面の垂線方向から見ることを指す。
　図１１は、ハーフブリッジセル１４３内の第２のソース電極１１７上に配置されたビアホール１３１と、第１の電極１０７上に配置されたビアホール１３０とがそれぞれ、その上方に配置される第１のドレイン・ソース共通引上げ電極１２７と平面視において全て重なるように配置されている。図１１に示すハーフブリッジセルを、第２のソース電極１１７側にのみ別のハーフブリッジセルを並べることを想定した第１のエッジハーフブリッジセル１８７とする。
　図１２は、ハーフブリッジセル１４３内の第１のドレイン電極１０１上に配置されたビアホール２０１と、第１の電極１０７上に配置されたビアホール１３０とがそれぞれ、その上方に配置される第１のドレイン・ソース共通引上げ電極１２７と平面視において全て重なるように配置されている。図１２に示すハーフブリッジセルを、第１のドレイン電極１０１側にのみ別のハーフブリッジセルを並べることを想定した第２のエッジハーフブリッジセル１８８とする。
　図１３～図１５Ｂは本実施形態に係る半導体装置内のデバイスレイアウト図を示す。図１３～図１５Ｂに示すデバイスは、一例として窒化物半導体からなる電界効果トランジスタを示したものである。説明を分かりやすくするために、図１３は半導体デバイス表面のレイアウト、図１４Ａ、図１４Ｂは厚膜再配線１層目のレイアウト、図１５Ａ、図１５Ｂは厚膜再配線２層目のレイアウトを示している。
　まず、図１３の構成から説明する。図１～図３Ｂで示したハーフブリッジセルを複数個（Ｎ）並べる。図１３～図１５ＢはＮ＝３の場合を示している。
　第１のハーフブリッジセル１５４（第１のエッジハーフブリッジセル１８７と同じ構成）内の第２のソース電極１１７と、第２のハーフブリッジセル１５５（連結ハーフブリッジセル１８６と同じ構成）内の第１のドレイン電極１０１とを共通化する。第２のハーフブリッジセル１５５内の第２のソース電極１１７と第３のハーフブリッジセル１５６（第２のエッジハーフブリッジセル１８８と同じ構成）内の第１のドレイン電極１０１とを共通化する。
　図１３に示すように、第１のゲート電極引出配線１０９及び第２のゲート電極引出配線１１９はそれぞれ、セルをまたいで全て接続されていることが好ましい。ゲート電極引出配線を全て接続することにより、ＤＣ－ＤＣコンバータの動作特性が劣化する要因となるゲート抵抗値を低減することが出来る。そして、各電極はお互い接続されないようにレイアウトする必要がある。
　図１４Ａに示すように、各ハーフブリッジセル内のビアホール１２４とビアホール１２５はセルをまたいで全て接続されていることが好ましい。上記と同じ理由で、ゲート抵抗値を低減するためである。
　図１４Ｂに示すように、各ハーフブリッジセル内の第１のゲート引上げ電極１２２、第１のドレイン引上げ電極１２６、第１のドレイン・ソース共通引上げ電極１２７、第１のソース引上げ電極１２８と第２のゲート引上げ電極１２３は全てセルをまたいで接続されていてもよい。
　図１５Ａに示すように、それぞれのハーフブリッジセル内のビアホール１３５とビアホール１３６は全てセルをまたいで接続されていてもよい。
　図１５Ｂに示すように、第１のソース電極パッド１３７、第１のドレイン・ソース共通電極パッド１３８、第１のドレイン電極パッド１３９が、お互い接しないように配置されている。さらに、ビアホール１４０と、ビアホール１４１と、ビアホール１４２とがそれぞれ、第１のソース電極パッド１３７、第１のドレイン・ソース共通電極パッド１３８、第１のドレイン電極パッド１３９の上に配置されている。
　図１６～図１９Ｂは第２の実施形態に係る半導体装置内のデバイスレイアウト図の変形例を示す。説明を分かりやすくするために、図１６は半導体デバイス表面のレイアウト、図１７は厚膜再配線１層目のレイアウト、図１８Ａ、図１８Ｂは厚膜再配線２層目のレイアウトを示している。
　まず、図１６の構成から説明する。図１３～図１５Ｂと同じハーフブリッジ構成の個数がＮ＝３の場合について説明する。
　第１のハーフブリッジセル１５４内の第１のゲート電極引出配線１０９から、ドレイン電極やソース電極と平行な向き（ｘ方向）になるように第１のゲート電極引出配線接続部１５７が引出されている。第３のハーフブリッジセル１５６内の第２のゲート電極引出配線１１９から、ドレイン電極やソース電極と平行な向き（ｘ方向）になるように第２のゲート電極引出配線接続部１５８が引出されている。
　図１７に、図１６の構成の変形例を示す。ソース、ドレイン電極等が平面視において、ゲート電極及びゲート電極引出配線によって隙間がないように囲まれていることが好ましい。
　例えば、第１のソース電極１０３は、平面視において、第１のゲート電極１０２と第２のゲート電極１０６と第１のゲート電極引出配線１０９とによって、隙間無く囲まれている。第２のドレイン電極１１３は、平面視において、第３のゲート電極１１２と第４のゲート電極１１６と第２のゲート電極引出配線１１９とによって、隙間無く囲まれている。
　このような構成とすることで、ゲート電極の隙間をパスとして発生するリーク電流を抑制出来る。
　図１８Ａに示すように、第１のゲート電極引出配線接続部１５７上に、ビアホール１５９が配置されている。第２のゲート電極引出配線接続部１５８上に、ビアホール１６０が配置されている。
　図１８Ｂに示すように、第１のゲート電極引出配線接続部１５７上に、ビアホール１５９を介して、第１のゲート引上電極接続部１６１が配置されている。第１のゲート引上電極接続部１６１は、第１のハーフブリッジセル１５４内の第２のゲート引上げ電極１２３の端部と接続されている。
　第２のゲート電極引出配線接続部１５８上に、ビアホール１６０を介して、第２のゲート引上電極接続部１６２が配置されている。第２のゲート引上電極接続部１６２は、第３のハーフブリッジセル１５６内の第１のゲート引上げ電極１２２の端部と接続されている。
　図１９Ａに示すように、第１のゲート引上電極接続部１６１上に、ビアホール１６３が配置されている。第２のゲート引上電極接続部１６２上に、ビアホール１６４が配置されている。
　図１９Ｂに示すように、第１のゲート引上電極接続部１６１上に、ビアホール１６３を介して、第１の接続部上ゲート電極パッド１６５が配置されている。第２のゲート引上電極接続部１６２上に、ビアホール１６４を介して、第２の接続部上ゲート電極パッド１６６が配置されている。
　図１９Ｂに示す接続部上ゲート電極パッドのレイアウトは一例である。異なる電極パッドと接することなく、且つ、下部のゲート電極配線とビアホールで接続していれば、どの場所にゲート電極パッドが配置されていても構わない。
　本実施形態の変形例に示すハーフブリッジセルを３個並べたレイアウトを複合ハーフブリッジセル１６７とする。
　（第３の実施形態）
　以下、第３の実施形態に係る半導体装置について添付の図面を参照して説明する。
　図２０～図２３は本実施形態に係る半導体装置内のデバイスレイアウト図を示す。このデバイスは、一例として窒化物半導体よりなる電界効果トランジスタを示したものである。説明を分かりやすくするために、図２０は半導体デバイス表面のレイアウト、図２１は厚膜再配線１層目のレイアウト、図２２は厚膜再配線２層目のレイアウトを示している。
　まず、図２０の構成から説明する。図１６～図１９Ｂで示した複合ハーフブリッジセル１６７を複数個（この場合、Ｎ＝３個）、具体的には、第１の複合ハーフブリッジセル１６８と、第２の複合ハーフブリッジセル１６９と、第３の複合ハーフブリッジセル１７０とを並べる。
　複合ハーフブリッジセル１６７がハーフブリッジセル１４３を３個並べた構造であるので、Ｎ＝３×３である。Ｎ値の組み合わせはどのような値であっても構わない。
　図２０には、図１６の複合ハーフブリッジセル構成を示しているが、図１７に示した全てのソース、ドレイン電極がゲート電極に囲まれている複合ハーフブリッジセル構成であっても構わない。
　第１の複合ハーフブリッジセル１６８内の第１のゲート電極引出配線１０９と、第２の複合ハーフブリッジセル１６９内の第１のゲート電極引出配線１０９とを共通化する。この時、第２の複合ハーフブリッジセル１６９は、第１の複合ハーフブリッジセル１６８のレイアウトをＹ軸対称に反転させたレイアウト構造である。
　第２の複合ハーフブリッジセル１６９内の第２のゲート電極引出配線１１９と、第３の複合ハーフブリッジセル１７０内の第２のゲート電極引出配線１１９とを共通化する。
　共通化したゲート電極引出配線上の上部に形成されるビアホールや上層配線は全て共通化する。この時、第３の複合ハーフブリッジセル１７０は、第１の複合ハーフブリッジセル１６８と同じレイアウト構造である。
　第１の複合ハーフブリッジセル１６８内の第１のゲート電極引出配線接続部１５７と、第２の複合ハーフブリッジセル１６９内の第１のゲート電極引出配線接続部１５７と、第３の複合ハーフブリッジセル１７０内の第１のゲート電極引出配線接続部１５７とが接続されている。
　第１の複合ハーフブリッジセル１６８内の第２のゲート電極引出配線接続部１５８と、第２の複合ハーフブリッジセル１６９内の第２のゲート電極引出配線接続部１５８と、第３の複合ハーフブリッジセル１７０内の第２のゲート電極引出配線接続部１５８とが接続されている。
　第１の複合ハーフブリッジセル１６８内のビアホール１５９と、第２の複合ハーフブリッジセル１６９内のビアホール１５９と、第３の複合ハーフブリッジセル１７０内のビアホール１５９とが接続されている。
　第１の複合ハーフブリッジセル１６８内のビアホール１６０と、第２の複合ハーフブリッジセル１６９内のビアホール１６０と、第３の複合ハーフブリッジセル１７０内のビアホール１６０とが接続されている。
　図２１に示すように、第１の複合ハーフブリッジセル１６８内の第１のゲート引上電極接続部１６１と、第２の複合ハーフブリッジセル１６９内の第１のゲート引上電極接続部１６１と、第３の複合ハーフブリッジセル１７０内の第１のゲート引上電極接続部１６１とが接続されている。
　第１の複合ハーフブリッジセル１６８内の第２のゲート引上電極接続部１６２と、第２の複合ハーフブリッジセル１６９内の第２のゲート引上電極接続部１６２と、第３の複合ハーフブリッジセル１７０内の第２のゲート引上電極接続部１６２とが接続されている。
　第１の複合ハーフブリッジセル１６８内のビアホール１６３と、第２の複合ハーフブリッジセル１６９内のビアホール１６３と、第３の複合ハーフブリッジセル１７０内のビアホール１６３とが接続されている。
　第１の複合ハーフブリッジセル１６８内のビアホール１６４と、第２の複合ハーフブリッジセル１６９内のビアホール１６４と、第３の複合ハーフブリッジセル１７０内のビアホール１６４とが接続されている。
　図２２に示すように、各複合ハーフブリッジセルが有する第１のドレイン引上げ電極１２６上に配置されたビアホール１４０上に第１のドレイン電極パッド１３９が配置されている。
　第１のドレイン・ソース共通引上げ電極１２７上に配置されたビアホール１４１上に第１のドレイン・ソース共通電極パッド１３８が配置されている。
　第１のソース引上げ電極１２８上に配置されたビアホール１４２上に第１のソース電極パッド１３７が配置されている。
　第１のゲート引上電極接続部１６１上に配置されたビアホール１６３上に第１の接続部上ゲート電極パッド１６５が配置されている。
　第２のゲート引上電極接続部１６２上に配置されたビアホール１６４上に第２の接続部上ゲート電極パッド１６６が配置されている。
　図２２に示すように、第１のドレイン電極パッド１３９、第１のドレイン・ソース共通電極パッド１３８、第１のソース電極パッド１３７はそれぞれ１個であっても良い。
　また、図２３に示すように各電極パッドを複数個に分割しても構わない。
　また、最上層の電極パッドのレイアウト変形例を図２４に示す。図２３のようなレイアウトの場合、各ゲート電極パッドのＹ方向の線幅が短いため、ワイヤーボンディングやフリップチップなどの実装が困難である。
　そこで、各ゲート電極パッドのＹ方向の線幅を十分に確保するために、図２４に示すようなゲート電極パッド構成とする。各ゲート電極パッドのＸ方向の線幅は細く出来るため、空いた領域の分、ドレイン電極パッドやソース電極パッドのＹ方向の線幅を太くする。この構成により、ドレイン電極やソース電極に寄生するインダクタンスを小さくできる。
　また、図２４のように、第１の接続部上ゲート電極パッド１６５及び第２の接続部上ゲート電極パッド１６６と第１のドレイン・ソース共通電極パッド１３８間の領域に、第１のドレイン電極パッド１３９や第１のソース電極パッド１３７から、Ｙ方向の線幅が細い追加パッドを形成することが好ましい。この構成により、ドレイン電極やソース電極に寄生するインダクタンスをさらに低減できる。
　図２４に示す最上層の電極パッド下部のビアホールの配置レイアウトを図２５に示す。ビアホールの配置以外のレイアウトは、図２１と同じである。ビアホールは、電極パッドの下に電極パッドからはみ出さないように配置されている。
　（第４の実施形態）
　第１から第３の実施形態では、ＤＣ－ＤＣコンバータを形成するハイサイドトランジスタとローサイドトランジスタのゲート幅が同じレイアウト構造である。もちろん、必要に応じて、ハイサイドトランジスタとローサイドトランジスタのゲート幅を異なる値に設定する場合もある。本実施形態では、ローサイドトランジスタのゲート幅がハイサイドトランジスタのゲート幅より長い場合を想定したレイアウトの一例を示す。
　図２６にローサイドトランジスタのみのレイアウトを示す。第３のローサイドトランジスタ１８２は、第３のドレイン電極１７４と、第３のソース電極１７６と、第３のドレイン電極１７４と第３のソース電極１７６との間に配置された第５のゲート電極１７５とで構成される。
　第４のローサイドトランジスタ１８３は、第３のソース電極１７６と、第４のドレイン電極１７９と、第３のソース電極１７６と第４のドレイン電極１７９との間に配置された第６のゲート電極１７８とで構成される。
　第３のソース電極１７６は、第３のローサイドトランジスタ１８２及び第４のローサイドトランジスタ１８３のそれぞれのソース電極として機能する。
　第５のゲート電極１７５及び第６のゲート電極１７８はそれぞれ、第３のゲート電極引出配線１８０と接続されている。第３のローサイドトランジスタ１８２と第４のローサイドトランジスタ１８３とを合わせて追加ローサイドトランジスタセル１８４とする。
　図１６のＮ＝３の場合のレイアウト構成では、ハイサイドトランジスタとローサイドトランジスタのゲート幅は等しい。しかし、図２７に示すように、第１のハーフブリッジセル１５４と第２のハーフブリッジセル１５５との間に第１の追加ローサイドトランジスタセル１８５を挿入する。
　第１のハーフブリッジセル１５４内の第２のソース電極１１７と第１の追加ローサイドトランジスタセル１８５内の第３のドレイン電極１７４とを共通化する。そして、第１の追加ローサイドトランジスタセル１８５内の第４のドレイン電極１７９と第２のハーフブリッジセル１５５内の第１のドレイン電極１０１とを共通化する。
　第３のゲート電極引出配線１８０は、第１のゲート電極引出配線１０９と接続され、第４のゲート電極引出配線１８１は、第２のゲート電極引出配線１１９と接続されている。
　この構成により、ローサイドトランジスタのゲート幅がハイサイドトランジスタのゲート幅よりも大きくなる。トランジスタのゲート幅と記載している場合は、全ゲート電極のトータル和を示すため、ローサイドトランジスタのみのセルを追加することにより、ローサイドトランジスタのトータルのゲート幅は、ハイサイドトランジスタのトータルのゲート幅よりも長くなるからである。
　Ｎ値がどのような値であっても、それぞれのトランジスタが所望の値を満たすように、必要に応じて各ハーフブリッジセル１４３の間に追加ローサイドトランジスタセル１８４を挿入すれば良い。また、ハイサイドトランジスタのゲート幅がローサイドトランジスタのゲート幅よりも大きい場合は、同様に追加ハイサイドトランジスタセルを挿入すれば良い。
　本実施形態において、ゲート－ドレイン間容量Ｃｄｓを小さくする電界緩和を発生させるために、ゲート電極上に、ＳｉＮなどの誘電体層を介して、ソース電極に接続されたソースフィールドプレートを配置しても構わない。
　本実施形態において、本技術の趣旨を逸脱しない限り、トランジスタを構成するゲート電極のゲート長（Ｌｇ）、ソース電極長（Ｌｓ）、ドレイン電極長（Ｌｄ）、ゲート－ソース間距離（Ｌｇｓ）、ゲート－ドレイン間距離（Ｌｇｄ）、さらにゲート幅（Ｗｇ）はどのような値であっても構わない。
　また、メタル配線に関しては、第１の実施形態にのみ記述しているが、その他の実施形態でも同様の構成を用いても構わない。
　また、本技術の趣旨を逸脱しない限り、それぞれの電極や配線の厚さ、誘電体層の厚さもどのような値であっても構わない。
　また、本実施形態では、厚膜再配線層は２層構成としているが、配線層が２層以上あっても構わない。
　また、本実施形態において、用いるパワー半導体素子としてはＡｌＧａＮ／ＧａＮ系のＦＥＴに限らず、Ｓｉを構成材料としたＦＥＴでもよく、またＳｉＣを構成材料としたＦＥＴでも、ＳｉＧｅやＳｉＧｅＣを材料としたＦＥＴでも、ＧａＡｓやＡｌＧａＡｓ等のＩＩＩ－Ｖ族化合物を材料としたＦＥＴでも良い。
　また、本実施形態において、ＡｌＧａＮおよびＧａＮの組成は適宜選ぶことが出来る。また、ＦＥＴとしては上記に説明したＦＥＴ以外にもヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、接合型電界効果トランジスタ（ＪＦＥＴ）、ＭＯＳＦＥＴまたはゲート絶縁膜トランジスタ（ＭＩＳＦＥＴ）を用いても良い。
　また、パワー半導体素子としてＦＥＴ以外にバイポーラトランジスタ、ＩＧＢＴ等を用いても良い。
　本技術の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施したもの、あるいは異なる実施形態における構成要素を組み合わせて構築される形態も、本技術の範囲内に含まれる。
　本技術の「共通化されたソース電極」とは、上記実施形態における第１のソース電極１０３に相当する。また、本技術の「共通化されたドレイン電極」とは、上記実施形態における第２のドレイン電極１１３に相当する。
　本技術に係る半導体装置は、パワー半導体素子の内部デバイス構造に起因した寄生インダクタンスによる電力損失を低減し、ＤＣ－ＤＣコンバータ等の電力変換回路の電力変換効率の高効率化に有用である。
　１０１　第１のドレイン電極
　１０２　第１のゲート電極
　１０３　第１のソース電極
　１０４　第１のローサイドトランジスタ
　１０６　第２のゲート電極
　１０７　第１の電極
　１０８　第２のローサイドトランジスタ
　１０９　第１のゲート電極引出配線
　１１０　第１のローサイドトランジスタ群
　１１２　第３のゲート電極
　１１３　第２のドレイン電極
　１１４　第１のハイサイドトランジスタ
　１１６　第４のゲート電極
　１１７　第２のソース電極
　１１８　第２のハイサイドトランジスタ
　１１９　第２のゲート電極引出配線
　１２０　第１のハイサイドトランジスタ群
　１２１　第１の誘電体層
　１２２　第１のゲート引上げ電極
　１２３　第２のゲート引上げ電極
　１２４　ビアホール
　１２５　ビアホール
　１２６　第１のドレイン引上げ電極
　１２７　第１のドレイン・ソース共通引上げ電極
　１２８　第１のソース引上げ電極
　１２９　ビアホール
　１３０　ビアホール
　１３１　ビアホール
　１３２　第２の誘電体層
　１３３　第１のゲート電極パッド
　１３４　第２のゲート電極パッド
　１３５　ビアホール
　１３６　ビアホール
　１３７　第１のソース電極パッド
　１３８　第１のドレイン・ソース共通電極パッド
　１３９　第１のドレイン電極パッド
　１４０　ビアホール
　１４１　ビアホール
　１４２　ビアホール
　１４３　ハーフブリッジセル
　１４４　第２の層
　１４５　第１の層
　１４６　バッファ層
　１４７　基板
　１４８　ｐ型窒化物半導体層
　１４９　メタル配線層
　１５０　第１のメタル配線上ビアホール群
　１５１　第２のメタル配線上ビアホール群
　１５２　第３の誘電体層
　１５４　第１のハーフブリッジセル
　１５５　第２のハーフブリッジセル
　１５６　第３のハーフブリッジセル
　１５７　第１のゲート電極引出配線接続部
　１５８　第２のゲート電極引出配線接続部
　１５９　ビアホール
　１６０　ビアホール
　１６１　第１のゲート引上電極接続部
　１６２　第２のゲート引上電極接続部
　１６３　ビアホール
　１６４　ビアホール
　１６５　第１の接続部上ゲート電極パッド
　１６６　第２の接続部上ゲート電極パッド
　１６７　複合ハーフブリッジセル
　１６８　第１の複合ハーフブリッジセル
　１６９　第２の複合ハーフブリッジセル
　１７０　第３の複合ハーフブリッジセル
　１７４　第３のドレイン電極
　１７５　第５のゲート電極
　１７６　第３のソース電極
　１７８　第６のゲート電極
　１７９　第４のドレイン電極
　１８０　第３のゲート電極引出配線
　１８１　第４のゲート電極引出配線
　１８２　第３のローサイドトランジスタ
　１８３　第４のローサイドトランジスタ
　１８４　追加ローサイドトランジスタセル
　１８５　第１の追加ローサイドトランジスタセル
　１８６　連結ハーフブリッジセル
　１８７　第１のエッジハーフブリッジセル
　１８８　第２のエッジハーフブリッジセル
　１９０　第１の開口部
　１９１　第２の開口部
　１９２　第３の開口部
　２０１　ビアホール
　２０３　ビアホール

Claims (14)

  1. 半導体基板の上に配置された半導体層積層体と、
    前記半導体層積層体の上に配置され、ゲート電極、ソース電極及びドレイン電極を有する第１のローサイドトランジスタと、
    前記半導体層積層体の上に配置され、ゲート電極、ソース電極及びドレイン電極を有する第２のローサイドトランジスタと、
    前記半導体層積層体の上に配置され、ゲート電極、ソース電極及びドレイン電極を有する第１のハイサイドトランジスタと、
    前記半導体層積層体の上に配置され、ゲート電極、ソース電極及びドレイン電極を有する第２のハイサイドトランジスタとを備え、
    前記第２のローサイドトランジスタは、前記第１のローサイドトランジスタと前記第１のハイサイドトランジスタとの間に配置され、
    前記第１のハイサイドトランジスタは、前記第２のローサイドトランジスタと前記第２のハイサイドトランジスタとの間に配置され、
    前記第１のローサイドトランジスタのソース電極及び前記第２のローサイドトランジスタのソース電極は一つの電極として共通化されたソース電極であり、
    前記第１のハイサイドトランジスタのドレイン電極及び前記第２のハイサイドトランジスタのドレイン電極は一つの電極として共通化されたドレイン電極であり、
    前記第２のローサイドトランジスタのドレイン電極及び前記第１のハイサイドトランジスタのソース電極は一つの電極として共通化された第１の電極である
    半導体装置。
  2. 前記半導体装置は、さらに、
    第１のゲート電極引出配線と、
    第２のゲート電極引出配線とを備え、
    前記第１のローサイドトランジスタのゲート電極である第１のゲート電極と、前記第２のローサイドトランジスタのゲート電極である第２のゲート電極とは、前記第１のゲート電極引出配線と接続され、
    前記第１のハイサイドトランジスタのゲート電極である第３のゲート電極と、前記第２のハイサイドトランジスタのゲート電極である第４のゲート電極とは、前記第２のゲート電極引出配線と接続されている
    請求項１に記載の半導体装置。
  3. 前記第１のゲート電極と、前記第２のゲート電極と、前記第３のゲート電極と、前記第４のゲート電極とはそれぞれ、第１の方向に延びるように配置され、
    前記第１のゲート電極引出配線と、前記第２のゲート電極引出配線とはそれぞれ、第２の方向に延びるように配置され、
    前記第１の方向と前記第２の方向とは直交する
    請求項２に記載の半導体装置。
  4. 前記半導体装置は、さらに、
    前記半導体層積層体上に配置された第１の誘電体層と、
    前記第１の誘電体層上に配置された第１のゲート引上げ電極と第２のゲート引上げ電極と、
    前記第１の誘電体層上に配置され、前記第１のゲート引上げ電極と第２のゲート引上げ電極との間に配置された第１のドレイン・ソース共通引上げ電極と、
    前記第１の誘電体層上に配置され、前記第１のゲート引上げ電極と前記第１のドレイン・ソース共通引上げ電極との間に配置された第１のドレイン引上げ電極と、
    前記第１の誘電体層上に配置され、前記第２のゲート引上げ電極と前記第１のドレイン・ソース共通引上げ電極との間に配置された第１のソース引上げ電極とを備え、
    前記第１のドレイン引上げ電極は、第１のビアホールを介して前記第１のローサイドトランジスタのドレイン電極と接続され、且つ、第２のビアホールを介して前記共通化されたドレイン電極と接続され、
    前記第１のソース引上げ電極は、第３のビアホールを介して前記共通化されたソース電極と接続され、且つ、第４のビアホールを介して前記第２のハイサイドトランジスタのソース電極と接続され、
    前記第１のドレイン・ソース共通引上げ電極は、第５のビアホールを介して、前記第１の電極と接続され、
    前記第１のゲート引上げ電極は、第６のビアホールを介して前記第１のゲート電極引出配線と接続され、
    前記第２のゲート引上げ電極は、第７のビアホールを介して前記第２のゲート電極引出配線と接続されている
    請求項３に記載の半導体装置。
  5. 前記半導体装置は、さらに、
    前記各引上げ電極の上に配置された第２の誘電体層と、
    前記第２の誘電体層の上に配置され、第８のビアホールを介して前記第１のゲート引上げ電極と接続された第１のゲート電極パッドと、
    前記第２の誘電体層の上に配置され、第９のビアホールを介して前記第２のゲート引上げ電極と接続された第２のゲート電極パッドと、
    前記第２の誘電体層の上に配置され、第１０のビアホールを介して前記第１のドレイン引上げ電極と接続された第１のドレイン電極パッドと、
    前記第２の誘電体層の上に配置され、第１１のビアホールを介して前記第１のドレイン・ソース共通引上げ電極と接続された第１のドレイン・ソース共通電極パッドと、
    前記第２の誘電体層の上に配置され、第１２のビアホールを介して前記第１のソース引上げ電極と接続された第１のソース電極パッドとを備え、
    前記第１のゲート電極パッドと、前記第２のゲート電極パッドとはそれぞれ、前記第２の方向に延びるように配置され、
    前記第１のドレイン電極パッドと、前記第１のドレイン・ソース共通電極パッドと、前記第１のソース電極パッドとはそれぞれ、前記第１の方向に延びるように配置されている
    請求項４に記載の半導体装置。
  6. 前記第１のビアホール及び前記第２のビアホールはそれぞれ、平面視において、前記第１のドレイン引上げ電極と全て重なり、
    前記第２のビアホール及び前記第４のビアホールはそれぞれ、平面視において、前記第１のソース引上げ電極と全て重なり、
    第５のビアホールは、平面視において、前記第１のドレイン・ソース共通引上げ電極と全て重なる
    請求項４又は５に記載の半導体装置。
  7. 前記第８のビアホールは、平面視において、前記第１のゲート電極パッドと全て重なり、前記第９のビアホールは、平面視において、前記第２のゲート電極パッドと全て重なり、前記第１０のビアホールは、平面視において、前記第１のドレイン引上げ電極と全て重なり、
    前記第１１のビアホールは、平面視において、前記第１のドレイン・ソース共通引上げ電極と全て重なり、
    前記第１２のビアホールは、平面視において、前記第１のソース引上げ電極と全て重なる請求項５に記載の半導体装置。
  8. 前記半導体装置は、さらに、
    前記第１のソース電極パッドと、前記第１のドレイン・ソース共通電極パッドと、前記第１のドレイン電極パッドとの上に配置された第３の誘電体層を備え、
    前記第３の誘電体層には第１の開口部と、第２の開口部と、第３の開口部とが設けられ、前記第１の開口部は、平面視において、前記第１のソース電極パッドと全て重なり、
    前記第２の開口部は、平面視において、前記第１のドレイン・ソース共通電極パッドと全て重なり、
    前記第３の開口部は、平面視において、前記第１のドレイン電極パッドと全て重なる
    請求項５に記載の半導体装置。
  9. 第１のハーフブリッジセルと、
    前記第１のハーフブリッジセルと隣接する第２のハーフブリッジセルとを備え、
    前記各ハーフブリッジセルはそれぞれ、前記第１のローサイドトランジスタと、前記第２のローサイドトランジスタと、前記第１のハイサイドトランジスタと、前記第２のハイサイドトランジスタとを備え、
    前記第１のハーフブリッジセルのソース電極と、前記第２のハーフブリッジセルのドレイン電極とが共通である
    請求項１に記載の半導体装置。
  10. 前記各ハーフブリッジセルの前記第１のゲート電極と前記第２のゲート電極とが、前記第１のゲート電極引出配線と逆側の端部において接続され、
    前記各ハーフブリッジセルの前記第３のゲート電極と前記第４のゲート電極とが、前記第２のゲート電極引出配線と逆側の端部において接続されている
    請求項９に記載の半導体装置。
  11. 第１のハーフブリッジセルと、
    第２のハーフブリッジセルと、
    前記第１のハーフブリッジセルと前記第２のハーフブリッジセルとの間に配置された第３のローサイドトランジスタと、
    前記第３のローサイドトランジスタと前記第２のハーフブリッジセルとの間に配置された第４のローサイドトランジスタとを備え、
    前記各ハーフブリッジセルはそれぞれ、前記第１のローサイドトランジスタと、前記第２のローサイドトランジスタと、前記第１のハイサイドトランジスタと、前記第２のハイサイドトランジスタとを備え、
    前記第１のハーフブリッジセルのソース電極及び前記第３のローサイドトランジスタのドレイン電極とが一つの電極として共通化され、
    前記第３のローサイドトランジスタのソース電極及び前記第４のローサイドトランジスタのソース電極はそれぞれ、一つの電極として共通化され、
    前記第３のローサイドトランジスタのドレイン電極及び前記第２のハーフブリッジセルのドレイン電極とは一つの電極として共通化されている
    請求項１に記載の半導体装置。
  12. 前記第１のローサイドトランジスタのソース電極及び前記第２のローサイドトランジスタのソース電極が一つの電極として共通化されたソース電極は、平面視において、前記第１のゲート電極と前記第２のゲート電極と前記第１のゲート電極引出配線とによって、隙間無く囲まれ、
    前記第１のハイサイドトランジスタのドレイン電極及び前記第２のハイサイドトランジスタのドレイン電極が一つの電極として共通化されたドレイン電極は、平面視において、前記第３のゲート電極と前記第４のゲート電極と前記第２のゲート電極引出配線とによって、隙間無く囲まれている
    請求項２に記載の半導体装置。
  13. 前記半導体装置は、窒化物半導体で構成されている
    請求項１から１２のいずれか１項に記載の半導体装置。
  14. 前記半導体装置は、さらに、
    前記各ゲート電極と前記半導体層積層体との間に配置されたｐ型半導体層を備える
    請求項１から１３に記載の半導体装置。
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