JP2020177942A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020177942A
JP2020177942A JP2019076929A JP2019076929A JP2020177942A JP 2020177942 A JP2020177942 A JP 2020177942A JP 2019076929 A JP2019076929 A JP 2019076929A JP 2019076929 A JP2019076929 A JP 2019076929A JP 2020177942 A JP2020177942 A JP 2020177942A
Authority
JP
Japan
Prior art keywords
electrode
conductive layer
semiconductor device
insulating
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019076929A
Other languages
English (en)
Other versions
JP7366576B2 (ja
JP2020177942A5 (ja
Inventor
瑛祐 梶原
Akihiro Kajiwara
瑛祐 梶原
雅彦 蔵口
Masahiko Kuraguchi
雅彦 蔵口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2019076929A priority Critical patent/JP7366576B2/ja
Priority to US16/802,295 priority patent/US11043452B2/en
Publication of JP2020177942A publication Critical patent/JP2020177942A/ja
Publication of JP2020177942A5 publication Critical patent/JP2020177942A5/ja
Application granted granted Critical
Publication of JP7366576B2 publication Critical patent/JP7366576B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】安定した動作が得られる半導体装置を提供する。【解決手段】実施形態によれば、半導体層は、第１〜第４電極、半導体層、第１延在導電層、第１、第２電極接続部及び絶縁部材を含む。第１〜第４電極は、第１方向に延びる。第２方向において、第１電極は、第２、第３電極の間にある。半導体層から第１〜第３電極への方向は、第３方向に沿う。第１延在導電層は、第１電極と電気的に接続される。第２方向において、第４電極は、第１、第３電極の間にある。第１電極接続部は、第１電極と電気的に接続される。第２電極接続部は、第２、第４電極と電気的に接続される。絶縁部材は、第１絶縁部分を含む。第１絶縁部分は、第３方向において第１電極の一部と、第２電極接続部と、の間にある。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
半導体装置において、安定した動作が望まれる。
特開２０１５−１７７０１６号公報
本発明の実施形態は、安定した動作が得られる半導体装置を提供する。
本発明の実施形態によれば、半導体層は、第１電極、第２電極、第３電極、第４電極、半導体層、第１延在導電層、第１電極接続部、第２電極接続部及び絶縁部材を含む。前記第１〜第４電極は、第１方向に沿って延びる。前記第１方向と交差する第２方向における前記第１電極の位置は、前記第２方向における前記第２電極の位置と、前記第２方向における前記第３電極の位置と、の間にある。前記半導体層から前記第１電極への方向、前記半導体層から前記第２電極への方向、及び、前記半導体層から前記第３電極への方向は、前記第１方向及び前記第２方向を含む第１平面と交差する第３方向に沿う。第１延在導電層は、前記第１方向に沿って延び前記第１電極と電気的に接続される。前記第１電極は、前記第３方向において、前記半導体層と前記第１延在導電層との間にある。前記第１延在導電層から前記第４電極への方向は、前記第２方向に沿う。前記第２方向における前記第４電極の位置は、前記第２方向における前記第１電極の前記位置と、前記第２方向における前記第３電極の前記位置と、の間にある。前記第１電極接続部は、前記第１電極と電気的に接続される。前記第２電極接続部は、前記第２電極及び前記第４電極と電気的に接続される。前記第１方向における前記第２電極接続部の位置は、前記第１方向における前記第１電極接続部の位置と、前記第１方向における前記第３電極の位置と、の間にある。前記絶縁部材は、第１絶縁部分を含む。前記第１絶縁部分は、前記第３方向において前記第１電極の一部と、前記第２電極接続部と、の間にある。
図１（ａ）〜図１（ｃ）は、第１実施形態に係る半導体装置を例示する模式図である。 図２（ａ）〜図２（ｃ）は、第１実施形態に係る半導体装置を例示する模式図である。 図３（ａ）及び図３（ｂ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図４は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図５は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図６（ａ）〜図６（ｃ）は、第２実施形態に係る半導体装置を例示する模式図である。 図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置を例示する模式図である。 図８（ａ）〜図８（ｃ）は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図９（ａ）〜図９（ｃ）は、第２実施形態に係る半導体装置を例示する模式的断面図である。 図１０は、実施形態に係る半導体装置を例示する模式的断面図である。 図１１は、実施形態に係る半導体装置を例示する模式的断面図である。 図１２（ａ）及び図１２（ｂ）は、第３実施形態に係る半導体装置を例示する模式的平面図である。 図１３は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１４は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１５は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１６は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１７は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１８は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図１９は、第３実施形態に係る半導体装置を例示する模式的断面図である。 図２０は、第３実施形態に係る半導体装置を例示する模式的断面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１（ａ）〜図１（ｃ）、及び、図２（ａ）〜図２（ｃ）は、第１実施形態に係る半導体装置を例示する模式図である。
図１（ａ）は、図１（ｂ）の矢印ＡＡからみた平面図である。図１（ｂ）は、図１（ａ）のＡ１−Ａ２線断面図である。図１（ｃ）は、図１（ａ）のＢ１−Ｂ２線断面図である。図２（ａ）は、図１（ａ）のＣ１−Ｃ２線断面図である。図２（ｂ）は、図１（ａ）のＤ１−Ｄ２線断面図である。図２（ｃ）は、図１（ａ）のＥ１−Ｅ２線断面図である。
図１（ａ）及び図１（ｂ）に示すように、実施形態に係る半導体装置１１０は、半導体層１０、第１電極５１、第２電極５２、第３電極５３、第４電極５４、第１延在導電層５１Ｅ、第１電極接続部５１Ｃ、第２電極接続部５２Ｃ及び絶縁部材８０を含む。
この例では、半導体層１０は、基板１５（例えばシリコン基板）の上に設けられる。半導体層１０は、例えば、第１半導体領域１１及び第２半導体領域１２を含む。第１半導体領域１１は、基板１５と第２半導体領域１２との間にある。第１半導体領域１１は、例えば、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。第１半導体領域１１は、例えばＧａＮを含む。第２半導体領域１２は、例えば、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２））を含む。第２半導体領域１２は、例えばＡｌＧａＮを含む。実施形態において、第１半導体領域１１と基板１５との間にバッファ層など（図１（ｂ）などでは図示しない）が設けられても良い。第１半導体領域１１と第２半導体領域１２との間にＡｌＮ層（図１（ｂ）などでは図示しない）が設けられても良い。
図１（ａ）に示すように、半導体層１０は、第１領域１０Ａ、第２領域１０Ｂ及び第３領域１０Ｃを含んでも良い。第１領域１０Ａは、例えば、アクティブ領域である。第２領域１０Ｂは、１つの接続領域である。第３領域１０Ｃは、別の接続領域である。第１方向Ｄ１において、第２領域１０Ｂと第３領域１０Ｃとの間に第１領域１０Ａがある。第２領域１０Ｂは、例えば、１つの素子分離領域に対応する。第３領域１０Ｃは、例えば、１つの素子分離領域に対応する。
第１電極５１、第２電極５２、第３電極５３及び第４電極５４は、第１方向Ｄ１に沿って延びる。第１電極５１、第２電極５２、第３電極５３及び第４電極５４は、互いに実質的に平行である。
第１方向Ｄ１をＹ軸方向とする。Ｙ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｙ軸方向及びＸ軸方向に対して垂直な方向をＺ軸方向とする。
第２方向Ｄ２は、第１方向Ｄ１と交差する。以下では、第２方向Ｄ２をＸ軸方向とする。
図１（ａ）及び図１（ｂ）に示すように、第２方向Ｄ２における第１電極５１の位置は、第２方向Ｄ２における第２電極５２の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。
この例では、複数の第１電極５１、複数の第２電極５２、及び、複数の第３電極５３が設けられる。図１（ａ）に示すように、例えば、複数の第１電極５１の１つの第２方向Ｄ２における位置は、複数の第２電極５２の１つの第２方向Ｄ２における位置と、複数の第３電極５３の１つの第２方向Ｄ２における位置と、の間にある。
図１（ｂ）に示すように、半導体層１０から第１電極５１への方向、半導体層１０から第２電極５２への方向、及び、半導体層１０から第３電極５３への方向は、第３方向Ｄ３に沿う。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２を含む第１平面（例えば、Ｘ−Ｙ平面）と交差する。以下では、第３方向Ｄ３をＺ軸方向とする。
図１（ｂ）及び図２（ａ）に示すように、第１延在導電層５１Ｅは、第１方向Ｄ１に沿って延びる。第１延在導電層５１Ｅは、第１電極５１と電気的に接続される。第１電極５１は、第３方向Ｄ３において、半導体層１０と第１延在導電層５１Ｅとの間にある。
図１（ｂ）及び図２（ｂ）に示すように、この例では、第１中間導電層５１Ｍが設けられる。第１中間導電層５１Ｍにより、第１延在導電層５１Ｅは、第１電極５１と電気的に接続される。この例では、接続導電部５１Ｅｖにより、第１延在導電層５１Ｅが第１中間導電層５１Ｍと電気的に接続される。この例では、接続導電部５１Ｍｖにより、第１中間導電層５１Ｍが第１電極５１と電気的に接続される。第１電極５１、接続導電部５１Ｍｖ、第１中間導電層５１Ｍ、接続導電部５１Ｅｖ及び第１延在導電層５１Ｅのそれぞれの間の境界は明確でも、不明確でも良い。これらの部分の少なくとも一部が、実質的に一体的でも良い。
図１（ｂ）に示すように、第１延在導電層５１Ｅから第４電極５４への方向は、第２方向Ｄ２に沿う。第２方向Ｄ２における第４電極５４の位置は、第２方向Ｄ２における第１電極５１の位置と、第２方向Ｄ２における第３電極５３の前記位置と、の間にある。
図１（ａ）及び図２（ａ）に示すように、第１電極接続部５１Ｃは、第１電極５１と電気的に接続される。例えば、第１電極接続部５１Ｃは、第１電極５１の端部５１ｅと電気的に接続される。
図１（ａ）及び図２（ｂ）に示すように、第２電極接続部５２Ｃは、第２電極５２及び第４電極５４と電気的に接続される。例えば、第２電極接続部５２Ｃは、第２電極５２の端部５２ｅ、及び、第４電極５４の端部５４ｅと電気的に接続される。
図１（ａ）に示すように、第１方向Ｄ１における第２電極接続部５２Ｃの位置は、第１方向Ｄ１における第１電極接続部５１Ｃの位置と、第１方向Ｄ１における第３電極５３の位置と、の間にある。
図１（ａ）に示すように、この例では、第３電極接続部５３Ｃがさらに設けられている。第３電極接続部５３Ｃは、第３電極５３の端部５３ｅと電気的に接続される。
第２電極接続部５２Ｃの第１方向Ｄ１における位置は、第１電極接続部５１Ｃの第１方向Ｄ１における位置と、第３電極接続部５３Ｃの第１方向Ｄ１における位置と、の間にある。
第１電極接続部５１Ｃ及び第２電極接続部５２Ｃは、第２領域１０Ｂに設けられる。第３電極接続部５３Ｃは、第３領域１０Ｃに設けられる。
例えば、第１電極接続部５１Ｃは、複数の第１電極５１を電気的に接続する。例えば、第２電極接続部５２Ｃは、複数の第２電極５２を電気的に接続する。例えば、第３電極接続部５３Ｃは、複数の第３電極５３を電気的に接続する。例えば、第１電極接続部５１Ｃ、第２電極接続部５２Ｃ、及び、第３電極接続部５３Ｃは、第２方向Ｄ２に沿って延びる。
図１（ｃ）及び図２（ａ）に示すように、絶縁部材８０は、第１絶縁部分８０ａを含む。半導体装置１１０においては、第１絶縁部分８０ａは、第３方向Ｄ３において、第１電極５１の一部５１ｐと、第２電極接続部５２Ｃと、の間にある。これにより、第１電極５１と第２電極接続部５２Ｃとは、互いに電気的に絶縁される。
第１電極５１は、例えば、ゲート電極として、機能する。第２電極５２は、例えば、ソース電極として、機能する。第３電極５３は、例えば、ドレイン電極として、機能する。半導体装置１１０は、例えば、トランジスタである。第４電極５４は、例えば、フィールドプレートとして機能する。フィールドプレートにより、電界の集中が抑制でき、より安定した動作が得られる。
半導体装置１１０においては、第１電極５１と電気的に接続される第１延在導電層５１Ｅが設けられる。これにより、第１電極５１（例えばゲート電極）の抵抗を低くできる。これにより、ゲート遅延が抑制できる。安定した動作が得やすくなる。
さらに、上記のように、絶縁部材８０の第１絶縁部分８０ａにより、下層の第１電極５１と、上層の第２電極接続部５２Ｃと、が互いに電気的に絶縁される。これにより、第４電極５４を第２電極５２と電気的に接続する領域（例えば、第２領域１０Ｂ）の面積を小さくできる。実施形態においては、装置のサイズを小さく維持できる。例えば、ソースドレイン間の寄生容量を小さくできる。そして、第４電極５４をフィールドプレートとして機能させ、電界集中を抑制できる。第１延在導電層５１Ｅにより、ゲート抵抗を低くできる。これにより、ゲート遅延が抑制できる。安定した動作が得られる。実施形態によれば、安定した動作が得られる半導体装置を提供できる。
図２（ａ）に示すように、絶縁部材８０は、第２絶縁部分８０ｂをさらに含んでも良い。第２絶縁部分８０ｂは、第２電極接続部５２Ｃと第１延在導電層５１Ｅとの間にある。
図２（ａ）に示すように、絶縁部材８０は、第３絶縁部分８０ｃをさらに含んでも良い。第３絶縁部分８０ｃは、第２電極接続部５２Ｃと第１電極接続部５１Ｃとの間にある。
図１（ｂ）に示すように、絶縁部材８０は、第４絶縁部分８０ｄをさらに含んでも良い。第４絶縁部分８０ｄは、半導体層１０と第４電極５４との間にある。
図１（ｂ）に示すように、絶縁部材８０は、第５絶縁部分８０ｅをさらに含んでも良い。第４絶縁部分８０ｅは、第１延在導電層５１Ｅと第４電極５４との間にある。
図１（ｂ）に示すように、この例では、第１中間導電層５１Ｍの一部は、第３電極５３側に向けて延びている。第１中間導電層５１Ｍの少なくとも一部は、第３方向Ｄ３において第１電極５１と第１延在導電層５１Ｅとの間にある。第１中間導電層５１Ｍは、第１端部５１Ｍａを含む。第１中間導電層５１Ｍは、第２端部５１Ｍｂを含んでも良い。第２端部５１Ｍｂから第１端部５１Ｍａへの方向は、第２方向Ｄ２に沿う。第２方向Ｄ２における第１端部５１Ｍａの位置は、第２方向Ｄ２における第１電極５１の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。この例では、第２方向Ｄ２における第４電極５４の位置は、第２方向における第１端部５１Ｍａの位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。第４電極５４の少なくとも一部は、第３方向Ｄ３において、第１中間導電層５１Ｍと重なっていても良い。例えば、第４電極５４は、第３方向Ｄ３において、第１端部５１Ｍａと重なっていても良い。
このような突出した第１端部５１Ｍａを含む第１中間導電層５１Ｍは、例えば、フィールドプレートとして機能する。電界の集中が抑制でき、より安定した動作が得られる。
図１（ｂ）及び図２（ｂ）に示すように、第２延在導電層５２Ｅ及び第２中間導電層５２Ｍが設けられても良い。第２中間導電層５２Ｍは、第３方向Ｄ３において、第２電極５２と第２延在導電層５２Ｅとの間にある。第２電極５２、第２中間導電層５２Ｍ及び第２延在導電層５２Ｅは、互いに電気的に接続される。
図１（ｂ）に示すように、第３延在導電層５３Ｅ及び第３中間導電層５３Ｍが設けられても良い。第３中間導電層５３Ｍは、第３方向Ｄ３において、第３電極５３と第３延在導電層５３Ｅとの間にある。第３電極５３、第３中間導電層５３Ｍ及び第３延在導電層５３Ｅは、互いに電気的に接続される。
図１（ｂ）に示すように、半導体装置１１０は、例えば、第１導電層５０ａ、第２導電層５０ｂ、第３導電層５０ｃ及び第４導電層５０ｄを含む。例えば、第３方向Ｄ３における第１導電層５０ａの位置は、第３方向Ｄ３における半導体層１０の位置と、第３方向Ｄ３における第４導電層５０ｄの位置と、の間にある。第３方向Ｄ３における第２導電層５０ｂの位置は、第３方向Ｄ３における第１導電層５０ａの位置と、第３方向Ｄ３における第４導電層５０ｄの位置と、の間にある。第３方向Ｄ３における第３導電層５０ｃの位置は、第３方向Ｄ３における第２導電層５０ｂの位置と、第３方向Ｄ３における第４導電層５０ｄの位置と、の間にある。
例えば、第１導電層５０ａにより、第２電極５２及び第３電極５３が形成される。第２導電層５０ｂにより、第１電極５１が形成される。第３導電層５０ｃにより、第１中間導電層５１Ｍ、第２中間導電層５２Ｍ及び第３中間導電層５３Ｍが形成される。第４導電層５０ｄにより、第４電極５４、第１延在導電層５１Ｅ、第２延在導電層５２Ｅ及び第３延在導電層５３Ｅが形成される。
第１導電層５０ａ及び第３導電層５０ｃは、一体的に形成されても良い。第２電極５２及び第２中間導電層５２Ｍは、一体的に形成されても良い。第１導電層５０ａ及び第３導電層５０ｃは、シームレスで繋がっても良い。第２電極５２及び第２中間導電層５２Ｍは、シームレスで繋がっても良い。
図２（ｂ）及び図２（ｃ）に示すように、この例では、第１電極接続部５１Ｃは、第２導電層５０ｂの一部、第３導電層５０ｃの一部、及び、第４導電層５０ｄの一部を含む。
図１（ｂ）に示すように、絶縁部材８０は、第１絶縁層８１、第２絶縁層８２及び第３絶縁層８３を含む。これらの絶縁層の間の境界は明確でも、不明確でも良い。例えば、第３方向Ｄ３における第１絶縁層８１の位置は、第３方向Ｄ３における半導体層１０の位置と、第３方向Ｄ３における第３絶縁層８３の位置と、の間にある。例えば、第３方向Ｄ３における第２絶縁層８２の位置は、第３方向Ｄ３における第１絶縁層８１の位置と、第３方向Ｄ３における第３絶縁層８３の位置と、の間にある。
図１（ｃ）に示すように、この例では、絶縁部材８０の第１絶縁部分８０ａは、第２絶縁層８２の一部に対応する。
図２（ａ）に示すように、第２絶縁部分８０ｂ及び第３絶縁部分８０ｃは、第３絶縁層８３の一部に対応する。
図１（ｂ）に示すように、この例では、第４絶縁部分８０ｄは、第１絶縁層８１の一部及び第２絶縁層８２の一部に対応する。
図１（ｂ）に示すように、第５絶縁部分８０ｅは、第３絶縁層８３の一部に対応する。
図１（ｂ）に示すように、この例では、半導体装置１１０は、絶縁膜８５を含む。絶縁膜８５は、半導体層１０と第１電極５１との間に設けられる。絶縁膜８５は、例えば、ゲート絶縁膜として機能する。
以下、実施形態に係る半導体装置のいくつかの例について説明する。以下においては、上記の半導体装置１１０と異なる部分について説明する。
図３（ａ）及び図３（ｂ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
これらの図は、図１（ａ）のＡ１−Ａ２線断面に対応する断面図である。
図３（ａ）に示すように、実施形態に係る半導体装置１１０ａは、中間電極５１Ｎを含む。中間電極５１Ｎは、第２電極５２と電気的に接続される。電気的な接続は、例えば、第２電極接続部５２Ｃ（図３（ａ）の破線）により行われる。
第３方向Ｄ３における中間電極５１Ｎの位置は、第３方向Ｄ３における第１電極５１の位置と、第３方向Ｄ３における第１延在導電層５１Ｅの位置と、の間にある。例えば、中間電極５１Ｎは、第３導電層５０ｃにより形成される。例えば、中間電極５１Ｎは、第１方向Ｄ１に沿って延びる。
第２方向Ｄ２における中間電極５１Ｎの位置は、第２方向Ｄ２における第１電極５１の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。
中間電極５１Ｎは、例えば、フィールドプレートとして機能する。半導体装置１１０ａにおいては、例えば、２つのフィールドプレート（中間電極５１Ｎ及び第４電極５４）が設けられる。これにより、電界の集中がより抑制できる。例えば、ゲート-ドレイン間の容量を小さくできる。より安定した動作が得られる。
図３（ａ）に示すように、絶縁部材８０は、第６絶縁部分８０ｆを含んでも良い。第６絶縁部分８０ｆは、第１中間導電層５１Ｍと中間電極５１Ｎとの間に設けられる。第６絶縁部分８０ｆは、例えば、第１絶縁層８２の一部である。
図３（ｂ）に示すように、実施形態に係る半導体装置１１０ｂにおいても、中間電極５１Ｎが設けられる。半導体装置１１０ｂにおいては、接続部５４ｖが設けられる。接続部５４ｖは、中間電極５１Ｎを第４電極５４と電気的に接続する。例えば、第４電極５４は、第２電極接続部５２Ｃ（図３（ｂ）の破線）により、第２電極５２に電気的に接続される。中間電極５１Ｎが、第２電極接続部５２Ｃにより、第２電極５２に電気的に接続されても良い。これにより、ソース抵抗を小さくできる。
図４及び図５は、第１実施形態に係る半導体装置を例示する模式的断面図である。
これらの図は、図１（ａ）のＡ１−Ａ２線断面に対応する断面図である。
図４に示すように、実施形態に係る半導体装置１１１においては、絶縁部材８０の第１絶縁部分８０ａの少なくとも一部は、第１中間導電層５１Ｍ（または第３導電層５０ｃ）と、第２電極接続部５２Ｃと、の間にある。第１中間導電層５１Ｍ（または第３導電層５０ｃ）により、第１電極５１は、第１電極接続部５１Ｃに電気的に接続される。
図５に示すように、実施形態に係る半導体装置１１２においては、絶縁部材８０の第１絶縁部分８０ａの少なくとも一部は、第１電極５１と、第１中間導電層５１Ｍ（または第３導電層５０ｃ）と、の間にある。
半導体装置１１１及び１１２においても、電気的な接続領域（例えば、第２領域１０Ｂ）の面積を小さくでき、装置のサイズを小さく維持できる。フィールドプレートにより、電界の集中を抑制できる。例えば、ソースドレイン間の寄生容量を小さくできる。第１延在導電層５１Ｅにより、ゲート抵抗を低くできる。実施形態によれば、安定した動作が得られる半導体装置を提供できる。
（第２実施形態）
図６（ａ）〜図６（ｃ）、及び、図７（ａ）〜図７（ｃ）は、第２実施形態に係る半導体装置を例示する模式図である。
図６（ａ）は、図６（ｂ）の矢印ＡＡからみた平面図である。図６（ｂ）は、図６（ａ）のＡ１−Ａ２線断面図である。図６（ｃ）は、図６（ａ）のＢ１−Ｂ２線断面図である。図７（ａ）は、図６（ａ）のＣ１−Ｃ２線断面図である。図７（ｂ）は、図６（ａ）のＤ１−Ｄ２線断面図である。図７（ｃ）は、図６（ａ）のＥ１−Ｅ２線断面図である。
図６（ａ）及び図６（ｂ）に示すように、実施形態に係る半導体装置１２０も、半導体層１０、第１電極５１、第２電極５２、第３電極５３、第４電極５４、第１延在導電層５１Ｅ、第２延在導電層５２Ｅ、第１電極接続部５１Ｃ、第２電極接続部５２Ｃ及び絶縁部材８０を含む。
第１〜第４電極５１〜５４は、第１方向Ｄ１（例えばＹ軸方向）に沿って延びる。
第２方向Ｄ２は、第１方向Ｄ１と交差する。第２方向Ｄ２は、例えば、Ｘ軸方向である。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２を含む第１平面（Ｘ−Ｙ平面）と交差する。第３方向Ｄ３は、例えば、Ｚ軸方向である。
第２方向Ｄ２における第１電極５１の位置は、第２方向Ｄ２における第２電極５２の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。
図６（ｂ）に示すように、半導体層１０から第１電極５１への方向、半導体層１０から第２電極５２への方向、及び、半導体層１０から第３電極５３への方向は、第３方向Ｄ３に沿う。
第１延在導電層５１Ｅは、第１方向Ｄ１に沿って延び、第１電極５１と電気的に接続される。第１電極５１は、第３方向Ｄ３において、半導体層１０と第１延在導電層５１Ｅとの間にある。
第１延在導電層５１Ｅから第４電極５４への方向は、第２方向Ｄ２に沿う。第２方向Ｄ２における第４電極５４の位置は、第２方向Ｄ２における第１電極５１の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。
第２延在導電層５２Ｅは、第１方向Ｄ１に沿って延び、第２電極５２と電気的に接続される。第２電極５２は、第３方向Ｄ３において、半導体層１０と第２延在導電層５２Ｅとの間にある。
第１電極接続部５１Ｃは、第１電極５１と電気的に接続される（図７（ａ）参照）。第２電極接続部５２Ｃは、第２電極５２及び第４電極５４と電気的に接続される（図７（ｂ）及び図７（ｃ）参照）。
図６（ａ）に示すように、第１方向Ｄ１における第１電極接続部５１Ｃの位置は、第１方向Ｄ１における第２電極接続部５２Ｃの位置と、第１方向Ｄ１における第３電極５３の位置と、の間にある。第１電極接続部５１Ｃ及び第２電極接続部５２Ｃは、例えば、第２領域１０Ｂに設けられる（図６（ａ）参照）。
このように、半導体装置１２０においては、第１電極接続部５１Ｃ及び第２電極接続部５２Ｃの第１方向Ｄ１における位置関係が、半導体装置１１０におけるそれとは異なる。
図７（ｂ）に示すように、半導体装置１２０において、絶縁部材８０は、第１絶縁部分８０ａを含む。図６（ｃ）及び図７（ｂ）に示すように、第１絶縁部分８０ａは、第３方向Ｄ３において、第１電極接続部５１Ｃと、第２延在導電層５２Ｅの一部５２Ｅｐと、の間にある。第１絶縁部分８０ａは、例えば、第２絶縁層８２の一部である。
半導体装置１２０においては、絶縁部材８０の第１絶縁部分８０ａにより、下層の第１電極接続部５１Ｃと、上層の第２延在導電層５２Ｅと、が互いに電気的に絶縁される。これにより、例えば、電気的な接続領域（例えば、第２領域１０Ｂ）の面積を小さくでき、装置のサイズを小さく維持できる。第５電極５４によるフィールドプレートにより、電界の集中を抑制できる。例えば、ソースドレイン間の寄生容量を小さくできる。第１延在導電層５１Ｅにより、ゲート抵抗を低くできる。実施形態によれば、安定した動作が得られる半導体装置を提供できる。
図７（ｃ）に示すように、絶縁部材８０は、第２絶縁部分８０ｂをさらに含んでも良い。第２絶縁部分８０ｂは、第１電極接続部５１Ｃと、第４電極５４の一部５４ｐと、の間にある。第２絶縁部分８０ｂは、例えば、第２絶縁層８２の一部である。
図７（ａ）に示すように、絶縁部材８０は、第３絶縁部分８０ｃをさらに含んでも良い。第３絶縁部分８０ｃは、第１方向Ｄ１において、第２電極接続部５２Ｃと第１延在導電層５１Ｅとの間にある。第１電極接続部５１Ｃは、第３方向Ｄ３において、半導体層１０と第３絶縁部分８０ｃとの間にある。第３絶縁部分８０ｃは、例えば、第３絶縁層８３の一部である。
図６（ｂ）に示すように、絶縁部材８０は、第４絶縁部分８０ｄをさらに含んでも良い。第４絶縁部分８０ｄは、半導体層１０と第４電極５３との間にある。第４絶縁部分８０ｄは、第２絶縁層８２の一部である。
図６（ｂ）に示すように、絶縁部材８０は、第５絶縁部分８０ｅをさらに含んでも良い。第５絶縁部分８０ｅは、第１延在導電層５１Ｅと第４電極５４との間にある。第５絶縁部分８０ｅは、第３絶縁層８３の一部である。
図６（ｂ）に示すように、半導体装置１２０は、第１中間導電層５１Ｍをさらに含んでも良い。第１中間導電層５１Ｍの少なくとも一部は、第３方向Ｄ３において第１電極５１と第１延在導電層５１Ｅとの間にある。第１中間導電層５１Ｍは、第１端部５１Ｍａを含む。第２方向Ｄ２における第１端部５１Ｍａの位置は、第２方向Ｄ２における第１電極５１の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。第１中間導電層５１Ｍが、第３電極５３の側に突出している。第１中間導電層５１Ｍは、フィールドプレートとして機能する。これにより、電界集中がより抑制できる。より安定した動作が得られる。
図７（ｂ）に示すように、半導体装置１２０において、第１電極接続部５１Ｃは、第２導電層５０ｂにより形成される。実施形態において、第１電極接続部５１Ｃは、第１導電層５０ａにより形成されても良い。
図８（ａ）〜図８（ｃ）は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図８（ａ）は、図６（ａ）のＢ１−Ｂ２線断面に対応する断面図である。図８（ｂ）は、図６（ａ）のＤ１−Ｄ２線断面に対応する断面図である。図８（ｃ）は、図６（ａ）のＥ１−Ｅ２線断面に対応する断面図である。
図８（ａ）〜図８（ｃ）に示すように、この例においては、第１電極接続部５１Ｃは、第１接続導電層５１Ｃａ及び第２接続導電層５１Ｃｂを含む。図８（ａ）に示すように、第１接続導電層５１Ｃａから第１中間導電層５１Ｍへの方向は、上記の第１平面（Ｘ−Ｙ平面）に沿う。図８（ｂ）に示すように、第１接続導電層５１Ｃａから第２中間導電層５２Ｍへの方向は、上記の第１平面（Ｘ−Ｙ平面）に沿う。第１接続導電層５１Ｃａ、第１中間導電層５１Ｍ及び第２中間導電層５２Ｍは、例えば、第３導電層５０ｃの少なくとも一部である。
図８（ａ）及び図８（ｂ）に示すように、第２接続導電層５１Ｃｂは、半導体層１０と第１接続導電層５１Ｃａとの間にある。例えば、図８（ｂ）に示すように、第２接続導電層５１Ｃｂから第２電極５２への方向は、第１平面（Ｘ−Ｙ平面）に沿う。第２接続導電層５１Ｃｂから第１電極５１への方向は、第１平面（Ｘ−Ｙ平面）に沿っても良い。第２接続導電層５１Ｃｂは、例えば、第１導電層５０ａの少なくとも一部である。第２接続導電層５１Ｃｂは、例えば、第２導電層５０ｂの少なくとも一部でも良い。
図９（ａ）〜図９（ｃ）は、第２実施形態に係る半導体装置を例示する模式的断面図である。
図９（ａ）は、図６（ａ）のＢ１−Ｂ２線断面に対応する断面図である。図９（ｂ）は、図６（ａ）のＤ１−Ｄ２線断面に対応する断面図である。図９（ｃ）は、図６（ａ）のＥ１−Ｅ２線断面に対応する断面図である。
図９（ａ）〜図９（ｃ）に示すように、この例においては、第１電極接続部５１Ｃは、第１接続導電層５１Ｃａを含む。この場合も、第１接続導電層５１Ｃａから第１中間導電層５１Ｍへの方向は、上記の第１平面（Ｘ−Ｙ平面）に沿う。図９（ｂ）に示すように、第１接続導電層５１Ｃａから第２中間導電層５２Ｍへの方向は、上記の第１平面（Ｘ−Ｙ平面）に沿う。第１接続導電層５１Ｃａ、第１中間導電層５１Ｍ及び第２中間導電層５２Ｍは、例えば、第３導電層５０ｃの少なくとも一部である。
図９（ｂ）及び図９（ｃ）に示すように、絶縁部材８０の一部８０ｐは、第３方向Ｄ３において、半導体層１０と第１接続導電層５１Ｃａとの間にある。
半導体装置１２１及び１２２においても、装置のサイズを小さく維持できる。電界の集中を抑制できる。例えば、ソースドレイン間の寄生容量を小さくできる。第１延在導電層５１Ｅにより、ゲート抵抗を低くできる。安定した動作が得られる。
半導体装置１２０〜１２２においても、半導体装置１１０ａ及び１１０ｂに関して説明した構成が適用されても良い。例えば、第２電極５２と電気的に接続された中間電極５１Ｎ（図３（ａ）及び図３（ｂ））が設けられても良い。第３方向Ｄ３における中間電極５１Ｎの位置は、第３方向Ｄ３における第１電極５１の位置と、第３方向Ｄ３における第１延在導電層５１Ｅの位置と、の間にある。第２方向Ｄ２における中間電極５１Ｎの位置は、第２方向Ｄ２における第１電極５１の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。例えば、接続部５４ｖ（図３（ｂ）参照）が設けられても良い。接続部５４ｖは、中間電極５１Ｎを第４電極５４と電気的に接続する。
第２実施形態に係る半導体装置において、第１実施形態に関して説明した構成を適応しても良い。
図１０及び図１１は、実施形態に係る半導体装置を例示する模式的断面図である。
これらの図は、図１（ａ）または図６（ａ）のＡ１−Ａ２線断面に対応する断面図である。
図１０に示すように、実施形態に係る半導体装置１３０においては、第１電極５１の一部（例えば、下端）から第１半導体領域１１への方向は、第２方向Ｄ２に沿う。例えば、第１電極５１は、トレンチ型のゲート電極である。これにより、例えばしきい値電圧を高くすることができる。例えば、ノーマリオフ動作が得られる。
この例では、中間絶縁膜８６が設けられている。中間絶縁膜８６は、絶縁膜８５と半導体層１０との間に設けられる。例えば、中間絶縁膜８６は、シリコン及び窒素を含む。絶縁膜８５は、例えば、シリコン及び酸素を含む。中間絶縁膜８６により、半導体層１０が保護される。安定した特性を得やすくなる。
図１１に示すように、半導体装置１３１は、半導体膜１３をさらに含んでも良い。第３半導体膜１３は、半導体層１０と第３電極５３との間に設けられる。半導体膜１３は、例えば、Ａｌｘ３Ｇａ１−ｘ３Ｎ（０≦ｘ３≦１）を含む。半導体膜１３は、例えば、Ｍｇ、Ｚｎ及びＣよりなる群から選択された少なくとも１つの第１元素をさらに含む。第１元素は、ｐ形不純物として機能する。半導体膜１３が設けられる場合、絶縁膜８５は、省略されても良い。
半導体装置１３０及び１３１に関して説明した構成が、第１実施形態または第２実施形態に係る半導体装置、及び、それらの変形の半導体装置に適用されても良い。
（第３実施形態）
図１２（ａ）及び図１２（ｂ）は、第３実施形態に係る半導体装置を例示する模式的平面図である。
図１３〜図２０は、第３実施形態に係る半導体装置を例示する模式的断面図である。
図１２（ａ）及び図１２（ｂ）は、図１３の矢印ＡＢからみたときの平面図である。図１２（ｂ）は、後述する第１〜第３パッド６１〜６３を除去したときの平面図である。図１３は、図１２（ｂ）のＧ１−Ｇ２線断面図である。図１４は、図１２（ｂ）のＨ１−Ｈ２線断面図である。図１５は、図１２（ｂ）のＩ１−Ｉ２線断面図である。図１６は、図１２（ｂ）のＪ１−Ｊ２線断面図である。図１７は、図１２（ｂ）のＫ１−Ｋ２線断面図である。図１８は、図１２（ｂ）のＬ１−Ｌ２線断面図である。図１９は、図１２（ｂ）のＭ１−Ｍ２線断面図である。図２０は、図１２（ｂ）のＮ１−Ｎ２線断面図である。
図１２（ａ）及び図１２（ｂ）に示すように、実施形態に係る半導体装置１５０は、第１電極５１、第２電極５２、第３電極５３、半導体層１０及び第１パッド部６１を含む。この例では、半導体装置１５０は、第２パッド部６２及び第３パッド部６３をさらに含む。
図１４に示すように、半導体装置１５０は、第１接続部材７１及び第２接続部材７２をさらに含む。
図１２（ａ）及び図１２（ｂ）に示すように、第１電極５１、第２電極５２、第３電極５３及び第４電極５４は、第１方向Ｄ１に沿って延びる。第１方向Ｄ１は、例えば、Ｙ軸方向である。Ｙ軸方向に対して垂直な１つの方向をＸ軸方向とする。Ｘ軸方向及びＹ軸方向に対して垂直な方向をＺ軸方向とする。
第１方向Ｄ１と交差する１つの方向を第２方向Ｄ２とする。第１方向Ｄ１及び第２方向Ｄ２を含む平面と交差する１つの方向を第３方向Ｄ３とする。第２方向Ｄ２は、例えば、Ｘ軸方向である。第３方向Ｄ３は、例えば、Ｚ軸方向である。
第１電極５１の第１方向Ｄ１に沿う長さは、第１電極５１の第２方向Ｄ２に沿う長さよりも長い。第１電極５１の第１方向Ｄ１に沿う長さは、第１電極５１の第３方向Ｄ３に沿う長さよりも長い。
第２電極５２の第１方向Ｄ１に沿う長さは、第２電極５２の第２方向Ｄ２に沿う長さよりも長い。第２電極５２の第１方向Ｄ１に沿う長さは、第２電極５２の第３方向Ｄ３に沿う長さよりも長い。
第３電極５３の第１方向Ｄ１に沿う長さは、第３電極５３の第２方向Ｄ２に沿う長さよりも長い。第３電極５３の第１方向Ｄ１に沿う長さは、第３電極５３の第３方向Ｄ３に沿う長さよりも長い。
第４電極５４の第１方向Ｄ１に沿う長さは、第４電極５４の第２方向Ｄ２に沿う長さよりも長い。第４電極５４の第１方向Ｄ１に沿う長さは、第４電極５４の第３方向Ｄ３に沿う長さよりも長い。
第２方向Ｄ２における第１電極５１の位置は、第２方向Ｄ２における第２電極５２の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。
第２方向Ｄ２における第４電極５４の位置は、第２方向Ｄ２における第１電極５１の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。
図１３に示すように、半導体層１０から第１電極５１への方向、半導体層１０から第２電極５２への方向、半導体層１０から第３電極５３への方向、及び、半導体層１０から第４電極５４への方向は、第３方向Ｄ３に沿う。
半導体層１０は、例えば、第１半導体領域１１及び第２半導体領域１２を含む。第２半導体領域１２は、第１半導体領域１１と、第１電極５１との間にある。この例では、基板１５が設けられている。第１半導体領域１１は、基板１５と第２半導体領域１２との間にある。第１半導体領域１１は、例えば、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。第１半導体領域１１は、例えばＧａＮを含む。第２半導体領域１２は、例えば、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２））を含む。
図１４に示すように、第１電極５１の第１電極部分ｅｐ１、第２電極５２の第２電極部分ｅｐ２、第３電極５３の第３電極部分ｅｐ３及び第４電極５４の第４電極部分ｅｐ４は、半導体層１０と第１パッド部６１との間にある。
図１４に示すように、第１接続部材７１は、第１パッド部６１と第２電極５２との間に設けられる。第１接続部材７１は、第１パッド部６１を第２電極５２と電気的に接続する。この例では、第１接続部材７１は、第２延在導電層５２Ｅ及び第２中間導電層５２Ｍを介して、第２電極５２と電気的に接続される。
第２接続部材７２は、第１パッド部６１と第４電極５４との間に設けられる。第２接続部材７２は、第１パッド部６１を第４電極５４と電気的に接続する。例えば、第２延在導電層５２Ｅから第４電極５４への方向は、第２方向Ｄ２に沿う。
第１電極５１は、例えば、ゲート電極として、機能する。第２電極５２は、例えば、ソース電極として、機能する。第３電極５３は、例えば、ドレイン電極として、機能する。半導体装置１１０は、例えば、トランジスタである。
第１パッド部６１により、第４電極５４は、第２電極５２と電気的に接続される。第４電極５４は、例えば、フィールドプレートとして機能する。フィールドプレートにより、電界の集中が抑制でき、より安定した動作が得られる。
第１パッド部６１は、Ｚ軸方向において、第１〜第４電極５１〜５４と重なる。第１パッド部６１は、Ｚ軸方向において、半導体層１０の第１領域１０Ａと重なる（図１２（ｂ）参照）。第１領域１０Ａは、例えば、アクティブ領域である。第１パッド部６１は、例えば、ソース用パッド部として機能する。パッド部としての領域が省略できる。
図１２（ｂ）及び図１６に示すように、第２パッド部６２と第３パッド部６３との間においては、パッド部が設けられていない。
図１８に示すように、第１接続部材７１の第１方向Ｄ１に沿う長さを長さ７１ｙとする。図１４に示すように、第１接続部材７１の第２方向Ｄ２に沿う長さを長さ７１ｘとする。図１４及び図１８に示すように、第１接続部材７１の第３方向Ｄ３に沿う長さを長さ７１ｚとする。例えば、第１接続部材７１の第１方向Ｄ１に沿う長さ７１ｙは、第１接続部材７１の第２方向Ｄ２に沿う長さ７１ｘよりも長い。第１接続部材７１の第３方向Ｄ３に沿う長さ７１ｚは、第１接続部材７１の第２方向Ｄ２に沿う長さ７１ｘよりも長くても良い。
図２０に示すように、第２接続部材７２の第１方向Ｄ１に沿う長さを長さ７２ｙとする。図１４に示すように、第２接続部材７２の第２方向Ｄ２に沿う長さを長さ７２ｘとする。図１４及び図２０に示すように、第２接続部材７２の第３方向Ｄ３に沿う長さを長さ７２ｚとする。例えば、第２接続部材７２の第１方向Ｄ１に沿う長さ７２ｙは、第２接続部材７２の第２方向Ｄ２に沿う長さ７２ｘよりも長い。第２接続部材７２の第３方向Ｄ３に沿う長さ７２ｚは、第２接続部材７２の第２方向Ｄ２に沿う長さ７２ｘよりも長くても良い。
図１２（ａ）に示すように、第１パッド部６１の第２方向Ｄ２に沿う長さを長さ６１ｘとする。第１パッド部６１の第１方向Ｄ１に沿う長さを長さ６１ｙとする。図１４に示すように、第１パッド部６１の第３方向Ｄ３に沿う長さを長さ６１ｚとする。１つの例において、長さ６１ｘは、長さ６１ｙよりも長い。例えば、長さ６１ｚは、長さ６１ｘよりも短い。
図１３に示すように、半導体装置１５０は、第２パッド部６２及び第３接続部材７３を含む。第１電極５１の第５電極部分ｅｐ５、第２電極５２の第６電極部分ｅｐ６、第３電極５３の第７電極部分ｅｐ７、及び、第４電極５４の第８電極部分ｅｐ８は、半導体層１０と第２パッド部６２との間にある。
第３接続部材７３は、第２パッド部６２と第１電極５１との間に設けられる。第３接続部材６３は、第２パッド部６２を第１電極５１と電気的に接続する。この例では、この例では、第３接続部材７１は、第１延在導電層５１Ｅ及び第１中間導電層５１Ｍを介して、第１電極５１と電気的に接続される。
第１中間導電層５１Ｍにより、第１延在導電層５１Ｅは、第１電極５１と電気的に接続される。この例では、接続導電部５１Ｅｖにより、第１延在導電層５１Ｅが第１中間導電層５１Ｍと電気的に接続される。この例では、接続導電部５１Ｍｖにより、第１中間導電層５１Ｍが第１電極５１と電気的に接続される。第１電極５１、接続導電部５１Ｍｖ、第１中間導電層５１Ｍ、接続導電部５１Ｅｖ及び第１延在導電層５１Ｅのそれぞれの間の境界は明確でも、不明確でも良い。これらの部分の少なくとも一部が、実質的に一体的でも良い。
例えば、第１中間導電層５１Ｍは、第１端部５１Ｍａを含む。第１中間導電層５１Ｍは、第２端部５１Ｍｂを含んでも良い。第２端部５１Ｍｂから第１端部５１Ｍａへの方向は、第２方向Ｄ２に沿う。第２方向Ｄ２における第１端部５１Ｍａの位置は、第２方向Ｄ２における第１電極５１の位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。この例では、第２方向Ｄ２における第４電極５４の位置は、第２方向における第１端部５１Ｍａの位置と、第２方向Ｄ２における第３電極５３の位置と、の間にある。第４電極５４の少なくとも一部は、第３方向Ｄ３において、第１中間導電層５１Ｍと重なっていても良い。例えば、第４電極５４は、第３方向Ｄ３において、第１端部５１Ｍａと重なっていても良い。
第２パッド部６２は、Ｚ軸方向において、第１〜第４電極５１〜５４と重なる。第２パッド部６２は、Ｚ軸方向において、半導体層１０の第１領域１０Ａと重なる（図１２（ｂ）参照）。第２パッド部６２は、例えば、ゲート用パッド部として機能する。パッド部としての領域が省略できる。
図１２に示すように、第１パッド部６１から第２パッド部６２への方向は、第１方向Ｄ１に沿う。
図１７に示すように、第３接続部材７３の第１方向Ｄ１に沿う長さを長さ７３ｙとする。図１３に示すように、第３接続部材７３の第２方向Ｄ２に沿う長さを長さ７３ｘとする。図１３及び図１７に示すように、第３接続部材７３の第３方向Ｄ３に沿う長さを長さ７３ｚとする。例えば、長さ７３ｙは、長さ７３ｘよりも長い。例えば、長さ７３ｚは、長さ７３ｘよりも長くても良い。
図１２（ａ）に示すように、第２パッド部６２の第２方向Ｄ２に沿う長さを長さ６２ｘとする。第２パッド部６２の第１方向Ｄ１に沿う長さを長さ６２ｙとする。図１３及び図１７に示すように、第２パッド部６２の第３方向Ｄ３に沿う長さを長さ６２ｚとする。１つの例において、長さ６２ｘは、長さ６２ｙよりも長くても良い。例えば、長さ６２ｚは、長さ６２ｙよりも短い。
図１５に示すように、半導体装置１５０は、第３パッド部６３及び第４接続部材７４を含む。第１電極５１の第９電極部分ｅｐ９、第２電極５２の第１０電極部分ｅｐ１０、第３電極５３の第１１電極部分ｅｐ１１、及び、第４電極５４の第１２極部分ｅｐ１２は、半導体層１０と第３パッド部６３との間にある。
第４接続部材７４は、第３パッド部６３と第３電極５３との間に設けられる。第４接続部材７４は、第３パッド部６３を第３電極５３と電気的に接続する。この例では、第４接続部材７４は、第３延在導電層５３Ｅ及び第３中間導電層５３Ｍを介して、第３電極５３と電気的に接続される。
第３パッド部６３は、Ｚ軸方向において、第１〜第４電極５１〜５４と重なる。第３パッド部６３は、Ｚ軸方向において、半導体層１０の第１領域１０Ａと重なる（図１２（ｂ）参照）。第３パッド部６３は、例えば、ドレイン用パッド部として機能する。パッド部としての領域が省略できる。例えば、第３パッド部６３と基板１５との間の寄生容量を小さくできる。例えば、スイッチング動作が安定する。
図１２（ａ）に示すように、例えば、第１パッド部６１から第３パッド部６３への方向は、第１方向Ｄ１に沿う。例えば、第２パッド部６２は、第１方向Ｄ１において、第１パッド部６１と第３パッド部６３との間にある。
図１９に示すように、第４接続部材７４の第１方向Ｄ１に沿う長さを長さ７４ｙとする。図１５に示すように、第４接続部材７４の第２方向Ｄ２に沿う長さを長さ７４ｘとする。図１５及び図１９に示すように、第４接続部材７４の第３方向Ｄ３に沿う長さを長さ７４ｚとする。例えば、長さ７４ｙは、長さ７４ｘよりも長い。例えば、長さ７４ｚは、長さ７４ｘよりも長い。
図１２（ａ）に示すように、第３パッド部６３の第２方向Ｄ２に沿う長さを長さ６３ｘとする。第３パッド部６３の第１方向Ｄ１に沿う長さを長さ６３ｙとする。図１５及び図１９に示すように、第３パッド部６３の第３方向Ｄ３に沿う長さを長さ６３ｚとする。１つの例において、長さ６３ｘは、長さ６３ｙよりも長い。例えば、長さ６３ｚは、長さ６３ｙよりも短い。
第３実施形態において、第１実施形態または第２実施形態に関して説明した構成が適用できる。例えば、半導体装置１５０は、絶縁部材８０を含む。半導体装置１５０は、例えば、第１〜第３絶縁層８１〜８３を含む。第３実施形態において、第３絶縁層８３は、樹脂を含んでも良い。樹脂は、例えば、ポリイミドを含む。半導体装置１０は、絶縁膜８５を含んでも良い。絶縁膜８５は、例えば、半導体層１０と第１電極５１との間に設けられる。半導体装置１５０は、例えば、第１〜第４導電層５０ａ〜５０ｄを含んでも良い。半導体装置１３０及び１３１に関して説明した構成が、第３実施形態に係る半導体装置及びその変形の半導体装置に適用されても良い。
以下、半導体装置に含まれる材料の例について説明する。
第１電極５１は、例えば、ＴｉＮ、ＷＮ、ＴａＮ、Ｎｉ、Ａｕ及びＰｔよりなる群から選択された少なくとも１つを含む。第２電極５２及び第３電極５３は、例えば、Ｔｉ、Ａｌ及びＴａよりなる群から選択された少なくとも１つを含む。第４電極５４、及び、第１〜第３延在導電層５１Ｅ〜５３Ｅは、例えば、Ａｌ、Ｃｕ、Ａｕ及びＡｇよりなる群から選択された少なくとも１つを含む。第１〜第３中間導電層５１Ｍ〜５３Ｍは、例えば、Ａｌ、Ｃｕ、Ａｕ及びＡｇよりなる群から選択された少なくとも１つを含む。
第１絶縁層８１、第２絶縁層８２及び第３絶縁層８３の少なくともいずれかは、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、及び、酸化アルミニウムからなる群から選択された少なくとも１つを含む。第３絶縁層８３は、例えば、ポリイミドを含んでも良い。絶縁膜８５は、例えば、酸化シリコンを含む。
実施形態は、以下の構成（例えば、技術案）を含む。
（構成１）
第１方向に沿って延びる第１電極と、
前記第１方向に沿って延びる第２電極と、
前記第１方向に沿って延びる第３電極であって、前記第１方向と交差する第２方向における前記第１電極の位置は、前記第２方向における前記第２電極の位置と、前記第２方向における前記第３電極の位置と、の間にある、前記第３電極と、
前記第１方向に沿って延びる第４電極であって、前記第２方向における前記第４電極の位置は、前記第２方向における前記第１電極の前記位置と、前記第２方向における前記第３電極の前記位置と、の間にある、前記第４電極と、
半導体層であって、前記半導体層から前記第１電極への方向、前記半導体層から前記第２電極への方向、前記半導体層から前記第３電極への方向、及び、前記半導体層から前記第４電極への方向は、前記第１方向及び前記第２方向を含む第１平面と交差する第３方向に沿う、前記半導体層と、
第１パッド部であって、前記第１電極の第１電極部分、前記第２電極の第２電極部分、前記第３電極の第３電極部分及び前記第４電極の第４電極部分は、前記半導体層と前記第１パッド部との間にある、前記第１パッド部と、
前記第１パッド部と前記第２電極との間に設けられ、前記第１パッド部を前記第２電極と電気的に接続する第１接続部材と、
前記第１パッド部と前記第４電極との間に設けられ、前記第１パッド部を前記第４電極と電気的に接続する第２接続部材と、
を備えた、半導体装置。
（構成２）
前記第１接続部材の前記第１方向に沿う長さは、前記第１接続部材の前記第２方向に沿う長さよりも長い、構成１記載の半導体装置。
（構成３）
前記第１接続部材の前記第３方向に沿う長さは、前記第１接続部材の前記第２方向に沿う前記長さよりも長い、構成２記載の半導体装置。
（構成４）
前記第２接続部材の前記第１方向に沿う長さは、前記第２接続部材の前記第２方向に沿う長さよりも長い、構成１〜３のいずれか１つに記載の半導体装置。
（構成５）
前記第２接続部材の前記第３方向に沿う長さは、前記第２接続部材の前記第２方向に沿う前記長さよりも長い、構成４記載の半導体装置。
（構成６）
前記第１パッド部の前記第２方向に沿う長さは、前記第１パッド部の前記第１方向に沿う長さよりも長い、構成１〜５のいずれか１つに記載の半導体装置。
（構成７）
前記第１パッド部の前記第３方向に沿う長さは、前記第１パッド部の前記第１方向に沿う前記長さよりも短い、構成６記載の半導体装置。
（構成８）
第２パッド部と、
第３接続部材と、
をさらに備え、
前記第１電極の第５電極部分、前記第２電極の第６電極部分、前記第３電極の第７電極部分及び前記第４電極の第８電極部分は、前記半導体層と前記第２パッド部との間にあり、
前記第３接続部材は、前記第２パッド部と前記第１電極との間に設けられ、前記第２パッド部を前記第１電極と電気的に接続する、構成１〜４のいずれか１つに記載の半導体装置。
（構成９）
前記第１パッド部から前記第２パッド部への方向は、前記第１方向に沿う、構成８記載の半導体装置。
（構成１０）
前記第３接続部材の前記第１方向に沿う長さは、前記第３接続部材の前記第２方向に沿う長さよりも長い、構成８または９に記載の半導体装置。
（構成１１）
前記第３接続部材の前記第３方向に沿う長さは、前記第３接続部材の前記第２方向に沿う前記長さよりも長い、構成１０記載の半導体装置。
（構成１２）
前記第２パッド部の前記第２方向に沿う長さは、前記第２パッド部の前記第１方向に沿う長さよりも長い、構成８〜１１のいずれか１つに記載の半導体装置。
（構成１３）
前記第２パッド部の前記第３方向に沿う長さは、前記第２パッド部の前記第１方向に沿う前記長さよりも短い、構成１２記載の半導体装置。
（構成１４）
第３パッド部と、
第４接続部材と、
をさらに備え、
前記第１電極の第９電極部分、前記第２電極の第１０電極部分、前記第３電極の第１１電極部分及び前記第４電極の第１２極部分は、前記半導体層と前記第３パッド部との間にあり、
前記第４接続部材は、前記第３パッド部と前記第３電極との間に設けられ、前記第３パッド部を前記第３電極と電気的に接続する、構成１〜１３のいずれか１つに記載の半導体装置。
（構成１５）
前記第１パッド部から前記第３パッド部への方向は、前記第１方向に沿う、構成１４記載の半導体装置。
（構成１６）
前記第２パッド部は、前記第１方向において、前記第１パッド部と前記第３パッド部との間にある、構成１４または１５に記載の半導体装置。
（構成１７）
前記第４接続部材の前記第１方向に沿う長さは、前記第４接続部材の前記第２方向に沿う長さよりも長い、構成１４〜１６のいずれか１つに記載の半導体装置。
（構成１８）
前記第４接続部材の前記第３方向に沿う長さは、前記第４接続部材の前記第２方向に沿う前記長さよりも長い、構成１７記載の半導体装置。
（構成１９）
前記第３パッド部の前記第２方向に沿う長さは、前記第３パッド部の前記第１方向に沿う長さよりも長い、構成１４〜１８のいずれか１つに記載の半導体装置。
（構成２０）
前記第３パッド部の前記第３方向に沿う長さは、前記第３パッド部の前記第１方向に沿う前記長さよりも短い、構成１９記載の半導体装置。
実施形態によれば、安定した動作が得られる半導体装置が提供できる。
本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体層、電極、導電層、絶縁層、絶縁部材及び基板などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…半導体層、 １０Ａ〜１０Ｃ…第１〜第３領域、 １１、１２…第１、第２半導体領域、 １３…半導体膜、 １５…基板、 ５０ａ〜５０ｄ…第１〜第４導電層、 ５１〜５４…第１〜第４電極、 ５１Ｃ〜５３Ｃ…第１〜第３電極接続部、 ５１Ｃａ、５１Ｃｂ…第１、第２接続導電層、 ５１Ｅ〜５３Ｅ…第１〜第３延在導電層、 ５１Ｅｖ…接続導電部、 ５１Ｍ〜５３Ｍ…第１〜第３中間導電層、 ５１Ｍａ…第１端部、 ５１Ｍｂ…第２端部、 ５１Ｍｖ…接続導電部、 ５１Ｎ…中間電極、 ５１ｅ〜５４ｅ…端部、 ５１ｐ…一部、 ５２Ｅｐ…一部、 ５４ｐ…一部、 ５４ｖ…接続部、 ６１〜６３…第１〜第３パッド部、 ７１〜７３…第１〜第４接続部材、 ８０…絶縁部材、 ８０ａ〜８０ｆ…第１〜第６絶縁部分、 ８０ｐ…一部、 ８１〜８３…第１〜第３絶縁層、 ８５…絶縁膜、 ８６…中間絶縁膜、 １１０、１１０ａ、１１０ｂ、１１１、１１２、１２０、１２１、１２２、１３０、１３１、１５０…半導体装置、 ＡＡ…矢印、 Ｄ１〜Ｄ３…第１〜第３方向、 ｅｐ１〜ｅｐ１２…第１〜第１２接続部材

Claims (20)

  1. 第１方向に沿って延びる第１電極と、
    前記第１方向に沿って延びる第２電極と、
    前記第１方向に沿って延びる第３電極であって、前記第１方向と交差する第２方向における前記第１電極の位置は、前記第２方向における前記第２電極の位置と、前記第２方向における前記第３電極の位置と、の間にある、前記第３電極と、
    半導体層であって、前記半導体層から前記第１電極への方向、前記半導体層から前記第２電極への方向、及び、前記半導体層から前記第３電極への方向は、前記第１方向及び前記第２方向を含む第１平面と交差する第３方向に沿う、前記半導体層と、
    前記第１方向に沿って延び前記第１電極と電気的に接続された第１延在導電層であって、前記第１電極は、前記第３方向において、前記半導体層と前記第１延在導電層との間にある、前記第１延在導電層と、
    前記第１方向に沿って延びる第４電極であって、前記第１延在導電層から前記第４電極への方向は、前記第２方向に沿い、前記第２方向における前記第４電極の位置は、前記第２方向における前記第１電極の前記位置と、前記第２方向における前記第３電極の前記位置と、の間にある、前記第４電極と、
    前記第１電極と電気的に接続された第１電極接続部と、
    前記第２電極及び前記第４電極と電気的に接続された第２電極接続部であって、前記第１方向における前記第２電極接続部の位置は、前記第１方向における前記第１電極接続部の位置と、前記第１方向における前記第３電極の位置と、の間にある、前記第２電極接続部と、
    第１絶縁部分を含む絶縁部材であって、前記第１絶縁部分は、前記第３方向において前記第１電極の一部と、前記第２電極接続部と、の間にある、前記絶縁部材と、
    を備えた半導体装置。
  2. 前記絶縁部材は、第２絶縁部分をさらに含み、
    前記第２絶縁部分は、前記第２電極接続部と前記第１延在導電層との間にある、請求項１記載の半導体装置。
  3. 前記絶縁部材は、第３絶縁部分をさらに含み、
    前記第３絶縁部分は、前記第２電極接続部と前記第１電極接続部との間にある、請求項１または２に記載の半導体装置。
  4. 第１中間導電層をさらに備え、
    前記第１中間導電層の少なくとも一部は、前記第３方向において前記第１電極と前記第１延在導電層との間にあり、
    前記第１中間導電層は、第１端部を含み、
    前記第２方向における前記第１端部の位置は、前記第２方向における前記第１電極の前記位置と、前記第２方向における前記第３電極の前記位置と、の間にある、請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記第１絶縁部分の少なくとも一部は、前記第１中間導電層と前記第２電極接続部との間にある、請求項４記載の半導体装置。
  6. 前記第１絶縁部分の少なくとも一部は、前記第１電極と前記第１中間導電層との間にある、請求項４記載の半導体装置。
  7. 前記第２電極と電気的に接続された中間電極をさらに備え、
    前記第３方向における前記中間電極の位置は、前記第３方向における前記第１電極の位置と、前記第３方向における前記第１延在導電層の位置と、の間にあり、
    前記第２方向における前記中間電極の位置は、前記第２方向における前記第１電極の前記位置と、前記第２方向における前記第３電極の前記位置と、の間にある、請求項１〜４のいずれか１つに記載の半導体装置。
  8. 前記中間電極を前記第４電極と電気的に接続する接続部をさらに備えた、請求項７記載の半導体装置。
  9. 第１方向に沿って延びる第１電極と、
    前記第１方向に沿って延びる第２電極と、
    前記第１方向に沿って延びる第３電極であって、前記第１方向と交差する第２方向における前記第１電極の位置は、前記第２方向における前記第２電極の位置と、前記第２方向における前記第３電極の位置と、の間にある、前記第３電極と、
    半導体層であって、前記半導体層から前記第１電極への方向、前記半導体層から前記第２電極への方向、及び、前記半導体層から前記第３電極への方向は、前記第１方向及び前記第２方向を含む第１平面と交差する第３方向に沿う、前記半導体層と、
    前記第１方向に沿って延び前記第１電極と電気的に接続された第１延在導電層であって、前記第１電極は、前記第３方向において、前記半導体層と前記第１延在導電層との間にある、前記第１延在導電層と、
    前記第１方向に沿って延び前記第２電極と電気的に接続された第２延在導電層であって、前記第２電極は、前記第３方向において、前記半導体層と前記第２延在導電層との間にある、前記第２延在導電層と、
    前記第１方向に沿って延びる第４電極であって、前記第１延在導電層から前記第４電極への方向は、前記第２方向に沿い、前記第２方向における前記第４電極の位置は、前記第２方向における前記第１電極の前記位置と、前記第２方向における前記第３電極の前記位置と、の間にある、前記第４電極と、
    前記第１電極と電気的に接続された第１電極接続部と、
    前記第２電極及び前記第４電極と電気的に接続された第２電極接続部であって、前記第１方向における前記第１電極接続部の位置は、前記第１方向における前記第２電極接続部の位置と、前記第１方向における前記第３電極の位置と、の間にある、前記第１電極接続部と、
    第１絶縁部分を含む絶縁部材であって、前記第１絶縁部分は、前記第３方向において、前記第１電極接続部と、前記第２延在導電層の一部と、の間にある、前記絶縁部材と、
    を備えた半導体装置。
  10. 前記絶縁部材は、第２絶縁部分をさらに含み、
    前記第２絶縁部分は、前記第１電極接続部と、前記第４電極の一部と、の間にある、請求項９記載の半導体装置。
  11. 前記絶縁部材は、第３絶縁部分をさらに含み、
    前記第３絶縁部分は、前記第１方向において、前記第２電極接続部と前記第１延在導電層との間にあり、
    前記第１電極接続部は、前記第３方向において、前記半導体層と前記第３絶縁部分との間にある、請求項９または１０に記載の半導体装置。
  12. 第１中間導電層をさらに備え、
    前記第１中間導電層の少なくとも一部は、前記第３方向において前記第１電極と前記第１延在導電層との間にあり、
    前記第１中間導電層は、第１端部を含み、
    前記第２方向における前記第１端部の位置は、前記第２方向における前記第１電極の前記位置と、前記第２方向における前記第３電極の前記位置と、の間にある、請求項９〜１１のいずれか１つに記載の半導体装置。
  13. 前記第１電極接続部は、第１接続導電層を含み、
    前記第１接続導電層から前記第１中間導電層への方向は、前記第１平面に沿う、請求項１２記載の半導体装置。
  14. 前記第１電極接続部は、第２接続導電層をさらに含み、
    前記第２接続導電層は、前記半導体層と前記第１接続導電層との間にある、請求項１３記載の半導体装置。
  15. 前記第２接続導電層から前記第２電極への方向は、前記第１平面に沿う、請求項１４記載の半導体装置。
  16. 前記絶縁部材の一部は、前記第３方向において、前記半導体層と前記第１接続導電層との間にある、請求項１３〜１５のいずれか１つに記載の半導体装置。
  17. 前記第２電極と電気的に接続された中間電極をさらに備え、
    前記第３方向における前記中間電極の位置は、前記第３方向における前記第１電極の位置と、前記第３方向における前記第１延在導電層の位置と、の間にあり、
    前記第２方向における前記中間電極の位置は、前記第２方向における前記第１電極の前記位置と、前記第２方向における前記第３電極の前記位置と、の間にある、請求項９〜１５のいずれか１つに記載の半導体装置。
  18. 第１方向に沿って延びる第１電極と、
    前記第１方向に沿って延びる第２電極と、
    前記第１方向に沿って延びる第３電極であって、前記第１方向と交差する第２方向における前記第１電極の位置は、前記第２方向における前記第２電極の位置と、前記第２方向における前記第３電極の位置と、の間にある、前記第３電極と、
    前記第１方向に沿って延びる第４電極であって、前記第２方向における前記第４電極の位置は、前記第２方向における前記第１電極の前記位置と、前記第２方向における前記第３電極の前記位置と、の間にある、前記第４電極と、
    半導体層であって、前記半導体層から前記第１電極への方向、前記半導体層から前記第２電極への方向、前記半導体層から前記第３電極への方向、及び、前記半導体層から前記第４電極への方向は、前記第１方向及び前記第２方向を含む第１平面と交差する第３方向に沿う、前記半導体層と、
    第１パッド部であって、前記第１電極の第１電極部分、前記第２電極の第２電極部分、前記第３電極の第３電極部分及び前記第４電極の第４電極部分は、前記半導体層と前記第１パッド部との間にある、前記第１パッド部と、
    前記第１パッド部と前記第２電極との間に設けられ、前記第１パッド部を前記第２電極と電気的に接続する第１接続部材と、
    前記第１パッド部と前記第４電極との間に設けられ、前記第１パッド部を前記第４電極と電気的に接続する第２接続部材と、
    を備えた、半導体装置。
  19. 第２パッド部と、
    第３接続部材と、
    をさらに備え、
    前記第１電極の第５電極部分、前記第２電極の第６電極部分、前記第３電極の第７電極部分及び前記第４電極の第８電極部分は、前記半導体層と前記第２パッド部との間にあり、
    前記第３接続部材は、前記第２パッド部と前記第１電極との間に設けられ、前記第２パッド部を前記第１電極と電気的に接続する、請求項１８記載の半導体装置。
  20. 第３パッド部と、
    第４接続部材と、
    をさらに備え、
    前記第１電極の第９電極部分、前記第２電極の第１０電極部分、前記第３電極の第１１電極部分及び前記第４電極の第１２極部分は、前記半導体層と前記第３パッド部との間にあり、
    前記第４接続部材は、前記第３パッド部と前記第３電極との間に設けられ、前記第３パッド部を前記第３電極と電気的に接続する、請求項１８または１９に記載の半導体装置。
JP2019076929A 2019-04-15 2019-04-15 半導体装置 Active JP7366576B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019076929A JP7366576B2 (ja) 2019-04-15 2019-04-15 半導体装置
US16/802,295 US11043452B2 (en) 2019-04-15 2020-02-26 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019076929A JP7366576B2 (ja) 2019-04-15 2019-04-15 半導体装置

Publications (3)

Publication Number Publication Date
JP2020177942A true JP2020177942A (ja) 2020-10-29
JP2020177942A5 JP2020177942A5 (ja) 2022-04-14
JP7366576B2 JP7366576B2 (ja) 2023-10-23

Family

ID=72748124

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019076929A Active JP7366576B2 (ja) 2019-04-15 2019-04-15 半導体装置

Country Status (2)

Country Link
US (1) US11043452B2 (ja)
JP (1) JP7366576B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7482827B2 (ja) 2021-04-26 2024-05-14 三菱電機株式会社 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7224979B2 (ja) * 2019-03-15 2023-02-20 株式会社東芝 半導体装置
US11842937B2 (en) * 2021-07-30 2023-12-12 Wolfspeed, Inc. Encapsulation stack for improved humidity performance and related fabrication methods
US20230352572A1 (en) * 2022-04-28 2023-11-02 Qorvo Us, Inc. Shielded gate transistor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012199285A (ja) * 2011-03-18 2012-10-18 Fujitsu Semiconductor Ltd 半導体素子、半導体素子の製造方法、およびトランジスタ回路
WO2014188651A1 (ja) * 2013-05-20 2014-11-27 パナソニックＩｐマネジメント株式会社 半導体装置
JP2017123432A (ja) * 2016-01-08 2017-07-13 株式会社東芝 半導体装置
JP2018157008A (ja) * 2017-03-16 2018-10-04 サンケン電気株式会社 半導体装置
WO2019142529A1 (ja) * 2018-01-19 2019-07-25 ローム株式会社 半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101033388B1 (ko) 2006-12-07 2011-05-09 가부시끼가이샤 도시바 반도체 장치 및 반도체 장치의 제조 방법
JP2009231513A (ja) * 2008-03-21 2009-10-08 Elpida Memory Inc 半導体装置
JP2015177016A (ja) 2014-03-14 2015-10-05 株式会社東芝 半導体装置
JP6584987B2 (ja) 2016-03-23 2019-10-02 株式会社東芝 半導体装置
JP6604495B2 (ja) 2017-02-27 2019-11-13 パナソニックＩｐマネジメント株式会社 高周波用トランジスタ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012199285A (ja) * 2011-03-18 2012-10-18 Fujitsu Semiconductor Ltd 半導体素子、半導体素子の製造方法、およびトランジスタ回路
WO2014188651A1 (ja) * 2013-05-20 2014-11-27 パナソニックＩｐマネジメント株式会社 半導体装置
JP2017123432A (ja) * 2016-01-08 2017-07-13 株式会社東芝 半導体装置
JP2018157008A (ja) * 2017-03-16 2018-10-04 サンケン電気株式会社 半導体装置
WO2019142529A1 (ja) * 2018-01-19 2019-07-25 ローム株式会社 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7482827B2 (ja) 2021-04-26 2024-05-14 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
JP7366576B2 (ja) 2023-10-23
US20200328146A1 (en) 2020-10-15
US11043452B2 (en) 2021-06-22

Similar Documents

Publication Publication Date Title
JP7366576B2 (ja) 半導体装置
US7288803B2 (en) III-nitride power semiconductor device with a current sense electrode
KR100841472B1 (ko) Ⅲ-질화물 양방향 스위치
WO2016098390A1 (ja) 電界効果トランジスタ
JP6811737B2 (ja) 半導体装置
WO2016098391A1 (ja) 電界効果トランジスタ
US9660071B2 (en) Semiconductor device
JP2015056457A (ja) 半導体装置
JP2019169551A (ja) 窒化物半導体装置
JP2016058681A (ja) 半導体装置
US10672876B2 (en) Field-effect transistor having a bypass electrode connected to the gate electrode connection section
JP2017174937A (ja) 半導体装置
JP2014060358A (ja) 半導体装置
JP5548906B2 (ja) 窒化物系半導体装置
US10937875B2 (en) Semiconductor device
JP2017208556A (ja) 半導体装置
JP5545653B2 (ja) 窒化物系半導体装置
JPWO2016185715A1 (ja) 半導体装置
US11189718B2 (en) Semiconductor device with suppressed self-turn-on
JP2000340580A (ja) 半導体装置
JP2020194919A (ja) 半導体装置
US11152480B2 (en) Semiconductor device
US20240038849A1 (en) Semiconductor device
US10916635B2 (en) Semiconductor device
JP2024018881A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220314

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220406

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230420

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230413

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230529

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20230623

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230912

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231011

R150 Certificate of patent or registration of utility model

Ref document number: 7366576

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150